JP2020077298A - プロセッサおよびプロセッサの制御方法 - Google Patents
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Abstract
Description
22 命令メモリ
23 データメモリ
24 データ管理部
25 重みメモリ
26 出力メモリ
27(271、272、273、274、275) マルチプレクサ
28(281、282、283) 再構成制御部
41 命令デコーダ
42 レジスタファイル
43 ALU
44 MAC44
45(451、452、453) マルチプレクサ
100 プロセッサ
110 転送経路
200 プロセッシングコア(TPC)
300 プリフェッチエンジン
310 コントローラ
400 プロセッシングエレメント(PE)
DT データ
INST 命令
RT ルータ
W 重み
Claims (15)
- 複数の演算ユニットを含む演算ユニットアレイを各々有する複数のプロセッシングコアを備え、
前記複数のプロセッシングコアの各々は、
第1データを保持可能な第1メモリと、
第2データを保持可能な第2メモリと、
前記演算ユニットアレイにおいて前記第1データを受ける第1入力を、自プロセッシングコアの前記第1メモリの出力または隣接するプロセッシングコアの前記演算ユニットアレイの出力に接続する第1マルチプレクサと、
前記演算ユニットアレイにおいて前記第2データを受ける第2入力を、自プロセッシングコアの前記第2メモリの出力または隣接するプロセッシングコアの前記演算ユニットアレイの出力に接続する第2マルチプレクサと、を有することを特徴とするプロセッサ。 - 前記複数のプロセッシングコアの各々は、
前記第1メモリから出力する前記第1データの格納先を示す第1アドレスを生成する第1アドレス生成器と、
前記第2メモリから出力する前記第2データの格納先を示す第2アドレスを生成する第2アドレス生成器と、を有することを特徴とする請求項1に記載のプロセッサ。 - 前記複数のプロセッシングコアの各々は、
命令を保持可能な命令メモリと、
前記演算ユニットアレイにおける命令を受ける第3入力を、自プロセッシングコアの前記命令メモリの出力または隣接するプロセッシングコアの前記演算ユニットアレイ内の命令の転送経路に接続する第3マルチプレクサと、を有し、
前記複数の演算ユニットの各々は、命令をデコードする命令デコーダと、デコードされた命令に基づいて演算を実行する複数種の演算器と、演算に使用するデータまたは演算結果を保持するレジスタと、を有することを特徴とする請求項1または請求項2に記載のプロセッサ。 - 命令は、前記複数のプロセッシングコアの1つの前記命令メモリに格納され、
命令が格納された前記命令メモリから出力される命令は、前記第3マルチプレクサを介して自プロセッシングコアの前記演算ユニットに供給され、他のプロセッシングコアの前記第3マルチプレクサを介して前記他のプロセッシングコアの前記演算ユニットに供給されることを特徴とする請求項3に記載のプロセッサ。 - 前記複数種の演算器は、積和演算器と算術演算器とを含むことを特徴とする請求項3または請求項4に記載のプロセッサ。
- 前記複数のプロセッシングコアの各々は、自プロセッシングコア内の前記複数の演算ユニットでの演算結果を保持する結果メモリを有することを特徴とする請求項1ないし請求項5のいずれか1項に記載のプロセッサ。
- 前記第1データおよび前記第2データの一方は、畳み込み処理に使用する入力データであり、
前記第1データおよび前記第2データの他方は、畳み込み処理に使用する重みデータであることを特徴とする請求項1ないし請求項6のいずれか1項に記載のプロセッサ。 - 前記複数のプロセッシングコアを相互に接続するネットワークと、
前記ネットワークを介して、前記第1メモリへの前記第1データの転送および前記第2メモリへの前記第2データの転送を制御し、前記第1マルチプレクサおよび前記第2マルチプレクサの動作を制御するコントローラと、を有することを特徴とする請求項1ないし請求項7のいずれか1項に記載のプロセッサ。 - 前記コントローラは、
前記演算ユニットアレイが演算を実行中に、前記複数のプロセッシングコアのいずれかの前記第1メモリが保持する第1データを、前記ネットワークを介して他のプロセッシングコアの前記第1メモリに転送する制御を実施し、
前記演算ユニットアレイが演算を実行中に、前記複数のプロセッシングコアのいずれかの前記第2メモリが保持する第2データを、前記ネットワークを介して他のプロセッシングコアの前記第2メモリに転送する制御を実施することを特徴とする請求項8に記載のプロセッサ。 - 前記複数のプロセッシングコアは、マトリックス状に配置され、
前記コントローラは、
前記第1マルチプレクサを介して第1方向に並ぶ複数の前記演算ユニットアレイを接続し、前記第2マルチプレクサを介して第1方向に直交する第2方向に並ぶ複数の前記演算ユニットアレイを接続することで、所定数の演算ユニットを含むシストリックアレイを構築し、
前記第1方向に並ぶ複数の前記演算ユニットアレイの端に位置する演算ユニットを第1メモリの出力に接続し、
前記第2方向に並ぶ複数の前記演算ユニットアレイの端に位置する演算ユニットを第2メモリの出力に接続し、
前記第1メモリに前記第1データを出力させ、前記第2メモリに第2データを出力させ、前記シストリックアレイ内の演算ユニットに演算を実行させることを特徴とする請求項8または請求項9に記載のプロセッサ。 - 複数の演算ユニットを含む演算ユニットアレイと、第1データを保持可能な第1メモリと、第2データを保持可能な第2メモリと、前記演算ユニットアレイにおいて前記第1データを受ける第1入力を、自プロセッシングコアの前記第1メモリの出力または隣接するプロセッシングコアの演算ユニットアレイの出力に接続する第1マルチプレクサと、前記演算ユニットアレイにおいて前記第2データを受ける第2入力を、自プロセッシングコアの前記第2メモリの出力または隣接するプロセッシングコアの演算ユニットアレイの出力に接続する第2マルチプレクサと、を各々有する複数のプロセッシングコアを備えたプロセッサの制御方法であって、
第1方向に並ぶ第1所定数の演算ユニットの1つに前記第1メモリの出力を接続し、第1方向と異なる方向に並ぶ第2所定数の演算ユニットの1つに前記第2メモリの出力を接続し、前記第1メモリから出力される前記第1データを前記第1所定数の演算ユニットに順次転送する経路を前記第1マルチプレクサにより構築し、前記第2メモリから出力される前記第2データを前記第2所定数の演算ユニットに順次転送する経路を第2マルチプレクサにより構築することで、所定数の演算ユニットを含むシストリックアレイを構築し、
前記第1メモリから前記第1データを出力して前記シストリックアレイ内に転送するとともに、前記第2メモリから第2データを出力して前記シストリックアレイ内に転送することで、前記シストリックアレイ内の演算ユニットに演算を実行させることを特徴とするプロセッサの制御方法。 - 前記第1メモリに供給する第1アドレスを生成し、前記第1アドレスに応じた前記第1データを前記第1メモリから出力し、
前記第2メモリに供給する第2アドレスを生成し、前記第2アドレスに応じた前記第2データを前記第2メモリから出力することを特徴とする請求項11に記載のプロセッサの制御方法。 - 前記複数のプロセッシングコアの各々は、命令を保持可能な命令メモリと、前記演算ユニットアレイにおける命令を受ける第3入力を、前記命令メモリの出力または隣接するプロセッシングコアの演算ユニットアレイ内の命令の転送経路に接続する第3マルチプレクサと、を有し、
前記シストリックアレイのコーナー部に対応するプロセッシングコアに含まれる命令メモリに命令を格納し、前記命令メモリから出力される命令を前記シストリックアレイ内の演算ユニットに順次転送し、各演算ユニットに命令に応じた演算を実行させることを特徴とする請求項11または請求項12に記載のプロセッサの制御方法。 - 前記複数のプロセッシングコアは、ネットワークを介して相互に接続され、
前記演算ユニットアレイが演算を実行中に、前記複数のプロセッシングコアのいずれかの前記第1メモリが保持する第1データを、前記ネットワークを介して他のプロセッシングコアの前記第1メモリに転送する制御を実施し、
前記演算ユニットアレイが演算を実行中に、前記複数のプロセッシングコアのいずれかの前記第2メモリが保持する第2データを、前記ネットワークを介して他のプロセッシングコアの前記第2メモリに転送する制御を実施することを特徴とする請求項11ないし請求項13のいずれか1項に記載のプロセッサの制御方法。 - 前記プロセッサは、前記シストリックアレイを使用して、ニューラルネットワークによるディープラーニングを実行することを特徴とする請求項11ないし請求項14のいずれか1項に記載のプロセッサの制御方法。
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