<実施形態>
以下、本発明の実施形態について、図面を参照して説明する。なお、本実施形態では、電気信号を伝送する導体のことを、伝送路と称して説明する。伝送路は、例えば、基板上にプリントされた導体であってもよく、線状に形成された導体等の導線等であってもよい。
<メモリスタ制御システムの構成>
図1は、実施形態に係るメモリスタ制御システム1の構成の一例を示す図である。
メモリスタ制御システム1は、メモリスタ回路10と、制御部20を備える。また、メモリスタ回路10は、第1磁気抵抗効果素子11と、第1電界効果トランジスタ12を備える。
第1磁気抵抗効果素子11は、磁気抵抗効果として巨大磁気抵抗効果(Giant Magneto Resistive Effect)、トンネル磁気抵抗効果(Tunnel Magneto Resistance Effect)等を用いた素子である。第1磁気抵抗効果素子11は、第1磁気抵抗効果素子11が有する2つの強磁性層の磁化の関係によって抵抗値が変化する。第1磁気抵抗効果素子11は、当該2つの強磁性層の磁化の関係を、スピン偏極電流によって変化させることが可能である。
例えば、第1磁気抵抗効果素子11は、スピントランスファートルク(STT;Spin Transfer Torque)を利用したスピントランスファートルク型(STT型)の磁気抵抗効果素子、スピン軌道トルク(SOT;Spin Orbital Torque)を利用したスピン軌道トルク型(SOT型)の磁気抵抗効果素子、強磁性層内における磁壁の移動を利用した磁壁移動型(DW)の磁気抵抗効果素子等である。
以下では、一例として、第1磁気抵抗効果素子11が、磁壁移動型の磁気抵抗効果素子である場合について説明する。なお、第1磁気抵抗効果素子11は、磁壁移動型の磁気抵抗効果素子に代えて、STT型の磁気抵抗効果素子であってもよく、SOT型の磁気抵抗効果素子であってもよく、他の磁気抵抗効果素子であってもよい。
第1磁気抵抗効果素子11の第1端部には、第1電極P1が設けられている。また、第1磁気抵抗効果素子11の第2端部には、第2電極P2が設けられている。また、第1磁気抵抗効果素子11の第3端部には、第3電極P3が設けられている。なお、第1磁気抵抗効果素子11がSTT型の磁気抵抗効果素子である場合、第1磁気抵抗効果素子11は、第3電極P3を備えない。
図1に示した例では、第1電極P1には、伝送路を介して第1電源PS1が接続されている。第1電源PS1は、制御部20からの要求に応じて第1電極P1と第2電極P2との間に電圧を印加し、第1電極P1から第2電極P2に向かって電流を流す電源である。
また、図1に示した例では、第2電極P2は、伝送路を介してグラウンドに接地されている。
また、図1に示した例では、第3電極P3には、伝送路を介して第2電源PS2が接続されている。第2電源PS2は、制御部20からの要求に応じて第2電極P2と第3電極P3との間に電圧を印加し、第2電極P2から第3電極P3に向かって、又は、第3電極P3から第2電極P2に向かって、電流を流す電源である。
ここで、図2を参照し、第1磁気抵抗効果素子11の構成について説明する。図2は、第1磁気抵抗効果素子11の構成の一例を示す図である。
第1磁気抵抗効果素子11は、第1抵抗変化部B1と、第1磁化固定部B11、第2磁化固定部B12、第1電極P1と、第2電極P2と、第3電極P3を備える。
第1抵抗変化部B1は、2つの強磁性層を有し、これら2つの強磁性層の磁化の関係によって抵抗値が変化する。具体的には、第1抵抗変化部B1は、第1強磁性層L1と、非磁性層L2と、磁気記録層L3を備える。以下では、一例として、磁気記録層L3の形状が板状の直方体である場合について説明する。なお、磁気記録層L3の形状は、これに代えて、他の形状であってもよい。
ここで、図2に示した三次元座標系BCは、磁気記録層L3の長手方向とX軸方向とが一致し、磁気記録層L3の短手方向とY軸方向とが一致する右手系の三次元直交座標系である。すなわち、図2に示した第1磁気抵抗効果素子11は、三次元座標系BCにおけるY軸の負方向に向かって見た場合における第1磁気抵抗効果素子11である。以下では、説明の便宜上、三次元座標系BCにおけるZ軸の正方向を上又は上方向と称し、当該Z軸の負方向を下又は下方向と称して説明する。
第1抵抗変化部B1において、第1強磁性層L1と、非磁性層L2と、磁気記録層L3とは、図2に示したように、下から上に向かって、磁気記録層L3、非磁性層L2、第1強磁性層L1の順に積層される。
第1強磁性層L1は、強磁性体を含む。第1強磁性層L1は、第1抵抗変化部B1が有する2つの強磁性層のうちの一方である。第1強磁性層L1では、磁化の方向が固定されている。図2に示した矢印の方向M1は、第1強磁性層L1において固定されている磁化の方向の一例を示す。図2に示した例では、方向M1は、三次元座標系BCにおけるX軸の正方向と一致している。
また、図2に示した例では、第1強磁性層L1の上部には、前述の第1電極P1が設けられている。第1強磁性層L1の上部は、前述の第1抵抗変化部B1の第1端部の一例である。
第1強磁性層L1を構成する強磁性材料としては、例えば、Cr、Mn、Co、Fe及びNiからなる群から選択される金属、これらの金属を1種以上含む合金、これらの金属とB、C、及びNの少なくとも1種以上の元素とが含まれる合金等を用いることができる。具体的には、Co−Fe、Co−Fe−B、Ni−Feが挙げられる。
また、第1強磁性層L1を構成する材料は、ホイスラー合金でもよい。ホイスラー合金は、ハーフメタルであり、高いスピン分極率を有する。ホイスラー合金は、X2YZの化学組成をもつ金属間化合物である。ここで、Xは、周期表上でCo、Fe、Ni、あるいはCu族の遷移金属元素又は貴金属元素である。Yは、Mn、V、Cr、あるいはTi族の遷移金属又はXの元素種である。Zは、III族からV族の典型元素である。ホイスラー合金として、例えば、Co2FeSi、Co2FeGe、Co2FeGa、Co2MnSi、Co2Mn1−aFeaAlbSi1−b、Co2FeGe1−cGac等が挙げられる。
第1強磁性層L1の磁化をXY面に沿った方向に配向させる(第1強磁性層L1を面内磁化膜にする)場合は、例えば、NiFeを用いることが好ましい。当該XY平面は、三次元座標系BCにおけるX軸及びY軸の両方に平行な平面のことである。一方、第1強磁性層L1の磁化をZ軸に沿った方向に配向させる(第1強磁性層L1を垂直磁化膜にする)場合は、例えば、Co/Ni積層膜、Co/Pt積層膜等を用いることが好ましい。当該Z軸は、三次元座標系BCにおけるZ軸のことである。
また、第1強磁性層L1の構造は、磁化を固定するために、強磁性層、非磁性層から成るシンセティック構造であってもよく、反強磁性層、強磁性層、非磁性層から成るシンセティック構造であってもよい。第1強磁性層L1の構造が反強磁性層、強磁性層、非磁性層から成るシンセティック構造である場合、第1強磁性層L1の磁化の方向は、反強磁性層によってより強く保持される。そのため、当該場合、第1強磁性層L1の磁化は、外部からの影響を受けにくくなる。
非磁性層L2には、公知の材料を用いることができる。例えば、非磁性層L2が絶縁体から構成される場合(すなわち、非磁性層L2がトンネルバリア層である場合)、その材料としては、Al2O3、SiO2、MgO、及び、MgAl2O4等を用いることができる。なお、非磁性層L2には、Al、Si、Mgの一部が、Zn、Be等に置換された材料等が用いられてもよい。非磁性層L2が金属から構成される場合、その材料としては、Cu、Au、Ag等を用いることができる。さらに、非磁性層L2が半導体から構成される場合、その材料としては、Si、Ge、CuInSe2、CuGaSe2、Cu(In,Ga)Se2等を用いることができる。
磁気記録層L3は、強磁性体を含む。磁気記録層L3は、第1抵抗変化部B1が有する2つの強磁性層のうちの他方である。磁気記録層L3は、内部に磁壁DWを有する。磁壁DWは、磁気記録層L3内において磁化の方向が互いに反対方向を向いている磁区R1と磁区R2との境界である。すなわち、磁気記録層L3は、磁区R1と磁区R2との2つの磁区を内部に有している。図2に示した矢印の方向M2は、磁区R1における磁化の方向の一例を示す。図2に示した例では、方向M2は、三次元座標系BCにおけるX軸の負方向と一致している。図2に示した矢印の方向M3は、磁区R2における磁化の方向の一例を示す。図2に示した例では、方向M3は、三次元座標系BCにおけるX軸の正方向と一致している。
また、磁気記録層L3が有する端部のうちの磁区R1側の端部の下部には、第1磁化固定部B11が設けられている。そして、第1磁化固定部B11の下部には、前述の第2電極P2が設けられている。磁気記録層L3が有する端部のうちの磁区R1側の端部の下部は、第1抵抗変化部B1の第2端部の一例である。すなわち、本実施形態では、第1抵抗変化部B1の第2端部には、第1磁化固定部B11を介して第2電極P2が設けられている。
磁気記録層L3を構成する強磁性材料としては、第1強磁性層L1と同様のものを用いることができる。なお、磁気記録層L3を構成する強磁性材料は、第1強磁性層L1を構成可能な強磁性材料のうち第1強磁性層L1を構成する強磁性材料と異なる強磁性材料であってもよい。
第1磁化固定部B11は、強磁性体を含む。第1磁化固定部B11では、磁化の方向が固定されている。図2に示した矢印の方向M4は、第1磁化固定部B11において固定されている磁化の方向(又は当該スピンの方向)の一例を示す。図2に示した例では、方向M4は、三次元座標系BCにおけるX軸の負方向と一致している。
第1磁化固定部B11を構成する材料は、第1強磁性層L1を構成可能な材料であれば、如何なる材料であってもよい。
第1磁化固定部B11の構造は、磁化を固定するために、強磁性層、非磁性層から成るシンセティック構造であってもよく、反強磁性層、強磁性層、非磁性層から成るシンセティック構造であってもよい。第1磁化固定部B11の構造が反強磁性層、強磁性層、非磁性層から成るシンセティック構造である場合、第1磁化固定部B11の磁化の方向は、反強磁性層によってより強く保持される。そのため、当該場合、第1磁化固定部B11の磁化は、外部からの影響を受けにくくなる。
また、磁気記録層L3が有する端部のうちの磁区R2側の端部の下部には、第2磁化固定部B12が設けられている。そして、第2磁化固定部B12の下部には、前述の第3電極P3が設けられている。磁気記録層L3が有する端部のうちの磁区R2側の端部の下部は、第1抵抗変化部B1の第3端部の一例である。すなわち、本実施形態では、第1抵抗変化部B1の第3端部には、第2磁化固定部B12を介して第3電極P3が設けられている。
第2磁化固定部B12は、強磁性体を含む。第2磁化固定部B12では、磁化の方向が固定されている。図2に示した矢印の方向M5は、第2磁化固定部B12において固定されている磁化の方向の一例を示す。図2に示した例では、方向M5は、三次元座標系BCにおけるX軸の正方向と一致している。
第2磁化固定部B12を構成する材料は、第1強磁性層L1を構成可能な材料であれば、如何なる材料であってもよい。
第2磁化固定部B12の構造は、磁化を固定するために、強磁性層、非磁性層から成るシンセティック構造であってもよく、反強磁性層、強磁性層、非磁性層から成るシンセティック構造であってもよい。第2磁化固定部B12の構造が反強磁性層、強磁性層、非磁性層から成るシンセティック構造である場合、第2磁化固定部B12の磁化の方向は、反強磁性層によってより強く保持される。そのため、第2磁化固定部B12の磁化は、外部からの影響を受けにくくなる。
このように、磁気記録層L3と第2電極P2との間に第1磁化固定部B11が配置されているため、第2電極P2から第1磁化固定部B11、磁気記録層L3を順に介して第3電極P3へ電流を流した場合、磁気記録層L3には、第3電極P3から第2電極P2に向かって第1磁化固定部B11の磁化の方向M4と同じ方向にスピン偏極された電子が流れる。具体的には、第2電極P2が接地しているグラウンドの電位よりも第3電極P3の電位が低くなるように第2電極P2と第3電極P3との間に第2電源PS2が電圧を印加した場合、磁気記録層L3には、第3電極P3側から第2電極P2側に向かって当該電子が流れる。
また、磁気記録層L3と第3電極P3との間に第2磁化固定部B12が配置されているため、第3電極P3から第2磁化固定部B12、磁気記録層L3を順に介して第2電極P2へ電流を流した場合、磁気記録層L3には、第2電極P2から第3電極P3に向かって第2磁化固定部B12の磁化の方向S5と同じ方向にスピン偏極された電子が流れる。具体的には、第2電極P2が接地しているグラウンドの電位よりも第3電極P3の電位が高くなるように第2電源PS2と第3電極P3との間に第2電源PS2が電圧を印加した場合、磁気記録層L3には、第2電極P2側から第3電極P3側に向かって当該電子が流れる。
ここで、磁気記録層L3内における磁壁DWの位置が移動した場合、磁気記録層L3の内部において、磁区R1が占める体積と磁区R2が占める体積との比率が変化する。図2に示した例では、第1強磁性層L1の磁化の方向M1は、磁区R2の磁化の方向M3と同じ方向であり、磁区R1の磁化の方向M2と反対の方向である。
三次元座標系BCにおけるZ軸の負方向に向かって第1抵抗変化部B1を見た場合において第1強磁性層L1と磁区R2とが重なる面積は、三次元座標系BCにおけるX軸の正方向に磁壁DWが移動した場合、広くなる。その結果、当該場合、第1磁気抵抗効果素子11の抵抗値は、磁気抵抗効果によって低くなる。すなわち、当該場合、第1磁気抵抗効果素子11のコンダクタンスは、高くなる。一方、当該面積は、当該X軸の負方向に磁壁DWが移動した場合、狭くなる。その結果、当該場合、第1磁気抵抗効果素子11の抵抗値は、磁気抵抗効果によって高くなる。すなわち、当該場合、第1磁気抵抗効果素子11のコンダクタンスは、低くなる。なお、第1磁気抵抗効果素子11の抵抗値は、第1強磁性層L1に電気的に接続された第1電極P1から第2電極P2に流れる電流に対して抵抗として振る舞う第1抵抗変化部B1の抵抗値のことである。
磁気記録層L3を構成する強磁性材料としては、第1強磁性層L1と同様のものを用いることができる。また、磁気記録層L3は、Co、Ni、Pt、Pd、Gd、Tb、Mn、Ge、Gaからなる群から選択される少なくとも1つの元素を有することが好ましい。また、磁気記録層L3として垂直磁化を用いる場合には、例えば、磁気記録層L3を構成する強磁性材料としては、CoとNiの積層膜、CoとPtの積層膜、CoとPdの積層膜、MnGa系材料、GdCo系材料、TbCo系材料が挙げられる。MnGa系材料、GdCo系材料、TbCo系材料等のフェリ磁性体は、飽和磁化が小さく、磁壁DWを移動するために必要な閾値電流を下げることができる。また、CoとNiの積層膜、CoとPtの積層膜、CoとPdの積層膜は、保磁力が大きく、磁壁DWの移動速度を抑えることができる。
ここで、前述した通り、第1抵抗変化部B1では、磁壁DWは、第2電極P2と第3電極P3との間に電流が流されることによって移動する。この電流は、電流値が一定の電流であってもよく、パルス電流であってもよい。以下では、一例として、第2電源PS2によって第2電極P2と第3電極P3との間に、パルス幅が一定のパルス電流が流される場合について説明する。
すなわち、この一例では、第2電源PS2によってパルス電流が第3電極P3から第2電極P2へ流された場合、磁区R1は、磁区R2の方向へ広がる。その結果、磁壁DWは、磁区R2の方向へ移動する。一方、この一例では、第2電源PS2によってパルス電流が第2電極P2から第3電極P3へ流された場合、磁区R2は、磁区R1の方向へ広がる。その結果、磁壁DWは、磁区R1の方向へ移動する。
このように、第1抵抗変化部B1では、第2電極P2と第3電極P3との間に流されるパルス電流の方向(すなわち、磁気記録層L3に流されるパルス電流の方向)、強度を設定することで、磁壁DWの位置が制御され、第1磁気抵抗効果素子11の抵抗値が変化する。
なお、第1磁気抵抗効果素子11は、磁気記録層L3の長手方向に沿って、磁気記録層L3に外部磁場を印加することによって磁壁DWが移動される構成であってもよい。この場合、第1磁気抵抗効果素子11は、第3電極P3を備えなくてもよい。
このような構成により、第1抵抗変化部B1は、第2電極P2と第3電極P3との間に流されたパルス電流の数に応じて、図3に示したように抵抗値が変化する。図3は、第2電極P2から第3電極P3に向かって流されたパルス電流の数と、当該数の増大に応じて変化した第1抵抗変化部B1の抵抗値及びコンダクタンスのそれぞれとの関係の一例を示す図である。また、図3は、一例として、第1抵抗変化部B1の抵抗値を0.5〜1.0メガオームの範囲内において変化させた場合における当該関係を示す図である。すなわち、当該抵抗値は、当該範囲と異なる範囲内において変化する構成であってもよい。また、図3に示した矢印は、図3に示したグラフにおける左右を示す。
図3に示したグラフの横軸は、第3電極P3から第2電極P2に向かって流されたパルス電流の数を示す。当該グラフの左側の縦軸は、第1抵抗変化部B1のコンダクタンスを示す。また、当該グラフ上のプロットPL1は、第1抵抗変化部B1のコンダクタンスの変化を示す。当該グラフの右側の縦軸は、第1抵抗変化部B1の抵抗値を示す。また、当該グラフ上のプロットPL2は、第1抵抗変化部B1の抵抗値の変化を示す。
ここで、第1抵抗変化部B1のコンダクタンスは、プロットPL1が示すように、第1抵抗変化部B1の抵抗値が0.5〜1.0メガオームの範囲内において変化する場合、第3電極P3から第2電極P2に向かって流されたパルス電流の数の増大に応じて線形に変化する。また、当該コンダクタンスは、当該場合、当該パルス電流の数の増大に応じて、増大せずに減少する。また、プロットPL1が示すように、第1抵抗変化部B1のコンダクタンスは、当該場合、1.0〜2.0の範囲内において変化する。
また、第1磁気抵抗効果素子11は、コンダクタンスの変化において対称性を有する。すなわち、第1磁気抵抗効果素子11では、第1コンダクタンスから第2コンダクタンスまで増大する場合における第1電界効果トランジスタ12のコンダクタンスの変化率の絶対値と、第2コンダクタンスから第1コンダクタンスまで減少する場合における第1電界効果トランジスタ12のコンダクタンスの変化率の絶対値とが、誤差による違いを除いて、一致する。なお、第1コンダクタンスは、第1電界効果トランジスタ12のコンダクタンスの最小値以上であり、且つ、当該コンダクタンスの最大値よりも小さいコンダクタンスであれば如何なるコンダクタンスであってもよい。また、第2コンダクタンスは、当該最大値以下であり、且つ、第1コンダクタンスよりも大きいコンダクタンスであれば如何なるコンダクタンスであってもよい。
一方、第1抵抗変化部B1の抵抗値は、プロットPL2が示すように、第1抵抗変化部B1の抵抗値が0.5〜1.0メガオームの範囲内において変化する場合、第3電極P3から第2電極P2に流されたパルス電流の数の増大に応じて、非線形に増大する。これは、第1抵抗変化部B1の抵抗値が、第1抵抗変化部B1のコンダクタンスの逆数だからである。すなわち、当該抵抗値の変化の非線形性は、指数関数等の非線形関数に基づく非線形性ではない。このため、第1抵抗変化部B1は、当該場合、抵抗値の変化において近似的な線形性を有していると見做すことができる。これは、プロットPL2の変化からも明らかである。
また、第1磁気抵抗効果素子11は、コンダクタンスの変化において対称性を有するため、抵抗値の変化においても対称性を有する。
このように、メモリスタ回路10では、第1抵抗変化部B1は、第1抵抗変化部B1の抵抗値を0.5〜1.0メガオームの範囲内において変化させた場合、コンダクタンスの変化において線形性を有し、抵抗値の変化において近似的な線形性を有する。また、メモリスタ回路10では、第1抵抗変化部B1は、コンダクタンスの変化において対称性を有し、抵抗値の変化においても対称性を有する。
図1に戻る。第1電界効果トランジスタ12は、例えば、Pチャンネルの接合型電界効果トランジスタである。なお、第1電界効果トランジスタ12は、Nチャンネルの接合型電界効果トランジスタであってもよく、複合型電界効果トランジスタであってもよく、MOS(Metal Oxide Semiconductor)電界効果トランジスタであってもよい。
第1電界効果トランジスタ12のゲート電極Gは、伝送路を介して、第1電源PS1に接続された第1電極P1と第1電源PS1との間の伝送路に接続されている。また、第1電界効果トランジスタ12のドレイン電極D及びソース電極Sは、伝送路を介して他の回路に接続されている。ここで、以下では、説明の便宜上、ゲート電極Gと第2電極P2が接地しているグラウンドとの間にある電圧を印加することを、ゲート電極Gに当該電圧を印加すると称して説明する。また、当該他の回路は、当該ゲート電極Gに予め決められた閾値以上の電圧が印加された場合、当該ドレイン電極Dから当該ソース電極Sへと当該ゲート電極Gに印加された電圧に応じた電流を流す回路であれば如何なる回路であってもよい。
制御部20は、プロセッサーである。例えば、制御部20は、CPU(Central Processing Unit)である。なお、制御部20は、CPUに代えて、ASIC(Application Specific Integrated Circuit)等の他のプロセッサーであってもよい。また、図1では、図を簡略化するため、制御部20と他の回路素子、他の回路との伝送路を介した接続を省略している。
制御部20は、第1電源PS1を制御し、第1磁気抵抗効果素子11の第1電極P1と第2電極P2との間に電圧を印加させる。また、制御部20は、第2電源PS2を制御し、第1磁気抵抗効果素子11の第2電極P2と第3電極P3との間に電圧を印加させる。
<メモリスタ回路のコンダクタンスの変化>
以下、メモリスタ回路10のコンダクタンスの変化について説明する。メモリスタ回路10のコンダクタンスは、メモリスタ制御システム1において、第1電界効果トランジスタ12のコンダクタンスのことである。また、第1電界効果トランジスタ12のコンダクタンスは、ゲート電極Gに印加された電圧に応じて変化する第1電界効果トランジスタ12の抵抗値の逆数として定義される。
図4は、ゲート電極Gに印加された電圧と、当該電圧に応じて変化した第1電界効果トランジスタ12のコンダクタンスとの関係の一例を示す図である。図4に示したグラフの横軸は、ゲート電極Gに印加された電圧を示す。また、当該グラフの縦軸は、第1電界効果トランジスタ12のコンダクタンスを示す。
図4に示した例では、第1電界効果トランジスタ12のコンダクタンスは、ゲート電極Gに印加される電圧が0.5〜1.0ボルトの範囲内において変化する場合、線形に変化する。また、ゲート電極Gに印加される電圧は、第1磁気抵抗効果素子11の抵抗値に応じて変化する。このため、当該電圧が当該抵抗値の変化に応じて線形に変化する場合、且つ、ゲート電極Gに印加される電圧が0.5〜1.0ボルトの範囲内において変化する場合、メモリスタ制御システム1は、第1電界効果トランジスタ12のコンダクタンスを当該抵抗値の変化に応じて線形に変化させることができる。
ここで、ゲート電極Gに印加される電圧は、第1磁気抵抗効果素子11の抵抗値が線形に変化する場合、線形に変化する。また、第1磁気抵抗効果素子11の抵抗値は、前述した通り、第1抵抗変化部B1の抵抗値を0.5〜1.0メガオームの範囲内において変化させる場合、近似的に線形に変化する。すなわち、メモリスタ制御システム1では、当該抵抗値を当該範囲内において変化させることにより、当該抵抗値の変化に応じて、当該電圧を近似的に線形に変化させることができる。
第1磁気抵抗効果素子11の抵抗値(すなわち、第1抵抗変化部B1の抵抗値)が変化する範囲は、メモリスタ制御システム1において、第2電極P2と第3電極P3との間に流すパルス電流の数と当該パルス電流のパルス幅とによって調整することができる。すなわち、メモリスタ制御システム1は、当該数と当該パルス幅の調整によって、第1磁気抵抗効果素子11の抵抗値を0.5〜1.0メガオームの範囲内において変化させることができる。
その結果、メモリスタ制御システム1は、ゲート電極Gに印加される電圧を、第1磁気抵抗効果素子11の抵抗値の変化に応じて、近似的に線形に変化させることができる。そこで、以下では、一例として、メモリスタ制御システム1において第1磁気抵抗効果素子11の抵抗値が変化する範囲が、0.5〜1.0メガオームである場合について説明する。また、以下では、一例として、制御部20が、定電流電源として機能するように第1電源PS1を制御する場合について説明する。
また、ゲート電極Gに印加される電圧の最大値は、第1磁気抵抗効果素子11の抵抗値が0.5〜1.0メガオームの範囲内において変化する場合、当該電圧の最小値の2倍となる。メモリスタ制御システム1は、当該場合、第1電源PS1から第1磁気抵抗効果素子11の第1電極P1へ流すパルス電流の数と当該パルス電流のパルス幅とを調整することにより、ゲート電極Gに印加される電圧を0.5〜1.0ボルトの範囲内において変化させることができる。そこで、以下では、一例として、メモリスタ制御システム1においてゲート電極Gに印加される電圧が変化する範囲が、0.5〜1.0ボルトである場合について説明する。
以上のことから、メモリスタ制御システム1は、第1電界効果トランジスタ12のコンダクタンス(すなわち、メモリスタ回路10のコンダクタンス)を、第1磁気抵抗効果素子11の抵抗値の変化に応じて近似的に線形に変化させることができる。
また、第1磁気抵抗効果素子11は、前述した通り、抵抗値の変化において対称性を有する。このため、メモリスタ制御システム1では、ゲート電極Gに印加される電圧は、第1電圧から第2電圧まで増大する場合における当該電圧の変化率の絶対値と、第2電圧から第1電圧まで減少する場合における当該電圧の変化率の絶対値とが、誤差による違いを除いて、一致する。その結果、第1電界効果トランジスタ12(すなわち、メモリスタ回路10)は、コンダクタンスの変化において対称性を有する。すなわち、第1電界効果トランジスタ12のコンダクタンスは、増大する場合と減少する場合とのそれぞれにおいて、図4に示したグラフにプロットされた曲線に沿って変化する。
以上のように、メモリスタ制御システム1では、メモリスタ回路10は、メモリスタ回路10のコンダクタンスの変化において、第1磁気抵抗効果素子11の抵抗値の変化が有する近似的な線形性と同程度の近似的な線形性を有するとともに対称性を有することができる。
また、第1電界効果トランジスタ12のコンダクタンスは、ゲート電極Gに印加される電圧が0.5〜1.0ボルトの範囲内において変化する場合、8.0〜40マイクロジーメンス程度の範囲内において変化している。当該範囲内における当該コンダクタンスの最大変化率は、500%である。当該最大変化率は、当該範囲内において当該コンダクタンスが最小値から最大値まで変化した場合における当該コンダクタンスの変化率のことである。
一方、図3に示した第1磁気抵抗効果素子11のコンダクタンスの最大変化率は、200%である。当該最大変化率は、当該コンダクタンスが最小値(図3に示した例では、1.0)から最大値(図3に示した例では、2.0)まで変化した場合における当該コンダクタンスの変化率のことである。
すなわち、メモリスタ回路10は、第1磁気抵抗効果素子11とともに第1電界効果トランジスタ12を備えることにより、第1磁気抵抗効果素子11のコンダクタンスの最大変化率を、第1電界効果トランジスタ12のコンダクタンスの最大変化率に変換して増大させることができる。これにより、メモリスタ回路10では、電荷検出法を用いることなく、第1磁気抵抗効果素子11のコンダクタンス(又は、第1磁気抵抗効果素子11の抵抗値)の変化を容易に検出することができる。また、メモリスタ回路10は、電荷検出法を用いた場合であっても、当該コンダクタンスの変化の検出に必要な時間を短縮することができる。
更に、前述した通り、メモリスタ回路10では、第1電界効果トランジスタ12は、第1電界効果トランジスタ12のコンダクタンスの変化において近似的な線形性及び対称性を有している。すなわち、メモリスタ回路10は、第1磁気抵抗効果素子11が有していた近似的な線形性及び対称性を保ったまま、第1磁気抵抗効果素子11に流れた電流に応じたコンダクタンスの最大変化率を大きくすることができる。換言すると、メモリスタ回路10は、近似的な線形性とともに対称性を保ったまま、第1磁気抵抗効果素子11に流れる電流に応じた抵抗値の最大変化率を大きくすることができる。これは、当該抵抗値が、当該コンダクタンスの逆数であるためである。なお、当該最大変化率は、メモリスタ制御システム1において変化させるメモリスタ回路10の抵抗値の範囲内において、当該抵抗値が最小値から最大値まで変化した場合における当該抵抗値の変化率のことである。当該最小値は、本実施形態において、前述した0.5メガオームのことである。当該最大値は、本実施形態において、前述した1.0メガオームのことである。
以上のように、実施形態に係るメモリスタ回路(実施形態では、メモリスタ回路10)は、流れる電流(実施形態では、第2電極P2と第3電極P3との間に流れる電流)に応じて抵抗値が変化する第1抵抗変化部(実施形態では、第1抵抗変化部B1)と、第1抵抗変化部の第1端部(実施形態では、第1強磁性層L1の上部)に設けられた第1電極(実施形態では、第1電極P1)と、第1抵抗変化部の第2端部(実施形態では、磁気記録層L3が有する端部のうちの磁区R2側の端部の下部)に設けられた第2電極(実施形態では、第2電極P2)とを備えた第1磁気抵抗効果素子(実施形態では、第1磁気抵抗効果素子11)と、ゲート電極(実施形態では、ゲート電極G)を有し、電源(実施形態では、第1電源PS1)に接続された第1電極と電源との間の伝送路にゲート電極が接続された第1電界効果トランジスタ(実施形態では、第1電界効果トランジスタ12)と、を備える。これにより、メモリスタ回路は、コンダクタンスの変化における線形性及び対称性を保ったまま、コンダクタンスの最大変化率を大きくすることができる。
<実施形態の変形例1>
以下、図5を参照し、実施形態の変形例1について説明する。なお、実施形態の変形例1では、実施形態と同様な構成部に対して同じ符号を付して説明を省略する。図5は、実施形態の変形例1に係るメモリスタ制御システム1Aの構成の一例を示す図である。
メモリスタ制御システム1Aは、メモリスタ回路10Aと、制御部20を備える。また、メモリスタ回路10Aは、第1磁気抵抗効果素子11と、第1電界効果トランジスタ12と、抵抗13を備える。
抵抗13は、図5に示したように、第1電源PS1と第1電極P1との間の伝送路においてゲート電極Gが接続されている接点CPと、第1電源PS1との間に接続されている。これにより、メモリスタ制御システム1Aでは、制御部20が、定電流電源として機能するように第1電源PS1を制御することに代えて、定電圧電源として機能するように第1電源PS1を制御することができる。すなわち、メモリスタ制御システム1Aは、定電流制御に代えて、定電圧制御によってメモリスタ回路10Aを制御することができる。以下では、一例として、抵抗13の抵抗値が、0.75メガオームである場合について説明する。
ここで、一例として、第1電源PS1が1.0ボルトの電圧を第1電極P1と第2電極P2との間に印加する定電圧電源として機能し、且つ、第1磁気抵抗効果素子11の抵抗値が0.5〜1.0メガオームの範囲内において変化する場合を考える。この場合、図6に示したように、ゲート電極Gに印加される電圧は、抵抗13の抵抗値が0.75メガオームであるため、第1磁気抵抗効果素子11の抵抗値の変化に応じて、およそ0.4〜0.6ボルトの範囲内で変化する。
図6は、第2電極P2と第3電極P3との間に流されたパルス電流の数と、当該数に応じてゲート電極Gに印加された電圧との関係の一例を示す図である。図6に示したグラフの横軸は、第2電極P2と第3電極P3との間に流されたパルス電流の数を示す。また、当該グラフの縦軸は、ゲート電極Gに印加された電圧を示す。
ただし、図6に示したグラフにおけるパルス電流の数が1〜21までの区間Z1では、パルス電流は、第3電極P3から第2電極P2に向かって流されている。また、パルス電流の数が22〜41までの区間Z2では、パルス電流は、第2電極P2から第3電極P3に向かって流されている。このため、当該グラフにおいて、ゲート電極Gに印加された電圧は、パルス電流の数の増大に応じて、パルス電流の数が21である場合のゲート電極Gに印加された電圧を境にして増大から減少へと変化している。
また、図6に示したように、ゲート電極Gに印加された電圧の増大の仕方と当該電圧の減少の仕方とは、図6に示したグラフの横軸においてパルス電流の数が21である点を通る曲線であり、且つ、当該グラフの縦軸と平行な直線を境にしてほぼ線対称となっている。これは、前述した通り、第1磁気抵抗効果素子11が、抵抗値の変化において対称性を有していることに起因して起こるものである。
一方、図6に示したように、ゲート電極Gに印加された電圧は、区間Z1と区間Z2とのそれぞれにおいて線形に変化していない。これは、前述した通り、第1磁気抵抗効果素子11の抵抗値が線形に変化しないことに加えて、固定抵抗との分圧の関係が、第1磁気抵抗効果素子11の抵抗値によって変化するためである。そして、その原因は、第2電極P2と第3電極P3との間に流された複数のパルス電流それぞれのパルス幅が、互いに同じパルス幅であるためである。そこで、メモリスタ制御システム1Aでは、第2電極P2と第3電極P3との間に流す複数のパルス電流の一部又は全部それぞれのパルス幅を互いに変化させることにより、ゲート電極Gに印加された電圧を、区間Z1と区間Z2とのそれぞれにおいて線形に変化させることができる。例えば、メモリスタ制御システム1Aは、区間Z1において、第1磁気抵抗効果素子11の抵抗値の増大に応じて当該パルス電流のパルス幅を短くすることにより、区間Z1においてゲート電極Gに印加された電圧を、線形に変化させることができる。一方、メモリスタ制御システム1Aは、区間Z2において、第1磁気抵抗効果素子11の抵抗値の減少に応じて当該パルス電流のパルス幅を長くすることにより、区間Z2においてゲート電極Gに印加された電圧を、線形に変化させることができる。
このようなパルス電流のパルス幅の調整は、メモリスタ制御システム1では、制御部20によって行われる。具体的には、制御部20は、例えば、第1抵抗変化部B1の抵抗値に応じたパルス幅のパルス電流を第2電極P2と第3電極P3との間に流し、第1抵抗変化部B1の抵抗値を変化させる。この場合、制御部20は、他の回路によって当該抵抗値を検出し、検出した当該抵抗値を取得する。
ここで、ゲート電極Gに印加される電圧が図6に示したように変化する場合、第1電界効果トランジスタ12のコンダクタンスは、図7に示したように、第2電極P2と第3電極P3との間に流されたパルス電流の数に応じて、およそ2.8〜15マイクロジーメンスの範囲内で変化する。図7は、第2電極P2と第3電極P3との間に流されたパルス電流の数と、当該数に応じて変化した第1電界効果トランジスタ12のコンダクタンスとの関係の一例を示す図である。図7に示したグラフの横軸は、図6に示したグラフの横軸と同様の横軸であり、第2電極P2と第3電極P3との間に流したパルス電流の数を示す。また、当該グラフの縦軸は、第1電界効果トランジスタ12のコンダクタンスを示す。
第1電界効果トランジスタ12のコンダクタンスがおよそ2.8〜15マイクロジーメンスの範囲内で変化する場合、当該範囲内における当該コンダクタンスの最大変化率は、およそ530%である。当該最大変化率は、当該範囲内において当該コンダクタンスが最小値から最大値まで変化した場合における当該コンダクタンスの変化率のことである。これにより、メモリスタ回路10では、電荷検出法を用いることなく、第1磁気抵抗効果素子11のコンダクタンス(又は、第1磁気抵抗効果素子11の抵抗値)の変化を容易に検出することができる。また、メモリスタ回路10は、電荷検出法を用いた場合であっても、当該コンダクタンスの検出に必要な時間を短縮することができる。
また、図7に示したように、第1電界効果トランジスタ12のコンダクタンスの増大の仕方と当該コンダクタンスの減少の仕方とは、図7に示したグラフの横軸においてパルス電流の数が21である点を通る直線であり、且つ、当該グラフの縦軸と平行な直線を境にしてほぼ線対称となっている。これは、ゲート電極Gに印加される電圧が図6に示したように変化するためである。
一方、図7に示したように、第1電界効果トランジスタ12のコンダクタンスは、増大している区間と減少している区間とのそれぞれにおいて線形に変化していない。これは、ゲート電極Gに印加された電圧の変化が、図6に示したように区間Z1と区間Z2とのそれぞれにおいて線形に変化していないことが原因である。このため、メモリスタ制御システム1では、第2電極P2と第3電極P3との間に流す複数のパルス電流の一部又は全部それぞれのパルス幅を互いに変化させることにより、第1電界効果トランジスタ12のコンダクタンスを、増大している区間と減少している区間とのそれぞれにおいて線形に変化させることができる。
また、図7に示した例では、第1電界効果トランジスタ12のコンダクタンスの最大変化率は、前述した通り、およそ530%である。これにより、メモリスタ回路10は、電荷検出法を用いることなく、第1磁気抵抗効果素子11の抵抗値の変化を容易に検出させることができる。
以上のように、実施形態の変形例1に係るメモリスタ回路(実施形態の変形例1では、メモリスタ回路10A)は、実施形態に係るメモリスタ回路10の構成に加えて、電源(実施形態の変形例1では、第1電源PS1)と第1電極(実施形態の変形例1では、第1電極P1)との間の伝送路においてゲート電極(実施形態の変形例1では、ゲート電極G)が接続されている接点(実施形態の変形例1では、接点CP)と、電源との間に接続された抵抗(実施形態の変形例1では、抵抗13)を更に備える。これにより、メモリスタ回路は、電源を定電圧電源として機能させることができ、抵抗値の変化における線形性及び対称性を保ったまま、抵抗値の最大変化率を大きくすることができる。
また、実施形態の変形例1に係るメモリスタ制御システム(実施形態の変形例1では、メモリスタ制御システム1A)では、メモリスタ回路と、メモリスタ回路を制御する制御部(実施形態の変形例1では、制御部20)と、を備え、第1磁気抵抗効果素子(実施形態の変形例1では、第1磁気抵抗効果素子11)は、磁壁移動型の磁気抵抗効果素子であり、第1抵抗変化部(実施形態の変形例1では、第1抵抗変化部B1)は、磁壁(実施形態の変形例1では、磁壁DW)を有し、第1抵抗変化部の他端(実施形態の変形例1では、磁気記録層L3が有する端部のうちの磁区R1側の端部の下部)には、第2電極(実施形態の変形例1では、第2電極P2)とともに第3電極(実施形態の変形例1では、第3電極P3)が設けられており、第1抵抗変化部は、第2電極と第3電極との間に流れる電流に応じた磁壁の移動によって抵抗値が変化し、制御部は、第1抵抗変化部の抵抗値に応じたパルス幅のパルス電流を第2電極と第3電極との間に流し、第1抵抗変化部の抵抗値を変化させる。これにより、メモリスタ制御システム1は、コンダクタンスの変化における線形性及び対称性をより確実に保ったまま、コンダクタンスの最大変化率を大きくすることができる
<実施形態の変形例2>
以下、図8を参照し、実施形態の変形例2について説明する。なお、実施形態の変形例2では、実施形態及び実施形態の変形例1のそれぞれと同様な構成部に対して同じ符号を付して説明を省略する。図8は、実施形態の変形例2に係るメモリスタ制御システム1Bの構成の一例を示す図である。
実施形態の変形例2に係るメモリスタ制御システム1Bは、実施形態の変形例1に係るメモリスタ回路10Aを複数備えたメモリスタアレイMAを備える。なお、メモリスタ制御システム1Bでは、各メモリスタ回路10の制御は、1つの制御部20が行ってもよく、複数の制御部20が行ってもよい。図8では、図を簡略化するため、制御部20、第2電源PS2を省略している。
図8に示した例では、メモリスタアレイMAは、マトリクス状に配置された16個のメモリスタ回路10Aを備えている。メモリスタアレイMAは、例えば、集積回路化されたアナログ積和演算器の一部である。このようなアナログ積和演算器を備えたニューロモーフィックデバイス(すなわち、メモリスタアレイMAを備えたニューロモーフィックデバイス)は、ニューラルネットワークの演算をアナログ的に行うことができる。
例えば、図8に示した入力伝送路LIの電位が出力伝送路LOの電位よりも高い場合、第1電源PS1から各メモリセルの第1電極P1と第2電極P2との間に電圧が印加されると、各メモリセルでは、入力伝送路LIから出力伝送路LOへと電流が流れる。この際、メモリセルのそれぞれについて、メモリセルの抵抗値と入力伝送路LIに入力された各々の入力信号の大きさの積に応じた大きさの電流が入力伝送路LIから出力伝送路LOに流れる。これにより、メモリセルのそれぞれについて、ニューラルネットワークにおける重みの乗算に相当する処理が行われる。そして、メモリセルのそれぞれにおいて入力伝送路LIから出力伝送路LOに流れた電流を合算することにより、メモリスタアレイMAを備えたニューロモーフィックデバイスは、ニューラルネットワークの演算を行うことができる。
また、メモリスタアレイMAを備えたニューロモーフィックデバイスは、電荷検出法を用いることなく、各メモリスタ回路10Aのコンダクタンス(又は、各メモリスタ回路10Aの抵抗値)の変化を容易に検出させることができ、ニューラルネットワークの演算に要する時間が長くなってしまうことを抑制することができる。また、当該ニューロモーフィックデバイスは、電荷検出法を用いた場合であっても、当該コンダクタンスの検出に必要な時間を短縮することで、演算に要する時間が長くなってしまうことを抑制することができる。また、当該ニューロモーフィックデバイスは、高耐久性、高信頼性を実現することができる。
なお、図8に示した例では、複数のメモリスタ回路10Aは、二次元平面上に配置されているが、これに代えて、三次元的に配置されてもよい。また、メモリスタアレイMAは、メモリスタ回路10Aを1つのみ備える構成であってもよい。
以上のように、実施形態の変形例2に係るアナログ積和演算器(実施形態の変形例2では、メモリスタアレイMAを備えるアナログ積和演算器)は、メモリスタ回路(実施形態の変形例2では、メモリスタ回路10A)を1つ又は複数備える。これにより、メモリスタアレイは、例えば、複数のメモリスタ回路のそれぞれをメモリセルとして、ニューラルネットワークの演算をアナログ的に行うことができる。
また、ニューロモーフィックデバイス(実施形態の変形例2では、メモリスタアレイMAを備えるニューロモーフィックデバイス)は、メモリスタ回路(実施形態の変形例2では、メモリスタ回路10A)を1つ又は複数備える。これにより、ニューロモーフィックデバイスは、例えば、複数のメモリスタ回路のそれぞれをメモリセルとして、ニューラルネットワークの演算をアナログ的に行うことができる。
<実施形態の変形例3>
以下、図9を参照し、実施形態の変形例3について説明する。なお、実施形態の変形例3では、実施形態、実施形態の変形例1、2のそれぞれと同様な構成部に対して同じ符号を付して説明を省略する。
実施形態の変形例3では、実施形態の変形例1に係るメモリスタ回路10A、又は、実施形態の変形例2に係るメモリスタ回路10Aは、実施形態の変形例1、2に係る抵抗13に代えて、図9に示した第2磁気抵抗効果素子14を備える。図9は、実施形態の変形例3に係る第2磁気抵抗効果素子14の構成の一例を示す図である。
第2磁気抵抗効果素子14は、流れる電流に応じて抵抗値が変化する第2抵抗変化部B2と、第2抵抗変化部B2の第1端部に設けられた電極P4と、前記第2抵抗変化部の第2端部に設けられた電極P5とを備える。ただし、第2磁気抵抗効果素子14は、磁化の状態が固定されている。ここで、電極P4は、伝送路を介して第1電源PS1に接続されている。また、電極P5は、伝送路を介して接点CPに接続されている。
第2抵抗変化部B2は、2つの強磁性層を有し、これら2つの強磁性層の磁化の関係が固定され、抵抗値が固定されている。具体的には、第2抵抗変化部B2は、第3磁化固定部B21と、非磁性層L5と、第4磁化固定部B22を備える。
第2抵抗変化部B2において、第3磁化固定部B21と第4磁化固定部B22とは、図9に示したように、非磁性層L5を挟んで積層される。以下では、説明の便宜上、第4磁化固定部B22に対して第3磁化固定部B21が位置している側を上と称し、第3磁化固定部B21に対して第4磁化固定部B22が位置している側を下と称して説明する。
第3磁化固定部B21は、強磁性体を含む。第3磁化固定部B21は、第2抵抗変化部B2が有する2つの強磁性層のうちの一方である。第3磁化固定部B21では、磁化の方向が固定されている。図9に示した矢印の方向M6は、第3磁化固定部B21において固定されている磁化の方向(又は当該スピンの方向)の一例を示す。図9に示した例では、方向M6は、上下方向と直交する方向である。
また、図9に示した例では、第3磁化固定部B21の上部には、電極P4が設けられている。第3磁化固定部B21の上部は、第2抵抗変化部B2の第1端部の一例である。
第3磁化固定部B21を構成する強磁性材料としては、第1強磁性層L1と同様のものを用いることができる。なお、第3磁化固定部B21を構成する強磁性材料は、第1強磁性層L1を構成可能な強磁性材料のうち第1強磁性層L1を構成する強磁性材料と異なる強磁性材料であってもよい。
非磁性層L5を構成する材料としては、非磁性層L2と同様のものを用いることができる。なお、非磁性層L5を構成する材料は、非磁性層L2を構成可能な材料のうち非磁性層L2を構成する材料と異なる材料であってもよい。
第4磁化固定部B22は、強磁性体を含む。第4磁化固定部B22は、第2抵抗変化部B2が有する2つの強磁性層のうちの他方である。第4磁化固定部B22では、磁化の方向が固定されている。図9に示した矢印の方向M7は、第4磁化固定部B22において固定されている磁化の方向の一例を示す。図9に示した例では、方向M7は、方向M6と逆の方向である。なお、方向M7は、これに代えて、方向M6と同じ方向であってもよい。
また、図9に示した例では、第4磁化固定部B22の下部には、電極P5が設けられている。第4磁化固定部B22の下部は、第2抵抗変化部B2の第2端部の一例である。
第4磁化固定部B22を構成する強磁性材料としては、第1強磁性層L1と同様のものを用いることができる。なお、第4磁化固定部B22を構成する強磁性材料は、第1強磁性層L1を構成可能な強磁性材料のうち第1強磁性層L1を構成する強磁性材料と異なる強磁性材料であってもよい。
ここで、実施形態の変形例1、2に係る抵抗13の抵抗値を大きくしようとした場合、抵抗13は、長さが長くなる、又は、太さが細くなることが多い。また、当該場合、抵抗13は、長さが長くなるとともに太さが細くなることが多い。その結果、抵抗13は、不安定になるとともに、製造が困難になる。
一方、実施形態の変形例3に係る第2磁気抵抗効果素子14は、第3磁化固定部B21と第4磁化固定部B22からなら素子のサイズを調整することにより、抵抗値を容易に大きくすることができる。また、第2磁気抵抗効果素子14を構成する各層(すなわち、第3磁化固定部B21、非磁性層L5、第4磁化固定部B22)は、第1磁気抵抗効果素子11を構成する各層(すなわち、第1強磁性層L1、非磁性層L2、磁気記録層L3)とともに基板上に積層することにより、容易に製造することができる。その結果、メモリスタ回路10Aは、製造コストの増大を抑制することができる。
以上のように、実施形態の変形例3に係るメモリスタ回路(実施形態の変形例3では、メモリスタ回路10A)では、抵抗は、流れる電流に応じて抵抗値が変化する第2抵抗変化部(実施形態の変形例3では、第2抵抗変化部B2)と、第2抵抗変化部の第1端部(実施形態の変形例3では、第3磁化固定部B21の上部)に設けられた電極(実施形態の変形例3では、電極P4)と、第2抵抗変化部の第2端部(実施形態の変形例3では、第4磁化固定部B22の下部)に設けられた電極(実施形態の変形例3では、電極P5)とを備えた第2磁気抵抗効果素子(実施形態の変形例3では、第2磁気抵抗効果素子14)であり、第2抵抗変化部の一端に設けられた電極は、電源(実施形態の変形例3では、第1電源PS1)に接続されており、第2抵抗変化部の他端に設けられた電極は、接点(実施形態の変形例3では、接点CP)に接続されている。これにより、メモリスタ回路は、製造コストの増大を抑制することができる。
<実施形態の変形例4>
以下、図10を参照し、実施形態の変形例4について説明する。なお、実施形態の変形例4では、実施形態、実施形態の変形例1−3のそれぞれと同様な構成部に対して同じ符号を付して説明を省略する。ここで、以下では、説明の便宜上、伝送路、回路素子等がプリントされる板状の部材を基板と称して説明する。
実施形態の変形例4では、実施形態の変形例3に係るメモリスタ回路10Aでは、第1磁気抵抗効果素子11がトップピン構造によって基板上に積層されている。第1磁気抵抗効果素子11がトップピン構造であるとは、磁化の固定された第1強磁性層L1が、基板側から見て表面側に配された素子の構造であることを意味している。図10は、第1磁気抵抗効果素子11がトップピン構造によって基板上に積層されたメモリスタ回路10Aの一例を示す図である。なお、図10では、基板上に積層されたメモリスタ回路10Aの構造を明確に示すため、基板上に積層されている部材のうちメモリスタ回路10に含まれていない部材を省略している。当該部材は、例えば、基板上に積層されている各種の回路素子、伝送路等のことである。
以下では、説明の便宜上、基板と直交する方向のうち基板から基板上に積層された各層に向かう方向を上と称し、基板と直交する方向のうち基板上に積層された各層から基板に向かう方向を下と称して説明する。図10に示した矢印は、図10における上下を示す。
図10に示したように、基板上において、メモリスタ回路10が備える回路素子のうち最も基板側に近い層である第1層LY1には、ゲート電極Gが第1層LY1の上面側に位置するように第1電界効果トランジスタ12が設けられている。なお、第1層LY1は、基板の上面に直接プリントされる構成であってもよく、基板の上面にプリントされた他の層の上面にプリントされる構成であってもよい。このため、図10では、基板を省略している。
また、基板上において、第1層LY1の上側には、前述の第1磁化固定部B11と、第2磁化固定部B12と、第2磁気抵抗効果素子14が備える第4磁化固定部B22の一部分とが設けられた第2層LY2がプリントされている。なお、第2層LY2は、第1層LY1の上面に直接プリントされる構成であってもよく、第1層LY1の上面にプリントされた他の層の上面にプリントされる構成であってもよい。図10に示した例では、第1層LY1と第2層LY2との間には、他の層がプリントされている。このため、当該例では、第1層LY1と第2層LY2は、離間している。
また、基板上において、第2層LY2の上面には、第1磁気抵抗効果素子11が備える磁気記録層L3と、第2磁気抵抗効果素子14が備える第4磁化固定部B22のうちの残りの一部分とが設けられた第3層LY3が直接プリントされている。すなわち、第4磁化固定部B22は、第2層LY2から第3層LY3までの2層に亘ってプリントされている。
また、基板上において、第3層LY3の上面には、第1磁気抵抗効果素子11が備える非磁性層L2と、第2磁気抵抗効果素子14が備える非磁性層L5とが設けられた第4層LY4が直接プリントされている。
また、基板上において、第4層LY4の上面には、第1磁気抵抗効果素子11が備える第1強磁性層L1と、第2磁気抵抗効果素子14が備える第3磁化固定部B21とが設けられた第5層LY5が直接プリントされている。
また、基板上において、第5層LY5の上面には、第1磁気抵抗効果素子11が備える第1電極P1と、第2磁気抵抗効果素子14が備える電極P4と、第1電極P1と電極P4とを接続する伝送路とが一体に構成された伝送路TPが設けられた第6層LY6が直接プリントされている。なお、第6層LY6の上面には、他の層がプリントされる構成であってもよく、他の層がプリントされない構成であってもよい。
また、基板上において、伝送路TPに含まれる部分のうち第1強磁性層L1及び第3磁化固定部B21と接面していない部分とゲート電極Gとは、ビアによって接続されている。
また、基板上において、第1磁化固定部B11には、第2電極P2がビアとして接続されている。そして、第2電極P2は、前述した通り、グラウンドに接地される。
また、基板上において、第2磁化固定部B12には、第3電極P3がビアとして接続されている。そして、第3電極P3は、図10において図示しない第2電源PS2と接続される。
また、基板上において、第4磁化固定部B22には、電極P5がビアとして接続されている。そして、電極P5は、図10において図示しない第1電源PS1と接続される。
なお、第1層LY1〜第6層LY6のそれぞれは、図2に示した第1磁気抵抗効果素子11の構成と、図9に示した第2磁気抵抗効果素子14の構成とのそれぞれが実現するように下から上に向かって第1層LY1、第2層LY2、第3層LY3、第4層LY4、第5層LY5、第6層LY6の順に積層される。
このように、第1磁気抵抗効果素子11がトップピン構造によって基板上に積層されたメモリスタ回路10Aでは、第1強磁性層L1が、基板から磁気記録層L3よりも遠い層に配置される。
基板上にメモリスタ回路10Aが積層される場合、メモリスタ回路10Aにおける第1磁気抵抗効果素子11と及び第2磁気抵抗効果素子14は、基板上に積層された層に対する切断、ビアの設置、磁場の印加等によって容易に製造することができる。すなわち、実施形態の変形例3に係るメモリスタ回路10Aは、製造コストの増大を抑制することができる。
以上のように、実施形態の変形例4に係るメモリスタ回路(実施形態の変形例4では、実施形態の変形例3に係る第2磁気抵抗効果素子14を備えたメモリスタ回路10A)は、第1磁気抵抗効果素子(実施形態の変形例4では、第1磁気抵抗効果素子11)がトップピン構造によって基板上に積層されている。これにより、メモリスタ回路は、製造コストの増大を抑制することができる。
<実施形態の変形例5>
以下、図11を参照し、実施形態の変形例5について説明する。なお、実施形態の変形例4では、実施形態、実施形態の変形例1−4のそれぞれと同様な構成部に対して同じ符号を付して説明を省略する。
実施形態の変形例5では、実施形態の変形例3に係るメモリスタ回路10Aは、第1磁気抵抗効果素子11がボトムピン構造によって基板上に積層されている。第1磁気抵抗効果素子11がボトムピン構造であるとは、磁化の固定された第1強磁性層L1が、基板側に配された素子の構造であることを意味している。図11は、第1磁気抵抗効果素子11がボトムピン構造によって基板上に積層されたメモリスタ回路10Aの一例を示す図である。なお、図11では、基板上に積層されたメモリスタ回路10Aの構造を明確に示すため、基板上に積層されている部材のうちメモリスタ回路10に含まれていない部材を省略している。当該部材は、例えば、基板上に積層されている各種の回路素子、伝送路等のことである。
図11に示した矢印は、図11における上下を示す。
図11に示したように、基板上において、第1層LY1の上側には、第6層LY6がプリントされている。なお、第6層LY6は、第1層LY1の上面に直接プリントされる構成であってもよく、第1層LY1の上面にプリントされた他の層の上面にプリントされる構成であってもよい。図11に示した例では、第1層LY1と第6層LY6との間には、他の層がプリントされている。このため、当該例では、第1層LY1と第6層LY6は、離間している。
また、基板上において、第6層LY6の上面には、第5層LY5が直接プリントされている。
また、基板上において、第5層LY5の上面には、第4層LY4が直接プリントされている。
また、基板上において、第4層LY4の上面には、第3層LY3が直接プリントされている。
また、基板上において、第3層LY3の上面には、第2層LY2が直接プリントされている。なお、第2層LY2の上面には、他の層がプリントされる構成であってもよく、他の層がプリントされない構成であってもよい。
また、基板上において、伝送路TPに含まれる部分のうち第1強磁性層L1及び第3磁化固定部B21と接面していない部分とゲート電極Gとは、ビアによって接続されている。
また、基板上において、第1磁化固定部B11には、第2電極P2がビアとして接続されている。そして、第2電極P2は、前述した通り、グラウンドに接地される。
また、基板上において、第2磁化固定部B12には、第3電極P3がビアとして接続されている。そして、第3電極P3は、図11において図示しない第2電源PS2と接続される。
また、基板上において、第4磁化固定部B22には、電極P5がビアとして接続されている。そして、電極P5は、図11において図示しない第1電源PS1と接続される。
なお、第1層LY1〜第6層LY6のそれぞれは、図2に示した第1磁気抵抗効果素子11の構成と、図9に示した第2磁気抵抗効果素子14の構成とのそれぞれが実現するように下から上に向かって第1層LY1、第6層LY6、第5層LY5、第4層LY4、第3層LY3、第2層LY2の順に積層される。
このように、第1磁気抵抗効果素子11がボトムピン構造によって基板上に積層されたメモリスタ回路10Aでは、第1強磁性層L1が、磁気記録層L3よりも基板に近い層に配置される。
基板上にメモリスタ回路10Aが積層される場合、メモリスタ回路10Aにおける第1磁気抵抗効果素子11と及び第2磁気抵抗効果素子14は、基板上に積層された層に対する切断、ビアの設置、磁場の印加等によって容易に製造することができる。すなわち、実施形態の変形例3に係るメモリスタ回路10Aは、製造コストの増大を抑制することができる。
以上のように、実施形態の変形例5に係るメモリスタ回路(実施形態の変形例5では、実施形態の変形例3に係る第2磁気抵抗効果素子14を備えたメモリスタ回路10A)は、第1磁気抵抗効果素子(実施形態の変形例5では、第1磁気抵抗効果素子11)がボトムピン構造によって基板上に積層されている。これにより、メモリスタ回路は、製造コストの増大を抑制することができる。
<実施形態の変形例6>
以下、実施形態の変形例6について説明する。なお、実施形態の変形例6では、実施形態、実施形態の変形例1−5のそれぞれと同様な構成部に対して同じ符号を付して説明を省略する。
実施形態の変形例6では、メモリスタ回路10又はメモリスタ回路10Aは、第1電源PS1とゲート電極Gとの間にスイッチング素子が接続されている。当該スイッチング素子は、例えば、パイポーラトランジスタ、電界効果トランジスタ等であるが、他のスイッチング素子であってもよい。
第1電源PS1とゲート電極Gとの間にスイッチング素子が接続されている場合、メモリスタ制御システム1、メモリスタ制御システム1A、メモリスタ制御システム1Bのそれぞれは、ユーザーの所望するタイミングに応じて、ゲート電極Gへ電圧を印加するか否かを切り替えることができる。その結果、例えば、当該場合において、メモリスタアレイMAを備えるニューロモーフィックデバイスは、バックプロパゲーション時において、メモリスタアレイMAが備える複数の第1電界効果トランジスタ12それぞれのソース電極S−ドレイン電極D間の導通(オン状態)と非導通(オフ状態)とを容易に切り替えることができる。すなわち、メモリスタアレイMAは、メモリスタアレイMAが備える複数の第1電界効果トランジスタ12のうちユーザーが所望する1以上の第1電界効果トランジスタ12それぞれのソース電極S−ドレイン電極D間を選択的に導通させることができる。
なお、メモリスタ回路10又はメモリスタ回路10Aは、第2電源PS2と第3電極P3との間に前述のスイッチング素子が接続される構成であってもよい。この場合、メモリスタ制御システム1、メモリスタ制御システム1A、メモリスタ制御システム1Bのそれぞれは、ユーザーが意図していないタイミングにおいて、第2電極P2と第3電極P3との間にパルス電流が流れてしまうことを抑制することができる。その結果、例えば、当該場合において、メモリスタアレイMAを備えるニューロモーフィックデバイスは、誤動作等によって、メモリスタアレイMAが備える複数の第1磁気抵抗効果素子11のうちユーザーが所望していない1以上の第1磁気抵抗効果素子11それぞれの第2電極P2と第3電極P3との間にパルス電流が流れてしまうことを抑制することができる。
以上のように、実施形態の変形例6に係るメモリスタ回路(実施形態の変形例6では、メモリスタ回路10又はメモリスタ回路10A)では、電源(実施形態の変形例6では、第1電源PS1)とゲート電極(実施形態の変形例6では、ゲート電極G)との間には、スイッチング素子(実施形態の変形例6では、パイポーラトランジスタ、電界効果トランジスタ等)が接続されている。これにより、メモリスタ回路は、ユーザーの所望するタイミングに応じて、ゲート電極へ電圧を印加するか否かを切り替えることができる。
<実施形態の変形例7>
以下、実施形態の変形例7について説明する。なお、実施形態の変形例7では、実施形態、実施形態の変形例1−6のそれぞれと同様な構成部に対して同じ符号を付して説明を省略する。以下では、説明の便宜上、抵抗13又は第2磁気抵抗効果素子14の抵抗値を、参照抵抗値と称して説明する。また、以下では、一例として、第1磁気抵抗効果素子11の抵抗値の最小値が0.5メガオームであり、当該抵抗値の最大値が1.0メガオームであり、第1電源PS1から供給される電圧が1.0ボルトである場合について説明する。
実施形態の変形例7では、参照抵抗値は、第1磁気抵抗効果素子11の抵抗値(すなわち、第1抵抗変化部B1の抵抗値)の最小値と当該抵抗値の最大値との間の範囲に含まれている。
ここで、例えば、第1磁気抵抗効果素子11の抵抗値の最小値よりも参照抵抗値を小さくするほど、第1磁気抵抗効果素子11に印加される電圧は大きくなる。その結果、ゲート電極Gに印加される電圧は、大きくなる。一方、第1磁気抵抗効果素子11の抵抗値の最小値よりも参照抵抗値を小さくするほど、当該抵抗値の変化に応じた当該両端電圧の最大変化率は、小さくなる。当該最大変化率は、当該抵抗値の変化に応じて当該電圧が変化する範囲内において当該電圧が最小値から最大値まで変化した場合における当該電圧の変化率のことである。その結果、ゲート電極Gに印加される電圧の最大変化率は、図12に示したように、小さくなる。この場合、メモリスタ回路10又はメモリスタ回路10Aでは、定電圧制御において第1電界効果トランジスタ12のコンダクタンスの最大変化率が、第1磁気抵抗効果素子11のコンダクタンスの最大変化率と比べて同程度以下の大きさになってしまうことがある。
図12は、参照抵抗値の変化とゲート電極Gに印加される電圧の変化との関係の一例を示す図である。図12に示したグラフの横軸は、参照抵抗値を、第1磁気抵抗効果素子11の抵抗値の最小値によって除した(規格化した)値を示す。以下では、説明の便宜上、当該値を抵抗値比と称して説明する。すなわち、当該横軸では、抵抗値比が大きいほど、参照抵抗値の大きさが大きいことを意味する。また、図12に示したグラフの縦軸は、ゲート電極Gに印加される電圧を、第1電源PS1から供給される電圧によって除した(規格化した)値を示す。以下では、説明の便宜上、当該値を電圧比と称して説明する。すなわち、当該縦軸では、電圧比が大きいほど、ゲート電極Gに印加される電圧が大きいことを意味する。
また、図12に示した領域RX1は、図12に示したグラフが有する領域のうち、参照抵抗値が最小値である場合の抵抗値比から、参照抵抗値が最大値である場合の抵抗値比までの範囲に含まれる領域の一例を示す。また、図12に示したプロットPL3は、第1磁気抵抗効果素子11の抵抗値が最大値である場合における参照抵抗値の変化に応じた電圧比の変化を示すプロットである。また、図12に示したプロットPL4は、第1磁気抵抗効果素子11の抵抗値が最小値である場合における参照抵抗値の変化に応じた電圧比の変化を示す。
図12に示したグラフでは、当該グラフの横軸において領域RX1に含まれる値よりも抵抗値比が小さい値であるほど、プロットPL3及びプロットPL4のそれぞれは、増大している。これは、すなわち、第1磁気抵抗効果素子11の抵抗値の最小値よりも参照抵抗値を小さくするほど、ゲート電極Gに印加される電圧が大きくなることを示している。しかしながら、当該グラフでは、当該グラフの横軸において領域RX1に含まれる値よりも抵抗値比が小さい値であるほど、プロットPL3及びプロットPL4のそれぞれは、近づいている。これは、すなわち、第1磁気抵抗効果素子11の抵抗値の最小値よりも参照抵抗値を小さくするほど、ゲート電極Gに印加される電圧の最大変化率が小さくなることを示している。
図13は、電圧差の変化とゲート電極Gに印加される電圧の変化との関係の一例を示す図である。ここで、電圧差は、第1磁気抵抗効果素子11の抵抗値が最大値である場合においてゲート電極Gに印加される電圧から、第1磁気抵抗効果素子11の抵抗値が最小値である場合においてゲート電極Gに印加される電圧を差し引いた値のことである。図13に示したグラフの横軸は、抵抗値比を示す。また、図12に示したグラフの縦軸は、電圧差を示す。すなわち、当該縦軸では、電圧差が大きいほど、ゲート電極Gに印加される電圧の最大変化率が大きいことを意味する。
また、図13に示した領域RX2は、図13に示したグラフが有する領域のうち、参照抵抗値が最小値である場合の抵抗値比から、参照抵抗値が最大値である場合の抵抗値比までの範囲に含まれる領域の一例を示す。また、図13に示したプロットPL5は、参照抵抗値の変化に応じた電圧差の変化を示すプロットである。
図13に示したグラフでは、当該グラフの横軸において領域RX2に含まれる値よりも抵抗値比が小さい値であるほど、プロットPL5は、減少している。これは、すなわち、第1磁気抵抗効果素子11の抵抗値の最小値よりも参照抵抗値を小さくするほど、ゲート電極Gに印加される電圧の最大変化率が小さくなることを示している。
図12及び図13に示したように、第1磁気抵抗効果素子11の抵抗値の最小値よりも参照抵抗値を小さくするほど、ゲート電極Gに印加される電圧の最大変化率は、小さくなる。その結果、メモリスタ回路10又はメモリスタ回路10Aでは、定電圧制御において第1電界効果トランジスタ12のコンダクタンスの最大変化率が、第1磁気抵抗効果素子11のコンダクタンスの最大変化率と比べて同程度以下の大きさになってしまうことがある。すなわち、この場合、メモリスタ回路10又はメモリスタ回路10Aは、抵抗値比が領域RX1又は領域RX2に含まれている場合と比較して、第1磁気抵抗効果素子11のコンダクタンスの、第1電界効果トランジスタ12による増幅率が小さくなってしまう。
また、例えば、第1磁気抵抗効果素子11の抵抗値の最大値よりも参照抵抗値を大きくするほど、第1磁気抵抗効果素子11に印加される電圧は、小さくなる。その結果、ゲート電極Gに印加される電圧は、小さくなる。この場合、ゲート電極Gに印加される電圧の最大変化率が大きかったとしても、メモリスタ回路10又はメモリスタ回路10Aは、抵抗値比が領域RX1又は領域RX2に含まれている場合と比較して、定電圧制御において第1電界効果トランジスタ12のコンダクタンスの大きさを大きくすることができないことがある。すなわち、この場合、メモリスタ回路10又はメモリスタ回路10Aは、抵抗値比が領域RX1又は領域RX2に含まれている場合と比較して、第1磁気抵抗効果素子11のコンダクタンスの第1電界効果トランジスタ12による増幅率が小さくなってしまう。
図12に示したグラフでは、当該グラフの横軸において領域RX1に含まれる値よりも抵抗値比が大きい値であるほど、プロットPL3及びプロットPL4のそれぞれは、減少している。これは、すなわち、第1磁気抵抗効果素子11の抵抗値の最大値よりも参照抵抗値を大きくするほど、ゲート電極Gに印加される電圧が小さくなることを示している。また、当該グラフでは、当該グラフの横軸において領域RX1に含まれる値よりも抵抗値比が大きい値であるほど、プロットPL3及びプロットPL4のそれぞれは、近づいている。これは、すなわち、第1磁気抵抗効果素子11の抵抗値の最大値よりも参照抵抗値を大きくするほど、ゲート電極Gに印加される電圧の最大変化率が小さくなることを示している。
また、図13に示したグラフでは、当該グラフの横軸において領域RX2に含まれる値よりも抵抗値比が大きい値であるほど、プロットPL5は、減少している。これは、すなわち、第1磁気抵抗効果素子11の抵抗値の最大値よりも参照抵抗値を大きくするほど、ゲート電極Gに印加される電圧の最大変化率が小さくなることを示している。
図12及び図13に示したように、第1磁気抵抗効果素子11の抵抗値の最大値よりも参照抵抗値を大きくするほど、ゲート電極Gに印加される電圧は、小さくなる。その結果、ゲート電極Gに印加される電圧の最大変化率が大きかったとしても、メモリスタ回路10又はメモリスタ回路10Aは、抵抗値比が領域RX1又は領域RX2に含まれている場合と比較して、定電圧制御において第1電界効果トランジスタ12のコンダクタンスの大きさを大きくすることができないことがある。すなわち、この場合、メモリスタ回路10又はメモリスタ回路10Aは、抵抗値比が領域RX1又は領域RX2に含まれている場合と比較して、第1磁気抵抗効果素子11のコンダクタンスの第1電界効果トランジスタ12による増幅率が小さくなってしまう。
一方、参照抵抗値が第1磁気抵抗効果素子11の抵抗値(すなわち、第1抵抗変化部B1の抵抗値)の最小値と当該抵抗値の最大値との間の範囲に含まれている場合、図13に示したように、ゲート電極Gに印加される電圧の最大変化率は、最大又はほぼ最大となる。また、当該場合、図12に示したように、ゲート電極Gに印加される電圧は、およそ0.4〜0.6ボルトの範囲内で変化する。すなわち、当該場合、図6及び図7において説明したように、第1磁気抵抗効果素子11のコンダクタンスの最大変化率は、およそ530%となる。従って、当該場合、メモリスタ回路10又はメモリスタ回路10Aは、第1磁気抵抗効果素子11のコンダクタンスを、第1電界効果トランジスタ12によってより確実に大きくすることができる。
以上のように、実施形態の変形例7に係るメモリスタ回路(実施形態の変形例7では、メモリスタ回路10又はメモリスタ回路10A)では、抵抗(実施形態の変形例7では、抵抗13又は第2磁気抵抗効果素子14)は、第1抵抗変化部(実施形態の変形例7では、第1抵抗変化部B1)の抵抗値の最小値から最大値までの範囲内に含まれる抵抗値を有する。これにより、メモリスタ回路は、コンダクタンスの変化における線形性及び対称性を保ったまま、コンダクタンスの最大変化率を大きくすることができる。
以上のようなメモリスタ回路を有するアナログ積和演算器、又は当該アナログ積和演算器を用いたニューロモーフィックデバイスは、各種センサ、ロボットの脳等として機能させることができる。このニューロモーフィックデバイスを用いた制御装置にセンサから出力された信号を入力すると、Edge素子として機能させることができる。センサ信号には、一般的に多くのノイズが存在し、一般的なセンサモジュールでは、得たいセンサ信号をノイズから取り出すことができない。したがって、センサ信号の時系列信号から、例えば、信号処理技術を用いてノイズを除去し、得たい信号を取り出す等の方法が取られる。この場合、得た信号以外は、エネルギーの消費だけであり、情報を生まない。このニューロモーフィックデバイスを用いた制御装置にセンサ信号を入力することにより、高精度の認識を行うことができる。従来は、源信号にノイズが重畳した観測信号を源信号とノイズに分離することで、初めて意味のある情報として抽出されるが、本制御装置を用いると、ノイズを含む時系列信号から得たい源信号を予測することができ、源信号の出力強度、統計値等が小さくても意味のある信号として取り出すことができる。これは、センサと制御装置が一体となったモジュールであり、AI Edgeセンサモジュールとすることができる。本制御装置を用いると、認識精度が高くなるために従来よりも小さな演算機能で情報を取り出すことができ、低コスト・省電力・省体積化を行うことができる。
本制御装置に複数のセンサの信号を同時に入力することも好ましい。複数のセンサの信号が同時に入力することによって、互いのセンサの関連性に関する認識を得ることができる。例えば、ロボットにおいて手、足、胴体にセンサが設置され、そのセンサからの信号が同時に本制御装置に入力されると、その信号によってロボットが歩いているか、転んだのか等の情報を複合的に判断することができる。さらに、AI Edgeセンサモジュールが複数設置されたロボットや車などにおいて、本制御装置に同時に信号が入力されることによってより省電力化と高機能化が期待できる。複数のセンサが異なる種類のセンサであった場合には、それぞれのセンサに対応できる電圧や電流に対応した制御装置を設置する必要がある。この場合、制御装置のインタフェースに変圧器やAD変換機などが必要となり、エネルギー変換によってエネルギーが消費される。AI Edgeセンサモジュールでも同様にエネルギーが消費されるが、AI Edgeセンサモジュールから中央の制御装置に出力された信号はAI Edgeセンサモジュールで一定の認識と識別がされたものであり、必要な情報のみを送ることができる。これらの機能によりAI Edgeセンサモジュールと中央の制御装置の間の通信を削減することができるため、システム全体としてのエネルギー消費を減少できる。
以上、この発明の実施形態を、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない限り、変更、置換、削除等されてもよい。