JP2020042251A - Semiconductor device and method for driving display panel - Google Patents
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Abstract
Description
本開示は、表示パネルを駆動するための技術に関する。 The present disclosure relates to a technique for driving a display panel.
表示パネルには、例えば、液晶表示パネル、ＯＬＥＤ(organic light emitting diode)表示パネル等がある。ＯＬＥＤ表示パネルのような自発光表示パネルに表示される画像の輝度は、各時点において点灯する画素の全画素に対する比率を調節することによって制御することができる。点灯する画素の比率を高くすれば画像の輝度が高くなり、低くすれば画像の輝度が低くなる。 Examples of the display panel include a liquid crystal display panel, an organic light emitting diode (OLED) display panel, and the like. The brightness of an image displayed on a self-luminous display panel such as an OLED display panel can be controlled by adjusting the ratio of the number of lit pixels to all pixels at each time. Increasing the ratio of illuminated pixels increases the brightness of the image, and decreasing the ratio decreases the brightness of the image.
一実施形態では、半導体装置が、第１垂直同期期間において、表示パネルの画素の点灯の制御サイクルが複数設けられるように、前記画素の点灯を制御するエミッション制御信号を、前記表示パネルに供給するように構成されたパネルインターフェースと、前記第１垂直同期期間の長さが変更されたとき、前記第１垂直同期期間の次の垂直同期期間を前記制御サイクルの長さに応じたタイミングで開始するように構成されたタイミングジェネレータとを備えている。 In one embodiment, the semiconductor device supplies an emission control signal for controlling the lighting of the pixel to the display panel so that a plurality of control cycles for lighting the pixel of the display panel are provided in the first vertical synchronization period. When the length of the first vertical synchronization period is changed, the vertical synchronization period next to the first vertical synchronization period is started at a timing corresponding to the length of the control cycle. And a timing generator configured as described above.
一実施形態では、半導体装置が、複数の垂直同期期間のうちの第１垂直同期期間において、表示パネルの画素の点灯の制御サイクルが複数設けられるように、前記画素の点灯を制御するエミッション制御信号を、前記表示パネルに供給するように構成されたパネルインターフェースと、前記第１垂直同期期間において、画像データの送信要求をホストに送信するように構成されたデータインターフェースと、前記複数の垂直同期期間を規定する垂直同期信号を生成し、前記送信要求の送信の後、所定の期間内に前記データインターフェースが画像データの受信を開始しなかった場合、次に前記垂直同期信号をアサートするタイミングを、前記制御サイクルの長さに応じて遅延するように構成されたタイミングジェネレータとを備えている。 In one embodiment, an emission control signal for controlling lighting of the pixel is provided such that a plurality of control cycles of lighting of the pixel of the display panel are provided in a first vertical synchronization period of the plurality of vertical synchronization periods. And a data interface configured to transmit a transmission request for image data to a host during the first vertical synchronization period, and the plurality of vertical synchronization periods. Generate a vertical synchronization signal that defines the, after the transmission of the transmission request, if the data interface has not started receiving image data within a predetermined period, the timing of the next assertion of the vertical synchronization signal, A timing generator configured to delay according to the length of the control cycle.
一実施形態では、表示パネル駆動方法が、第１垂直同期期間において、表示パネルの画素の点灯の制御サイクルが複数設けられるように、前記画素の点灯を制御するエミッション制御信号を供給することと、前記第１垂直同期期間の長さが変更されたとき、前記第１垂直同期期間の次の垂直同期期間を前記制御サイクルの長さに応じたタイミングで開始することとを含む。 In one embodiment, the display panel driving method supplies an emission control signal for controlling lighting of the pixel such that a plurality of control cycles for lighting of the pixel of the display panel are provided in the first vertical synchronization period; When the length of the first vertical synchronization period is changed, starting a vertical synchronization period subsequent to the first vertical synchronization period at a timing corresponding to the length of the control cycle.
図１Ａに示すように、一実施形態では、表示装置１００が、表示パネル１と表示ドライバ２とを備えている。表示パネル１としては、例えば、ＯＬＥＤ表示パネルのような自発光表示パネルが使用され得る。一実施形態では、表示装置１００は、ホスト３から受け取った画像データに対応する画像を表示パネル１に表示するように構成されている。
As shown in FIG. 1A, in one embodiment, the
一実施形態では、表示パネル１は、行列に配置された画素４と、スキャンラインＳ［−１］〜Ｓ［ｍ］と、エミッションラインＥＭ［１］〜ＥＭ［ｍ］と、データラインＤ［１］〜Ｄ［ｎ］と、スキャンドライバ回路部５とを備えている。一実施形態では、各画素４は、指定された階調値に対応する輝度で発光するように構成されている。
In one embodiment, the
図１Ｂを参照して、一実施形態では、各画素４は、いわゆる７Ｔ１Ｃ構成を有しており、ＰＭＯＳトランジスタＭ１〜Ｍ７と、保持キャパシタＣｓｔと、発光素子６とを備えている。表示パネル１としてＯＬＥＤ表示パネルが使用される場合、一実施形態では、発光素子６としてＯＬＥＤ素子が用いられる。なお、図１Ｂは、エミッションラインＥＭ［ｉ］、データラインＤ［ｊ］に接続される画素４の構成を示しているが、一実施形態では、他の画素４も同様に構成される。
Referring to FIG. 1B, in one embodiment, each
一実施形態では、書き込み動作、即ち、階調値に対応する駆動電圧を画素４にプログラミングする動作を行う場合、エミッションラインＥＭ［ｉ］がディアサートされ、データラインＤ［ｊ］に駆動電圧が供給された状態でスキャンラインＳ［ｉ−２］、Ｓ［ｉ−１］、Ｓ［ｉ］が所定のシーケンスで操作されて該駆動電圧が保持キャパシタＣｓｔに書き込まれる。保持キャパシタＣｓｔは、書き込まれた駆動電圧に対応する保持電圧を保持する。一実施形態では、エミッションラインＥＭ［ｉ］がディアサートされると、ＰＭＯＳトランジスタＭ１、Ｍ６がオフされ、発光素子６は、発光を停止する。一実施形態では、書き込み動作が完了した後、エミッションラインＥＭ［ｉ］がアサートされると、ＰＭＯＳトランジスタＭ１、Ｍ６がオンされ、発光素子６は、保持キャパシタＣｓｔに保持される保持電圧に対応する輝度で発光する。なお、画素４は、図１Ｂに示す構成以外の様々な構成、例えば、５Ｔ２Ｃ構成、６Ｔ１Ｃ構成等を採用し得る。
In one embodiment, when performing a write operation, that is, an operation of programming a drive voltage corresponding to a gradation value to the
図１Ａに戻り、一実施形態では、スキャンドライバ回路部５は、スキャンラインＳ［−１］〜Ｓ［ｍ］と、エミッションラインＥＭ［１］〜ＥＭ［ｍ］とを駆動して、書き込み動作が行われる画素４の行を選択するように構成されている。一実施形態では、画素４の行は、スキャンラインＳ［−１］〜Ｓ［ｍ］及びエミッションラインＥＭ［１］〜ＥＭ［ｍ］に平行な方向に１列に並ぶ画素４で構成される。一実施形態では、第ｉ行に位置する画素４に書き込み動作を行う場合、スキャンドライバ回路部５は、エミッションラインＥＭ［ｉ］をディアサートし、更に、スキャンラインＳ［ｉ−２］、Ｓ［ｉ−１］、Ｓ［ｉ］を所定のシーケンスで操作する。
Referring back to FIG. 1A, in one embodiment, the scan
一実施形態では、スキャンドライバ回路部５が、更に、表示ドライバ２から受け取ったエミッション制御信号に応じて、書き込み動作が行われない行の画素４からの発光を制御するように構成されている。一実施形態では、エミッション制御信号は、画素４の点灯を制御する信号である。一実施形態では、表示ドライバ２からスキャンドライバ回路部５にエミッションクロックが供給され、各行の画素４の点灯の許可及び禁止が、エミッションクロックに同期して制御される。一実施形態では、書き込み動作が行われる画素４の行について対応するエミッションラインＥＭがディアサートされ、当該行の画素４の発光が禁止される。
In one embodiment, the scan
一実施形態では、表示ドライバ２は、データインターフェース１１と、表示メモリ１２と、データドライバ回路部１３と、グラフィックエンジン１４と、レジスタ回路部１５と、タイミングジェネレータ１６と、パネルインターフェース１７とを備える半導体装置として構成される。
In one embodiment, the
一実施形態では、データインターフェース１１は、ホスト３と通信して表示ドライバ２の制御に用いられる様々なデータをホスト３と交換する。一実施形態では、データインターフェース１１は、画像データ及び制御データを受け取るように構成される。一実施形態では、画像データは、グラフィックエンジン１４の動作を制御するコマンド、及び／又は、表示メモリ１２に書き込むべき各画素４の階調値を記述した階調データを含む。一実施形態では、制御データは、表示ドライバ２の動作の制御に用いられる。一実施形態では、加えて、データインターフェース１１は、画像データ及び制御データに含まれるコマンドを解釈し、各コマンドを、グラフィックエンジン１４、レジスタ回路部１５等の所望の転送先に転送するように構成されている。一実施形態では、データインターフェース１１は、更に、タイミングジェネレータ１６による制御の下、ホスト３に制御パケットを送信するように構成される。一実施形態では、データインターフェース１１は、タイミングジェネレータ１６による制御の下、画像データの送信を要求するＴＥ（tearing effect）パケットをホスト３に送信するように構成される。
In one embodiment, the
一実施形態では、表示メモリ１２は、各画素４の階調値を指定する階調データを格納する。
In one embodiment, the
一実施形態では、データドライバ回路部１３は、表示メモリ１２から受け取った階調データに指定された階調値に対応する駆動電圧を生成し、生成した駆動電圧をデータラインＤ［１］〜Ｄ［ｎ］を介して各画素４に書き込むように構成されている。
In one embodiment, the data
一実施形態では、グラフィックエンジン１４は、ホスト３から受け取った画像データに含まれているコマンドを受け取り、そのコマンドに応じて表示メモリ１２に格納された階調データを更新する。
In one embodiment, the
一実施形態では、レジスタ回路部１５は、表示ドライバ２の動作の制御に用いられる様々なレジスタ値を保持する。ホスト３から表示ドライバ２に送信される制御データがレジスタ値を含んでいる場合、一実施形態では、当該レジスタ値が、レジスタ回路部１５に保持されてもよい。
In one embodiment, the
一実施形態では、タイミングジェネレータ１６は、表示ドライバ２のタイミング制御を行う。例えば、タイミングジェネレータ１６は、表示ドライバ２の内部で用いられる内部垂直同期信号ＶＳＹＮＣを生成する。一実施形態では、表示ドライバ２における垂直同期期間は、内部垂直同期信号ＶＳＹＮＣによって規定され、表示ドライバ２における様々なタイミング制御は、内部垂直同期信号ＶＳＹＮＣを基準として行われる。
In one embodiment, the
一実施形態では、パネルインターフェース１７は、スキャンドライバ回路部５を制御するスキャン制御信号を生成し、スキャンドライバ回路部５に供給する。一実施形態では、スキャン制御信号は、上述のエミッション制御信号を含んでおり、スキャンドライバ回路部５は、エミッション制御信号に応じて画素４の発光を制御する。一実施形態では、スキャン制御信号は、上述のエミッション制御信号とエミッションクロックとを含んでおり、スキャンドライバ回路部５は、エミッション制御信号とエミッションクロックとに基づいて画素４の発光を制御する。
In one embodiment, the
一実施形態では、図２に示すように、スキャンドライバ回路部５が、エミッション制御信号に応じて、エミッションクロックに同期して各行の画素４の発光を制御する。なお、図２では、横方向が、画素４の行の方向、即ち、スキャンラインＳ［−１］〜Ｓ［ｍ］及びエミッションラインＥＭ［１］〜ＥＭ［ｍ］に沿った方向であり、縦方向が、データラインＤ［１］〜Ｄ［ｎ］に沿った方向である。
In one embodiment, as shown in FIG. 2, the scan
一実施形態では、画素４の点灯の制御が、一定の周期で繰り返して行われる。一実施形態では、エミッション制御信号が、各行の画素４の点灯の許可及び禁止を制御するために用いられ、一定の周期で繰り返してアサート及びディアサートされる。以下において、画素４の点灯を制御するサイクルを、制御サイクルと呼ぶことがある。一実施形態では、制御サイクルは、エミッション制御信号がアサート及びディアサートされるサイクルである。一実施形態では、各制御サイクルの長さが一定であり、エミッション制御信号の周期の長さと一致する。図２に示す実施形態では、一垂直同期期間に４つの制御サイクルが設けられる。一実施形態では、エミッション制御信号が繰り返してアサート及びディアサートされることで、エミッション制御信号にエミッションパルスが現れる。一垂直同期期間が４つの制御サイクルを備える実施形態では、エミッション制御信号が一垂直同期期間において４つのエミッションパルスを備えている。
In one embodiment, the lighting control of the
一実施形態では、画素４が発光しない非発光エリア７が、エミッション制御信号に基づいて表示パネル１の端に挿入される。一実施形態では、エミッション制御信号がディアサートされている間、非発光エリア７が表示パネル１の端に挿入される。図２には、エミッション制御信号がローアクティブの信号であるとして図示されている。一実施形態では、エミッション制御信号がディアサートされているときに表示パネル１の端の所定数のエミッションラインＥＭがディアサートされることで、非発光エリア７が表示パネル１の端に挿入される。一実施形態では、エミッション制御信号がアサートされているときに非発光エリア７は挿入されず、表示パネル１の端の画素４の行が発光する。
In one embodiment, the non-light-emitting
一実施形態では、非発光エリア７が、データラインＤ［１］〜Ｄ［ｎ］に沿った方向にエミッションクロックに同期して逐次に移動する。一実施形態では、ディアサートされるエミッションラインＥＭを、データラインＤ［１］〜Ｄ［ｎ］に沿った方向にエミッションクロックに同期してシフトすることで、非発光エリア７が移動される。
In one embodiment, the
一実施形態では、エミッション制御信号がディアサートされている期間が長くなると、非発光エリア７が挿入される期間が長くなり、非発光エリア７の表示パネル１のデータラインＤ［１］〜Ｄ［ｎ］に沿った方向における幅が広くなる。
In one embodiment, as the period during which the emission control signal is deasserted becomes longer, the period during which the
一実施形態では、表示パネル１のディスプレイ輝度、即ち、表示パネル１に表示される画像全体の輝度が、非発光エリア７のデータラインＤ［１］〜Ｄ［ｎ］に沿った方向における幅によって制御される。一実施形態では、表示パネル１の表示エリア、即ち、画素４が設けられているエリアのうち、非発光エリア７が占める割合が大きくなると、表示パネル１のディスプレイ輝度が低くなる。一実施形態では、非発光エリア７の幅が最大であるとき、全ての行の画素４は発光せず、表示パネル１のディスプレイ輝度は最低輝度になる。一実施形態では、非発光エリア７が占める割合が小さくなると、表示パネル１のディスプレイ輝度が高くなる。一実施形態では、非発光エリア７の幅が最小であるとき、表示パネル１のディスプレイ輝度は最高輝度になる。
In one embodiment, the display brightness of the
一実施形態では、表示パネル１のディスプレイ輝度は、各制御サイクルにおいてエミッション制御信号がアサートされる期間が占める割合により制御される。各制御サイクルにおいてエミッション制御信号がディアサートされる期間が占める割合が高くなると、非発光エリア７の幅が広くなり、ディスプレイ輝度が低くなる。逆に、各制御サイクルにおいてエミッション制御信号がアサートされる期間が占める割合が高くなると、非発光エリア７の幅が狭くなり、ディスプレイ輝度が高くなる。
In one embodiment, the display brightness of the
図３を参照して、一実施形態では、表示装置１００が下記のように動作する。一実施形態では、初期状態において、ホスト３は、垂直同期期間＃１において表示パネル１に表示すべき画像に対応する画像データ＃１の生成を既に完了している。
Referring to FIG. 3, in one embodiment,
一実施形態では、表示ドライバ２は、画像データをホスト３から受け取る準備ができると、画像データの送信要求、例えばＴＥパケットをホスト３に送信する。一実施形態では、ホスト３がＴＥパケットを受け取ると、ホスト３が画像データ＃１の送信を開始し、表示ドライバ２のデータインターフェース１１は、画像データ＃１の受信を開始する。
In one embodiment, when the
一実施形態では、画像データ＃１の受信開始を検知すると、タイミングジェネレータ１６は、内部垂直同期信号ＶＳＹＮＣをアサートする。一実施形態では、内部垂直同期信号ＶＳＹＮＣのアサートにより、表示ドライバ２において垂直同期期間＃１が開始される。一実施形態では、ホスト３から表示ドライバ２に送られる画像データが所定のコマンドを含んでいてもよく、この場合、データインターフェース１１が、当該所定のコマンドに基づいてホスト３から表示ドライバ２への画像データ＃１の受信開始を検知してもよい。一実施形態では、受信開始の検知を所定のコマンドに基づいて行う場合、該所定のコマンドは画像データの先頭に設けられてもよい。
In one embodiment, upon detecting the start of receiving the
一実施形態では、垂直同期期間＃１は、バックポーチ期間と、バックポーチ期間に続く表示期間と、表示期間に続くフロントポーチ期間とを含んでいる。一実施形態では、バックポーチ期間において、表示期間における各画素４への駆動電圧の書き込みの準備が行われる。一実施形態では、表示期間において、各画素４への駆動電圧の書き込みが行われる。一実施形態では、スキャンドライバ回路部５は、表示期間において画素４の行を順次に選択し、データドライバ回路部１３は、データラインＤ［１］〜Ｄ［ｎ］を介して、選択された行の画素４に、当該画素４について指定された階調値に対応する駆動電圧を書き込む。一実施形態では、フロントポーチ期間において、次の垂直同期期間＃２における動作の準備が行われる。
In one embodiment, the vertical
一実施形態では、エミッション制御信号により、表示パネル１の画素４の発光が制御される。一実施形態では、エミッション制御信号とエミッションクロックとに基づいてエミッションラインＥＭ［１］〜ＥＭ［ｍ］のアサート及びディアサートが制御される。書き込み動作が行われない行の画素４は、対応するエミッションラインＥＭがアサートされているときに発光する。対応するエミッションラインＥＭがディアサートされると、画素４は発光を停止する。図３では、エミッション制御信号はローアクティブの信号であり、アサートされるとローレベルになるとしてエミッション制御信号の波形が図示されている。書き込み動作が行われる行の画素４は、エミッション制御信号の状態に関わらず発光を停止する。
In one embodiment, light emission of the
図３に示す一実施形態では、各垂直同期期間に複数の制御サイクルが設けられる。一実施形態では、各垂直同期期間が、デフォルトで４つの制御サイクルを含む。一実施形態では、「デフォルト」とは、垂直同期期間が延長されない場合をいう。後述のように、一実施形態では、垂直同期期間の長さが変更され、延長されることがある。一実施形態では、デフォルトの垂直同期期間の長さは、制御サイクルの整数倍であり、図３の動作では、４倍である。 In the embodiment shown in FIG. 3, a plurality of control cycles are provided in each vertical synchronization period. In one embodiment, each vertical synchronization period includes four control cycles by default. In one embodiment, "default" refers to the case where the vertical synchronization period is not extended. As described below, in one embodiment, the length of the vertical synchronization period may be changed and extended. In one embodiment, the length of the default vertical synchronization period is an integer multiple of the control cycle, and in the operation of FIG. 3, it is four times.
一実施形態では、並行して、ホスト３が垂直同期期間＃２に表示する画像に対応する画像データ＃２を生成する画像処理を行う。
In one embodiment, image processing for generating
一実施形態では、垂直同期期間＃１の開始後、所定期間が経過して画像データ＃２をホスト３から受け取る準備ができると、表示ドライバ２は、ＴＥパケットをホスト３に送信する。一実施形態では、ホスト３は、ＴＥパケットを受け取ると、画像データ＃２の送信を開始する。表示ドライバ２は、画像データ＃２の受信を開始することになる。
In one embodiment, after a predetermined period has elapsed after the start of the vertical
一実施形態では、画像データ＃２の受信開始を検知した後、タイミングジェネレータ１６は、内部垂直同期信号ＶＳＹＮＣをアサートする。一実施形態では、これにより、表示ドライバ２において垂直同期期間＃２が開始される。
In one embodiment, after detecting the start of receiving the
一実施形態では、垂直同期期間＃１と同様に、垂直同期期間＃２は、バックポーチ期間と、表示期間と、フロントポーチ期間とを含んでいる。一実施形態では、バックポーチ期間においては、表示期間における各画素４への駆動電圧の書き込みの準備が行われる。一実施形態では、表示期間では、各画素４への駆動電圧の書き込みが行われる。一実施形態では、フロントポーチ期間では、次の垂直同期期間＃３における動作の準備が行われる。一実施形態では、加えて、エミッション制御信号により、表示パネル１の画素４の発光が制御される。
In one embodiment, like the vertical
一実施形態では、一方で、ホスト３は、垂直同期期間＃３に表示する画像に対応する画像データ＃３を生成する。一実施形態では、ホスト３において画像データ＃３を生成するための画像処理に時間を要し、ＴＥパケットを受け取るまでに画像データ＃３の生成が完了していない。
In one embodiment, on the other hand, the
このような実施形態では、ホスト３は、ＴＥパケットを受け取った直後には画像データ＃３の送信を開始できない。一実施形態では、ＴＥパケットをホスト３に送信した後、所定の期間が経過するまでに画像データ＃３の受信開始を検知しなかった場合、表示ドライバ２は、垂直同期期間＃２のフロントポーチ期間を延長してホスト３が画像データ＃３の送信を開始するのを待つ。一実施形態では、このような事態が、ホスト３がＴＥパケットを受信してから所定の期間が経過するまでに画像データ＃３の送信を開始できなかった場合に生じ得る。フロントポーチ期間の延長部分は、図３には、“延長ＦＰ”として図示されている。一実施形態では、フロントポーチ期間の延長部分においても、エミッション制御信号による画素４の発光の制御が継続して行われる。一実施形態では、フロントポーチ期間の延長部分には、１つ又は複数の制御サイクルが設けられ得る。一実施形態では、垂直同期期間＃２の長さは、そのフロントポーチ期間の延長によって変更され、延長される。このような実施形態では、次に内部垂直同期信号ＶＳＹＮＣがアサートされるタイミングがデフォルトのタイミングから遅延されることになる。
In such an embodiment, the
一実施形態では、その後、画像データ＃３の生成が完了すると、ホスト３は、画像データ＃３の送信を開始し、表示ドライバ２は画像データ＃３の受信を開始する。一実施形態では、タイミングジェネレータ１６は、画像データ＃３の受信開始を検知すると、内部垂直同期信号ＶＳＹＮＣをアサートし、垂直同期期間＃３を開始する。
In one embodiment, after the generation of the
一実施形態では、タイミングジェネレータ１６は、垂直同期期間＃３が開始されるタイミング、言い換えれば、内部垂直同期信号ＶＳＹＮＣをアサートするタイミングを制御サイクルの長さに応じて調節するように構成されている。一実施形態では、制御サイクルの長さを表す情報、例えば、エミッション制御信号の周期を指定するレジスタ値がレジスタ回路部１５に格納され、垂直同期期間＃３が開始されるタイミング、即ち、内部垂直同期信号ＶＳＹＮＣをアサートするタイミングが、当該レジスタ値に応じて決定されてもよい。
In one embodiment, the
一実施形態では、タイミングジェネレータ１６は、垂直同期期間＃３が開始されるタイミング、即ち、内部垂直同期信号ＶＳＹＮＣをアサートするタイミングを、最後の制御サイクルの完了したタイミングと同期させてもよい。一実施形態では、タイミングジェネレータ１６は、垂直同期期間＃３が開始されるタイミング、即ち、内部垂直同期信号ＶＳＹＮＣをアサートするタイミングを、最後の制御サイクルの完了したタイミングと整合させてもよく、また、一致させてもよい。一実施形態では、タイミングジェネレータ１６は、垂直同期期間＃３が開始されるタイミングを、垂直同期期間＃２の長さが制御サイクルの長さの整数倍、又は、エミッション制御信号の周期の整数倍になるように制御してもよい。図３には、垂直同期期間＃２の長さがエミッション制御信号の周期の７倍である動作が図示されている。
In one embodiment, the
一実施形態では、このような動作により、エミッション制御信号による画像の輝度制御の乱れを抑制し、フリッカ又は輝度の不所望な変化の発生を抑制し、又は、防止する。 In one embodiment, such an operation suppresses disturbance of luminance control of an image due to the emission control signal, and suppresses or prevents occurrence of flicker or an undesirable change in luminance.
一実施形態では、表示ドライバ２は、ホスト３において行われる画像処理が完了した後、ホスト３から画像データ＃３の受信を開始する。一実施形態では、これに合わせ、次の垂直同期期間＃３が開始されるタイミングが、ホスト３において行われる画像処理が完了した後のタイミングに設定される。
In one embodiment, the
例えば図４の破線で囲まれた箇所に示すように、垂直同期期間＃２の最後の制御サイクルと垂直同期期間＃３が開始されるタイミングとが整合していない場合には、垂直同期期間＃２の最後の制御サイクルが完全に実行されない。図４の例では、垂直同期期間＃２から垂直同期期間＃３を跨いでエミッション制御信号がディアサートされている期間が長くなっている。このような動作が行われると、表示パネル１を観察するユーザは、一瞬、画像の輝度が低下したと認識し得る。
For example, as shown in a portion surrounded by a broken line in FIG. 4, when the last control cycle of the vertical
一実施形態では、図３に示すように、垂直同期期間＃３を開始するタイミング、即ち、内部垂直同期信号ＶＳＹＮＣがアサートされるタイミングが、制御サイクルの長さに応じて調節され、輝度制御における乱れが抑制される。一実施形態では、垂直同期期間＃３が開始されるタイミング、即ち、内部垂直同期信号ＶＳＹＮＣをアサートするタイミングは、最後の制御サイクルの完了したタイミングと同期しており、図３に示される動作では一致している。一実施形態では、このために、垂直同期期間＃２が延長された場合でも、垂直同期期間＃２に含まれる制御サイクルについて、エミッション制御信号がアサートされている期間の長さとディアサートされている期間の長さとが一定に保たれる。一実施形態では、これにより、フリッカや輝度の不所望な変化の発生を有効に抑制し、又は、防止する。
In one embodiment, as shown in FIG. 3, the timing for starting the vertical
一実施形態では、タイミングジェネレータ１６が、図５に示す垂直同期信号生成回路部２１を備えていてもよく、パネルインターフェース１７が、図５に示すエミッション制御信号生成回路部２２を備えていてもよい。一実施形態では、垂直同期信号生成回路部２１とエミッション制御信号生成回路部２２とは、図３に示す動作を実現可能に構成される。
In one embodiment, the
一実施形態では、垂直同期信号生成回路部２１は、ＶＳＹＮＣタイミング制御回路部２３と垂直同期信号出力段２４とを備えている。一実施形態では、ＶＳＹＮＣタイミング制御回路部２３は、内部垂直同期信号ＶＳＹＮＣがアサートされるタイミングを決定する。一実施形態では、垂直同期信号出力段２４は、内部垂直同期信号ＶＳＹＮＣを出力するように構成されており、ＶＳＹＮＣタイミング制御回路部２３により決定されたタイミングで内部垂直同期信号ＶＳＹＮＣをアサートする。
In one embodiment, the vertical synchronization signal
一実施形態では、ＶＳＹＮＣタイミング制御回路部２３は、レジスタ回路部１５に格納されたバックポーチレジスタ値３１、表示ラインレジスタ値３２、フロントポーチレジスタ値３３及びメモリ書き込み開始信号に応じて内部垂直同期信号ＶＳＹＮＣがアサートされるタイミングを制御するように構成されている。一実施形態では、バックポーチレジスタ値３１は、バックポーチ期間の長さを指定するレジスタ値であり、表示ラインレジスタ値３２は、表示期間の長さを指定するレジスタ値である。一実施形態では、フロントポーチレジスタ値３３は、フロントポーチ期間の長さを指定するレジスタ値である。一実施形態では、メモリ書き込み開始信号は、データインターフェース１１がホスト３からメモリ書き込み開始コマンドを受け取るとアサートされる信号である。一実施形態では、ホスト３から送られてくる画像データはメモリ書き込み開始コマンドを含んでおり、ＶＳＹＮＣタイミング制御回路部２３は、メモリ書き込み開始信号に基づいて表示ドライバ２による画像データの受信開始を検知することができる。
In one embodiment, the VSYNC timing
一実施形態では、エミッション制御信号生成回路部２２は、パルスジェネレータ２５を備えている。一実施形態では、レジスタ回路部１５にはエミッション制御信号設定パラメータが格納されており、パルスジェネレータ２５は、該エミッション制御信号設定パラメータに応じてエミッション制御信号を生成する。一実施形態では、エミッション制御信号設定パラメータは、エミッション制御信号の波形、例えば、各制御サイクルにおいてエミッション制御信号がアサートされる期間の長さ、及び、ディアサートされる期間の長さを指定する。エミッション制御信号設定パラメータは、エミッション制御信号がアサートされる期間の長さとディアサートされる期間の長さをそのまま記述していてもよいし、これらを算出可能な別のパラメータであってもよい。一実施形態では、パルスジェネレータ２５には内部垂直同期信号ＶＳＹＮＣが入力されており、パルスジェネレータ２５の動作は、内部垂直同期信号ＶＳＹＮＣがアサートされるとリセットされる。
In one embodiment, the emission control signal
一実施形態では、ＶＳＹＮＣタイミング制御回路部２３は、各垂直同期期間が開始された後、図６に示すように動作して内部垂直同期信号ＶＳＹＮＣをアサートするタイミングを決定してもよい。
In one embodiment, after each vertical synchronization period is started, the VSYNC timing
一実施形態では、ステップＳ０１において、ＶＳＹＮＣタイミング制御回路部２３は、バックポーチレジスタ値３１、表示ラインレジスタ値３２及びフロントポーチレジスタ値３３を加算することでデフォルトの垂直同期期間の長さを指定するパラメータ値ＳＥＴ＿ＶＳＹＮＣを算出する。
In one embodiment, in step S01, the VSYNC timing
一実施形態では、ステップＳ０２において、メモリ書き込み開始信号をモニタする。一実施形態では、フロントポーチ期間においてＴＥパケットをホスト３に送信した後、所定の期間内にメモリ書き込み開始信号がアサートされない場合、ステップＳ０３においてフロントポーチ期間を所定の延長量＃１だけ延長する。一実施形態では、フロントポーチ期間を所定の延長量＃１ずつ延長する動作は、メモリ書き込み開始信号のアサートを検知するまで繰り返して行われる。
In one embodiment, in step S02, a memory write start signal is monitored. In one embodiment, after transmitting the TE packet to the
一実施形態では、メモリ書き込み開始信号がアサートされると、ステップＳ０４においてエミッション制御信号設定パラメータを参照して、現在の垂直同期期間の長さが適正に決定されているかを判断する。一実施形態では、エミッション制御信号設定パラメータから制御サイクルの長さを得ることができ、現在の垂直同期期間が完了するタイミング、即ち、次の垂直同期期間の開始タイミングが制御サイクルの長さに応じて調節される。 In one embodiment, when the memory write start signal is asserted, it is determined in step S04 whether the length of the current vertical synchronization period is appropriately determined by referring to the emission control signal setting parameter. In one embodiment, the length of the control cycle can be obtained from the emission control signal setting parameter, and the timing at which the current vertical synchronization period is completed, that is, the start timing of the next vertical synchronization period depends on the length of the control cycle. Adjusted.
一実施形態では、現在の垂直同期期間の長さが適正である場合、フロントポーチ期間が完了すると内部垂直同期信号ＶＳＹＮＣがアサートされ、次の垂直同期期間が開始される。一実施形態では、ステップＳ０３においてフロントポーチ期間が延長された結果、現在の垂直同期期間の長さが制御サイクルの整数倍に決定されている場合、ステップＳ０６において、フロントポーチ期間が完了したタイミングで内部垂直同期信号ＶＳＹＮＣがアサートされる。 In one embodiment, if the length of the current vertical synchronization period is correct, the internal vertical synchronization signal VSYNC is asserted when the front porch period is completed, and the next vertical synchronization period is started. In one embodiment, when the length of the current vertical synchronization period is determined to be an integral multiple of the control cycle as a result of the extension of the front porch period in step S03, in step S06, at the timing when the front porch period is completed. The internal vertical synchronization signal VSYNC is asserted.
一実施形態では、現在の垂直同期期間の長さが適正でない場合、ステップＳ０５において、フロントポーチ期間が更に延長量＃２だけ延長される。一実施形態では、延長量＃２は、エミッション制御信号設定パラメータに基づき、制御サイクルの長さに応じて決定される。一実施形態では、延長量＃２は、現在の垂直同期期間の長さが制御サイクルの長さの整数倍になるように決定されてもよい。一実施形態では、延長されたフロントポーチ期間が完了したタイミングで内部垂直同期信号ＶＳＹＮＣがアサートされる。
In one embodiment, if the length of the current vertical synchronization period is not appropriate, in step S05, the front porch period is further extended by the
一実施形態では、図７に示すように、フレームレートを切り換えるために垂直同期期間の長さが延長される。一実施形態では、垂直同期期間の長さの延長は、タイミングジェネレータ１６が、内部垂直同期信号ＶＳＹＮＣをアサートするタイミングを遅らせることによって行われる。一実施形態では、垂直同期期間＃１のフレームレートが第１フレームレートであり、垂直同期期間＃２及びそれに続く垂直同期期間の長さが延長されることで、フレームレートが、第１フレームレートよりも低い第２フレームレートに切り替えられる。一実施形態では、垂直同期期間のフロントポーチ期間が延長されることで、フレームレートが、第１フレームレートから第２フレームレートに切り替えられる。
In one embodiment, as shown in FIG. 7, the length of the vertical synchronization period is extended to switch the frame rate. In one embodiment, the length of the vertical synchronization period is extended by delaying the timing at which the
一実施形態では、垂直同期期間＃２に続く垂直同期期間＃３が開始されるタイミングが、垂直同期期間＃２の最後の制御サイクルが完了したタイミングと同期しており、図７に示される動作では一致している。一実施形態では、制御サイクルの長さを、切り換え前後のフレームレートに合わせて決定することで、垂直同期期間＃３が開始されるタイミングと垂直同期期間＃２の最後の制御サイクルが完了したタイミングとの同期又は一致が実現される。一実施形態では、このような動作は、エミッション制御信号による画像の輝度制御の乱れを抑制し、これにより、フリッカや輝度の不所望な変化の発生を抑制し、又は、防止する。
In one embodiment, the timing at which the vertical
一実施形態では、垂直同期期間＃１、＃２の長さを、いずれも、制御サイクルの整数倍に設定することで、又は、制御サイクルの長さを垂直同期期間＃１、＃２の長さが制御サイクルの整数倍になるように設定することで、このような同期又は一致が実現される。一実施形態では、垂直同期期間＃１におけるフレームレートが９０Ｈｚであり、垂直同期期間＃１が４つの制御サイクルを含んでいる。このような実施形態では、垂直同期期間＃１の長さは、制御サイクルの長さの４倍であり、エミッション制御信号が４つのエミッションパルスを含んでいる。一実施形態では、垂直同期期間＃２においてフレームレートが６０Ｈｚに切り替えられる。このような実施形態では、垂直同期期間＃２及びそれに続く垂直同期期間の長さが、制御サイクルの長さの６倍に延長される。垂直同期期間＃２の最後の制御サイクルが完了したタイミングが、垂直同期期間＃３が開始されるタイミングに一致される。
In one embodiment, the length of each of the vertical
一実施形態では、垂直同期期間の長さの延長によるフレームレートの切り換えに伴い、ディスプレイ輝度の変化が生じ得る。一実施形態では、ディスプレイ輝度の変化が、画素４の漏れ電流により生じる。一実施形態では、画素４の保持電圧が、駆動電圧の書き込みの後、徐々に低下する。図７には、各垂直同期期間において最初に駆動電圧が書き込まれる行の画素４の保持電圧の例が図示されている。垂直同期期間の長さが長いほど画素４の保持電圧の低下が大きくなるので、垂直同期期間の長さが延長されると、ディスプレイ輝度が低下し得る。一実施形態では、垂直同期期間＃１におけるディスプレイ輝度が４５０ｎｉｔであり、垂直同期期間＃１よりも長い垂直同期期間＃２におけるディスプレイ輝度が４４０ｎｉｔである。一実施形態では、このようなディスプレイ輝度の変化が、フリッカとして視認され得る。
In one embodiment, a change in display brightness may occur with the switching of the frame rate due to the extension of the length of the vertical synchronization period. In one embodiment, the change in display brightness is caused by the leakage current of
一実施形態では、図８に示すように、フレームレートの切り換えにおいてディミングが行われ、垂直同期期間の長さが段階的に延長される。一実施形態では、垂直同期期間＃１のフレームレートが第１フレームレートであり、垂直同期期間＃３及びそれに続く垂直同期期間のフレームレートが、第１フレームレートよりも低い第２フレームレートに設定される。一実施形態では、垂直同期期間＃３及びそれに続く垂直同期期間の長さが、垂直同期期間＃１の長さより長く設定されることで、このようなフレームレートの切り換えが実現される。
In one embodiment, as shown in FIG. 8, dimming is performed in switching the frame rate, and the length of the vertical synchronization period is extended stepwise. In one embodiment, the frame rate of the vertical
一実施形態では、垂直同期期間＃１、＃３の間の垂直同期期間＃２がディスプレイ輝度のディミングのために用いられ、垂直同期期間＃２の長さが、垂直同期期間＃１の長さよりも長く、垂直同期期間＃３の長さよりも短く設定される。このような実施形態では、垂直同期期間＃２におけるディスプレイ輝度が、垂直同期期間＃１、＃３のディスプレイ輝度の間になり、ディスプレイ輝度の変化の速さが緩やかになる。一実施形態では、垂直同期期間＃１におけるディスプレイ輝度が４５０ｎｉｔであり、垂直同期期間＃３におけるディスプレイ輝度が４４０ｎｉｔであり、垂直同期期間＃２におけるディスプレイ輝度が、４４５ｎｉｔになる。一実施形態では、ディスプレイ輝度の変化する速さが緩やかになることで、フリッカの発生が抑制される。
In one embodiment, the vertical
一実施形態では、垂直同期期間＃２に続く垂直同期期間＃３が開始されるタイミングが、垂直同期期間＃２の最後の制御サイクルが完了したタイミングと同期され、垂直同期期間＃３に続く垂直同期期間が開始されるタイミングが、垂直同期期間＃２の最後の制御サイクルが完了したタイミングと同期される。図８に示される動作では、垂直同期期間＃３が開始されるタイミングが、垂直同期期間＃２の最後の制御サイクルが完了したタイミングに一致し、垂直同期期間＃３に続く垂直同期期間が開始されるタイミングが、垂直同期期間＃３の最後の制御サイクルが完了したタイミングに一致している。一実施形態では、このような動作は、エミッション制御信号による画像の輝度制御の乱れを抑制し、これにより、フリッカや輝度の不所望な変化の発生を抑制し、又は、防止する。
In one embodiment, the timing at which the vertical
一実施形態では、垂直同期期間＃１〜＃３の長さを、いずれも、制御サイクルの整数倍に設定することで、又は、制御サイクルの長さを垂直同期期間＃１〜＃３の長さが制御サイクルの整数倍になるように設定することで、このような同期又は一致が実現される。一実施形態では、垂直同期期間＃１におけるフレームレートが９０Ｈｚであり、垂直同期期間＃３及びそれ以降の垂直同期期間におけるフレームレートが６０Ｈｚである。一実施形態では、垂直同期期間＃１の長さが制御サイクルの４倍であり、垂直同期期間＃３及びそれ以降の垂直同期期間の長さが制御サイクルの６倍であり、垂直同期期間＃２の長さが、制御サイクルの５倍である。このような動作は、制御サイクルの長さを適正に決めることで実現可能である。
In one embodiment, the length of each of the vertical
図９、図１０に示す実施形態では、フレームレートの切り換えの際に、複数の垂直同期期間がディミングに用いられる。一実施形態では、図９に示すように、垂直同期期間＃１、＃２におけるフレームレートが９０Ｈｚに設定され、垂直同期期間＃５、＃６及びそれ以降の垂直同期期間におけるフレームレートが６０Ｈｚに設定される。一実施形態では、垂直同期期間＃３、＃４がディミングに用いられる。一実施形態では、垂直同期期間＃３、＃４の長さが、同一であり、垂直同期期間＃１、＃２の長さより長く、垂直同期期間＃５、＃６の長さよりも短い。一実施形態では、垂直同期期間＃１、＃２の長さが制御サイクルの４倍であり、垂直同期期間＃５、＃６及びそれ以降の垂直同期期間の長さが制御サイクルの６倍である。このような実施形態では、垂直同期期間＃３、＃４の長さが、制御サイクルの５倍に設定される。一実施形態では、複数の垂直同期期間がディミングに用いられることで、ディスプレイ輝度の変化の速さが一層に緩やかになり、フリッカの発生が更に抑制される。
In the embodiment shown in FIGS. 9 and 10, when switching the frame rate, a plurality of vertical synchronization periods are used for dimming. In one embodiment, as shown in FIG. 9, the frame rates in the vertical
一実施形態では、図１０に示すように、ディミングに用いられる複数の垂直同期期間に渡って、垂直同期期間の長さが段階的に延長される。一実施形態では、垂直同期期間＃１、＃２におけるフレームレートが９０Ｈｚに設定され、垂直同期期間＃６、＃７及びそれ以降の垂直同期期間におけるフレームレートが４５Ｈｚに設定される。一実施形態では、垂直同期期間＃１、＃２の長さが制御サイクルの４倍であり、垂直同期期間＃６、＃７及びそれ以降の垂直同期期間の長さが制御サイクルの８倍である。一実施形態では、ディミングに用いられる垂直同期期間＃３〜＃５に渡って、垂直同期期間の長さが段階的に延長される。一実施形態では、垂直同期期間＃３、＃４、＃５の長さが、それぞれ、制御サイクルの５倍、６倍、７倍に設定される。一実施形態では、このような動作により、ディスプレイ輝度の変化の速さが一層に緩やかになり、フリッカの発生が更に抑制される。
In one embodiment, as shown in FIG. 10, the length of the vertical synchronization period is extended stepwise over a plurality of vertical synchronization periods used for dimming. In one embodiment, the frame rates in the vertical
一実施形態では、図１１に示すように、フレームレートを切り換えるために垂直同期期間の長さが変更され、短縮される。一実施形態では、垂直同期期間の長さの短縮は、タイミングジェネレータ１６が、内部垂直同期信号ＶＳＹＮＣをアサートするタイミングを早めることで行われる。一実施形態では、垂直同期期間＃１のフレームレートが第１フレームレートであり、垂直同期期間＃３及びそれに続く垂直同期期間の長さが垂直同期期間＃１の長さよりも短く短縮されることで、垂直同期期間＃３及びそれに続く垂直同期期間のフレームレートが、第１フレームレートよりも高い第２フレームレートに設定される。一実施形態では、垂直同期期間＃３及びそれに続く垂直同期期間のフロントポーチ期間が短縮されることで、フレームレートが、第１フレームレートから第２フレームレートに切り替えられる。一実施形態では、垂直同期期間の長さの短縮によるフレームレートの増大が、図７〜図１０に示すような、垂直同期期間の長さの延長によるフレームレートの低減の後に行われる。
In one embodiment, as shown in FIG. 11, the length of the vertical synchronization period is changed and shortened to switch the frame rate. In one embodiment, the length of the vertical synchronization period is reduced by increasing the timing at which the
一実施形態では、垂直同期期間の長さの短縮によるフレームレートの切り換えに伴い、垂直同期期間の長さが延長された場合と同様に、ディスプレイ輝度の変化が生じ得る。このようなディスプレイ輝度の変化の速度を緩やかにするために、一実施形態では、フレームレートの切り換えにおいてディミングが行われ、垂直同期期間の長さが段階的に短縮される。 In one embodiment, a change in the display brightness can occur with the switching of the frame rate by shortening the length of the vertical synchronization period, as in the case where the length of the vertical synchronization period is extended. In order to moderate the speed of such a change in display brightness, in one embodiment, dimming is performed in switching the frame rate, and the length of the vertical synchronization period is reduced stepwise.
一実施形態では、垂直同期期間＃１、＃３の間の垂直同期期間＃２がディスプレイ輝度のディミングのために用いられ、垂直同期期間＃２の長さが、垂直同期期間＃１の長さよりも短く、垂直同期期間＃３の長さよりも長く設定される。このような実施形態では、垂直同期期間＃２におけるディスプレイ輝度が、垂直同期期間＃１、＃３のディスプレイ輝度の間になり、ディスプレイ輝度の変化の速さが緩やかになる。一実施形態では、ディスプレイ輝度の変化の速さが緩やかになることで、フリッカの発生が抑制される。
In one embodiment, the vertical
一実施形態では、垂直同期期間＃２に続く垂直同期期間＃３が開始されるタイミングが、垂直同期期間＃２の最後の制御サイクルが完了したタイミングと同期され、垂直同期期間＃３に続く垂直同期期間が開始されるタイミングが、垂直同期期間＃２の最後の制御サイクルが完了したタイミングと同期される。図１１に示される動作では、垂直同期期間＃３が開始されるタイミングが、垂直同期期間＃２の最後の制御サイクルが完了したタイミングに一致し、垂直同期期間＃３に続く垂直同期期間が開始されるタイミングが、垂直同期期間＃３の最後の制御サイクルが完了したタイミングに一致している。このような動作は、エミッション制御信号による画像の輝度制御の乱れを抑制し、フリッカや輝度の不所望な変化の発生を抑制し、又は、防止する。
In one embodiment, the timing at which the vertical
一実施形態では、垂直同期期間＃１〜＃３の長さを、いずれも制御サイクルの整数倍に設定することで、このような同期又は一致が実現される。一実施形態では、垂直同期期間＃１におけるフレームレートが６０Ｈｚであり、垂直同期期間＃３及びそれ以降の垂直同期期間におけるフレームレートが９０Ｈｚである。一実施形態では、垂直同期期間＃１の長さが制御サイクルの６倍であり、垂直同期期間＃３及びそれ以降の垂直同期期間の長さが制御サイクルの４倍であり、垂直同期期間＃２の長さが、制御サイクルの５倍である。
In one embodiment, such synchronization or coincidence is realized by setting the length of each of the vertical
図１２、図１３に示す実施形態では、フレームレートの切り換えの際に、複数の垂直同期期間がディミングに用いられる。一実施形態では、図１２に示すように、垂直同期期間＃１、＃２におけるフレームレートが６０Ｈｚに設定され、垂直同期期間＃５、＃６及びそれ以降の垂直同期期間におけるフレームレートが９０Ｈｚに設定される。一実施形態では、垂直同期期間＃３、＃４がディミングに用いられる。一実施形態では、垂直同期期間＃３、＃４の長さが、同一であり、垂直同期期間＃１、＃２の長さより長く、垂直同期期間＃５、＃６の長さよりも短い。一実施形態では、垂直同期期間＃１、＃２の長さが制御サイクルの４倍であり、垂直同期期間＃５、＃６及びそれ以降の垂直同期期間の長さが制御サイクルの６倍である。このような実施形態では、垂直同期期間＃３、＃４の長さが、制御サイクルの５倍に設定される。一実施形態では、複数の垂直同期期間がディミングに用いられることで、ディスプレイ輝度の変化の速さが一層に緩やかになり、フリッカの発生が更に抑制される。
In the embodiments shown in FIGS. 12 and 13, a plurality of vertical synchronization periods are used for dimming when switching the frame rate. In one embodiment, as shown in FIG. 12, the frame rates in the vertical
一実施形態では、図１３に示すように、ディミングに用いられる複数の垂直同期期間に渡って、垂直同期期間の長さが段階的に短縮される。一実施形態では、垂直同期期間＃１、＃２におけるフレームレートが４５Ｈｚに設定され、垂直同期期間＃６、＃７及びそれ以降の垂直同期期間におけるフレームレートが９０Ｈｚに設定される。一実施形態では、垂直同期期間＃１、＃２の長さが制御サイクルの８倍であり、垂直同期期間＃６、＃７及びそれ以降の垂直同期期間の長さが制御サイクルの４倍である。一実施形態では、ディミングに用いられる垂直同期期間＃３〜＃５に渡って、垂直同期期間の長さが段階的に延長される。一実施形態では、垂直同期期間＃３、＃４、＃５の長さが、それぞれ、制御サイクルの７倍、６倍、５倍に設定される。一実施形態では、このような動作により、ディスプレイ輝度の変化の速さが一層に緩やかになり、フリッカの発生が更に抑制される。
In one embodiment, as shown in FIG. 13, the length of the vertical synchronization period is reduced stepwise over a plurality of vertical synchronization periods used for dimming. In one embodiment, the frame rates in the vertical
以上には、本開示の様々な実施形態が具体的に記載されているが、本開示に記載された技術は、様々な変更と共に実施され得ることは、当業者には理解されよう。 Although various embodiments of the present disclosure have been specifically described above, those skilled in the art will understand that the technology described in the present disclosure can be implemented with various modifications.
１００ ：表示装置
１ ：表示パネル
２ ：表示ドライバ
３ ：ホスト
４ ：画素
５ ：スキャンドライバ回路部
６ ：発光素子
７ ：非発光エリア
１１ ：データインターフェース
１２ ：表示メモリ
１３ ：データドライバ回路部
１４ ：グラフィックエンジン
１５ ：レジスタ回路部
１６ ：タイミングジェネレータ
１７ ：パネルインターフェース
２１ ：垂直同期信号生成回路部
２２ ：エミッション制御信号生成回路部
２３ ：ＶＳＹＮＣタイミング制御回路部
２４ ：垂直同期信号出力段
２５ ：パルスジェネレータ
３１ ：バックポーチレジスタ値
３２ ：表示ラインレジスタ値
３３ ：フロントポーチレジスタ値
100: display device 1: display panel 2: display driver 3: host 4: pixel 5: scan driver circuit 6: light emitting element 7: non-light emitting area 11: data interface 12: display memory 13: data driver circuit 14: graphic Engine 15: Register circuit 16: Timing generator 17: Panel interface 21: Vertical synchronization signal generation circuit 22: Emission control signal generation circuit 23: VSYNC timing control circuit 24: Vertical synchronization signal output stage 25: Pulse generator 31: Back porch register value 32: Display line register value 33: Front porch register value
Claims (23)
前記第１垂直同期期間の長さが変更されたとき、前記第１垂直同期期間の次の垂直同期期間を前記制御サイクルの長さに応じたタイミングで開始するように構成されたタイミングジェネレータと
を備える
半導体装置。 A panel interface configured to supply an emission control signal for controlling lighting of the pixel to the display panel so that a plurality of control cycles for lighting the pixel of the display panel are provided in the first vertical synchronization period;
A timing generator configured to start a vertical synchronization period next to the first vertical synchronization period at a timing corresponding to the length of the control cycle when the length of the first vertical synchronization period is changed. Equipped semiconductor device.
請求項１に記載の半導体装置。 The timing generator, when the length of the first vertical synchronization period is extended, starts the next vertical synchronization period so as to synchronize with the completion of the last control cycle of the first vertical synchronization period. 3. The semiconductor device according to claim 1.
請求項１に記載の半導体装置。 The timing generator sets the next vertical synchronization period such that when the length of the first vertical synchronization period is extended, the length of the first vertical synchronization period becomes an integral multiple of the length of the control cycle. The semiconductor device according to claim 1, wherein the semiconductor device starts.
前記タイミングジェネレータは、前記第１垂直同期期間において、画像データの送信要求をホストに送信するように前記データインターフェースを制御し、前記送信要求の送信の後、所定の時間内に前記データインターフェースが前記画像データの受信を開始しなかった場合、前記第１垂直同期期間を延長する
請求項１乃至３のいずれか１項に記載の半導体装置。 Furthermore, it has a data interface to communicate with the host,
In the first vertical synchronization period, the timing generator controls the data interface to transmit a transmission request for image data to a host, and after the transmission of the transmission request, the data interface sets the data interface within a predetermined time. 4. The semiconductor device according to claim 1, wherein when the reception of the image data has not been started, the first vertical synchronization period is extended. 5.
請求項４に記載の半導体装置。 The semiconductor device according to claim 4, wherein the image data corresponds to an image displayed in the next vertical synchronization period.
請求項５に記載の半導体装置。 The first vertical synchronization period is extended when the host has not completed the generation of the image data before the predetermined time has elapsed from the transmission of the transmission request to the host. Semiconductor device.
請求項４乃至６のいずれか１項に記載の半導体装置。 The timing generator extends the front porch period of the first vertical synchronization period when the data interface does not start receiving the image data within a predetermined time after the transmission of the transmission request. 7. The semiconductor device according to claim 1.
前記第１垂直同期期間より後の第３垂直同期期間のフレームレートが前記第１フレームレートよりも低い第２フレームレートであり、
前記第１垂直同期期間の長さが、前記第２垂直同期期間の長さよりも長く、前記第３垂直同期期間の長さよりも短い
請求項１に記載の半導体装置。 A frame rate of a second vertical synchronization period before the first vertical synchronization period is a first frame rate;
A frame rate in a third vertical synchronization period after the first vertical synchronization period is a second frame rate lower than the first frame rate;
The semiconductor device according to claim 1, wherein a length of the first vertical synchronization period is longer than a length of the second vertical synchronization period, and shorter than a length of the third vertical synchronization period.
請求項８に記載の半導体装置。 The semiconductor device according to claim 8, wherein a length of a fourth vertical synchronization period between the first vertical synchronization period and the third vertical synchronization period is the same as a length of the first vertical synchronization period.
請求項８に記載の半導体装置。 A length of a fourth vertical synchronization period between the first vertical synchronization period and the third vertical synchronization period is longer than a length of the first vertical synchronization period and shorter than a length of the third vertical synchronization period. Item 9. The semiconductor device according to item 8.
請求項８乃至１０のいずれか１項に記載の半導体装置。 11. The length of each of the first vertical synchronization period, the second vertical synchronization period, and the third vertical synchronization period is an integral multiple of the length of the control cycle. 13. The semiconductor device according to item 9.
請求項１０に記載の半導体装置。 The length of the first vertical synchronization period, the second vertical synchronization period, the third vertical synchronization period, and the fourth vertical synchronization period are all integral multiples of the length of the control cycle. The semiconductor device according to claim 10.
前記第１垂直同期期間より後の第３垂直同期期間のフレームレートが前記第１フレームレートよりも高い第２フレームレートであり、
前記第１垂直同期期間の長さが、前記第２垂直同期期間の長さよりも短く、前記第３垂直同期期間の長さよりも長い
請求項１に記載の半導体装置。 A frame rate of a second vertical synchronization period before the first vertical synchronization period is a first frame rate;
A frame rate in a third vertical synchronization period after the first vertical synchronization period is a second frame rate higher than the first frame rate;
The semiconductor device according to claim 1, wherein a length of the first vertical synchronization period is shorter than a length of the second vertical synchronization period, and longer than a length of the third vertical synchronization period.
請求項１乃至１３のいずれか１項に記載の半導体装置。 The semiconductor device according to claim 1, further comprising a driver circuit unit that drives the pixels of the display panel according to image data.
前記第１垂直同期期間において、画像データの送信要求をホストに送信するように構成されたデータインターフェースと、
前記複数の垂直同期期間を規定する垂直同期信号を生成し、前記送信要求の送信の後、所定の期間内に前記データインターフェースが画像データの受信を開始しなかった場合、次に前記垂直同期信号をアサートするタイミングを、前記制御サイクルの長さに応じて遅延するように構成されたタイミングジェネレータと
を備える
半導体装置。 In a first vertical synchronization period of the plurality of vertical synchronization periods, an emission control signal for controlling lighting of the pixels is supplied to the display panel so that a plurality of control cycles for lighting the pixels of the display panel are provided. A panel interface configured to
A data interface configured to transmit a request to transmit image data to the host during the first vertical synchronization period;
If the data interface does not start receiving image data within a predetermined period after transmission of the transmission request, the vertical synchronization signal is generated. And a timing generator configured to delay the timing of asserting the timing according to the length of the control cycle.
請求項１５に記載の半導体装置。 If the data interface does not start receiving image data within a predetermined time period after the transmission of the transmission request, the timing generator then controls the vertical synchronization signal to synchronize with the completion of the last control cycle. The semiconductor device according to claim 15, wherein timing of asserting is controlled.
前記第１垂直同期期間の長さが変更されたとき、前記第１垂直同期期間の次の垂直同期期間を前記制御サイクルの長さに応じたタイミングで開始することと
を含む、
表示パネル駆動方法。 Supplying an emission control signal for controlling the lighting of the pixel to the display panel so that a plurality of control cycles for lighting the pixel of the display panel are provided in the first vertical synchronization period;
When the length of the first vertical synchronization period is changed, starting a next vertical synchronization period after the first vertical synchronization period at a timing according to the length of the control cycle.
Display panel driving method.
請求項１７に記載の表示パネル駆動方法。 Starting the next vertical synchronization period at a timing according to the length of the control cycle is that when the length of the first vertical synchronization period is extended, the next vertical synchronization period is the last control cycle of the first vertical synchronization period. 18. The display panel driving method according to claim 17, comprising starting the next vertical synchronization period so as to synchronize with completion.
請求項１７に記載の表示パネル駆動方法。 Starting the next vertical synchronization period at a timing corresponding to the length of the control cycle is that when the length of the first vertical synchronization period is extended, the first vertical synchronization period becomes longer than the length of the control cycle. 18. The display panel driving method according to claim 17, further comprising: starting the next vertical synchronization period so as to be an integral multiple of the vertical synchronization period.
前記次の垂直同期期間を前記制御サイクルの長さに応じたタイミングで開始することは、前記送信要求の送信の後、所定の時間内に前記表示ドライバが前記画像データの受信を開始しなかった場合、前記第１垂直同期期間を延長することを含む
請求項１７乃至１９のいずれか１項に記載の表示パネル駆動方法。 Further, in the first vertical synchronization period, the method includes transmitting a transmission request for image data from the display driver to the host,
Starting the next vertical synchronization period at a timing corresponding to the length of the control cycle means that the display driver does not start receiving the image data within a predetermined time after the transmission of the transmission request. 20. The display panel driving method according to claim 17, wherein the method includes extending the first vertical synchronization period.
前記第１垂直同期期間を規定する垂直同期信号を生成することと、
前記第１垂直同期期間において、画像データの送信要求を表示ドライバからホストに送信することと
を含み、
前記次の垂直同期期間を前記制御サイクルの長さに応じたタイミングで開始することが、前記送信要求の送信の後、所定の期間内に表示ドライバが前記画像データの受信を開始しなかった場合、次に前記垂直同期信号をアサートするタイミングを前記制御サイクルの長さに応じて遅延することを含む
請求項１７乃至１９のいずれか１項に記載の表示パネル駆動方法。 Furthermore,
Generating a vertical synchronization signal defining the first vertical synchronization period;
Transmitting a request for transmission of image data from the display driver to the host during the first vertical synchronization period,
The next vertical synchronization period may be started at a timing corresponding to the length of the control cycle, if the display driver does not start receiving the image data within a predetermined period after the transmission of the transmission request. 20. The display panel driving method according to claim 17, further comprising: delaying the next assertion of the vertical synchronization signal in accordance with the length of the control cycle.
前記第１垂直同期期間より後の第３垂直同期期間のフレームレートが前記第１フレームレートよりも低い第２フレームレートであり、
前記第１垂直同期期間の長さが、前記第２垂直同期期間の長さよりも長く、前記第３垂直同期期間の長さよりも短い
請求項１７に記載の表示パネル駆動方法。 A frame rate of a second vertical synchronization period before the first vertical synchronization period is a first frame rate;
A frame rate in a third vertical synchronization period after the first vertical synchronization period is a second frame rate lower than the first frame rate;
The display panel driving method according to claim 17, wherein a length of the first vertical synchronization period is longer than a length of the second vertical synchronization period and shorter than a length of the third vertical synchronization period.
請求項２２に記載の表示パネル駆動方法。
23. The display panel drive according to claim 22, wherein the lengths of the first vertical synchronization period, the second vertical synchronization period, and the third vertical synchronization period are all integral multiples of the length of the control cycle. Method.
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