JP2020021293A - 情報処理装置、情報処理装置の制御方法、及びプログラム - Google Patents

Abstract

【課題】情報処理装置においては、安全性を確保するために、異常を検知した場合に電源を自動でＯＦＦする機能を有するものが多い。そこで、異常を検知した場合、キャッシュデータを保持するために、電源をＯＦＦする前にキャッシュメモリからストレージ本体にデータを書き込む必要があるが、キャッシュデータの書き込みを確実に実行するためには、大きな電力が必要となる。【解決手段】異常を検知した場合、ストレージ以外に供給する電源をＯＦＦにして、各ブロックへ電力を供給するための電源部の負荷を軽減する。これにより、ストレージに電力を供給できる時間を長く保持し、キャッシュデータのストレージ本体への書き込み時間を確保できるようにする。【選択図】図３

Description

本発明は、ストレージを有する情報処理装置に関するものである。特に、異常発生時においてストレージ内のキャッシュデータの消失を防止する手段を設けた情報処理装置に関するものである。

情報処理装置においては、安全性を確保するために、異常を検知した場合に電源を自動でＯＦＦする機能を有するものが多い。ここで、情報処理装置に発生する異常としては、システム異常や電源異常などがある。
システム異常には、例えば、情報処理装置を動作させるソフトウェアのハングアップなどにより発生する異常や、情報処理装置の内部に備えられたデバイスについて温度異常などのために発生する動作異常などがある。情報処理装置はこれらの異常をシステムとして検知する。

このようなシステム異常が検知された場合には、可能な限り素早く安全な状態に復帰させるために、情報処理装置の電源をできるだけ早くシャットダウンさせることが好ましい。そのため、情報処理装置は、異常を検知すると、正常なシャットダウンの時とは異なり、自動的に電源をＯＦＦさせる機能を有する。
また、電源異常には、例えば、外部電源から供給される入力電圧の低下などによって発生する異常などがある。

ところで、情報処理装置は、ストレージとして、ハードディスクドライブ（ＨＤＤ）、ソリッドステートドライブ（ＳＳＤ）などの不揮発性メモリが用いられていることが多い。また、情報処理装置が搭載しているストレージは、高いパフォーマンスを維持するために、キャッシュメモリを持っている場合が多い。
キャッシュメモリは、ストレージの電源がＯＦＦになると、データは消失してしまう。そのため、電源がＯＦＦになってもデータを保持するには、電源をＯＦＦする前にキャッシュメモリからストレージ本体にデータを書き込む必要がある。

しかし、異常が発生した場合、ストレージの電源は突然シャットダウンしてしまうことがあるため、キャッシュメモリに保存していたデータは消失してしまうおそれがある。そのため、情報処理装置を再起動した際に、キャッシュメモリ内のデータが消失するだけでなく、保存されていたデータが消失したことにより、情報処理装置自体の動作にエラーが発生してしまう可能性がある。

特許文献１には、入力電源が一定以下まで低下した場合に停電が発生したと検知し、ストレージに対してリセット信号を出力することで、書き込みを素早く停止させ、データ書き込みを正常に終了させるディスクアレイ装置が開示されている。

特開２０００−１２２８１３号公報

ところで、入力電圧が低下する異常が発生した場合にも、キャッシュデータの書き込みを確実に実行するためには、システムとしての動作を継続させなければならないため、大きな電力が必要となる。このために、入力電圧の低下を高い閾値電圧で検知することや、システムに膨大なコンデンサを持たせることが考えられる。
しかし、入力電圧の低下を高い閾値電圧で検知するように構成すると、実際には影響のないような電圧低下の範囲内であっても、異常と判定されてしまう可能性がある。また、システムに膨大なコンデンサを持たせることは、ハードウェアのコスト増や消費電力の増加などにつながる。

本発明は、ストレージを含む複数のデバイスと、複数の前記デバイスの電源のＯＮおよびＯＦＦの電源制御を行う電源制御手段と、情報処理装置に発生する異常を検知する異常検知手段と、を有する情報処理装置であって、前記異常検知手段が情報処理装置に発生する異常を検知した場合、前記電源制御手段は、前記ストレージの電源をＯＦＦする前に、前記ストレージ以外の少なくとも１つの前記デバイスの電源をＯＦＦすることを特徴とする。

本発明によれば、入力電圧の異常を検知した場合に、ストレージ以外の電源をＯＦＦさせることで、電源部の負荷を軽減し、ストレージ本体へのキャッシュデータの書き込み時間を長く保持することができる。
これにより、異常発生時におけるキャッシュデータの消失を防止ないし低減することができる。

画像形成装置のハードウェア構成のブロック図である。 画像形成装置の電源に関する部分のブロック図である。 電源制御部が異常を検知した場合のフローチャートである（実施例１）。 電源制御信号など変化を示すタイミングチャートである（実施例１）。 電源制御部が異常を検知した場合のフローチャートである（実施例２）。 電源制御信号など変化を示すタイミングチャートである（実施例２、その１）。 電源制御信号など変化を示すタイミングチャートである（実施例２、その２）。 画像形成装置のハードウェア構成のブロック図である（実施例３）。 電源制御部が異常を検知した場合のフローチャートである（実施例３）。 電源制御信号など変化を示すタイミングチャートである（実施例３）。 画像形成装置のハードウェア構成（要部）のブロック図である（実施例４）。 電源制御部が異常を検知した場合のフローチャートである（実施例４）。 電源制御信号など変化を示すタイミングチャートである（実施例４、その１）。 電源制御信号など変化を示すタイミングチャートである（実施例４、その２）。

以下、図面を用いて本発明を実施するための形態を説明する。
図１は、画像形成装置のハードウェア構成のブロック図を示す。
なお、本実施形態においては、情報処理装置１０１にプリンタやリーダーなどを備えた画像形成装置１００について説明する。ただし、画像形成装置に限られず、同様の情報処理装置１０１を用いて、ＰＣ（Personal Computer）などの装置を構成することもできる。
図１の画像形成装置１００において、情報処理装置１０１内には、ＣＰＵ１０５、ストレージ１０９、画像処理部１１０などの、主電源部１０３からの電源供給を必要とするデバイスが備えられる。

ＣＰＵ１０５は、ソフトウェアプログラムを実行して、情報処理装置１０１の全体を制御する。
ＲＡＭ１０７は、ＣＰＵ１０５が画像形成装置１００を制御する際の一時的なデータの格納などに使用される。ＲＯＭ１０６は、画像形成装置１００の起動プログラムや各種の設定値などを格納する。
情報処理装置１０１は、ＬＡＮコントローラ１１５とＬＡＮＩ／Ｆ１１６を介して、ＬＡＮ１１７に接続される。

ストレージ１０９は、ストレージ制御部１０８を介して、ＣＰＵ１０５と接続される。ストレージ１０９は、ハードディスクドライブ（ＨＤＤ）やソリッドステートドライブ（ＳＳＤ）などの不揮発性の記憶媒体からなる。また、ストレージ１０９は、ストレージ本体とは別に、データを一時的に保存するためのキャッシュメモリを備える。
ＣＰＵ１０５とストレージ制御部１０８とは、シリアルＡＴＡ（Serial Advanced Technology Attachment。以下、「ＳＡＴＡ」と称する）で接続される。なお、ストレージ制御部１０８がない場合には、ストレージ１０９を直接ＣＰＵ１０５に接続する構成にしてもよい。

ストレージ制御部１０８は、ＣＰＵ１０５からの命令により、ストレージ１０９との間でデータの書き込みや読み出しといった通信を行う。
なお、ＳＡＴＡに代えて、パラレルＡＴＡ（Parallel Advanced Technology Attachment。以下、「ＰＡＴＡ」と称する）Ｉ／Ｆを使用してもよい。詳細な説明は省略するが、その際にPＡＴＡコマンドを用いて、ＳＡＴＡと同様の処理を行う。

操作部１１９は、操作用の液晶パネルやハードキーを備え、ユーザにより入力される指示を受け付ける。操作部Ｉ／Ｆ１１８は、情報処理装置１００と操作部１１９とを接続するインターフェースである。
ＣＰＵ１０５は、リーダーＩ／Ｆ１１１を介して、リーダー１１２と接続される。リーダー１１２は、ＡＤＦ（Auto Document Feeder）やスキャナ部を備え、ＡＤＦや原稿台に設置された原稿の画像を読み取る。画像処理部１１０は、読み取られた画像から画像データを生成する。
また、ＣＰＵ１０５は、プリンタＩ／Ｆ１１３を介して、プリンタ１１４と接続される。プリンタ１１４は、画像処理部１１０により生成された画像データに基づいて、画像を用紙（シート）に印刷する。

電源制御部１０４は、システム異常や電源異常などの、情報処理装置１０１内に発生する異常検知を行う。
また、画像形成装置１００の電力制御を行う。すなわち、電源制御部１０４は、図２で後述するように、電源１０２に接続される主電源部１０３によって生成される電力の各デバイスへの供給および停止を制御する。
このように、本実施形態では、電源制御部１０４が、異常を検知する機能と、電力の供給および停止を制御する機能の両者を有する。ただし、各機能はそれぞれ別のデバイスにより実行されるものでもよい。

画像形成装置１００は、電力モードとして、通常モードの他に、省電力モードを備える。電源制御部１０４が画像形成装置１００の電力モードの変更を制御してもよい。ただし、図１に示す画像形成装置のハードウェア構成のブロック図では、画像形成装置の電力モードに関する構成は示していない。

図２は、画像形成装置内での電源の供給を説明するためのブロック図である。
電源１０２から入力された電力は、第１電源部２０１及び第２電源部２０２へ供給される。
第１電源部２０１は、図１に示した主電源部１０３に相当するものであり、電源制御部１０４へ電源を供給する。電源制御部１０４は、図２で示す各電源部２０２、２０４〜２０９のＯＦＦ／ＯＮを制御する。

図２において、点線（…）は電力を供給するための電力線を示し、実線（−）は制御信号を送受信するための信号線を示す。
電源制御部１０４は、各デバイス１０５、１０８〜１１０、１１２、１１４をそれぞれ個別にＯＦＦ／ＯＮできるように、各電源部２０２、２０４〜２０９に電源制御信号２２０〜２２６を出力している。

ここで、各デバイスと、各デバイスに対応して設けられ電力を供給する各電源部とを併せて、ブロックと称する。
具体的には、ＣＰＵ１０５とＣＰＵ電源部２０４は１つのブロックを構成する。また、画像処理部１１０と画像処理電源部２０５も、１つのブロックを構成する。同様に、ストレージ制御部１０８とストレージ制御電源部２０６、ストレージ１０９とストレージ電源部２０７、プリンタ１１４とプリンタ電源部２０８、リーダー１１２とリーダー電源部２０９は、それぞれ、１つのブロックを構成する。

電源制御部１０４は、各ブロックをＯＦＦする際には、各電源部２０４〜２０９への電源の供給をＯＦＦするだけではなく、各電荷抜き回路２１０〜２１５を有効にして、ブロック毎の規定を守っている。
ここで、電荷抜きとは、デバイスに蓄積されている電荷をアースを通じて除去することを言い、また、電荷抜き回路とはそのために構成される回路を言う。

なお、図２では、電荷抜き回路として、説明を簡潔にするために、トランジスタ２２７〜２３２のみを図示しているが、実際には、各ブロックの規定を守るために、抵抗を用いて流れる電流値を調整している。
また、消費電力を抑えるため、プリンタ１１４やリーダー１１２のように電力負荷が大きなデバイスを含むブロックのために、第１電源部２０１とは別に、第２電源部２０２を用意する。そして、電源制御部１０４は、必要な時だけ、第２電源部２０２を介してプリンタ１１４やリーダー１１２に電力を供給する。

以下に、本発明の各実施例について、概略を説明する。
実施例１では、異常を検知した場合、ストレージ以外に供給する電源をＯＦＦにして、各ブロックへ電力を供給するための電源部の負荷を軽減する。これにより、ストレージに電力を供給できる時間を長く保持し、キャッシュデータのストレージ本体への書き込み時間を確保できるようにする。
さらに、実施例２では、電源スイッチの構造に応じて、ストレージ電源部への電源制御信号を切り替えることによって、電源ＳＷの状態を確認できない場合にも、キャッシュデータのストレージ本体への書き込み時間を確保できるようにする。
さらに、実施例３では、ストレージ制御部のリセット制御することによって、素早く電源部の負荷を軽減するようにする。
さらに、実施例４では、ストレージ電源部とストレージ制御部のリセット制御を組み合わせることによって、より素早く電源部の負荷を軽減するようにする。

実施例１では、電源制御部１０４は、異常を検知した場合、ストレージ１０９以外のブロックに供給する電源をＯＦＦにする。これにより、各ブロックへ電力を供給するための主電源部１０３の負荷を軽減し、ストレージ１０９に電力を供給できる時間を長く保持して、ストレージ１０９本体へのキャッシュデータの書き込み時間を確保するようにする。
図３に、電源制御部１０４が異常を検知してから、ストレージ１０９のキャッシュメモリに一時的に保存されているデータ（キャッシュデータ）をストレージ１０９本体に書き込むための時間を確保する制御を行うためのフローチャートを示す。

Ｓ３０１において、電源制御部１０４は異常を検知したか否かを判定する。
電源制御部１０４が検知する異常には、システム異常と電源異常とがある。
システム異常には、例えば、ソフトウェアのハングアップなどにより発生する異常や、温度異常などのために発生するデバイスの動作異常などがある。また、電源異常には、例えば、電源部から供給される入力電圧などに発生する異常などがある。

なお、Ｓ３０１で電源制御部１０４が異常を検知するまでは、画像形成装置１００は通常動作をする。通常動作の場合、電源制御部１０４は、ＣＰＵ１０５からの命令にしたがい、各ブロックの電源制御を行う。通常動作の場合の電源制御とは、例えば、省電力モードへの移行や復帰、シャットダウン制御である。
また、画像形成装置１００の電源がＯＦＦである状態では、ＣＰＵ１０５はユーザからの電源ＯＮの指示を待つ。一方、画像形成装置１００が起動している状態では、ＣＰＵ１０５は、ユーザからの電源ＯＦＦの指示を受け付け、各ブロックに対してシャットダウン移行の指示を出す。

Ｓ３０１において電源制御部１０４が異常を検知すると、Ｓ３０２へ移行する。
そして、Ｓ３０２において、電源制御部１０４はストレージ１０９以外のブロックの電源をＯＦＦする。具体的には、図２で示した各電源部２０２、２０４〜２０６、２０８、２０９へ電源制御信号２２０〜２２２、２２４〜２２６を送信し、各電源部の出力をＯＦＦにする。また、各トランジスタ２２７〜２２９、２３１、２３２のゲートにＯＮ電圧を出力し、各電荷抜き回路２１０〜２１２、２１４、２１５を有効にする。

その後、Ｓ３０３において、電源制御部１０４はストレージ１０９以外のブロックの電源をＯＦＦした後、一定時間（ｔ１）が経過したかを判定する。一定時間の経過を待つのは、ＨＤＤやＳＳＤには通信が切断されてから一定時間以内にキャッシュデータを内部へ移行させる機能を持つデバイスが多いため、その時間を確保するためである。

Ｓ３０３で一定時間（ｔ１）が経過したと判定されると、Ｓ３０４へ移行する。
そして、Ｓ３０４において、電源制御部１０４はストレージ１０９の電源をＯＦＦにする。この時、電源制御部１０４は、他の電源部２０２、２０４〜２０６、２０８〜２０９に対するのと同様に、ストレージ電源部２０７へ電源制御信号２２３を送信して出力をＯＦＦにする。また、トランジスタ２３０のゲートにＯＮ電圧を出力し、電荷抜き回路２１３を有効にする。
このように、実施例１では、電源制御部１０４は、異常を検知した際に、主電源部１０３の負荷を軽減するために、ストレージ１０９以外の各ブロックの電源をＯＦＦし、かつ、各ブロックとの通信を切断する。これにより、各ブロックへ供給するための負荷を軽減し、ストレージ１０９に電力を供給できる時間を長く保持することができるため、ストレージ１０９本体へのキャッシュデータの書き込み時間を確保することが可能となる。

図４に、実施例１における、具体的な電源制御のタイミングチャートを示す。
図４（１）は、システム異常時における電源制御信号などのタイミングチャートの一例である。また、図４（２）は、電源異常時における電源制御信号などのタイミングチャートの一例である。

図４（１）において、Ｔ４１１は、電源制御部１０４がシステム異常を検知したタイミングを示す。
システム異常は、例えば、ソフトウェアのハングアップが発生した際に、電源制御部１０４に備えられたＷＤＴ（ウォッチドッグタイマー）などを介して、入力信号の遅延に関する異常を認識することにより、電源制御部１０４が検知する。また、ＣＰＵ１０５が、デバイスの温度異常や動作異常を検知し、電源制御部１０４に指示をすることにより、電源制御部１０４が検知する。

電源制御部１０４は、システム異常を検知すると、ストレージ１０９以外の各ブロックをＯＦＦする指示を行う（Ｔ４１２）。
ここで、ストレージ１０９以外の各ブロックへのＯＦＦ指示とは、具体的には各電源部２０２、２０４〜２０６、２０８、２０９をＯＦＦにし、かつ、各電荷抜き回路２１０〜２１２、２１４、２１５を有効にすることである。

各電源部２０２、２０４〜２０６、２０８、２０９が電源制御部１０４からＯＦＦの指示を受けると、各ブロックがＯＦＦになる。電源制御部１０４は、ＯＦＦの指示を出力すると、一定時間（ｔ１）の経過を計測する。
一定時間（ｔ１）が経過すると、電源制御部１０４はストレージ１０９の電源をＯＦＦする指示を出す。具体的には、ストレージ電源部２０７にＯＦＦを出力し、電荷抜き回路２１３を有効にして、ストレージ１０９への給電を停止する（Ｔ４１３）。

図４（２）において、Ｔ４２１は、電源異常が発生したタイミングを示す。
電源異常は、電源制御部１０４が、電源１０２から情報処理装置１０１に入力される電圧を監視し、想定外のタイミングで入力電圧が低下する（図４（２）の例では、閾値Ｖ１以下になる）ことにより検知する。ここで、想定外のタイミングでの電圧低下とは、停電や、電源がＯＮされた状態でコンセントを抜かれた場合に発生するものである。

電源制御部１０４は、電源異常を検知すると、ストレージ１０９以外の各ブロックをＯＦＦする指示を行う（Ｔ４２２）。
各電源部２０２、２０４〜２０６、２０８、２０９が電源制御部１０４からＯＦＦの指示を受けると、各ブロックはＯＦＦになる。
ここで、電源制御部１０４によりストレージ１０９以外の各ブロックがＯＦＦされたことにより、各ブロックへ供給するための負荷が軽減されるため、電源制御部１０４からストレージ電源部２０７に入力される入力電源の電圧低下は緩やかとなる。

電源制御部１０４は、ＯＦＦの指示を出力すると、一定時間（ｔ１）の経過を計測する。
この時、ストレージ１０９や電源制御部１０４などに接続されるコンデンサの容量により、入力電源の電圧が低下する速度は異なる。その結果、設定した一定時間（ｔ１）の経過前に、ストレージ電源部２０７に供給する電源が低下して、ストレージ１０９がＯＦＦになってしまう可能性もある。

入力電源の電圧が一定時間（ｔ１）以上保持できる場合は、図４（１）と同じタイミングチャートになる。そこで、図４（２）では、入力電源の電圧が一定時間（ｔ１）保持できない場合について説明をする。
例えば、入力電源の電圧が一定電圧以下（図４（２）の例では、閾値Ｖ２以下）になってしまうと（Ｔ４２３）、それ以降は、入力電源の電圧低下に応じて、ストレージ１０９へ供給される電圧は徐々に低下してしまう。
その後、さらに入力電圧が低下してしまう（図４（２）の例では、閾値Ｖ３以下になる）と、電源制御部１０４は動作が停止する（Ｔ４２４）。そして、電源制御部１０４は、ストレージ電源部２０７への電力の供給ができなくなり、ストレージ１０９はＯＦＦになる。

図４のタイミングチャートで示したとおり、実施例１では、電源制御部１０４は、異常を検知した際に、ストレージ１０９以外のブロックの電源をＯＦＦする。これにより、各ブロックへ供給するための負荷を軽減し、ストレージ１０９へ電力を供給する時間をできるだけ長く保持して、キャッシュデータをストレージ１０９本体に書き込むための時間を確保し、データの消失を防止または低減させることができる。

実施例２では、電源制御部１０４は、電源スイッチの構造に応じて、ストレージ電源部２０７への電源制御信号２２３を切り替え、ストレージ１０９本体へのキャッシュデータの書き込み時間を確保するようにする。

図５は、実施例１における図３のフローチャートと同様に、電源制御部１０４が異常を検知してから、キャッシュデータをストレージ１０９本体に書き込むための時間を確保する制御を行うためのフローチャートである
ここでは、図３のフローチャートと異なる部分を中心に説明する。

Ｓ５０１において、電源制御部１０４は異常を検知したか否かを判定する。
Ｓ５０１で電源制御部１０４が異常を検知するまでは、画像形成装置１００は通常動作をする。そして、電源制御部１０４が異常を検知するとＳ５０２へ移行する。

Ｓ５０２において、電源制御部１０４は、主電源部１０３のスイッチ構造が、シーソーＳＷであるか、プッシュＳＷであるかによって以下の処理を切り替える。
シーソーＳＷである場合は、Ｓ５０３へ移行する。一方、プッシュＳＷである場合には、Ｓ５０４へ移行する。

電源ＳＷの構造がシーソーＳＷである場合、Ｓ５０３において、電源制御部１０４はストレージ１０９以外のブロックの電源をＯＦＦする。
具体的には、各電源部２０２、２０４〜２０６、２０８、２０９への出力をＯＦＦし、電荷抜き回路２１０〜２１２、２１４、２１５を有効にする。
その後、Ｓ５０５において、電源制御部１０４はストレージ１０９以外の電源をＯＦＦした後、一定時間経過したかを判定する。

一方、電源ＳＷの構造がブッシュＳＷである場合、Ｓ５０４において、電源制御部１０４は、ストレージ電源部２０７を含む、各電源部２０２、２０４〜２０９への出力をＯＦＦする。ただし、電源制御部１０４は、電荷抜き回路２１０〜２１２、２１４、２１５については有効にするが、ストレージ１０９の電荷抜き回路２１３については、無効にした状態を保持する。

ここで、電源ＳＷの構造に応じて制御を切り替える理由は、電源ＳＷの構造によって、異常から復帰させる際に、電源制御部１０４が電源ＳＷの状態を確認できるか否かが異なるためである。
主電源部１０３のスイッチ構造がシーソーＳＷである場合、異常が検知されたことにより主電源部１０３がＯＦＦしたとき、主電源部１０３は電源ＳＷのＯＦＦ状態を保持することができる。そのため、電源制御部１０４は、電源ＳＷの状態を確認することにより、誤りなく主電源部１０３の電源を復旧させることが可能である。

一方、主電源部１０３のスイッチ構造がプッシュＳＷである場合には、主電源部１０３は電源ＳＷのＯＦＦ状態を保持することができない。そのため、電源制御部１０４は、電源ＳＷの状態を確認できず、的確な復旧をすることができない。
したがって、主電源部１０３のスイッチ構造がプッシュＳＷである場合は、異常が発生した時にキャッシュメモリの状態をできるだけ長く保持させる必要があり、ストレージ１０９を含めて、できるだけ負荷を軽減することが要求される。そこで、電源制御部１０４は、電源ＳＷの構成を判別し、ストレージ１０９の電源制御を切り替えるようにする。
Ｓ５０４で、電源制御部１０４が、ストレージ１０９の電源を含む、電源ＯＦＦの指示を出力すると、Ｓ５０５へ移行する。

Ｓ５０５において、電源制御部１０４は各電源部をＯＦＦした後、一定時間（ｔ１）経過したかを判定する。
Ｓ５０５で一定時間（ｔ１）が経過したと判定されると、Ｓ５０６へ移行する。
そして、Ｓ５０６において、電源制御部１０４は、ストレージ１０９の電源がＯＮ状態となっているか否かを判定する。すなわち、主電源部１０３のスイッチ構造が、シーソーＳＷであるか、プッシュＳＷであるかを確認する。

ストレージの電源がＯＮである場合は、Ｓ５０７へ移行する。
そして、Ｓ５０７において、電源制御部１０４は、ストレージ１０９の電源をＯＦＦさせた後、Ｓ５０８へ移行する。
ストレージ１０９の電源がＯＦＦである場合は、そのままＳ５０８へ移行する。
Ｓ５０８において、電源制御部１０４はストレージ１０９の電荷抜き回路２１３を有効にする。

このように、実施例２においては、電源制御部１０４は、異常を検知した際に、主電源部１０３のＳＷ構造がシーソーＳＷであるかプッシュＳＷであるかによって、ストレージ１０９へ供給する電源の制御を切り替える。これにより、主電源部１０３のＳＷ構造がプッシュＳＷであり、電源ＳＷの状態を確認できない場合にも、キャッシュデータの書き込み時間をできるだけ確保し、データの消失を防止または低減させることができる。

図６に、実施例２における、具体的な電源制御のタイミングチャートを示す。
図６Ａ（１）は、主電源部１０３のＳＷ構造がシーソーＳＷである場合の、システム異常時における電源制御信号などのタイミングチャートの一例である。図６Ａ（２）は、主電源部１０３のＳＷ構造がプッシュＳＷである場合の、システム異常時における電源制御信号などのタイミングチャートの一例である。
図６Ｂ（３）は、主電源部１０３のＳＷ構造がシーソーＳＷである場合の、電源異常時における電源制御信号などのタイミングチャートの一例である。図６Ｂ（４）は、主電源部１０３のＳＷ構造がプッシュＳＷである場合の、電源異常時における電源制御信号などのタイミングチャートの一例である。
ここでは、図４のタイミングチャートと異なる部分を中心に説明する。

図６Ａ（１）において、Ｔ６１１は、電源制御部１０４がシステム異常を検知したタイミングを示す。
電源制御部１０４は、異常を検知すると、ストレージ１０９以外の各ブロックにＯＦＦの指示を行う（Ｔ６１２）。
各電源部２０２、２０４〜２０６、２０８、２０９が電源制御部１０４からＯＦＦの指示を受けると、各ブロックはＯＦＦになる。

電源制御部１０４は、ＯＦＦの指示を出力すると、一定時間（ｔ１）の経過を計測する。
一定時間（ｔ１）が経過すると、電源制御部１０４は、ストレージ電源部２０７にＯＦＦの指示を出し、電荷抜き回路２１３を有効にして、ストレージ１０９への給電も停止する（Ｔ６１３）。
ここで、電源ＳＷは、シーソーＳＷであるため、電源制御部１０４が異常を検知しても論理を保持し、常にＯＮ状態である。

図６Ａ（２）において、Ｔ６２１は、電源制御部１０４がシステム異常を検知したタイミングを示す。
電源制御部１０４は、異常を検知すると、ストレージ電源部２０７を含む、各電源部２０２、２０４〜２０９への出力をＯＦＦする。ただし、電源制御部１０４は、ストレージ１０９の電荷抜き回路２１３については、無効にした状態を保持する（Ｔ６２２）。
各電源部２０２、２０４〜２０６、２０８、２０９が電源制御部１０４からＯＦＦの指示を受けると、各ブロックはＯＦＦになる。

電源制御部１０４は、ＯＦＦの指示を出力すると、一定時間（ｔ１）の経過を計測する。
一定時間（ｔ１）が経過すると、電源制御部１０４は、ストレージ１０９の電荷抜き回路２１３を有効とする（Ｔ６２３）。
ここで、電源ＳＷは、プッシュＳＷであるため、異常を検知した際に論理が不明であり、ユーザからの指示がない限り、ＬまたはＨに固定されている。図６Ａ（２）の電源制御シーケンスでは、Ｌに固定されているものとして図示している。

図６Ｂ（３）において、Ｔ６３１は、電源制御部１０４が電源異常を検知したタイミングを示す。
この電源異常は、電源制御部１０４が、電源１０２から情報処理装置１０１に入力される電圧を監視し、想定外のタイミングで入力電圧が低下する（図６Ｂ（３）の例では、閾値Ｖ１以下になる）ことにより検知する。

電源制御部１０４は、異常を検知すると、ストレージ１０９以外の各ブロックをＯＦＦする指示を行う（Ｔ６３２）。
各電源部２０２、２０４〜２０６、２０８、２０９が電源制御部１０４からＯＦＦの指示を受けると、各ブロックはＯＦＦになる。
ここで、電源制御部１０４によりストレージ１０９以外の各ブロックがＯＦＦされたことにより、各ブロックへ供給するための負荷が軽減されるため、入力電源の電圧低下は緩やかとなる。

電源制御部１０４は、ＯＦＦの指示を出力すると、一定時間（ｔ１）の経過を計測する。
この時、図４（２）と同様に、設定した一定時間（ｔ１）の経過前に、ストレージ電源部２０７に供給する電源が低下してしまい、ストレージ１０９がＯＦＦになる可能性がある。
例えば、入力電源の電圧が一定電圧以下（図６Ｂ（３）の例では、閾値Ｖ２以下）になってしまうと（Ｔ６３３）、それ以降は、入力電源の電圧低下に応じてストレージ１０９への供給電圧は徐々に低下してしまう。
その後、さらに入力電圧が低下してしまう（図６Ｂ（３）の例では、閾値Ｖ３以下）と、電源制御部１０４は動作が停止する。そして、ストレージ１０９への電源のＯＮ出力を確保できなくなるため、ストレージ１０９はＯＦＦになる（Ｔ６３４）。

図６Ｂ（４）において、Ｔ６４１は、電源制御部１０４が電源異常を検知したタイミングを示す。
この電源異常は、電源制御部１０４が、情報処理装置１０１に入力される電圧を監視し、想定外のタイミングで入力電圧が低下する（図６Ｂ（４）の例では、閾値Ｖ１以下になる）ことにより検知する。

電源制御部１０４は、異常を検知すると、ストレージ電源部２０７を含む、各電源部２０２、２０４〜２０９への出力をＯＦＦする。ただし、電源制御部１０４は、ストレージ１０９の電荷抜き回路２１３については、無効にした状態を保持する（Ｔ６４２）。
各電源部２０２、２０４〜２０９が電源制御部１０４からＯＦＦの指示を受けると、各ブロックはＯＦＦになる。
電源制御部１０４によりストレージ１０９以外の電源がＯＦＦされたことにより、各ブロックへ供給するための負荷が軽減されるため、入力電源の電圧低下は緩やかとなる。

電源制御部１０４はＯＦＦの指示を出力した後に、一定時間（ｔ１）の経過を計測する。
この時、図６Ｂ（３）と同様に、入力電圧が一定電圧以下（図６Ｂ（４）の例では、閾値Ｖ２以下）になってしまうと、入力電圧の低下に応じてストレージ１０９への供給電圧は徐々に低下してしまう（Ｔ６４３）。
その後、さらに入力電圧が低下してしまう（図６Ｂ（４）の例では、閾値Ｖ３以下）と、電源制御部１０４は動作が停止する。そして、電源制御部１０４は、ストレージ１０９への電源の供給ができなくなるため、ストレージ１０９はＯＦＦになる（Ｔ６４４）。

図６のタイミングチャートで示したとおり、実施例２では、電源ＳＷのＳＷ構造に応じて、ストレージ１０９の電源制御を切り替えることにより、ストレージ１０９への電源供給時間を多く確保することが可能となる。これにより、電源ＳＷの状態を確認できない場合にも、キャッシュデータの書き込み時間をできるだけ確保し、データの消失を防止または低減させることができる。

実施例３では、ストレージ制御部１０８のリセット信号を制御することによって、ストレージ制御部１０８との通信を切断する。これにより、主電源部１０３の負荷を軽減し、ストレージ１０９本体へのキャッシュデータの書き込み時間を確保できるようにする。

図７は、実施例３における画像形成装置のハードウェア構成のブロックである。
図１で示した実施例１との違いは、電源制御部１０４とＣＰＵ１０５の両方からストレージ制御部１０８をリセットできるように、ＡＮＤゲートを備えている点である。
なお、図７に示した例では、電源制御部１０４及びＣＰＵ１０５の両方からストレージ制御部１０８をリセットする場合に出力をＬにすることを想定し、ＡＮＤゲート７０１を使用している。しかし、両方からリセットできる構造であれば、回路の論理や構成は異なってもよい。ここでは、図７の構成に基づいて説明をする。

通常、ストレージ制御部１０８は、ＣＰＵ１０５からの指示により動作するため、ＣＰＵ１０５から送信されるリセット信号によりリセット状態となる。本実施例では、さらに、電源制御部１０４が停電などの異常を検知した場合に素早く制御をできるように、異常を検知する電源制御部１０４から送信されるリセット信号によりストレージ制御部１０８をリセットできるようにする。
このように、実施例３では、異常が発生した場合に、電源制御部１０４からもストレージ制御部１０８をリセットできるようにする。これにより、ストレージ１０９とストレージ制御部１０８との間の通信を素早く切断して、キャッシュデータのストレージ１０９本体への書き込み時間を確保できるようにする。

図８は、実施例１における図３のフローチャートと同様に、電源制御部１０４が異常を検知してから、キャッシュデータをストレージ１０９本体に書き込むための時間を確保する制御を行うためのフローチャートである。
ここでは、図３のフローチャートと異なる部分を中心に説明する。
Ｓ８０１において、電源制御部１０４は異常を検知したか否かを判定する。
Ｓ８０１で電源制御部１０４が異常を検知するまでは、画像形成装置１００は通常動作をする。

Ｓ８０１において電源制御部１０４が異常を検知すると、Ｓ８０２へ移行する。
そして、Ｓ８０２において、電源制御部１０４はストレージ制御部１０８をリセットする。

その後、Ｓ８０３において、電源制御部１０４はストレージ制御部１０８をリセットしてから一定時間（ｔ１）経過したかを判定する。
Ｓ８０３で一定時間（ｔ１）が経過したと判定されると、Ｓ８０４へ移行する。
そして、Ｓ８０４において、電源制御部１０４は各ブロックをＯＦＦさせる。
このように、実施例３では、電源制御部１０４が異常を検知した際に、電源制御部１０４がストレージ制御部１０８をリセットする。これにより、ストレージ１０９とストレージ制御部１０８との間の通信を素早く切断して、ストレージ１０９本体へのキャッシュデータの書き込み時間を長く確保できるようにする。

図９に、実施例３における、具体的な電源制御のタイミングチャートを示す。
図９（１）は、システム異常時における電源制御信号などのタイミングチャートの一例である。また、図９（２）は、電源異常時における電源制御信号などのタイミングチャートの一例である。
ここでは、図４のタイミングチャートと異なる部分を中心に説明する。

図９（１）において、Ｔ９１１は、電源制御部１０４がシステム異常を検知したタイミングを示す。
電源制御部１０４は、システム異常を検知すると、ストレージ制御部１０８をリセットする（Ｔ９１２）。
電源制御部１０４によりストレージ制御部１０８がリセットされると、ストレージ制御部１０８とストレージ１０９との間の通信は切断される。
電源制御部１０４は、ストレージ制御部１０８をリセットすると、一定時間（ｔ１）の経過を計測する。
そして、一定時間（ｔ１）が経過すると、電源制御部１０４は各電源部にＯＦＦの指示を出し、各ブロックをＯＦＦさせる（Ｔ９１３）。

図９（２）において、Ｔ９２１は、電源制御部１０４が電源異常を検知したタイミングを示す。
電源制御部１０４は、情報処理装置１０１に入力される電圧を監視し、想定外のタイミングで入力電圧が低下する（図９（２）の例では、閾値Ｖ１以下になる）と、電源異常を検知する。

電源制御部１０４は、電源異常を検知すると、ストレージ制御部１０８をリセットする（Ｔ９２２）。
電源制御部１０４によりストレージ制御部１０８がリセットされると、ストレージ制御部１０８とストレージ１０９との間の通信は切断される。

電源制御部１０４はストレージ制御部１０８をリセットすると、一定時間（ｔ１）の経過を計測する。
この時、図４（２）と同様に、設定した一定時間（ｔ１）の経過前に、ストレージ電源部２０７に供給する電源が低下してしまい、ストレージ１０９がＯＦＦになる可能性がある。
例えば、入力電圧が一定電圧以下（図９（２）の例では、閾値Ｖ２以下）になってしまうと、入力電源の電圧低下に応じてストレージ１０９への供給電圧は徐々に低下してしまう（Ｔ９２３）。
その後、さらに入力電圧が低下してしまう（図９（２）の例では、閾値Ｖ３以下）と、電源制御部１０４は動作が停止する。そして、ストレージ１０９への電源の供給を確保できなくなるため、ストレージ１０９はＯＦＦになる（Ｔ９２４）。

図９のタイミングチャートで示したとおり、実施例３では、異常を検知した際、電源制御部１０４がストレージ制御部１０８をリセットする。これにより、ストレージ制御部１０８とストレージ１０９との間の通信が切断され、その結果、キャッシュデータをストレージ１０９本体に書き込むための時間を確保し、データの消失を防止または低減させることができる。

実施例４では、ストレージ電源部２０７とストレージ制御部１０８のリセット制御を組み合わせて、より素早くストレージ１０９とストレージ制御部１０８と間の通信を切断する。これにより、主電源部１０３の負荷をより軽減し、ストレージ１０９本体へのキャッシュデータの書き込み時間をより長く確保できるようにする。

図１０は、実施例４の画像形成装置のハードウェア構成の要部である。
図７で示した実施例３との違いは、電源制御部１０４からストレージ制御部１０８へ出力されるリセット信号８０１と、ストレージ電源部２０７に出力される電源制御信号８０２とを組み合わせて、ストレージ１０９のリセット及び電源制御を行う点である。

電源制御部１０４は、異常の発生を検知すると、ストレージ制御部１０８をリセット状態とするとともに、ストレージ電源部２０７への電源の供給は継続する。そのため、ストレージ電源部２０７への入力にはＯＲゲート８０３を、ストレージ１０９用の電荷抜き回路２１３への入力にはNＡＮＤゲート８０４を、それぞれ、使用する。

ここでは、ストレージ電源部２０７は入力がＨでＯＮとなり、ストレージ制御部１０８はは入力がＬでリセット状態となる、という前提で説明する。通常時においては、電源制御部１０４は、電源制御信号８０２としてＨを出力し、リセット信号８０１としてもＨを出力するため、ストレージ電源部２０７はＯＮ、電荷抜き回路２１３は無効状態である。

電源制御部１０４は、異常を検知すると、リセット信号８０１をＬとするが、ストレージ電源部２０７はＯＮを維持し、また、電荷抜き回路２１３も無効状態を維持させたい。
そこで、電源制御信号８０２がＨ、リセット信号８０１がＬでも、ストレージ電源部２０７のＯＮを維持させるために、ストレージ電源部２０７への入力側にＯＲゲート８０３を設ける。また、電荷抜き回路２１３は、電源制御信号８０２がＨ、リセット信号８０１がＬであっても無効状態を維持させるために、電荷抜き回路２１３への入力側にはＮＡＮＤゲートを設ける。

このように、実施例４では、電源制御部１０４は、異常を検知すると、ストレージ制御部１０８をリセットするとともに、ストレージ１０９への電源供給は継続させる。これにより、ストレージ１０９とストレージ制御部１０８との間の通信をより素早く切断し、ストレージ１０９本体へのキャッシュデータの書き込み時間をより長く確保できるようにする。

図１１に、実施例１における図３のフローチャートと同様に、電源制御部１０４が異常を検知してから、キャッシュデータをストレージ１０９本体に書き込むための時間を確保する制御を行うためのフローチャートである。
ここでは、図３のフローチャートと異なる部分を中心に説明する。
Ｓ１１０１において、電源制御部１０４は異常を検知したか否かを判定する。
Ｓ１１０１で電源制御部１０４が異常を検知するまでは、画像形成装置１００は通常動作をする。

電源制御部１０４が異常を検知すると、Ｓ１１０２へ移行する。
そして、Ｓ１１０２において、電源制御部１０４は異常時における制御信号としてＬを出力する。異常時における制御信号とは、図１０におけるリセット信号８０１である。
電源制御部１０４がリセット信号８０１としてＬを出力すると、ストレージ制御部１０８はリセット状態となるため、ストレージ制御部の１０８とストレージ１０９との間の通信は切断される。

その後、Ｓ１１０３において、電源制御部１０４は、リセット信号８０１としてＬを出力してから、一定時間（ｔ１）経過したかを判定する。一定時間の経過を待つのは、ＨＤＤやＳＳＤには通信が切断されてから一定時間以内にキャッシュデータを内部へ移行させる機能を持つデバイスが多いため、その時間を確保するためである。

Ｓ１１０３で一定時間（ｔ１）が経過したと判定されると、Ｓ１１０４へ移行する。
そして、Ｓ１１０４において、ストレージ１０９の電源をＯＦＦにするため、電源制御部１０４は電源制御信号８０２をLに変更する。
このように、実施例４では、ストレージ電源部２０７の電源制御とストレージ制御部１０８のリセット制御を組み合わせ、より素早くストレージ１０９とストレージ制御部１０８と間の通信を切断する。これにより、主電源部１０３の負荷をより軽減し、ストレージ１０９本体へのキャッシュデータの書き込み時間をより長く確保するようにする。

図１２に、実施例４における、具体的な電源制御のタイミングチャートを示す。
図１２Ａ（１）は、正常なシャットダウンが行われた場合の、電源制御信号などのタイミングチャートの一例である。図１２Ａ（２）は、システム異常時における電源制御信号などのタイミングチャートである。また、図１２Ｂ（３）は、電源異常における電源制御信号などのタイミングチャートである。
ここでは、図４のタイミングチャートと異なる部分を中心に説明する。

図１２Ａ（１）において、正常なシャットダウン命令を受けると、ＣＰＵ１０５は、シャットダウンを実行するため、制御信号８００を出力し、ストレージ制御部１０８をリセットする（Ｔ１２１１）。
ＣＰＵ１０５が制御信号８００としてＬを出力することにより、ＡＮＤゲート７０１の出力はＬになる。そして、ストレージ制御部１０８がリセット状態となり、ストレージ制御部１０８とストレージ１０９との間の通信が切断される。

その後、ＣＰＵ１０５はシャットダウン処理を行うために、電源ＯＦＦの準備が完了すると、電源制御部１０４に電源ＯＦＦの指示を行う。
電源制御部１０４は、ＣＰＵ１０５から電源ＯＦＦの指示を受け取ると、各ブロックをＯＦＦさせる。ここで、図１２のタイミングチャートでは、ストレージ１０９の電源制御に絞って説明をするため、制御信号についてはリセット信号８０１と電源制御信号８０２のみを図示する。
電源制御部１０４は、ＣＰＵ１０５から指示を受けると、リセット信号８０１及び電源制御信号８０２の出力を変化させる（Ｔ１２１２）。すると、ストレージ電源部２０７はＯＦＦになり、電荷抜き回路２１３は有効となり、ストレージ１０９はＯＦＦとなる。

図１２（Ｂ）において、Ｔ１２２１は、電源制御部１０４がシステム異常を検知したタイミングを示す。
電源制御部１０４は、システム異常を検知すると、リセット信号８０１をＬに変化させる。

リセット信号８０１がＬに変化すると、ストレージ制御部１０８はＡＮＤゲート７０１を介してリセット状態となる。この時、電源制御部１０４はストレージ１０９以外のブロックもＯＦＦさせる。そのため、ＣＰＵ１０５も、電源制御部１０４により電源をＯＦＦされることで、リセット状態へと変化し、これにしたがい、ストレージ制御部１０８をリセットする制御信号８００もＬへと変化する。
一方、ストレージ１０９への給電は継続させるため、電源制御部１０４は、電源制御信号８０２をＨに保つことにより、ストレージ電源部２０７をＯＮにし、電荷抜き回路２１３を無効にした状態を継続させる。

電源制御部１０４は、リセット信号８０１にＬを変化させると、一定時間（ｔ１）の経過を計測する。
一定時間が経過すると、電源制御部１０４は、電源制御信号８０２をＬに変化させることにより、ストレージ電源部２０７にＯＦＦの指示を出し、ストレージ１０９の電源をＯＦＦさせる（Ｔ１２２２）。

図１２Ｂ（３）において、Ｔ１２３１は、電源制御部１０４が電源異常を検知したタイミングを示す。
電源制御部１０４は、画像形成装置１００に入力される電圧を監視し、想定外のタイミングで入力電圧が低下する（図１２Ｂ（３）の例では、閾値Ｖ１以下になる）と、電源異常を検知する。

電源制御部１０４は、異常を検知すると、リセット信号８０１をＬに変化させる。
リセット信号８０１がＬに変化すると、ストレージ制御部１０８はＡＮＤゲート７０１を介してリセット状態となる。この時、電源制御部１０４はストレージ１０９以外のブロックもＯＦＦさせる。そのため、ＣＰＵ１０５も、電源制御部１０４により電源をＯＦＦされることで、リセット状態へと変化し、これにしたがい、ストレージ制御部１０８をリセットする制御信号８００もＬへと変化する。
一方、ストレージ１０９への給電は継続させるため、電源制御部１０４は、電源制御信号８０２をＨに保つことにより、ストレージ電源部２０７をＯＮにし、電荷抜き回路２１３を無効にした状態を継続させる。

この時、図４（２）同様に、設定した一定時間（ｔ１）の経過前に、ストレージ電源部２０７に供給する電源が低下してしまい、ストレージ１０９がＯＦＦになる可能性がある。
例えば、入力電源の電圧が一定電圧以下（図１２Ｂ（３）の例では閾値Ｖ２以下）になってしまうと（Ｔ１２３２）、それ以降は、入力電源の入力電圧の低下に応じて、ストレージ１０９へ供給される電圧は徐々に低下してしまう。
その後、さらに入力電圧が低下してしまう（図１２Ｂ（３）の例では閾値Ｖ３以下になる。Ｔ１２３３）と、電源制御部１０４は動作が停止する。そして、電源制御部１０４は、ストレージ１０９への電源の供給ができなくなるため、ストレージ１０９はＯＦＦになる。

図１２のタイミングチャートで示したとおり、実施例４ではストレージ電源部２０７の電源制御とストレージ制御部１０８のリセット制御を組み合わせて、より素早くストレージ１０９とストレージ制御部１０８と間の通信を切断する。これにより、主電源部１０３の負荷をより軽減し、ストレージ１０９本体へのキャッシュデータの書き込み時間をより長く確保し、データの消失を防止または低減させることができる。

（その他の実施例）
本発明は、上述の実施例の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
また、本発明は、複数の機器から構成されるシステムに適用しても、１つの機器からなる装置に適用してもよい。
本発明は上述の実施例に限定されるものではなく、本発明の趣旨に基づき種々の変形が可能であり、それらを本発明の範囲から除外するものではない。即ち、上述の実施例及びその変形例を組み合わせた構成も全て本発明に含まれるものである。

１００ 画像形成装置
１０１ 情報処理装置
１０３ 主電源部
１０４ 電源制御部
１０５ ＣＰＵ
１０８ ストレージ制御部
１０９ ストレージ
２１３ 電荷抜き回路

Claims (20)

1. ストレージを含む複数のデバイスと、
   複数の前記デバイスの電源のＯＮおよびＯＦＦの電源制御を行う電源制御手段と、
   情報処理装置に発生する異常を検知する異常検知手段と、
   を有する情報処理装置であって、
   前記異常検知手段が情報処理装置に発生する異常を検知した場合、前記電源制御手段は、前記ストレージの電源をＯＦＦする前に、前記ストレージ以外の少なくとも１つの前記デバイスの電源をＯＦＦする
   ことを特徴とする情報処理装置。
2. 前記電源制御手段は、前記ストレージ以外の少なくとも１つの前記デバイスに供給する電力を停止してから一定時間が経過した後に、前記ストレージの電源をＯＦＦする
   ことを特徴とする請求項１に記載の情報処理装置。
3. 複数の前記デバイスには、それぞれ、電荷抜きを行うための複数の電荷抜き手段が設けられる
   ことを特徴とする請求項１又は２に記載の情報処理装置。
4. 前記電荷抜き手段は、トランジスタを含む回路から構成される
   ことを特徴とする請求項３に記載の情報処理装置。
5. 前記電源制御手段は、少なくとも１つの前記電荷抜き手段をＯＮすることにより、少なくとも１つの前記デバイスの電源をＯＦＦする
   ことを特徴とする請求項３又は４に記載の情報処理装置。
6. 複数の前記デバイスのそれぞれに対応して備えられ、複数の前記デバイスのそれぞれに電力を供給する複数の電源部を有する
   ことを特徴とする請求項１乃至５のいずれか１項に記載の情報処理装置。
7. 前記電源制御手段は、複数の前記電源部の少なくとも１つの出力をＯＦＦすることにより、それに対応した前記デバイスの電源をＯＦＦする
   ことを特徴とする請求項６に記載の情報処理装置。
8. 前記電源制御手段は、前記ストレージに設けられた電荷抜きを行うための電荷抜き手段をＯＮすることにより、前記ストレージの電源をＯＦＦする
   ことを特徴とする請求項３乃至７のいずれか１項に記載の情報処理装置。
9. 前記電源制御手段は、前記ストレージの電源をＯＦＦする際に、前記ストレージに対応して備えられ、前記ストレージに電力を供給する電源部の出力をＯＦＦする
   ことを特徴とする請求項８に記載の情報処理装置。
10. 前記電源制御手段への電力の供給を行う主電源を有し、
    前記異常検知手段が情報処理装置に発生する異常を検知した場合、前記電源制御手段は、前記主電源のスイッチの構造に応じて、前記ストレージの電源のＯＮおよびＯＦＦの電源制御を行う
    ことを特徴とする請求項７に記載の情報処理装置。
11. 前記主電源のスイッチの構造がシーソーＳＷである場合、前記電源制御手段は、前記ストレージの電源をＯＦＦし、前記ストレージに設けられた電荷抜きを行うための電荷抜き手段をＯＮする前に、前記ストレージ以外の少なくとも１つの前記デバイスの電源をＯＦＦする
    ことを特徴とする請求項１０に記載の情報処理装置。
12. 前記主電源のスイッチの構造がプッシュＳＷである場合、前記ストレージに設けられた電荷抜きを行うための電荷抜き手段をＯＮする前に、前記ストレージの電源及び前記ストレージ以外の少なくとも１つの前記デバイスの電源をＯＦＦする
    ことを特徴とする請求項１１に記載の情報処理装置。
13. 前記異常検知手段が情報処理装置に発生する異常を検知した場合、前記電源制御手段は、前記ストレージの制御を行うストレージ制御手段をリセットする
    ことを特徴とする請求項１に記載の情報処理装置。
14. 前記電源制御手段は、リセット信号を送信することにより、前記ストレージ制御手段をリセットする
    ことを特徴とする請求項１３に記載の情報処理装置。
15. 前記異常検知手段が情報処理装置に発生する異常を検知した場合、前記電源制御手段は、さらに、前記ストレージに対応して備えられ、前記ストレージに電力を供給する電源部にリセット信号を送信する
    ことを特徴とする請求項１４に記載の情報処理装置。
16. 前記デバイスとして、情報処理装置の全体を制御するＣＰＵを含む
    ことを特徴とする請求項１乃至１５のいずれか１項に記載の情報処理装置。
17. デバイスとして、画像処理を行う画像処理手段を含む
    ことを特徴とする請求項１乃至１６のいずれか１項に記載の情報処理装置。
18. 前記デバイスとして、前記ストレージの制御を行うストレージ制御手段を含む
    ことを特徴とする請求項１乃至１７のいずれか１項に記載の情報処理装置。
19. ストレージを含む複数のデバイスと、
    前記複数のデバイスの電源のＯＮおよびＯＦＦの電源制御を行う電源制御手段と、
    情報処理装置に発生する異常を検知する異常検知手段と、
    を有する情報処理装置の制御方法であって、
    前記異常検知手段が情報処理装置に発生する異常を検知した場合、前記電源制御手段は、前記ストレージの電源をＯＦＦする前に、前記ストレージ以外の少なくとも１つの前記デバイスの電源をＯＦＦする
    ことを特徴とする情報処理装置の制御方法。
20. 請求項１９の情報処理装置の制御方法をコンピュータにより実行させるためのプログラム。