JP2020010422A - 信号伝達装置 - Google Patents

Abstract

【課題】信号遅延のばらつきを抑制する。【解決手段】パルス生成回路１１０は、入力信号Ｓｉのパルスエッジを検出してエッジ検出信号Ｈｄｅｔ及びＬｄｅｔを生成するエッジ検出部１１１と、エッジ検出信号Ｈｄｅｔ及びＬｄｅｔに応じてクロック信号ＣＬＫを生成するクロック生成部１１３と、クロック信号ＣＬＫを分周して分周クロック信号ＤＣＬＫを生成する分周部１１４と、テスタ２００からテストモード切替信号ＭＯＤＥが入力されるテスト入力パッドＴＥＳＴＩと、テスタ２００に分周クロック信号ＤＣＬＫを出力するテスト出力パッドＴＥＳＴＯを有する。エッジ検出部１１１は、テストモード時に反転クロック信号ＣＬＫＢのパルスエッジを検出してエッジ検出信号Ｈｄｅｔ及びＬｄｅｔを生成する。エッジ検出部１１１の遅延時間は、テスタ２００で測定した分周クロック信号ＤＣＬＫの周期に応じて調整可能である。【選択図】図４

Description

本明細書中に開示されている発明は、信号伝達装置に関する。

従来、入出力間を電気的に絶縁しつつパルス信号を伝達する信号伝達装置は、様々なアプリケーション（電源装置やモータ駆動装置など）に用いられている。

なお、上記に関連する従来技術の一例としては、特許文献１〜特許文献４を挙げることができる。

特開２０１４−００７５０２号公報 特開２０１８−０１４５４９号公報 特開２０１４−００３５１５号公報 特開２０１０−０１０７６２号公報

しかしながら、従来の信号伝達装置には、信号遅延のばらつきについて更なる改善の余地があった。

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、信号遅延のばらつきを抑制することのできる信号伝達装置、及び、これに用いられるパルス生成回路を提供することを目的とする。

本明細書中に開示されているパルス生成回路は、入力信号のパルスエッジを検出して第１エッジ検出信号及び第２エッジ検出信号を生成するエッジ検出部と、前記第１エッジ検出信号及び前記第２エッジ検出信号に応じてクロック信号を生成するクロック生成部と、前記クロック信号を分周して分周クロック信号を生成する分周部と、テスタからテストモード切替信号の入力を受け付けるためのテスト入力パッドと、前記テスタに前記分周クロック信号を出力するためのテスト出力パッドを有し、前記エッジ検出部は、前記テストモード切替信号が入力されているときに、前記入力信号ではなく前記クロック信号またはその論理レベルを反転させた反転クロック信号のパルスエッジを検出して前記第１エッジ検出信号及び前記第２エッジ検出信号を生成する機能を備えており、前記エッジ検出部の信号遅延時間は、前記テスタで測定された前記分周クロック信号の周期に応じて調整可能である構成（第１の構成）とされている。

なお、上記第１の構成から成るパルス生成回路は、前記第１エッジ検出信号及び前記第２検出信号に応じて第１送信パルス信号及び第２送信パルス信号を生成する送信部をさらに有する構成（第２の構成）にするとよい。

また、本明細書中に開示されている信号伝達装置は、上記第２の構成から成るパルス生成回路と、入出力間を絶縁しつつ前記第１送信パルス信号及び前記第２送信パルス信号をそれぞれ第１受信パルス信号及び第２受信パルス信号として後段に伝達する絶縁回路と、前記第１受信パルス信号及び前記第２受信パルス信号に応じた受信パルス信号を生成するパルス受信回路と、前記受信パルス信号に応じた出力信号を生成する出力駆動回路と、を有する構成（第３の構成）とされている。

なお、上記した第３の構成から成る信号伝達装置において、前記パルス生成回路は、第１半導体チップに集積化されており、前記絶縁回路は、第２半導体チップに集積化されており、前記パルス受信回路及び前記出力駆動回路は、第３半導体チップに集積化されており、前記第１半導体チップ、前記第２半導体チップ、及び、前記第３半導体チップは、単一のパッケージに集積化されている構成（第４の構成）にするとよい。

また、上記第４の構成から成る信号伝達装置において、前記テスト入力パッド及び前記テスト出力パッドは、いずれのリードフレームにもボンディングされることなく前記パッケージに封止されている構成（第５の構成）にするとよい。

また、本明細書中に開示されているスイッチング電源は、スイッチ制御部とスイッチ出力部との間を絶縁しつつ前記スイッチ制御部から前記スイッチ出力部にスイッチ駆動信号を伝達するための手段として、上記第３〜第５いずれかの構成から成る信号伝達装置を有する構成（第６の構成）とされている。

なお、上記第６の構成から成るスイッチング電源において、前記スイッチ出力部は、直流電源の正負両極間でフルブリッジ型に接続された４つのトランジスタを含み、前記信号伝達装置は、前記スイッチ制御部と各トランジスタのゲートとの間に１つずつ設けられている構成（第７の構成）にするとよい。

また、上記第７の構成から成るスイッチング電源において、前記４つのトランジスタはいずれもＳｉ−ＭＯＳＦＥＴ、ＳｉＣ−ＭＯＳＦＥＴ、または、ＩＧＢＴである構成（第８の構成）にするとよい。

また、上記第８の構成から成るスイッチング電源において、前記スイッチ出力部の駆動周波数は、１００ｋＨｚ以上である構成（第９の構成）にするとよい。

また、上記第６〜第９いずれかの構成から成るスイッチング電源は、前記スイッチ出力部に接続された一次巻線とこれに磁気結合された二次巻線とを含むトランスと、前記二次巻線に現れる誘起電圧から出力電圧を生成する整流平滑部と、をさらに有する構成（第１０の構成）にするとよい。

本明細書中に開示されている信号伝達装置であれば、信号遅延のばらつきを抑制することが可能となる。

スイッチング電源の全体構成を示す図 スイッチング動作の一例を示すタイミングチャート 信号伝達装置の一構成例を示す図 パルス生成回路の一構成例を示す図 テストモードにおける自励発振動作の一例を示すタイミングチャート パッケージの一例を示す図

＜スイッチング電源＞
図１は、スイッチング電源の全体構成を示す図である。本構成例のスイッチング電源１は、一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ、直流電源２からの直流入力電圧Ｖｉを降圧して所望の直流出力電圧Ｖｏを生成する降圧型の絶縁ＤＣ／ＤＣコンバータであり、スイッチ出力部１０と、トランス２０と、整流平滑部３０と、スイッチ駆動部４０と、スイッチ制御部５０と、出力帰還部６０と、を有する。

なお、スイッチング電源１をＡＣ／ＤＣコンバータとして用いる場合には、交流入力電圧Ｖａｃを整流及び平滑して直流入力電圧Ｖｉを生成するための前段回路（ダイオードブリッジや力率改善回路など）を別途設ければよい。

スイッチ出力部１０は、スイッチング電源１の一次回路系１ｐに設けられており、直流電源２の正負両極間でフルブリッジ型に接続された４つのトランジスタ１１〜１４（本図ではいずれもＮＭＯＳＦＥＴ）を含む。その接続関係について具体的に述べる。トランジスタ１１及び１３のドレインは、いずれも直流電源２の正極端（＝直流入力電圧Ｖｉの入力端）に接続されている。トランジスタ１１のソース及びバックゲートとトランジスタ１２のドレインは、いずれもノードｎ１に接続されている。トランジスタ１３のソース及びバックゲートとトランジスタ１４のドレインは、いずれもノードｎ２に接続されている。トランジスタ１２及び１４のソース及びバックゲートは、いずれも直流電源２の負極端に接続されている。なお、トランジスタ１１〜１４それぞれのドレイン・ソース間には、図示の極性でボディダイオードが付随している。

トランジスタ１１のゲートには、ゲート信号Ｇ１１が入力されており、ゲート信号Ｇ１１の論理レベルに応じてオン／オフされる。具体的に述べると、トランジスタ１１は、ゲート信号Ｇ１１がハイレベルであるときにオンし、ゲート信号Ｇ１１がローレベルであるときにオフする。

同様に、トランジスタ１２〜１４それぞれのゲートには、ゲート信号Ｇ１２〜Ｇ１４が入力されており、それぞれ、ゲート信号Ｇ１２〜Ｇ１４の論理レベルに応じてオン／オフされる。より具体的に述べると、トランジスタ１２〜１４は、それぞれ、ゲート信号Ｇ１２〜Ｇ１４がハイレベルであるときにオンし、ゲート信号Ｇ１２〜Ｇ１４がローレベルであるときにオフする。

例えば、トランジスタ１１及び１４をオンしてトランジスタ１２及び１３をオフしたときには、直流電源２の正極端から、トランジスタ１１、ノードｎ１、トランス２０の一次巻線２１、ノードｎ２、及び、トランジスタ１４を介して、直流電源２の負極端に至る電流経路に一次電流が流れる。

一方、トランジスタ１１及び１４をオフしてトランジスタ１２及び１３をオンしたときには、直流電源２の正極端から、トランジスタ１３、ノードｎ２、トランス２０の一次巻線２１、ノードｎ１、及び、トランジスタ１２を介して、直流電源２の負極端に至る電流経路に一次電流が流れる。

なお、トランジスタ１１〜１４としては、高速にスイッチング駆動することが可能なデバイス（例えばＳｉ−ＭＯＳＦＥＴ、ＳｉＣ−ＭＯＳＦＥＴ、または、ＩＧＢＴ）を用いることが望ましい。このようなデバイスを用いることにより、スイッチ出力部１０の駆動周波数ｆｓｗを１００ｋＨｚ以上（例えば１００ｋＨｚ〜２５０ｋＨｚ）に設定することが可能となる。なお、駆動周波数ｆｓｗを高めるほど、スイッチ駆動部４０の信号遅延やそのばらつきを抑制することが重要となる。

トランス２０は、スイッチング電源１の一次回路系１ｐに設けられた一次巻線２１と、スイッチング電源１の二次回路系１ｓに設けられて一次巻線２１と磁気結合された二次巻線２２（＝直列に接続された二次巻線２２ａ及び２２ｂとして理解される）と、を含む。

一次巻線２１の第１タップ（＝巻始端）は、ノードｎ１に接続されている。一次巻線２１の第２タップ（＝巻終端）は、ノードｎ２に接続されている。

二次巻線２２の第１タップ（＝二次巻線２２ａの巻始端）は、ノードｎ３に接続されている。二次巻線２２の第２タップ（＝二次巻線２２ｂの巻終端）は、ノードｎ４に接続されている。

整流平滑部３０は、スイッチング電源１の二次回路系１ｓに設けられており、トランジスタ３１及び３２（本図ではいずれもＮＭＯＳＦＥＴ）と、キャパシタ３３を含む。その接続関係について具体的に述べる。トランジスタ３１のソース及びバックゲートは、いずれもノードｎ３に接続されている。トランジスタ３２のソース及びバックゲートは、いずれもノードｎ４に接続されている。トランジスタ３１及び３２それぞれのドレインとキャパシタ３３の第１端は、いずれも直流出力電圧Ｖｏの出力端に接続されている。キャパシタ３３の第２端は、二次巻線２２の中点タップ（＝二次巻線２２ａの巻終端と二次巻線２２ｂの巻始端との接続ノード）に接続されている。なお、トランジスタ３１、３２それぞれのドレイン・ソース間には、図示の極性でボディダイオードが付随している。なお、トランジスタ３１及び３２についても、先出のトランジスタ１１〜１４と同じく、高速にスイッチング駆動することが可能なデバイス（例えばＳｉ−ＭＯＳＦＥＴ、ＳｉＣ−ＭＯＳＦＥＴ、または、ＩＧＢＴ）を用いることが望ましい。

上記構成から成る整流平滑部３０は、二次巻線２２に現れる誘起電圧を全波整流して平滑化することにより、直流出力電圧Ｖｏを生成する。なお、トランジスタ３１及び３２に代えて、整流ダイオード（例えば順方向降下電圧の低いショットキーバリアダイオード）を用いることも可能である。

スイッチ駆動部４０は、スイッチング電源１の制御回路系１ｃに設けられたスイッチ制御部５０と、スイッチング電源１の一次回路系１ｐに設けられたスイッチ出力部１０との間を絶縁しつつ、スイッチ制御部５０からスイッチ出力部１０にスイッチ駆動信号（＝制御信号Ｓ１及びＳ２に応じたゲート信号Ｇ１１〜Ｇ１４）を伝達するための手段として、絶縁ゲートドライバ４１〜４４（＝絶縁型の信号伝達装置に相当）を含む。

絶縁ゲートドライバ４１は、スイッチ制御部５０からの制御信号Ｓ１をゲート信号Ｇ１１としてトランジスタ１１のゲートに伝達する。絶縁ゲートドライバ４２は、スイッチ制御部５０からの制御信号Ｓ２をゲート信号Ｇ１２としてトランジスタ１２のゲートに伝達する。絶縁ゲートドライバ４３は、スイッチ制御部５０からの制御信号Ｓ２をゲート信号Ｇ１３としてトランジスタ１３のゲートに伝達する。絶縁ゲートドライバ４４は、スイッチ制御部５０からの制御信号Ｓ１をゲート信号Ｇ１４としてトランジスタ１４のゲートに伝達する。このように、絶縁ゲートドライバ４１〜４４は、スイッチ制御部５０とトランジスタ１１〜１４それぞれのゲートとの間に１つずつ設けられている。

なお、本図では明示していないが、スイッチ制御部５０を用いて整流平滑部３０のトランジスタ３１及び３２のスイッチング駆動を行う場合には、スイッチ制御部５０とトランジスタ３１及び３２それぞれのゲートとの間にも、絶縁ゲートドライバを設ければよい。

スイッチ制御部５０は、スイッチング電源１の制御回路系１ｃに設けられており、出力帰還部６０からの帰還信号Ｓｆｂに応じて、直流出力電圧Ｖｏが所望の目標値となるように制御信号Ｓ１及びＳ２を生成する。なお、スイッチ制御部５０による出力帰還制御については、既存の周知技術（電圧モード制御方式、電流モード制御方式、または、ヒステリシス制御方式など）を適用すればよいので、詳細な説明は割愛する。

出力帰還部６０は、スイッチング電源１の二次回路系１ｓと制御回路系１ｃとの間を絶縁しつつ、直流出力電圧Ｖｏに応じた帰還信号Ｓｆｂを生成してスイッチ制御部５０に出力する。なお、出力帰還部６０の回路構成については任意であるが、シャントレギュレータとフォトカプラを用いる構成、或いは、トランス２０の補助巻線を用いる構成などが一般的である。

図２は、スイッチング電源１におけるスイッチング動作の一例を示すタイミングチャートであり、上から順に、制御信号Ｓ１及びＳ２、並びに、ゲート信号Ｇ１１〜Ｇ１４が描写されている。

本図において、制御信号Ｓ１は、時刻ｔ２でハイレベルに立ち上げられ、時刻ｔ５でローレベルに立ち下げられ、時刻ｔ１３で再びハイレベルに立ち上げられている。一方、制御信号Ｓ２は、時刻ｔ７でハイレベルに立ち上げられ、時刻ｔ１１でローレベルに立ち下げられている。

すなわち、スイッチ制御部５０は、制御信号Ｓ１をローレベルに立ち下げてから制御信号Ｓ２をハイレベルに立ち上げるまでの間に、所定のデッドタイムＴ１（＝時刻ｔ５〜ｔ７）を設けている。また、スイッチ制御部５０は、制御信号Ｓ２をローレベルに立ち下げらてから制御信号Ｓ１をハイレベルに立ち上げるまでの間にも、上記と同様のデッドタイムＴ１（＝時刻ｔ１１〜ｔ１３）を設けている。

このようなデッドタイムＴ１は、トランジスタ１１及び１２の同時オン、ないしは、トランジスタ１３及び１４の同時オンに伴う過大な貫通電流の発生（延いてはトランジスタ１１〜１４の破壊）を防止するために設けられている。

なお、デッドタイムＴ１を設定する際には、絶縁ゲートドライバ４１〜４４それぞれにおける信号遅延のばらつきを考慮する必要がある。以下では、その理由について、図面を参照しながら詳述する。

本図において、ゲート信号Ｇ１１は、時刻ｔ３でハイレベルに立ち上げられ、時刻ｔ６でローレベルに立ち下げられ、時刻ｔ１４で再びハイレベルに立ち上げられている。すなわち、ゲート信号Ｇ１１の立上りタイミングは、制御信号Ｓ１の立上りタイミングから遅延時間ｄ１だけ遅れている（例えば時刻ｔ２〜ｔ３を参照）。また、ゲート信号Ｇ１１の立下りタイミングも、制御信号Ｓ１の立下りタイミングから遅延時間ｄ１だけ遅れている（例えば時刻ｔ５〜ｔ６を参照）。

一方、ゲート信号Ｇ１２は、時刻ｔ２でローレベルに立ち下げられ、時刻ｔ９でハイレベルに立ち上げられ、時刻ｔ１３で再びローレベルに立ち下げられている。すなわち、ゲート信号Ｇ１２の立上りタイミングは、制御信号Ｓ２の立上りタイミングから遅延時間ｄ２だけ遅れている（例えば時刻ｔ７〜ｔ９を参照）。また、ゲート信号Ｇ１２の立下りタイミングも、制御信号Ｓ２の立下りタイミングから遅延時間ｄ２だけ遅れている（例えば時刻ｔ１１〜ｔ１３を参照）。

ここで、絶縁ゲートドライバ４１及び４２における信号遅延がばらつくと、上記の遅延時間ｄ１及びｄ２にもばらつきが生じる。例えば、本図で示したように、ｄ１＜ｄ２である場合を考える。この場合、ゲート信号Ｇ１２がローレベルに立ち下げられてからゲート信号Ｇ１１がハイレベルに立ち上げられるまでのデッドタイムＴ２（例えば時刻ｔ１３〜ｔ１４を参照）は、制御信号Ｓ２がローレベルに立ち下げられてから制御信号Ｓ１がハイレベルに立ち上げられるまでのデッドタイムＴ１よりも短くなる。従って、トランジスタ１１及び１２が同時オンしやすくなる。

なお、本図とは逆に、ｄ１＞ｄ２である場合には、ゲート信号Ｇ１１がローレベルに立ち下げられてからゲート信号Ｇ１２がハイレベルに立ち上げられるまでのデッドタイムが短くなるので、やはりトランジスタ１１及び１２が同時オンしやすくなる。

また、ゲート信号Ｇ１３及びＧ１４にも、上記と同様のことが言える。本図において、ゲート信号Ｇ１３は、時刻ｔ１でローレベルに立ち下げられ、時刻ｔ８でハイレベルに立ち上げられ、時刻ｔ１２で再びローレベルに立ち下げられている。すなわち、ゲート信号Ｇ１３の立上りタイミングは、制御信号Ｓ２の立上りタイミングから遅延時間ｄ３だけ遅れている（例えば時刻ｔ７〜ｔ８を参照）。また、ゲート信号Ｇ１３の立下りタイミングも、制御信号Ｓ２の立下りタイミングから遅延時間ｄ３だけ遅れている（例えば時刻ｔ１１〜ｔ１２を参照）。

一方、ゲート信号Ｇ１４は、時刻ｔ４でハイレベルに立ち上げられ、時刻ｔ７でローレベルに立ち下げられ、時刻ｔ１５で再びハイレベルに立ち上げられている。すなわち、ゲート信号Ｇ１４の立上りタイミングは、制御信号Ｓ１の立上りタイミングから遅延時間ｄ４だけ遅れている（例えば時刻ｔ２〜ｔ４を参照）。また、ゲート信号Ｇ１４の立下りタイミングも、制御信号Ｓ１の立下りタイミングから遅延時間ｄ４だけ遅れている（例えば時刻ｔ５〜ｔ７を参照）。

ここで、絶縁ゲートドライバ４３及び４４における信号遅延がばらつくと、上記の遅延時間ｄ３及びｄ４にもばらつきが生じる。例えば、本図で示したように、ｄ３＜ｄ４である場合を考える。この場合、ゲート信号Ｇ１４がローレベルに立ち下げられてからゲート信号Ｇ１３がハイレベルに立ち上げられるまでのデッドタイムＴ３（例えば時刻ｔ７〜ｔ８を参照）は、制御信号Ｓ１がローレベルに立ち下げられてから制御信号Ｓ２がハイレベルに立ち上げられるまでのデッドタイムＴ１よりも短くなる。従って、トランジスタ１３及び１４が同時オンしやすくなる。

なお、本図とは逆に、ｄ３＞ｄ４である場合には、ゲート信号Ｇ１３がローレベルに立ち下げられてからゲート信号Ｇ１４がハイレベルに立ち上げられるまでのデッドタイムが短くなるので、やはりトランジスタ１３及び１４が同時オンしやすくなる。

上記の考察から、デッドタイムＴ１は、絶縁ゲートドライバ４１〜４４における信号遅延（及びそのばらつき）を考慮して本来よりも長めに設定しておく必要がある。ただし、デッドタイムＴ１を長く設定するほど、スイッチ出力部１０の有効デューティが小さくなるので、スイッチング電源１の性能低下を招く。

逆に言えば、絶縁ゲートドライバ４１〜４４における信号遅延（及びそのばらつき）を抑えれば、デッドタイムＴ１を短縮することが可能となり、延いては、有効デューティを増大してスイッチング電源１の性能向上を図ることが可能となる。

＜信号伝達装置＞
図３は、絶縁ゲートドライバ４１〜４４として用いられる信号伝達装置の一構成例を示す図である。本構成例の信号伝達装置１００は、パルス生成回路１１０と、絶縁回路１２０と、パルス受信回路１３０と、出力駆動回路１４０と、を含む。

パルス生成回路１１０は、入力信号Ｓｉに応じた送信パルス信号Ｓ１１及びＳ１２を生成する。より具体的に述べると、パルス生成回路１１０は、入力信号Ｓｉがハイレベルである旨を通知するときには、送信パルス信号Ｓ１１のパルス駆動（単発または複数発の送信パルス出力）を行い、入力信号Ｓｉがローレベルである旨を通知するときには、送信パルス信号Ｓ１２のパルス駆動を行う。すなわち、パルス生成回路１１０は、入力信号Ｓｉの論理レベルに応じて、送信パルス信号Ｓ１１及びＳ１２の一方をパルス駆動する。

なお、信号伝達装置１００を絶縁ゲートドライバ４１及び４４として用いる場合には、入力信号Ｓｉとして制御信号Ｓ１が入力されることになる。一方、信号伝達装置１００を絶縁ゲートドライバ４２及び４３として用いる場合には、入力信号Ｓｉとして制御信号Ｓ２が入力されることになる。

絶縁回路１２０は、トランスなどの絶縁素子１２１及び１２２を用いて入出力間を絶縁しつつ、送信パルス信号Ｓ１１及びＳ１２をそれぞれ受信パルス信号Ｓ２１及びＳ２２としてパルス受信回路１３０に伝達する。

パルス受信回路１３０は、受信パルス信号Ｓ２１及びＳ２２に応じた受信パルス信号Ｓ３０を生成する。より具体的に述べると、パルス受信回路１３０は、受信パルス信号Ｓ２１のパルス駆動を受けて受信パルス信号Ｓ３０をハイレベルに立ち上げる一方、受信パルス信号Ｓ２２のパルス駆動を受けて受信パルス信号Ｓ３０をローレベルに立ち下げる。すなわち、パルス受信回路１３０は、入力信号Ｓｉの論理レベルに応じて受信パルス信号Ｓ３０の論理レベルを切り替える。

出力駆動回路１４０は、パルス受信回路１３０から入力される受信パルス信号Ｓ３０に応じて出力信号Ｓｏを生成する。より具体的に述べると、出力駆動回路１４０は、受信パルス信号Ｓ３０がハイレベルであるときに出力信号Ｓｏをハイレベルとし、受信パルス信号Ｓ３０がローレベルであるとき出力信号Ｓｏをローレベルとする。

なお、信号伝達装置１００を絶縁ゲートドライバ４１として用いる場合には、出力信号Ｓｏとしてゲート信号Ｇ１１が出力されることになる。同様に、信号伝達装置１００を絶縁ゲートドライバ４２〜４４として用いる場合には、出力信号Ｓｏとしてゲート信号Ｇ１２〜Ｇ１４が出力されることになる。

上記構成から成る信号伝達装置１００では、その入出力間に設けられた各ブロック１１０〜１４０それぞれの信号遅延ばらつきが累計されて、信号伝達装置１００全体の信号遅延ばらつきとなる。特に、パルス生成回路１１０の信号遅延ばらつきは、信号伝達装置１００全体の信号遅延ばらつきに大きな影響を及ぼす。

＜パルス生成回路＞
図４は、パルス生成回路１１０の一構成例を示す図である。本構成例のパルス生成回路１１０は、エッジ検出部１１１と、送信部１１２と、クロック生成部１１３と、分周部１１４と、インバータ１１５と、テスト入力パッドＴＥＳＴＩと、テスト出力パッドＴＥＳＴＯと、を含む。

エッジ検出部１１１は、通常モード（例えばＭＯＤＥ＝Ｌ）において、入力信号Ｓｉのパルスエッジを検出してエッジ検出信号Ｈｄｅｔ及びＬｄｅｔを生成する。より具体的に述べると、エッジ検出部１１１は、入力信号Ｓｉの立上りエッジを検出したときにエッジ検出信号Ｈｄｅｔのパルスを生成し、入力信号Ｓｉの立下りエッジを検出したときにエッジ検出信号Ｌｄｅｔのパルスを生成する。

また、エッジ検出部１１１は、テストモード（例えばＭＯＤＥ＝Ｈ）において、入力信号Ｓｉではなく、クロック信号ＣＬＫ（本図ではその論理レベルを反転させた反転クロック信号ＣＬＫＢ）のパルスエッジを検出して、エッジ検出信号Ｈｄｅｔ及びＬｄｅｔを生成する機能（＝自励発振機能）も備えている。

さらに、エッジ検出部１１１は、自身の信号遅延時間を調整するための遅延調整手段１１１ａを備えている。なお、遅延調整手段１１１ａでは、既存の手法（レーザトリミングなど）を用いて、エッジ検出部１１１の信号遅延時間を調整することが可能である。

送信部１１２は、エッジ検出信号Ｈｄｅｔ及びＬｄｅｔに応じて送信パルス信号Ｓ１１及びＳ１２のパルス駆動を行う。具体的に述べると、送信部１１２は、エッジ検出信号Ｈｄｅｔにパルスが生成されたときに送信パルス信号Ｓ１１のパルス駆動を行い、エッジ検出信号Ｌｄｅｔにパルスが生成されたときに送信パルス信号Ｓ１２のパルス駆動を行う。

クロック生成部１１３は、エッジ検出信号Ｈｄｅｔ及びＬｄｅｔに応じてクロック信号ＣＬＫを生成する。なお、クロック生成部１１３としては、本図で示したように、ＲＳフリップフロップを好適に用いることができる。例えば、エッジ検出信号Ｈｄｅｔをセット端（Ｓ）に入力し、エッジ検出信号Ｌｄｅｔをリセット端（Ｒ）に入力した場合、出力端（Ｑ）から出力されるクロック信号ＣＬＫは、エッジ検出信号Ｈｄｅｔの立上りタイミングでハイレベルにセットされ、エッジ検出信号Ｌｄｅｔの立上りタイミングでローレベルにリセットされる。

分周部１１４は、ｎｓオーダの周期を持つクロック信号ＣＬＫを所定の分周比で分周することにより、例えば、数十μｓの周期を持つ分周クロック信号ＤＣＬＫを生成する。

インバータ１１５は、クロック信号ＣＬＫの論理レベルを反転させることにより、反転クロック信号ＣＬＫＢを生成し、これをエッジ検出部１１１に出力する。

テスト入力パッドＴＥＳＴＩは、テスタ２００からテストモード切替信号ＭＯＤＥの入力を受け付けてエッジ検出部１１１に伝達するための外部パッドである。なお、テストモード切替信号ＭＯＤＥは、例えば、パルス生成回路１１０を通常モードとするときにローレベルとされ、パルス生成回路１１０をテストモードとするときにハイレベルとされる。

テスト出力パッドＴＥＳＴＯは、分周部１１４からテスタ２００に分周クロック信号ＤＣＬＫを出力するための外部パッドである。

上記したように、パルス生成回路１１０は、テストモード切替信号ＭＯＤＥに応じて、自身の信号遅延ばらつきをテスタ２００で精度良く測定してその微調整を行うための自己診断機能（いわゆるＢＩＳＴ［built-in self test］機能）を備えている。

なお、上記の自己診断機能は、通常モード（ＭＯＤＥ＝Ｌ）では一切動作しないので、パルス生成回路１１０の通常動作に影響を及ぼすことはない。

図５は、パルス生成回路１１０のテストモードにおける自励発振動作の一例を示すタイミングチャートであり、上から順に、テストモード切替信号ＭＯＤＥ、エッジ検出信号Ｈｄｅｔ及びＬｄｅｔ、クロック信号ＣＬＫ、並びに、反転クロック信号ＣＬＫＢが描写されている。

時刻ｔ２１において、テストモード切替信号ＭＯＤＥがハイレベル（＝テストモード切替時の論理レベル）に立ち上げられたとき、エッジ検出部１１１は、先に述べたように、入力信号Ｓｉではなく、反転クロック信号ＣＬＫＢのパルスエッジを検出してエッジ検出信号Ｈｄｅｔ及びＬｄｅｔを生成し始める。具体的に述べると、エッジ検出部１１１は、ＭＯＤＥ＝Ｈとなった時点で、反転クロック信号ＣＬＫＢがハイレベルであることから、これを立上りエッジと看做してエッジ検出信号Ｈｄｅｔをローレベルに立ち下げる。

その後、所定の待機時間ＴＨが経過すると、時刻ｔ２２において、エッジ検出信号Ｈｄｅｔが再びハイレベルに立ち上げられる。その結果、クロック信号ＣＬＫがハイレベルにセットされるので、反転クロック信号ＣＬＫＢがローレベルに立ち下がる。

このとき、エッジ検出部１１１では、反転クロック信号ＣＬＫＢの立下りエッジが検出される。従って、エッジ検出部１１１における信号遅延がなければ、エッジ検出信号Ｌｄｅｔが遅滞なくローレベルに立ち下げられるはずである。しかしながら、実際には、エッジ検出部１１１には、信号遅延が存在する。従って、時刻ｔ２２において、エッジ検出信号Ｌｄｅｔがローレベルに立ち下げられることはなく、そこから信号遅延時間ｄＬが経過した時刻ｔ２３において、エッジ検出信号Ｌｄｅｔがローレベルに立ち下げられる。

その後、所定の待機時間ＴＬが経過すると、時刻ｔ２４において、エッジ検出信号Ｌｄｅｔが再びハイレベルに立ち上げられる。その結果、クロック信号ＣＬＫがローレベルにリセットされるので、反転クロック信号ＣＬＫＢがハイレベルに立ち上がる。

このとき、エッジ検出部１１１では、反転クロック信号ＣＬＫＢの立上りエッジが検出される。従って、エッジ検出部１１１における信号遅延がなければ、エッジ検出信号Ｈｄｅｔが遅滞なくローレベルに立ち下げられるはずである。しかしながら、実際には、エッジ検出部１１１には、信号遅延が存在する。従って、時刻ｔ２４において、エッジ検出信号Ｈｄｅｔがローレベルに立ち下げられることはなく、そこから信号遅延時間ｄＨが経過した時刻ｔ２５において、エッジ検出信号Ｈｄｅｔがローレベルに立ち下げられる。

その後、先述の待機時間ＴＨが経過すると、時刻ｔ２６において、エッジ検出信号Ｌｄｅｔが再びハイレベルに立ち上げられる。その結果、クロック信号ＣＬＫがローレベルにリセットされるので、反転クロック信号ＣＬＫＢがハイレベルに立ち上がる。

時刻ｔ２６以降においても、上記と同様の動作が繰り返されて、クロック信号ＣＬＫの自励発振動作が継続される。

ここで、本図で示すように、クロック信号ＣＬＫの周期Ｔには、エッジ検出部１１１の信号遅延時間ｄＨ及びｄＬが含まれている。すなわち、信号遅延時間ｄＨ及びｄＬが長いほど周期Ｔも長くなり、逆に、信号遅延時間ｄＨ及びｄＬが短いほど周期Ｔも短くなる。

従って、テスタ２００を用いてクロック信号ＣＬＫの周期Ｔを測定し、その測定値に基づいてエッジ検出部１１１の信号遅延時間ｄＨ及びｄＬを微調整することにより、パルス生成回路１１０における信号遅延ばらつき（延いては信号伝達装置１００の信号遅延ばらつき）を抑制することが可能となる。

なお、エッジ検出部１１１の遅延調整手段１１１ａでは、例えば、周期Ｔの測定値が許容ばらつき範囲の中央値と一致するように、信号遅延時間ｄＨ及びｄＬの微調整を行うことが望ましい。

また、パルス生成回路１１０は、ｎｓオーダの周期Ｔを持つクロック信号ＣＬＫをそのままテスタ２００に出力するのではなく、数十μｓの周期ｍ×Ｔを持つ分周クロック信号ＤＣＬＫに分周してからテスタ２００に出力する。従って、テスタ２００では、分周クロック信号ＤＣＬＫの周期ｍ×Ｔ（延いてはクロック信号ＣＬＫの周期Ｔ）を正確に測定することができるので、信号遅延時間ｄＨ及びｄＬを精度良く調整することが可能となる。

特に、トランジスタ１１〜１４の高速スイッチングが必要なスイッチング電源１では、信号伝達回路１００における信号遅延のばらつきを抑制することにより、先述のデッドタイムＴ１を必要最小限に設定することができるようになる。従って、スイッチ出力部１０の有効デューティが大きくなるので、スイッチング電源１の性能が向上する。

＜パッケージ＞
図６は、信号伝達装置１００に用いられるパッケージの一例を示す図である。本図のパッケージ３００は、マルチチップ搭載型であり、本図の例では、パルス生成回路１１０を集積化した半導体チップ３１０と、絶縁回路１２０を集積化した半導体チップ３２０と、パルス受信回路１３０及び出力駆動回路１４０を集積化した半導体チップ２３０が単一のパッケージ３００に封止されている。

なお、半導体チップ３１０に設けられるテスト入力パッドＴＥＳＴＩ及びテスト出力パッドＴＥＳＴＯは、先にも説明したように、パルス生成回路１１０のテストモードでのみ使用されるテスト用パッドであり、パッケージ３００の外部に導出しておく必要がない。従って、これらのテスト用パッドについては、いずれのリードフレームにもボンディングすることなくパッケージ３００に封止しておくとよい。

＜その他の変形例＞
なお、上記実施形態では、スイッチング電源に用いられる絶縁ゲートドライバへの適用例を挙げたが、本明細書中に開示されている信号伝達装置の適用対象は、これに限定されるものではなく、入出力間を電気的に絶縁しながら信号伝達を行う必要のあるアプリケーション全般（高電圧を取り扱うモータドライバ、アイソレータ、若しくは、その他ＩＣなど）に広く適用することが可能である。

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、例えば、スイッチング電源に用いられる絶縁型ゲートドライバに利用することが可能である。

１ スイッチング電源
１ｐ 一次回路系
１ｓ 二次回路系
１ｃ 制御回路系
２ 直流電源
１０ スイッチ出力部
１１〜１４ トランジスタ
２０ トランス
２１ 一次巻線
２２（２２ａ、２２ｂ） 二次巻線
３０ 整流平滑部
３１、３２ トランジスタ
３３ キャパシタ
４０ スイッチ駆動部
４１〜４４ 絶縁ゲートドライバ
５０ スイッチ制御部
６０ 出力帰還部
１００ 信号伝達装置
１１０ パルス生成回路
１１１ エッジ検出部
１１１ａ 遅延調整手段
１１２ 送信部
１１３ クロック生成部（ＲＳフリップフロップ）
１１４ 分周部
１１５ インバータ
１２０ 絶縁回路
１２１、１２２ 絶縁素子
１３０ パルス受信回路
１４０ 出力駆動回路
２００ テスタ
３００ パッケージ
３１０、３２０、３３０ 半導体チップ
ｎ１、ｎ２、ｎ３、ｎ４ ノード
ＴＥＳＴＩ テスト入力パッド
ＴＥＳＴＯ テスト出力パッド

Claims (10)

1. 入力信号のパルスエッジを検出して第１エッジ検出信号及び第２エッジ検出信号を生成するエッジ検出部と、
   前記第１エッジ検出信号及び前記第２エッジ検出信号に応じてクロック信号を生成するクロック生成部と、
   前記クロック信号を分周して分周クロック信号を生成する分周部と、
   テスタからテストモード切替信号の入力を受け付けるためのテスト入力パッドと、
   前記テスタに前記分周クロック信号を出力するためのテスト出力パッドと、
   を有し、
   前記エッジ検出部は、前記テストモード切替信号が入力されているときに、前記入力信号ではなく前記クロック信号またはその論理レベルを反転させた反転クロック信号のパルスエッジを検出して前記第１エッジ検出信号及び前記第２エッジ検出信号を生成する機能を備えており、前記エッジ検出部の信号遅延時間は、前記テスタで測定された前記分周クロック信号の周期に応じて調整可能であることを特徴とするパルス生成回路。
2. 前記第１エッジ検出信号及び前記第２検出信号に応じて第１送信パルス信号及び第２送信パルス信号を生成する送信部をさらに有することを特徴とする請求項１に記載のパルス生成回路。
3. 請求項２に記載のパルス生成回路と、
   入出力間を絶縁しつつ前記第１送信パルス信号及び前記第２送信パルス信号をそれぞれ第１受信パルス信号及び第２受信パルス信号として後段に伝達する絶縁回路と、
   前記第１受信パルス信号及び前記第２受信パルス信号に応じた受信パルス信号を生成するパルス受信回路と、
   前記受信パルス信号に応じた出力信号を生成する出力駆動回路と、
   を有することを特徴とする信号伝達装置。
4. 前記パルス生成回路は、第１半導体チップに集積化されており、
   前記絶縁回路は、第２半導体チップに集積化されており、
   前記パルス受信回路及び前記出力駆動回路は、第３半導体チップに集積化されており、
   前記第１半導体チップ、前記第２半導体チップ、及び、前記第３半導体チップは、単一のパッケージに集積化されていることを特徴とする請求項３に記載の信号伝達装置。
5. 前記テスト入力パッド及び前記テスト出力パッドは、いずれのリードフレームにもボンディングされることなく前記パッケージに封止されていることを特徴とする請求項４に記載の信号伝達装置。
6. スイッチ制御部とスイッチ出力部との間を絶縁しつつ前記スイッチ制御部から前記スイッチ出力部にスイッチ駆動信号を伝達するための手段として、請求項３〜請求項５のいずれか一項に記載の信号伝達装置を有することを特徴とするスイッチング電源。
7. 前記スイッチ出力部は、直流電源の正負両極間でフルブリッジ型に接続された４つのトランジスタを含み、
   前記信号伝達装置は、前記スイッチ制御部と各トランジスタのゲートとの間に１つずつ設けられていることを特徴とする請求項６に記載のスイッチング電源。
8. 前記４つのトランジスタは、いずれもＳｉ−ＭＯＳＦＥＴ、ＳｉＣ−ＭＯＳＦＥＴ、または、ＩＧＢＴであることを特徴とする請求項７に記載のスイッチング電源。
9. 前記スイッチ出力部の駆動周波数は、１００ｋＨｚ以上であることを特徴とする請求項８に記載のスイッチング電源。
10. 前記スイッチ出力部に接続された一次巻線とこれに磁気結合された二次巻線とを含むトランスと、
    前記二次巻線に現れる誘起電圧から出力電圧を生成する整流平滑部と、
    をさらに有することを特徴とする請求項６〜請求項９のいずれか一項に記載のスイッチング電源。

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