JP2020009935A - Film forming method, film forming apparatus, and semiconductor device - Google Patents
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Abstract
Description
本発明は、成膜方法、成膜装置および半導体装置に関する。 The present invention relates to a film forming method, a film forming apparatus, and a semiconductor device.
シリコン基板の表面に溝を形成する工程と、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて溝内にシリコン絶縁膜を形成する工程と、を含む絶縁膜埋め込み方法が提案されている（例えば特許文献１参照）。この絶縁膜埋め込み方法では、シリコン絶縁膜を形成する工程において、デポジット処理とスパッタエッチング処理とを同時に行う。そして、シリコン絶縁膜を形成する工程の後、シリコン基板の上面に対してＣＭＰ（Chemical and Mechanical Polishing）を施すことにより、シリコン基板の上面を平坦化する。 There has been proposed an insulating film filling method including a step of forming a groove on the surface of a silicon substrate and a step of forming a silicon insulating film in the groove by using a plasma CVD (Chemical Vapor Deposition) method (for example, Patent Documents) 1). In the method of embedding an insulating film, a depositing process and a sputter etching process are performed simultaneously in the step of forming a silicon insulating film. After the step of forming the silicon insulating film, the upper surface of the silicon substrate is planarized by performing CMP (Chemical and Mechanical Polishing) on the upper surface of the silicon substrate.
しかしながら、特許文献１に記載された絶縁膜埋め込み方法では、シリコン絶縁膜を形成する工程後におけるシリコン基板の上面の表面粗さが一般的な半導体装置へ適用する場合に必要とされる表面粗さに比べて大きい。従って、この絶縁膜埋め込み方法により作製されたシリコン基板の半導体装置への適用を考慮した場合、シリコン基板の上面に対してＣＭＰを行うことが必須となり、その分、製造工程数が増加する。 However, in the method of embedding the insulating film described in Patent Document 1, the surface roughness of the upper surface of the silicon substrate after the step of forming the silicon insulating film is required to be applied to a general semiconductor device. Larger than. Therefore, in consideration of the application of the silicon substrate manufactured by the insulating film embedding method to a semiconductor device, it is essential to perform CMP on the upper surface of the silicon substrate, and the number of manufacturing steps increases accordingly.
本発明は、上記事由に鑑みてなされたものであり、製造工程数を削減できる成膜方法、成膜装置および半導体装置を提供することを目的とする。 The present invention has been made in view of the above circumstances, and has as its object to provide a film forming method, a film forming apparatus, and a semiconductor device capable of reducing the number of manufacturing steps.
上記目的を達成するために、本発明に係る成膜方法は、
一面に凹部または段差部が形成された基板を準備する準備工程と、
前記基板に高周波電圧を印加しながら前記基板上に絶縁膜を形成する成膜工程と、
前記基板に高周波電圧を印加しながら前記絶縁膜をエッチングするエッチング工程と、を含み、
前記成膜工程と前記エッチング工程とは、交互に複数回繰り返され、
１回の前記エッチング工程におけるエッチング量は、１回の前記成膜工程における成膜量の６．９％超且つ２０．６％未満である。
In order to achieve the above object, a film forming method according to the present invention comprises:
A preparing step of preparing a substrate having a concave portion or a step portion formed on one surface,
A film forming step of forming an insulating film on the substrate while applying a high-frequency voltage to the substrate,
An etching step of etching the insulating film while applying a high-frequency voltage to the substrate,
The film forming step and the etching step are alternately repeated a plurality of times,
The amount of etching in one etching step is more than 6.9% and less than 20.6% of the amount of film formation in one film forming step.
他の観点から見た本発明に係る成膜装置は、
チャンバと、
前記チャンバ内に配置され絶縁膜を成膜する対象となる基板を支持するステージと、
前記チャンバ内へ前記絶縁膜の基となる原料ガスを導入する原料ガス供給部と、
前記チャンバ内へエッチャントガスを供給するエッチャントガス供給部と、
前記チャンバ内に供給される前記原料ガスまたは前記エッチャントガスに高周波の電磁場を印加することにより前記チャンバ内にプラズマを発生させる高周波印加部と、
前記ステージに支持された前記基板に高周波のバイアスを印加するバイアス印加部と、
前記高周波印加部が前記チャンバ内にプラズマを発生させ且つ前記バイアス印加部が前記基板に高周波バイアスを印加している状態を維持しつつ、前記原料ガス供給部により前記原料ガスを前記チャンバ内へ供給する第１状態と、前記エッチャントガス供給部により前記エッチャントガスを前記チャンバ内へ供給する第２状態と、が交互に切り替わるように前記高周波印加部、前記バイアス印加部、前記原料ガス供給部および前記エッチャントガス供給部を制御する制御部と、を備える。
The film forming apparatus according to the present invention viewed from another viewpoint,
A chamber;
A stage that is disposed in the chamber and supports a substrate on which an insulating film is to be formed,
A source gas supply unit for introducing a source gas that is a base of the insulating film into the chamber;
An etchant gas supply unit for supplying an etchant gas into the chamber;
A high-frequency application unit that generates plasma in the chamber by applying a high-frequency electromagnetic field to the source gas or the etchant gas supplied to the chamber;
A bias applying unit that applies a high-frequency bias to the substrate supported by the stage,
The source gas supply unit supplies the source gas into the chamber while maintaining the state in which the high frequency application unit generates plasma in the chamber and the bias application unit applies a high frequency bias to the substrate. The high-frequency application unit, the bias application unit, the source gas supply unit and the second state are alternately switched between a first state in which the etchant gas supply unit supplies the etchant gas into the chamber. A control unit that controls the etchant gas supply unit.
他の観点から見た本発明に係る半導体装置は、
一面に凹部を有する基板と、
前記凹部の内側および前記一面を覆う絶縁膜と、を備え、
前記凹部は、前記凹部の開口端部にテーパ部を有し、
前記テーパ部の前記基板の厚さ方向における長さは、前記凹部の前記基板の厚さ方向における深さの１６％以下である。
The semiconductor device according to the present invention viewed from another viewpoint is:
A substrate having a recess on one surface;
An insulating film covering the inside of the concave portion and the one surface,
The recess has a tapered portion at an opening end of the recess,
The length of the tapered portion in the thickness direction of the substrate is 16% or less of the depth of the recess in the thickness direction of the substrate.
本発明によれば、成膜工程後における絶縁膜の表面粗さを一般的な半導体装置へ適用する場合に必要とされる表面粗さとしつつ、ＣＭＰを不要とすることができるので、ＣＭＰ工程を削減することによる製造工程数の削減を図ることができる。 According to the present invention, it is possible to eliminate the need for CMP while maintaining the surface roughness of the insulating film after the film formation step at the surface roughness required for application to a general semiconductor device. Reduction in the number of manufacturing steps can be achieved.
以下、本発明の一実施の形態について図面を参照して詳細に説明する。本実施の形態に
係る成膜装置は、いわゆる誘導結合プラズマ型ＣＶＤ装置である。この成膜装置は、図１に示すように、チャンバ１０１と、ステージ１０９と、高周波印加部１０２と、バイアス印加部１０６と、原料ガス供給部１２１、１２２、１２３と、エッチャントガス供給部１１１と、を備える。また、成膜装置は、高周波印加部１０２、バイアス印加部１０６、原料ガス供給部１２１、１２２、１２３およびエッチャントガス供給部１１１を制御する制御部２００を備える。以下、適宜図１におけるＺ軸方向を上下方向として説明する。この成膜装置は、チャンバ１０１内に配置された基板Ｗの上面側に酸窒化絶縁膜（ＳｉＯＮ膜）を成膜する。
Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings. The film forming apparatus according to the present embodiment is a so-called inductively coupled plasma type CVD apparatus. As shown in FIG. 1, the film forming apparatus includes a chamber 101, a stage 109, a high frequency application unit 102, a bias application unit 106, source gas supply units 121, 122, 123, and an etchant gas supply unit 111. , Is provided. Further, the film forming apparatus includes a control unit 200 that controls the high-frequency application unit 102, the bias application unit 106, the source gas supply units 121, 122, 123, and the etchant gas supply unit 111. Hereinafter, the Z-axis direction in FIG. This film forming apparatus forms an oxynitride insulating film (SiON film) on the upper surface side of a substrate W disposed in the chamber 101.
ステージ１０９は、チャンバ１０１内に配置され、絶縁膜を成膜する対象となる基板Ｗを支持する。ステージ１０９は、Ａｌ、ＳＵＳ、Ｃｕ等の金属で形成されている。 The stage 109 is arranged in the chamber 101 and supports a substrate W on which an insulating film is to be formed. The stage 109 is formed of a metal such as Al, SUS, and Cu.
原料ガス供給部１２１、１２２、１２３は、チャンバ１０１内へ絶縁膜の基となる原料ガスを導入する。原料ガス供給部１２１は、シラン（ＳｉＨ４）ガスを貯留するガス貯留部１２１ａと、ガス貯留部１２１ａからチャンバ１０１内へＳｉＨ４ガスを供給するための供給管１２１ｂと、を有する。また、原料ガス供給部１２１は、供給管１２１ｂを流れるＳｉＨ４ガスの流量を調節するための流量調節バルブ１２１ｃを有する。原料ガス供給部１２２は、酸素（Ｏ２）ガスを貯留するガス貯留部１２２ａと、ガス貯留部１２１ａからチャンバ１０１内へＯ２ガスを供給するための供給管１２２ｂと、を有する。また、原料ガス供給部１２２は、供給管１２２ｂを流れるＯ２ガスの流量を調節するための流量調節バルブ１２２ｃを有する。原料ガス供給部１２３は、窒素（Ｎ２）ガスを貯留するガス貯留部１２３ａと、ガス貯留部１２３ａからチャンバ１０１内へＮ２ガスを供給するための供給管１２３ｂと、を有する。また、原料ガス供給部１２３は、供給管１２３ｂを流れるＮ２ガスの流量を調節するための流量調節バルブ１２３ｃを有する。エッチャントガス供給部１１１は、エッチャントガスであるテトラフルオロメタン（ＣＦ４）をチャンバ１０１内へ供給する。エッチャントガス供給部１１１は、ＣＦ４ガスを貯留するガス貯留部１１１ａと、ガス貯留部１１１ａからチャンバ１０１内へＣＦ４ガスを供給するための供給管１１１ｂと、を有する。また、エッチャントガス供給部１１１は、供給管１１１ｂを流れるＣＦ４ガスの流量を調節するための流量調節バルブ１１１ｃを有する。 The source gas supply units 121, 122, and 123 introduce a source gas serving as a base of the insulating film into the chamber 101. The raw material gas supply unit 121 has a gas storage unit 121a for storing silane (SiH 4 ) gas, and a supply pipe 121b for supplying SiH 4 gas from the gas storage unit 121a into the chamber 101. In addition, the raw material gas supply unit 121 has a flow control valve 121c for controlling the flow rate of the SiH 4 gas flowing through the supply pipe 121b. The source gas supply unit 122 has a gas storage unit 122a that stores oxygen (O 2 ) gas, and a supply pipe 122b that supplies O 2 gas from the gas storage unit 121a into the chamber 101. Further, the source gas supply unit 122 has a flow rate adjustment valve 122c for adjusting the flow rate of the O 2 gas flowing through the supply pipe 122b. The source gas supply unit 123 includes a gas storage unit 123a that stores nitrogen (N 2 ) gas, and a supply pipe 123b that supplies N 2 gas from the gas storage unit 123a into the chamber 101. The source gas supply unit 123 has a flow control valve 123c for controlling the flow rate of the N 2 gas flowing through the supply pipe 123b. The etchant gas supply unit 111 supplies tetrafluoromethane (CF 4 ) as an etchant gas into the chamber 101. Etchant gas supply unit 111 includes a gas reservoir 111a for storing the CF 4 gas, and the supply pipe 111b for supplying the CF 4 gas from the gas reservoir 111a to chamber 101, a. In addition, the etchant gas supply unit 111 has a flow rate control valve 111c for controlling the flow rate of the CF 4 gas flowing through the supply pipe 111b.
また、チャンバ１０１には、その内部に連通する排気管１８２を介して真空ポンプ１８１が取り付けられている。真空ポンプ１８１が動作することにより、チャンバ１０１内の気体が排気管１８２を通じて排気され、チャンバ１０１内が減圧状態となる。更に、チャンバ１０１の上部には、誘電体窓１４１が取り付けられている。 A vacuum pump 181 is attached to the chamber 101 via an exhaust pipe 182 communicating with the inside of the chamber 101. When the vacuum pump 181 operates, the gas in the chamber 101 is exhausted through the exhaust pipe 182, and the inside of the chamber 101 is reduced in pressure. Further, a dielectric window 141 is attached to the upper part of the chamber 101.
高周波印加部１０２は、高周波電力を発生する高周波発生源１０２ａと、整合器１０２ｂと、チャンバ１０１の外側においてチャンバ１０１の誘電体窓１４１に対向して配置されたコイル１０２ｃと、を有する。コイル１０２ｃの形状は、チャンバ１０１内に強度の均一な磁場を形成することができる形状が好ましく、例えば本願の出願人が先に開示した特開２００５−２２８７３８号公報に記載された形状を採用することができる。高周波印加部１０２は、コイル１０２ｃのコイル面に平行な方向において強度が均一な高周波磁場を発生させることができる。高周波印加部１０２は、チャンバ１０１内に供給された原料ガスまたはエッチャントガスに高周波数（例えば周波数１３．５６ＭＨｚ）の電磁場を印加することによりチャンバ１０１内にプラズマＰＬＭを発生させる。 The high-frequency application unit 102 includes a high-frequency generation source 102a that generates high-frequency power, a matching unit 102b, and a coil 102c that is disposed outside the chamber 101 and faces the dielectric window 141 of the chamber 101. The shape of the coil 102c is preferably a shape capable of forming a uniform magnetic field in the chamber 101. For example, the shape described in Japanese Patent Application Laid-Open No. 2005-228738 previously disclosed by the applicant of the present application is employed. be able to. The high-frequency applying unit 102 can generate a high-frequency magnetic field having uniform intensity in a direction parallel to the coil surface of the coil 102c. The high-frequency application unit 102 generates a plasma PLM in the chamber 101 by applying a high-frequency (for example, 13.56 MHz) electromagnetic field to the source gas or the etchant gas supplied into the chamber 101.
バイアス印加部１０６は、ステージ１０９に支持された基板Ｗに高周波のバイアスを印加する。バイアス印加部１０６は、ステージ１０９に対して０Ｖと−２０００Ｖの負電圧との間で振動する高周波電圧（例えば周波数１３．５６ＭＨｚの高周波電圧）を印加する。バイアス印加部１０６は、高周波発生源１０６ａと整合器１０６ｂとを有する。 The bias applying unit 106 applies a high-frequency bias to the substrate W supported on the stage 109. The bias applying unit 106 applies a high-frequency voltage (for example, a high-frequency voltage having a frequency of 13.56 MHz) that oscillates between 0 V and a negative voltage of −2000 V to the stage 109. The bias applying unit 106 has a high-frequency generation source 106a and a matching unit 106b.
制御部２００は、高周波印加部１０２がチャンバ１０１内にプラズマを発生させ、バイアス印加部１０６が基板Ｗに高周波バイアスを印加している状態を維持するように高周波印加部１０２およびバイアス印加部１０６を制御する。制御部２００は、原料ガス供給部１２１、１２２、１２３によりＳｉＨ４ガス、Ｏ２ガス、Ｎ２ガスをチャンバ１０１内へ供給する第１状態と、エッチャントガス供給部１１１によりＣＦ４ガスをチャンバ１０１内へ供給する第２状態と、が交互に切り替わるように原料ガス供給部１２１、１２２、１２３およびエッチャントガス供給部１１１を制御する。 The control unit 200 controls the high frequency application unit 102 and the bias application unit 106 so that the high frequency application unit 102 generates plasma in the chamber 101 and the bias application unit 106 maintains a state in which the high frequency bias is applied to the substrate W. Control. The control unit 200 controls the first state in which the source gas supply units 121, 122, and 123 supply the SiH 4 gas, the O 2 gas, and the N 2 gas into the chamber 101, and the control unit 200 controls the etchant gas supply unit 111 to supply the CF 4 gas in the chamber 101. The source gas supply units 121, 122, and 123 and the etchant gas supply unit 111 are controlled so that the second state to be supplied to the inside is alternately switched.
次に、本実施の形態に係る成膜装置を用いて絶縁膜を成膜するための成膜方法について図２および図３を参照しながら説明する。まず、図２に示すように、一面に凹部または段差部が形成された基板を準備する準備工程を行う（ステップＳ１）。準備工程では、例えば図３（Ａ）に示すような凹部ＴＲが形成された基板Ｗを準備する。ここで、凹部ＴＲのアスペクト比Ｄ１／Ｗ１は、１０以下である。 Next, a film forming method for forming an insulating film using the film forming apparatus according to this embodiment will be described with reference to FIGS. First, as shown in FIG. 2, a preparation step of preparing a substrate having a concave portion or a step portion formed on one surface is performed (step S1). In the preparation step, for example, a substrate W having a recess TR as shown in FIG. 3A is prepared. Here, the aspect ratio D1 / W1 of the concave portion TR is 10 or less.
図２に戻って、次に、成膜装置が、基板Ｗに高周波電圧を印加しながら基板Ｗ上に絶縁膜であるＳｉＯＮを形成する成膜工程を行う（ステップＳ２）。成膜工程において使用する原料ガスは、ＳｉＨ４ガス、Ｏ２ガス、Ｎ２ガスである。また、成膜工程においてチャンバ１０１へ供給するＳｉＨ４ガス、Ｏ２ガス、Ｎ２ガスの流量比は、１：２：２０となるように設定されている。また、成膜工程における基板Ｗの温度は、４０℃以下であることが好ましい。続いて、成膜装置が、基板Ｗに高周波電圧を印加しながら絶縁膜であるＳｉＯＮ膜をエッチングするエッチング工程を行う（ステップＳ３）。エッチング工程において使用するエッチャントガスは、ＣＦ４ガスである。また、エッチング工程では、Ｏ２ガスも使用する。また、エッチング工程において、チャンバ１０１へ供給するＣＦ４ガス、Ｏ２ガスの流量比は、１００：７となるように設定されている。 Returning to FIG. 2, next, the film forming apparatus performs a film forming step of forming SiON, which is an insulating film, on the substrate W while applying a high-frequency voltage to the substrate W (Step S2). The source gases used in the film forming process are SiH 4 gas, O 2 gas, and N 2 gas. In addition, the flow ratio of the SiH 4 gas, O 2 gas, and N 2 gas supplied to the chamber 101 in the film forming process is set to be 1: 2: 20. Further, the temperature of the substrate W in the film forming step is preferably 40 ° C. or lower. Subsequently, the film forming apparatus performs an etching step of etching the SiON film, which is an insulating film, while applying a high-frequency voltage to the substrate W (Step S3). The etchant gas used in the etching step is CF 4 gas. In the etching step, O 2 gas is also used. In the etching step, the flow ratio of the CF 4 gas and the O 2 gas supplied to the chamber 101 is set to be 100: 7.
ここで、１回のエッチング工程における絶縁膜のエッチング量は、１回の成膜工程における絶縁膜の成膜量の２０％以下になるように設定されている。なお、１回のエッチング工程におけるエッチング量は、１回の成膜工程における成膜量の６．９％以上であることが好ましく、１２％以上１５％以下であることがより好ましい。また、エッチング工程におけるバイアス印加部１０６の出力電力は、成膜工程におけるバイアス印加部１０６の出力電力よりも小さくてもよい。 Here, the amount of etching of the insulating film in one etching step is set to be 20% or less of the amount of insulating film formed in one film forming step. Note that the amount of etching in one etching step is preferably 6.9% or more, more preferably 12% or more and 15% or less of the film formation amount in one film forming step. Further, the output power of the bias applying unit 106 in the etching process may be smaller than the output power of the bias applying unit 106 in the film forming process.
その後、成膜装置が、基板Ｗに対して行ったエッチング工程の回数が、予め設定された基準回数に到達したか否かを判定する（ステップＳ４）。ここでは、制御部２００が、１つの基板Ｗに対して行われたエッチング工程の回数をカウントし、そのカウント値と予め設定された基準回数を示す値とを比較する。基準回数は、成膜する絶縁膜の厚さ、凹部ＴＲの深さ等に応じて適宜設定することができるが、例えば３回に設定される。成膜装置は、基板Ｗに対して行ったエッチング工程の回数が基準回数に到達していないと判定すると（ステップＳ４：Ｎｏ）、再びステップＳ２の処理を実行する。このようにして、成膜装置は、エッチング工程の回数が基準回数に到達するまで、成膜工程とエッチング工程とを交互に複数回繰り返す。一方、成膜装置は、基板Ｗに対して行ったエッチング工程の回数が基準回数に到達したと判定すると（ステップＳ４：Ｙｅｓ）、成膜工程を行い（ステップＳ５）、一連の成膜処理が終了する。 Thereafter, the film forming apparatus determines whether or not the number of etching steps performed on the substrate W has reached a preset reference number (step S4). Here, control unit 200 counts the number of etching steps performed on one substrate W, and compares the count value with a value indicating a preset reference number. The reference number of times can be appropriately set according to the thickness of the insulating film to be formed, the depth of the concave portion TR, and the like, but is set to, for example, three times. If the film forming apparatus determines that the number of etching steps performed on the substrate W has not reached the reference number (step S4: No), the processing of step S2 is performed again. In this way, the film forming apparatus alternately repeats the film forming step and the etching step a plurality of times until the number of times of the etching step reaches the reference number. On the other hand, when the film forming apparatus determines that the number of times of the etching process performed on the substrate W has reached the reference number (Step S4: Yes), the film forming device performs the film forming process (Step S5). finish.
成膜装置が、前述の成膜処理を行うことにより、図３（Ｂ）に示すような、一面に凹部ＴＲを有する基板Ｗと、凹部ＴＲの内側および基板Ｗの一面を覆う絶縁膜ＩＬと、を備える半導体装置が生成される。この半導体装置は、凹部ＴＲに絶縁膜ＩＬが埋め込まれた構造を有する。そして、凹部ＴＲが、その開口端部にテーパ部ＴＰを有しており、テーパ部ＴＰの基板Ｗの厚さ方向における長さＤ２が、凹部ＴＲの基板Ｗの厚さ方向における深さＤ１の１６％以下になっている。また、絶縁膜ＩＬの平均表面粗さは、１ｎｍ以下である。また、テーパ部ＴＰの基板Ｗの厚さ方向に直交する方向における長さＷ２は、長さＤ２の２倍以下の長さである。 The film forming apparatus performs the above-described film forming process to form a substrate W having a concave portion TR on one surface and an insulating film IL covering the inside of the concave portion TR and one surface of the substrate W as shown in FIG. Are generated. This semiconductor device has a structure in which an insulating film IL is embedded in a concave portion TR. The concave portion TR has a tapered portion TP at an opening end thereof, and the length D2 of the tapered portion TP in the thickness direction of the substrate W is equal to the depth D1 of the concave portion TR in the thickness direction of the substrate W. 16% or less. The average surface roughness of the insulating film IL is 1 nm or less. The length W2 of the tapered portion TP in a direction perpendicular to the thickness direction of the substrate W is equal to or less than twice the length D2.
ここで、本実施の形態に係る成膜方法により作製された半導体装置について、比較例に係る成膜方法を用いて作製された半導体装置と比較しながら説明する。図４（Ａ）および（Ｂ）は、比較例に係る成膜方法を用いて作製された半導体装置の一部の断面のＳＥＭ写真であり、図４（Ｃ）は、本実施の形態の一実施例に係る成膜方法を用いて作製された半導体装置の一部の断面のＳＥＭ写真である。各比較例および実施例に係る成膜方法の成膜工程における条件は、下記表１に示す通りである。 Here, a semiconductor device manufactured by the film forming method according to the present embodiment will be described in comparison with a semiconductor device manufactured by using the film forming method according to the comparative example. 4A and 4B are SEM photographs of a cross section of a part of a semiconductor device manufactured by using a film formation method according to a comparative example, and FIG. 5 is an SEM photograph of a cross section of a part of a semiconductor device manufactured by using a film forming method according to an example. The conditions in the film forming process of the film forming method according to each of the comparative examples and examples are as shown in Table 1 below.
ここで、圧力は、チャンバ１０１内に圧力であり、ＲＦ電力（ＩＣＰ）が、高周波印加部１０２の出力電力であり、ＲＦ電力（バイアス）が、バイアス印加部１０６の出力電力である。また、「ＳｉＨ４」がチャンバ１０１内へ供給されるＳｉＨ４ガスの流量を示し、「Ｏ２」がチャンバ１０１内へ供給されるＯ２ガスの流量を示し、「Ｎ２」がチャンバ１０１内へ供給されるＮ２ガスの流量を示す。これにより、ＳｉＯＮの成膜レートは、８ｎｍ／ｍｉｎになった。また、各比較例および実施例に係る成膜方法の１回の成膜工程における成膜時間は、２０ｍｉｎとした。更に、ＳｉＯＮ膜の成膜時における基板Ｗの温度は、４０℃以下となるように設定した。 Here, the pressure is the pressure in the chamber 101, the RF power (ICP) is the output power of the high frequency application unit 102, and the RF power (bias) is the output power of the bias application unit 106. “SiH 4 ” indicates the flow rate of the SiH 4 gas supplied into the chamber 101, “O 2 ” indicates the flow rate of the O 2 gas supplied into the chamber 101, and “N 2 ” indicates the flow rate of the O 2 gas in the chamber 101. 4 shows the flow rate of N 2 gas supplied to the IGBT. As a result, the deposition rate of SiON became 8 nm / min. Further, the film forming time in one film forming step of the film forming method according to each of the comparative examples and the examples was set to 20 minutes. Further, the temperature of the substrate W during the formation of the SiON film was set to be 40 ° C. or lower.
また、各比較例および実施例に係る成膜方法のエッチング工程における条件は、下記表２に示す通りである。 The conditions in the etching step of the film forming method according to each of the comparative examples and examples are as shown in Table 2 below.
ここで、「圧力」、「ＲＦ電力（ＩＣＰ）」および「ＲＦ電力（バイアス）」は、表１の場合と同様である。また、「ＣＦ４」がチャンバ１０１内へ供給されるＣＦ４ガスの流量を示す。これにより、ＳｉＯＮのエッチングレートは、１１ｎｍ／ｍｉｎになった。また、図４（Ａ）に対応する比較例に係る成膜方法では、１回のエッチング工程におけるエッチング時間は、１ｍｉｎとした。即ち、１回のエッチング工程におけるエッチング量を、１回の成膜工程における成膜量の６．９％となるように設定した。また、図４（Ｂ）に対応する比較例に係る成膜方法では、１回のエッチング工程におけるエッチング時間は、３ｍｉｎとした。即ち、１回のエッチング工程におけるエッチング量を、１回の成膜工程における成膜量の２０．６％となるように設定した。一方、実施例に係る成膜方法では、１回のエッチング工程におけるエッチング時間は、２ｍｉｎとした。即ち、１回のエッチング工程におけるエッチング量を、１回の成膜工程における成膜量の１３．８％となるように設定した。 Here, “pressure”, “RF power (ICP)” and “RF power (bias)” are the same as in Table 1. “CF 4 ” indicates the flow rate of the CF 4 gas supplied into the chamber 101. Thereby, the etching rate of SiON became 11 nm / min. In the film formation method according to the comparative example corresponding to FIG. 4A, the etching time in one etching step was 1 minute. That is, the etching amount in one etching step was set to be 6.9% of the film formation amount in one film forming step. In the film formation method according to the comparative example corresponding to FIG. 4B, the etching time in one etching step was 3 minutes. That is, the amount of etching in one etching step was set to be 20.6% of the amount of film formation in one film forming step. On the other hand, in the film forming method according to the example, the etching time in one etching step was 2 minutes. That is, the amount of etching in one etching step was set to be 13.8% of the amount of film formation in one film forming step.
実施例に係る半導体装置の絶縁膜ＩＬの表面の状態を原子間力顕微鏡（ＡＦＭ：Atomic Force Microscopy）により計測して得られるＡＦＭ画像を図５に示す。図５に示すＡＦＭ画像から、実施例に係る半導体装置の絶縁膜ＩＬの表面平均粗さは、０．８４ｎｍ、即ち、１ｎｍ以下であることが判った。 FIG. 5 shows an AFM image obtained by measuring the state of the surface of the insulating film IL of the semiconductor device according to the example using an atomic force microscope (AFM). From the AFM image shown in FIG. 5, it was found that the surface average roughness of the insulating film IL of the semiconductor device according to the example was 0.84 nm, that is, 1 nm or less.
また、図４（Ａ）に示す比較例に係る半導体装置では、凹部ＴＲの底から絶縁膜ＩＬの表面までの厚さが、７７０ｎｍであり、凹部ＴＲの外周部から絶縁膜ＩＬの表面までの厚さが５００ｎｍであった。そして、テーパ部ＴＰの基板Ｗの厚さ方向の長さが１５０ｎｍであった。即ち、テーパ部ＴＰの基板Ｗの厚さ方向における長さは、凹部ＴＲの基板Ｗの厚さ方向における深さの５６％であった。また、図４（Ｂ）に示す比較例に係る半導体装置では、凹部ＴＲの底から絶縁膜ＩＬの表面までの厚さが、７００ｎｍであり、凹部ＴＲの外周部から絶縁膜ＩＬの表面までの厚さが５００ｎｍであった。そして、テーパ部ＴＰの基板Ｗの厚さ方向の長さが８５ｎｍであった。即ち、テーパ部ＴＰの基板Ｗの厚さ方向における長さは、凹部ＴＲの基板Ｗの厚さ方向における深さの４３％であった。これに対して、実施例に係る半導体装置では、図４（Ｃ）に示すように、凹部ＴＲの底から絶縁膜ＩＬの表面までの厚さが、７５０ｎｍであり、凹部ＴＲの外周部から絶縁膜ＩＬの表面までの厚さが５００ｎｍであった。そして、テーパ部ＴＰの基板Ｗの厚さ方向の長さが４０ｎｍであった。即ち、テーパ部ＴＰの基板Ｗの厚さ方向における長さは、凹部ＴＲの基板Ｗの厚さ方向における深さの１６％であった。従って、１回のエッチング工程におけるエッチング量を、１回の成膜工程における成膜量の１３．８％となるように設定することにより、テーパ部ＴＰの大きさが最も小さくなることが判った。 In the semiconductor device according to the comparative example shown in FIG. 4A, the thickness from the bottom of the concave portion TR to the surface of the insulating film IL is 770 nm, and the thickness from the outer peripheral portion of the concave portion TR to the surface of the insulating film IL is large. The thickness was 500 nm. The length of the tapered portion TP in the thickness direction of the substrate W was 150 nm. That is, the length of the tapered portion TP in the thickness direction of the substrate W was 56% of the depth of the concave portion TR in the thickness direction of the substrate W. Further, in the semiconductor device according to the comparative example shown in FIG. 4B, the thickness from the bottom of the concave portion TR to the surface of the insulating film IL is 700 nm, and the thickness from the outer peripheral portion of the concave portion TR to the surface of the insulating film IL is large. The thickness was 500 nm. The length of the tapered portion TP in the thickness direction of the substrate W was 85 nm. That is, the length of the tapered portion TP in the thickness direction of the substrate W was 43% of the depth of the concave portion TR in the thickness direction of the substrate W. On the other hand, in the semiconductor device according to the example, as shown in FIG. 4C, the thickness from the bottom of the concave portion TR to the surface of the insulating film IL is 750 nm, and the insulating portion is insulated from the outer peripheral portion of the concave portion TR. The thickness up to the surface of the film IL was 500 nm. The length of the tapered portion TP in the thickness direction of the substrate W was 40 nm. That is, the length of the tapered portion TP in the thickness direction of the substrate W was 16% of the depth of the concave portion TR in the thickness direction of the substrate W. Therefore, it was found that the size of the tapered portion TP was minimized by setting the amount of etching in one etching process to be 13.8% of the amount of film formation in one film forming process. .
以上説明したように、本実施の形態に係る成膜方法では、成膜工程後における絶縁膜の表面粗さを一般的な半導体装置へ適用する場合に必要とされる表面粗さとしつつ、ＣＭＰを不要とすることができるので、ＣＭＰ工程を削減することによる製造工程数の削減を図ることができる。また、本実施の形態に係る成膜方法では、１回のエッチング工程におけるエッチング量が、１回の成膜工程における成膜量の６．９％超且つ２０．６％未満、詳細には１２％以上１５％以下である。これにより、この成膜方法を用いて作製された前述の半導体装置の絶縁膜ＩＬの表面平均粗さを２０ｎｍ以下にしつつ、テーパ部ＴＰの基板Ｗの厚さ方向における長さが、凹部ＴＲの基板Ｗの厚さ方向における深さの１６％以下にすることができる。従って、基板Ｗへの絶縁膜ＩＬの成膜前後における凹部ＴＲの形状変化が低減されるので、凹部ＴＲの形状変化に起因した半導体装置の設計特性からのずれを低減できる。 As described above, in the film formation method according to this embodiment, CMP is performed while the surface roughness of the insulating film after the film formation step is set to the surface roughness required when applied to a general semiconductor device. Since it can be unnecessary, the number of manufacturing steps can be reduced by reducing the number of CMP steps. In the film formation method according to the present embodiment, the amount of etching in one etching step is more than 6.9% and less than 20.6% of the amount of film formation in one film formation step. % Or more and 15% or less. Thereby, while the surface average roughness of the insulating film IL of the semiconductor device manufactured using this film forming method is set to 20 nm or less, the length of the tapered portion TP in the thickness direction of the substrate W is reduced by the thickness of the concave portion TR. It can be set to 16% or less of the depth in the thickness direction of the substrate W. Accordingly, a change in the shape of the concave portion TR before and after the formation of the insulating film IL on the substrate W is reduced, so that a deviation from the design characteristics of the semiconductor device due to the change in the shape of the concave portion TR can be reduced.
以上、本発明の実施の形態について説明したが、本発明は前述の実施の形態の構成に限定されるものではない。例えば基板Ｗ上にＳｉＮ膜、ＡｌＮ膜等の他の種類の膜を成膜するものであってもよい。 The embodiment of the present invention has been described above, but the present invention is not limited to the configuration of the above-described embodiment. For example, another type of film such as a SiN film or an AlN film may be formed on the substrate W.
以上、本発明の各実施の形態および変形例（なお書きに記載したものを含む。以下、同様。）について説明したが、本発明はこれらに限定されるものではない。本発明は、実施の形態及び変形例が適宜組み合わされたもの、それに適宜変更が加えられたものを含む。 As described above, the embodiments and the modified examples (including those described in the description, hereinafter the same) of the present invention have been described, but the present invention is not limited to these. The present invention includes those in which the embodiments and the modified examples are appropriately combined, and those in which modifications are appropriately made.
本発明は、ＭＥＭＳ（Micro Electron Mechanical System）、ＭＯＳ−ＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）等の電子デバイスの製造に好適である。 INDUSTRIAL APPLICATION This invention is suitable for manufacture of electronic devices, such as MEMS (Micro Electron Mechanical System) and MOS-FET (Metal-Oxide-Semiconductor Field-Effect-Transistor).
１０１：チャンバ、１０２：高周波印加部、１０２ａ，１０６ａ：高周波発生源、１０２ｂ，１０６ｂ：整合器、１０２ｃ：コイル、１０６：バイアス印加部、１０８：真空ポンプ、１０９：ステージ、１１０：絶縁部材、１１１：エッチャントガス供給部、１１１ａ，１２１ａ，１２２ａ、１２３ａ：ガス貯留部、１１１ｂ，１２１ｂ，１２２ｂ，１２３ｂ：供給管、１１１ｃ，１２１ｃ，１２２ｃ，１２３ｃ：流量調節バルブ、１２１，１２２，１２３：原料ガス供給部、１４１：誘電体窓、１８１：真空ポンプ、１８２：排気管、２００：制御部、ＩＬ：絶縁膜、ＰＬＭ：プラズマ、ＴＰ：テーパ部、ＴＲ：凹部、Ｗ：基板 101: chamber, 102: high frequency applying unit, 102a, 106a: high frequency generating source, 102b, 106b: matching unit, 102c: coil, 106: bias applying unit, 108: vacuum pump, 109: stage, 110: insulating member, 111 : Etchant gas supply unit, 111a, 121a, 122a, 123a: gas storage unit, 111b, 121b, 122b, 123b: supply pipe, 111c, 121c, 122c, 123c: flow control valve, 121, 122, 123: source gas supply Part, 141: dielectric window, 181: vacuum pump, 182: exhaust pipe, 200: control part, IL: insulating film, PLM: plasma, TP: tapered part, TR: concave part, W: substrate
Claims (6)
前記基板に高周波電圧を印加しながら前記基板上に絶縁膜を形成する成膜工程と、
前記基板に高周波電圧を印加しながら前記絶縁膜をエッチングするエッチング工程と、を含み、
前記成膜工程と前記エッチング工程とは、交互に複数回繰り返され、
１回の前記エッチング工程におけるエッチング量は、１回の前記成膜工程における成膜量の６．９％超且つ２０．６％未満である、
成膜方法。 A preparing step of preparing a substrate having a concave portion or a step portion formed on one surface,
A film forming step of forming an insulating film on the substrate while applying a high-frequency voltage to the substrate,
An etching step of etching the insulating film while applying a high-frequency voltage to the substrate,
The film forming step and the etching step are alternately repeated a plurality of times,
The amount of etching in one etching step is more than 6.9% and less than 20.6% of the film formation amount in one film forming step.
Film formation method.
請求項１に記載の成膜方法。 The amount of etching in one etching step is 12% or more and 15% or less of the film formation amount in one film forming step.
The film forming method according to claim 1.
前記チャンバ内に配置され絶縁膜を成膜する対象となる基板を支持するステージと、
前記チャンバ内へ前記絶縁膜の基となる原料ガスを導入する原料ガス供給部と、
前記チャンバ内へエッチャントガスを供給するエッチャントガス供給部と、
前記チャンバ内に供給される前記原料ガスまたは前記エッチャントガスに高周波の電磁場を印加することにより前記チャンバ内にプラズマを発生させる高周波印加部と、
前記ステージに支持された前記基板に高周波のバイアスを印加するバイアス印加部と、
前記高周波印加部が前記チャンバ内にプラズマを発生させ且つ前記バイアス印加部が前記基板に高周波バイアスを印加している状態を維持しつつ、前記原料ガス供給部により前記原料ガスを前記チャンバ内へ供給する第１状態と、前記エッチャントガス供給部により前記エッチャントガスを前記チャンバ内へ供給する第２状態と、が交互に切り替わるように前記高周波印加部、前記バイアス印加部、前記原料ガス供給部および前記エッチャントガス供給部を制御する制御部と、を備える、
成膜装置。 A chamber;
A stage that is disposed in the chamber and supports a substrate on which an insulating film is to be formed,
A source gas supply unit for introducing a source gas that is a base of the insulating film into the chamber;
An etchant gas supply unit for supplying an etchant gas into the chamber;
A high-frequency application unit that generates plasma in the chamber by applying a high-frequency electromagnetic field to the source gas or the etchant gas supplied into the chamber;
A bias applying unit that applies a high-frequency bias to the substrate supported by the stage,
The source gas supply unit supplies the source gas into the chamber while maintaining a state in which the high frequency application unit generates plasma in the chamber and the bias application unit applies a high frequency bias to the substrate. The high-frequency application unit, the bias application unit, the source gas supply unit and the second state are alternately switched between a first state in which the etchant gas supply unit supplies the etchant gas into the chamber. A control unit that controls the etchant gas supply unit,
Film forming equipment.
前記凹部の内側および前記一面を覆う絶縁膜と、を備え、
前記凹部は、前記凹部の開口端部にテーパ部を有し、
前記テーパ部の前記基板の厚さ方向における長さは、前記凹部の前記基板の厚さ方向における深さの１６％以下である、
半導体装置。 A substrate having a recess on one surface;
An insulating film covering the inside of the concave portion and the one surface,
The recess has a tapered portion at an opening end of the recess,
The length of the tapered portion in the thickness direction of the substrate is 16% or less of the depth of the recess in the thickness direction of the substrate.
Semiconductor device.
請求項４に記載の半導体装置。 An average surface roughness of the insulating film is 20 nm or less;
The semiconductor device according to claim 4.
請求項４または５に記載の半導体装置。 An aspect ratio of the concave portion is 10 or less;
The semiconductor device according to claim 4.
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