JP2020005017A - 動的可変容量メモリ装置及び記憶容量動的可変方法 - Google Patents

Abstract

【課題】通信装置に搭載され、この通信装置を停止すること無くデータの記憶容量を可変して記憶領域を増設又は減設する。【解決手段】動的可変容量メモリ装置４０は、双方向のパスを介して互いに通信を行う複数の通信装置２０ａ〜２０ｄに搭載され、回路構成を可変でき且つデータを記憶可能なゲートアレイである電子回路により構成されている。動的可変容量メモリ装置４０は、データを記憶可能なゲートアレイである電子回路による記憶回路（ＦＰＧＡ）を用いた記憶部を備える。また、通信装置２０ａ〜２０ｄ間のパスを伝送可能なデータ容量に対応する割当量を求め、当該割当量に応じて、記憶部に該当パスのデータを記憶する記憶容量の記憶領域を、記憶回路で形成する容量可変制御を行う制御部を備える構成とする。【選択図】図１

Description

本発明は、通信ネットワークにおいて通信装置に搭載されるメモリ装置の記憶容量を変えることが可能な動的可変容量メモリ装置及び記憶容量動的可変方法に関する。

従来、通信ネットワークにおいて互いに通信を行う複数の通信装置は個々にメモリ装置を備え、メモリ装置に通信用のデータを読み書きする処理を行っている。
例えば、メモリ装置としての特許文献１に記載のパケットバッファ装置は、メモリ部、書込ブロックバッファ及び読出ブロックバッファを備える。メモリ部には、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）や、ＳＲＡＭ（Static Random Access Memory）が適用されている。

このようなパケットバッファ装置において、入力パケットデータを書込ブロックバッファへ順次格納し、書込ブロックバッファに所定量のデータが格納された時点で、当該データをメモリ部へ書き込む。また、出力指示に応じて、メモリ部からデータを読み出して読出ブロックバッファへ格納し、この格納データに含まれる各パケットデータを読み出して出力する動作が行われている。

特開２０１３−１３５３８３号公報

しかし、上記特許文献１のパケットバッファ装置において通信用のデータを記憶するメモリ部は、ＳＤＲＡＭやＳＲＡＭで構成されているため記憶容量が固定となっている。このため、通信のデータ量の増加に伴いメモリ部の記憶容量が不足すると通信データを保持できなくなってデータを失うことになる。

そこで、メモリ部の記憶容量の増設が必要な場合、パケットバッファ装置を含む通信装置自体の動作を一旦停止する。この後、ＳＤＲＡＭやＳＲＡＭを追加して増設したり、現在よりも大容量のＳＤＲＡＭやＳＲＡＭに交換したりする等の増設処理を行う必要がある。従って、メモリ部の記憶容量増設のために通信装置を一旦停止しなければならない問題がある。通信装置を停止すると通信動作に支障を来す不具合が生じる。

本発明は、このような事情に鑑みてなされたものであり、通信装置に搭載され、この通信装置を停止すること無くデータの記憶容量を可変して記憶領域を増設又は減設できる動的可変容量メモリ装置及び記憶容量動的可変方法を提供することを課題とする。

上記課題を解決するための手段として、請求項１に係る発明は、双方向のパスを介して互いに通信を行う複数の通信装置に搭載され、データを記憶可能な回路構成を可変できる電子回路により構成された動的可変容量メモリ装置であって、前記電子回路による記憶回路を用いた記憶部と、前記通信装置間のパスを伝送可能なデータ容量に対応する割当量を求め、当該割当量に応じた記憶容量の記憶領域を前記記憶部に記憶回路で形成する容量可変制御を行う制御部とを備えることを特徴とする動的可変容量メモリ装置である。

請求項５に係る発明は、双方向のパスを介して互いに通信を行う複数の通信装置に搭載され、データを記憶可能な回路構成を可変できる電子回路により構成された動的可変容量メモリ装置による記憶容量動的可変方法であって、前記動的可変容量メモリ装置は、前記電子回路による記憶回路を搭載し、当該記憶回路の構成が可変できる記憶部を備え、前記通信装置間のパスを伝送するデータ容量に対応する割当量を求めるステップと、前記割当量に応じた記憶容量の記憶領域を前記記憶部に記憶回路で形成する容量可変制御を行うステップとを実行することを特徴とする記憶容量動的可変方法である。

請求項１の構成及び請求項５の方法によれば、動的可変容量メモリ装置は、データを記憶する記憶回路の構成が可変できる記憶部を備える。そして、制御部で、通信装置間のパスを伝送可能なデータ容量に対応する割当量を求める。更に、制御部で、その割当量に応じた容量可変制御によって、記憶部に当該パスのデータを記憶する記憶領域を記憶回路で形成することが可能となる。このため、通信装置を停止すること無く、動的可変容量メモリ装置のデータの記憶容量を可変して記憶領域を増設又は減設することができる。

請求項２に係る発明は、前記記憶回路は、電子記憶素子を複数纏めた単位メモリを複数用いて構成され、前記割当量に応じた記憶容量に対応する数の単位メモリが接続されて記憶領域が形成されることを特徴とする請求項１に記載の動的可変容量メモリ装置である。

この構成によれば、通信装置間のパスを伝送可能なデータ容量に対応する割当量に応じて、記憶部に該当パスのデータ容量を収容可能な記憶領域を容易に形成できる。

請求項３に係る発明は、前記容量可変制御が可能な場合において、固有番号を付けた特定パケットを生成して前記双方向のパスへ送信する挿入部と、前記双方向のパスから送信されてきた固有番号付きの特定パケットを受信時に、当該双方向のパス毎の受信時刻を前記制御部へ通知し、この通知後に特定パケットを削除する削除部とを備え、前記制御部は、前記双方向のパス毎の受信時刻から受信時刻差を求め、この受信時刻差に応じたパスのデータ容量を求め、このデータ容量に対応する割当量を求めることを特徴とする請求項１又は２に記載の動的可変容量メモリ装置である。

この構成によれば、通信装置間のパスをデータが伝送中に、このパスのデータ容量に対応する割当量を求めることができる。このため、実際のパスのデータ容量に応じて記憶部の記憶容量を可変できるので、記憶部の記憶サイズを最小限で構成できる。

請求項４に係る発明は、前記記憶部以外の未使用の電子回路を他記憶部として用い、前記制御部は、前記割当量に応じて、前記他記憶部に前記パスのデータを記憶する記憶容量の記憶領域を形成することを特徴とする請求項１〜３の何れか１項に記載の動的可変容量メモリ装置である。

この構成によれば、動的可変容量メモリ装置内の記憶部以外の未使用の他記憶部に、パス量に応じた記憶容量の記憶領域を割り当てることができるので、記憶容量を容易に増加することができる。

本発明によれば、通信装置に搭載され、この通信装置を停止すること無くデータの記憶容量を可変して記憶領域を増設又は減設する動的可変容量メモリ装置及び記憶容量動的可変方法を提供することができる。

本発明の実施形態に係る動的可変容量メモリ装置を搭載した通信装置を有する通信ＮＷの構成を示すブロック図である。 動的可変容量メモリ装置の構成を示すブロック図である。 右回り経路及び左回り経路で接続された通信装置の無瞬断送受信部の構成を示すブロック図である。 通常動作時の無瞬断送受信部の構成を示すブロック図である。 容量可変制御時の無瞬断送受信部の構成を示すブロック図である。 ブロックＳＲＡＭ及び単位ＳＲＡＭを示す図である。 可変容量記憶部の構成を示すブロック図である。 可変容量記憶部の単位ＳＲＡＭを接続して記憶領域を形成する構成を示すブロック図である。 入力ポートから出力ポートへ抜ける間の単位ＳＲＡＭによる記憶領域を示し、（ａ）は入力ポートｉ１から出力ポートｏ１間の２つの単位ＳＲＡＭを示す図、（ｂ）は入力ポートｉ２から出力ポートｏ２間の１つの単位ＳＲＡＭを示す図、（ｃ）は入力ポートｉ３から出力ポートｏ３間の１つの単位ＳＲＡＭを示す図、（ｄ）は入力ポートｉ４から出力ポートｏ４間の１つの単位ＳＲＡＭを示す図である。 動的可変容量メモリ装置によるメモリ容量動的可変の動作を説明するためのフローチャートである。 動的可変容量メモリ装置に他ＧＡ回路記憶部を追加使用する際の構成を示すブロック図である。

以下、本発明の実施形態を、図面を参照して説明する。但し、本明細書の全図において対応する構成部分には同一符号を付し、その説明を適宜省略する。
＜実施形態の構成＞
図１は、本発明の実施形態に係る動的可変容量メモリ装置を搭載した通信装置を有する通信ＮＷ（ネットワーク）の構成を示すブロック図である。

図１に示す通信ＮＷ１０は、複数（４つ）の通信装置２０ａ，２０ｂ，２０ｃ，２０ｄが双方向２系統の伝送路によりリング状に接続されている。伝送路は、左回り経路と右回り経路とに分かれており、光ファイバを用いた光ケーブルや導電線等を用いた電気ケーブルを用いて構成されている。

通信装置２０ａ〜２０ｄは、通信装置２０ａ〜２０ｄ同士の通信並びに図示せぬパーソナルコンピュータ等の通信端末機との通信処理を行う。この通信装置２０ａ〜２０ｄは、コンピュータを用いた通信制御部３０と、本実施形態の特徴要素である動的可変容量メモリ装置４０とを備える。

動的可変容量メモリ装置（メモリ装置ともいう）４０は、電子回路による記憶回路の構成が可変できるゲートアレイによるＦＰＧＡ（Field-Programmable Gate Array）を用いて構成されている。ＦＰＧＡには所定記憶容量の記憶領域を割り当てることができる。この記憶領域は、一般的に、メモリ装置４０のＦＰＧＡをコンフィグレーション（設定）する際に行われ、通信装置２０ａ〜２０ｄの動作中に変更することはできない。しかし、本実施形態では、後述のようにその動作中に変更可能とした。

メモリ装置４０は、図２に示すように、可変容量記憶部４１と、容量可変制御部４２と、ラベルスイッチ４３と、無瞬断送受信部４４ａ，４４ｂ，４４ｃと、イーサネット（登録商標）スイッチ４５とを備えて構成されている。

ラベルスイッチ４３は、ＭＰＬＳ−ＴＰ（Multi-Protocol Label Switching-Transport Profile）と呼ばれるパケットトランスポート技術に基づき、固定長識別識のラベルで示される宛先に、無瞬断送受信部４４ａ〜４４ｃから入力されるデータを左右の経路へ転送するスイッチング動作を行う。また、ラベルスイッチ４３は、左右の経路から受信されたデータを可変容量記憶部（記憶部ともいう）４１へ書き込み、この書き込まれたデータを読み出して無瞬断送受信部４４ａ〜４４ｃへ出力する。

イーサネットスイッチ４５は、通信制御部３０が通信端末機（図示せず）から受信したデータを、このデータの先頭に固有のＭＡＣ（Media Access Control）アドレスを付けてイーサネットフレーム信号（フレーム信号ともいう）に変換する。更に、イーサネットスイッチ４５は、その変換されたフレーム信号のＭＡＣアドレスが示す宛先へ、フレーム信号を転送するスイッチング動作を行う。

無瞬断送受信部４４ａ〜４４ｃは、何れも同構成であり、ＭＰＬＳ−ＴＰのパケットトランスポート技術に基づき、通信相手側の通信装置からの信号を無瞬断で受信し、また相手側の通信装置へ信号を無瞬断で送信する動作を行う。この無瞬断送受信部４４ａ〜４４ｃは、通信装置２０ａ〜２０ｄ間を接続する２系統の伝送路（パス）に伝送されるデータの状態（パス状態）を検出して容量可変制御部（制御部ともいう）４２へ通知する。なお、パス状態とは、データ受信時刻等である。

また、無瞬断送受信部４４ａ〜４４ｃは、図３に無瞬断送受信部４４ａを代表して示すように、シーケンスナンバ挿入部５１と、２レーンデータ複製部５２と、特定パケット挿入部５３ａ，５３ｂと、特定パケット削除部５４ａ，５４ｂと、ヒットレス切替部５５と、シーケンスナンバ削除部５６とを備えて構成されている。なお、特定パケット挿入部５３ａ，５３ｂは、請求項記載の挿入部を構成する。特定パケット削除部５４ａ，５４ｂは、請求項記載の削除部を構成する。

但し、図３には、通信装置２０ａの無瞬断送受信部４４ａ１と、通信装置２０ｂの無瞬断送受信部４４ａ２とが、パス番号Ｐ４（図２参照）の左右の経路で接続された状態を示す。なお、パス番号Ｐ４はパスＰ４とも称す。

最初に、メモリ装置４０で通常動作が行われる場合に、無瞬断送受信部４４ａ１，４４ａ２が行う処理動作について説明する。なお、通常動作とは、後述の記憶容量を可変する動作を含まない動作である。

無瞬断送受信部４４ａ２において、シーケンスナンバ挿入部５１は、イーサネットスイッチ４５（図２）からのフレーム信号の先頭にシーケンス番号（シーケンスナンバ）を付けて、複製部５２へ出力する。そのシーケンス番号は、新たなイーサネットフレームに付けられる都度、１つずつ番号が上がるようになっている。なお、シーケンス番号を、単に番号とも称す。

２レーンデータ複製部（複製部ともいう）５２は、番号付のフレーム信号を２つに複製（図４の矢印Ｙ１ａ，Ｙ１ｂ参照）し、特定パケット挿入部５３ａ，５３ｂを介して左回り経路と右回り経路とに送信する。なお、特定パケット挿入部５３ａ，５３ｂは、通常動作時に信号を通過させる動作のみを行う。

次に、無瞬断送受信部４４ａ１において、特定パケット削除部５４ａ，５４ｂは、通常動作時において、左右の経路から送信されてきた番号付のフレーム信号を通過させてヒットレス切替部５５へ出力する動作を行う。

ヒットレス切替部（切替部ともいう）５５は、通常動作時において、図４に矢印Ｙ２，Ｙ３で示すように左右の経路から受信されるフレーム信号を、番号順にシーケンスナンバ削除部５６へ出力する。この際、切替部５５は、左右何れかの経路から受信（例えば矢印Ｙ２）したフレーム信号の番号が、先に受信（例えば矢印Ｙ３）したフレーム信号の番号と同じか、又は小さい場合、このフレーム信号を削除（破棄）する。切替部５５は、このように番号が重複するフレーム信号の削除を行って、１つの番号順にフレーム信号を次のシーケンスナンバ削除部５６へ出力する。この削除部５６は、フレーム信号の番号を削除してイーサネットスイッチ４５（図２）へ出力する。

また、図３に示す切替部５５は、例えば、右回り経路（図４の矢印Ｙ２）から番号「５」が入力された後に、１つ飛んだ番号「７」が入力された場合、「６」が飛んだ可能性があるので「７」の出力を待つ。この待ち時に左回り経路（図４の矢印Ｙ３）から番号「６」が入力されると、この「６」を出力する。この際、右回り経路では、番号「５」の次に「７」が来たので、右回り経路で何らかの不具合が発生したことを示唆する。

このように切替部５５は、左右の経路から受信された同じ番号又は既に受信した番号よりも小さい番号を出力しない機能と、一方の経路が正常であれば、番号順にパケットを出力し続けることが可能な機能を有する。

次に、容量可変制御部４２の容量可変制御によって、メモリ装置４０において記憶容量可変動作が行われる場合において、無瞬断送受信部４４ａ１，４４ａ２が行う処理動作について説明する。

但し、容量可変制御部４２は、外部から記憶容量の可変を行う指示信号が入力された場合に、容量可変制御が可能となる。制御部４２は、メモリ装置４０に記憶容量が割り当てられていない初期状態であれば、パス毎に必要な記憶容量を割り当てる制御を行い、記憶容量が割り当てられていれば、必要な容量となるように、記憶容量を増設又は減設する容量可変制御を行うことになる。

また、上記記憶容量可変動作が可能となった場合、無瞬断送受信部４４ａは、制御部４２との連携によって切替部５５及び複製部５２を、後述のように容量可変制御に対応した状態に切り替え、特定パケット削除部５４ａ，５４ｂの削除処理及び特定パケット挿入部５３ａ，５３ｂの挿入処理を有効とする。また、切替部５５及び複製部５２は、容量可変制御の終了が通知（制御状態通知）された際に通常動作の状態に戻る。

図５に示すように、無瞬断送受信部４４ａにおいて、切替部５５は、一方の経路（例えば右回り経路）の選択を矢印Ｙ２で示すように有効とし、他方の経路（左回り経路）の選択を矢印Ｙ３の先に×印を付けて示すように無効とする処理を行う。また、複製部５２は、シーケンス番号が付されたフレーム信号を矢印Ｙ１の先に×印を付けて示すように、そのフレーム信号の出力を無効とする処理を行う。

このような設定後、例えば図３に示す無瞬断送受信部４４ａ２において、特定パケット挿入部５３ａ，５３ｂは、シーケンス番号（例えば５番）を付けた特定パケットを生成し、この特定パケットを同時に左右の経路へ送信する。この送信は定期的に行われる。但し、特定パケットは、例えば、ネットワークの運用、管理、保守を行うためのＯＡＭ（Operations Administration Maintenance）パケットであるとする。

次に、無瞬断送受信部４４ａ１において、特定パケット削除部５４ａ，５４ｂは、右回り経路と左回り経路との双方から送信されてきたシーケンス番号付きのＯＡＭパケットを受信した際に、双方の受信時刻を容量可変制御部４２へ出力し、この出力後にＯＡＭパケットを削除する。なお、受信時刻は、パス状態として制御部４２へ通知される。

制御部４２は、双方のＯＡＭパケットの受信時刻から受信時刻差を求める。例えば、右回りの５番ＯＡＭパケットの受信時刻から１０秒後に左回りの５番ＯＡＭパケットが受信されたとすると、受信時刻差が１０秒と求められる。

制御部４２は、その受信時刻差に応じて、このパスのデータ容量（パス量）を示すｂｉｔ（ビット）を求める。これは、まず受信時刻差を距離差（例えば１ｋｍ）に換算する。次に、パスの速度の最大値（例えば１Ｇｂｐｓ）と、経路である光ファイバの遅延値（例えば５ｎｓ／ｍ）を乗算し、この乗算結果に上記距離差（１ｋｍ）を乗算してデータ容量を求める。即ち、１Ｇｂｉｔ×５ｎｓ／ｍ×１ｋｍ＝５ｋｂｉｔとデータ容量（パス量）が求められる。

この５ｋｂｉｔのデータ容量は、右回り経路と、これよりも１ｋｍ距離が長い左回り経路との距離差に対応している。そこで、制御部４２は、可変容量記憶部（記憶部ともいう）４１に、そのデータ容量と同じ記憶容量の記憶領域（例えば図２の記憶領域４１ａ）を、パス４の右回り経路のデータ記憶用のものとして割り当てる。この割り当てられた記憶領域４１ａには、ラベルスイッチ４３（図２）でパスＰ４の右回り経路から受信した５番のデータが一旦保持される。この保持後、左回り経路からの同じ５番のデータが受信されるまで待てば、パスＰ４の左右経路の距離差を吸収可能となる。

制御部４２は、上記のように求められるパス（例えばパスＰ４）のパス量が、記憶部４１に割当済みの同パスＰ４の記憶領域４１ａの記憶容量よりも多い場合、多い分の記憶容量を割り当てる割当量を求める。また、パスＰ４のパス量を新規に割り当てる必要がある場合、割当量で示されるパス量のパスＰ４の記憶領域４１ａを、記憶部４１に新規に割り当てることになる。

割当量は、言い換えれば、パス量に対応する単位ＳＲＡＭ（後述）を割り当てるために必要なデータ容量を示す。この割当量による記憶部４１への記憶容量の動的割当について説明する。

前述したように、メモリ装置４０はＦＰＧＡ（図２参照）を用いて構成されている。可変容量記憶部４１は、図６に示すように、ＦＰＧＡにおいて８ｂｉｔ等の最小記憶単位と定めるブロックＳＲＡＭ６１を多数備える。なお、ＦＰＧＡは、請求項記載の記憶回路を構成する。また、ブロックＳＲＡＭ６１は、請求項記載の電子記憶素子を構成する。

ブロックＳＲＡＭ６１を所定数（例えば８個）一纏めにして単位メモリとしての単位ＳＲＡＭ６２が構成されている。この単位ＳＲＡＭ６２は、例えば６４ｂｉｔのデータを入出力するポートを有する。単位ＳＲＡＭ６２の記憶容量は、例えば６４ｂｉｔ×５１２レコードであるとする。

可変容量記憶部４１には、単位ＳＲＡＭ６２を、所定ロジックに応じて複数組み合わせることで小容量から大容量まで任意の記憶容量の記憶領域を構成可能となっている。図７に示すように、記憶部４１は、複数の単位ＳＲＡＭ６２ａ，６２ｂ，６２ｃ，６２ｄ，６２ｅと、各単位ＳＲＡＭ６２ａ〜６２ｅを接続するための１×２セレクタ６３と、２×１セレクタ６４と、入力ポートｉ１〜ｉ４側のクロスバーＳＷ（switch）６５と、出力ポートｏ１〜ｏ４側のクロスバーＳＷ６６とを備えて構成されている。

１×２セレクタ６３は、データ入力側の１つの可動部６３ａが、第１固定部６３ｂ及び第２固定部６３ｃの何れかに接続されて、データを第１固定部６３ｂから出力するか、第２固定部６３ｃから出力するかを選択できる構成となっている。なお、可動部６３ａ、第１固定部６３ｂ及び第２固定部６３ｃの符号６３ａ〜６３ｃは、図面最左側の１×２セレクタ６３に代表して示す。

２×１セレクタ６４は、データ入力側の第１固定部６４ａ及び第２固定部６４ｂの何れかに、データ出力側の１つの可動部６４ｃを接続して、第１固定部６４ａから入力されたデータを可動部６４ｃから出力するか、第２固定部６４ｂから入力されたデータを可動部６４ｃから出力するかを選択できる構成となっている。なお、第１固定部６４ａ及び第２固定部６４ｂ、可動部６４ｃの符号６４ａ〜６４ｃは、図面最左側の２×１セレクタ６４に代表して示す。

クロスバーＳＷ６５は、４つのパスＰ１〜Ｐ４のデータが入力される入力ポートｉ１〜ｉ４に接続された４本の入力バーと、データを出力する５本の出力バーとが離間状に交差した構成を備える。その４本の入力バーは、図面上側から順に、第１入力バー、第２入力バー、第３入力バー、第４入力バーという。５本の出力バーは、図面左側から順に、第１出力バー、第２出力バー、第３出力バー、第４出力バー、第５出力バーという。このクロスバーＳＷ６５は、容量可変制御に係る割当量が入力されると、割当量に応じて交差するバーが接続され、この接続により、何れかの入力ポートｉ１〜ｉ４から入力されたデータを、何れかの出力バーから出力する構成となっている。

クロスバーＳＷ６６は、４つのパスＰ１〜Ｐ４のデータが出力される出力ポートｏ１〜ｏ４に接続された４本の出力バーと、データを入力する５本の入力バーとが離間状に交差した構成を備える。その４本の出力バーは、図面上側から順に、第１出力バー、第２出力バー、第３出力バー、第４出力バーという。また、５本の入力バーは、図面左側から順に、第１入力バー、第２入力バー、第３入力バー、第４入力バー、第５入力バーという。このクロスバーＳＷ６６は、割当量に応じて交差するバーが接続されることにより、何れかの入力バーから入力されたデータを、何れかの出力バーを介して出力ポートｏ１〜ｏ４へ出力する構成となっている。

各単位ＳＲＡＭ６２ａ〜６２ｅは、隣り合う２つの単位ＳＲＡＭ６２が、１組の１×２セレクタ６３及び２×１セレクタ６４を介して接続されている。全ての１×２セレクタ６３の第１固定部６３ｂと、２×１セレクタ６４の第１固定部６４ａとは導電接続されている。単位ＳＲＡＭ６２ａのデータ入力端は、クロスバーＳＷ６５の第１出力バーに接続されている。単位ＳＲＡＭ６２ｅのデータ出力端は、クロスバーＳＷ６６の第５入力バーに接続されている。

単位ＳＲＡＭ６２ａ，６２ｂ間の１×２セレクタ６３の第２固定部６３ｃは、クロスバーＳＷ６６の第１入力バーに接続され、２×１セレクタ６４の第２固定部６４ｂは、クロスバーＳＷ６５の第２出力バーに接続されている。

単位ＳＲＡＭ６２ｂ，６２ｃ間の１×２セレクタ６３の第２固定部６３ｃは、クロスバーＳＷ６６の第２入力バーに接続され、２×１セレクタ６４の第２固定部６４ｂは、クロスバーＳＷ６５の第３出力バーに接続されている。

単位ＳＲＡＭ６２ｃ，６２ｄ間の１×２セレクタ６３の第２固定部６３ｃは、クロスバーＳＷ６６の第３入力バーに接続され、２×１セレクタ６４の第２固定部６４ｂは、クロスバーＳＷ６５の第４出力バーに接続されている。

単位ＳＲＡＭ６２ｄ，６２ｅ間の１×２セレクタ６３の第２固定部６３ｃは、クロスバーＳＷ６６の第４入力バーに接続され、２×１セレクタ６４の第２固定部６４ｂは、クロスバーＳＷ６５の第５出力バーに接続されている。

割当量が、例えばパスＰ１の２つの単位ＳＲＡＭ６２のパス量を示すものである場合、可変容量記憶部４１は、図７に示す状態から図８に示す状態に次のように切り替えて設定する。即ち、単位ＳＲＡＭ６２ｂ，６２ｃ間の１×２セレクタ６３の可動部６３ａを第２固定部６３ｃに接続する。また、クロスバーＳＷ６５を●ｋ１で示すように、入力ポートｉ１に繋がる第１入力バーと、第１出力バーとを接続する（接続点ｋ１）と共に、クロスバーＳＷ６６を●ｋ５で示すように、前記第２固定部６３ｃに繋がる第２入力バーと、出力ポートｏ１に繋がる第１出力バーとを接続する（接続点ｋ５）。

この接続によって、パスＰ１のデータ伝送経路が、入力ポートｉ１からクロスバーＳＷ６５の接続点ｋ１を通って２つの単位ＳＲＡＭ６２ａ，６２ｂを経由し、１×２セレクタ６３からクロスバーＳＷ６６の接続点ｋ５を通って出力ポートｏ１へ抜けるように形成される。つまり、図９（ａ）に示すように、可変容量記憶部４１に、入力ポートｉ１から出力ポートｏ１へ抜ける間の２つの単位ＳＲＡＭ６２ａ，６２ｂによる記憶領域が形成される。この形成は、通信中の通信装置２０ａ，２０ｂを停止することなく動的に行われる。以降の記憶領域の形成も同様に動的に行われる。

次に、割当量が、例えばパスＰ２の１つの単位ＳＲＡＭ６２のパス量を示すものである場合、記憶部４１は、単位ＳＲＡＭ６２ｃの入力側の２×１セレクタ６４の可動部６３ａを第２固定部６３ｃに接続し、単位ＳＲＡＭ６２ｃの出力側の１×２セレクタ６３の可動部６３ａを第２固定部６３ｃに接続する。また、クロスバーＳＷ６５を●ｋ２で示すように、入力ポートｉ２に繋がる第２入力バーと、第３出力バーとを接続する（接続点ｋ２）と共に、クロスバーＳＷ６６を●ｋ６で示すように、前記第２固定部６３ｃに繋がる第３入力バーと、出力ポートｏ２に繋がる第２出力バーとを接続する（接続点ｋ６）。

この接続によって、パスＰ２のデータ伝送経路が、入力ポートｉ２からクロスバーＳＷ６５の接続点ｋ２を通って１つの単位ＳＲＡＭ６２ｃを経由し、この単位ＳＲＡＭ６２ｃの出力側の１×２セレクタ６３からクロスバーＳＷ６６の接続点ｋ６を通って出力ポートｏ２へ抜けるように形成される。つまり、図９（ｂ）に示すように、記憶部４１に、入力ポートｉ２から出力ポートｏ２へ抜ける間の１つの単位ＳＲＡＭ６２ｃによる記憶領域が動的に形成される。

同様に、割当量が、パスＰ３の１つの単位ＳＲＡＭ６２のパス量を示すものである場合、記憶部４１は、単位ＳＲＡＭ６２ｄの入力側が２×１セレクタ６４を介してクロスバーＳＷ６５の接続点ｋ３に接続され、単位ＳＲＡＭ６２ｄの出力側が１×２セレクタ６３を介してクロスバーＳＷ６６の接続点ｋ７に接続される。

この接続によって、パスＰ３のデータ伝送経路が、入力ポートｉ３から接続点ｋ３を通って１つの単位ＳＲＡＭ６２ｄを介してこの出力側の１×２セレクタ６３から接続点ｋ７を通って出力ポートｏ２へ抜けるように形成される。つまり、図９（ｃ）に示すように、記憶部４１に、入力ポートｉ３から出力ポートｏ３へ抜ける間の１つの単位ＳＲＡＭ６２ｄによる記憶領域が動的に形成される。

また、割当量が、パスＰ４の１つの単位ＳＲＡＭ６２のパス量を示すものである場合、記憶部４１は、単位ＳＲＡＭ６２ｅの入力側が２×１セレクタ６４を介してクロスバーＳＷ６５の接続点ｋ４に接続され、単位ＳＲＡＭ６２ｅの出力側がクロスバーＳＷ６６の接続点ｋ８に接続される。

この接続によって、パスＰ４のデータ伝送経路が、入力ポートｉ４から接続点ｋ４を通って１つの単位ＳＲＡＭ６２ｅを介して接続点ｋ８を通って出力ポートｏ４へ抜けるように形成される。つまり、図９（ｄ）に示すように、記憶部４１に、入力ポートｉ４から出力ポートｏ４へ抜ける間の１つの単位ＳＲＡＭ６２ｅによる記憶領域が動的に形成される。

このような記憶領域の動的な形成によれば、図２に示すように、容量可変制御部４２は、パス番号Ｐ４に係る無瞬断送受信部４４ａからのパスＰ４状態のパス量に応じた割当量で容量可変制御を行うことにより、可変容量記憶部４１にパスＰ４の記憶領域４１ａを増設又は減設して割り当てることが可能となる。

同様に、制御部４２は、パス番号Ｐ３に係る無瞬断送受信部４４ｂからのパスＰ３状態のパス量に応じた割当量により、記憶部４１にパスＰ３の記憶領域４１ｂを割り当てることが可能となる。同様に、制御部４２は、パス番号Ｐ１に係る無瞬断送受信部４４ｃからのパスＰ１状態のパス量に応じた割当量により、記憶部４１にパスＰ１の記憶領域４１ｃを割り当てることが可能となる。

つまり、単位ＳＲＡＭ６２の数を変えて記憶容量を可変できるので、記憶部４１の最大記憶容量内であれば、記憶容量の増設又は減設を自由に行うことが可能となる。なお、単位ＳＲＡＭ６２に代え、単位ＳＤＲＡＭを用いてもよい。

＜実施形態の動作＞
上述した構成のメモリ装置４０によるメモリ容量動的可変の動作を、図１０のフローチャートを参照して説明する。

前提条件として、図１に示す通信装置２０ａ，２０ｂの双方で新たに通信を行う場合、双方でメモリ装置４０の記憶領域を増設する。この際、双方はパスＰ４の左回り経路と右回り経路とで接続されている。但し、通信装置２０ａ側での増設を代表して説明する。

ステップＳ１において、通信装置２０ａ，２０ｂの容量可変制御部４２に、外部から記憶容量の可変を行う指示信号が入力される。これによって制御部４２が容量可変制御を行うことが可能となる。

ステップＳ２において、制御部４２は、容量可変制御の可能を無瞬断送受信部４４ａへ通知し、無瞬断送受信部４４ａが切替部５５及び複製部５２を容量可変制御対応状態（図５参照）に切り替える。

ステップＳ３において、無瞬断送受信部４４ａは、特定パケット削除部５４ａ，５４ｂの削除処理及び特定パケット挿入部５３ａ，５３ｂの挿入処理を有効とする。

次に、ステップＳ４において、例えば通信装置２０ｂにおける無瞬断送受信部４４ａ２（図３）の特定パケット挿入部５３ａ，５３ｂが、シーケンス番号（例えば５番）を付けた特定パケットを生成し、この特定パケットを同時に左右の経路へ送信する。

次に、ステップＳ５において、通信装置２０ａにおける無瞬断送受信部４４ａ１（図３）の特定パケット削除部５４ａ，５４ｂが、左右の経路から送信されてきた番号付きの特定パケットを受信し、この双方の受信時刻を容量可変制御部４２へ通知する。この出力後に特定パケットを削除する。

ステップＳ６において、制御部４２は、右左双方の特定パケット受信時刻から受信時刻差を求め、この受信時刻差に応じてパス量（データ容量）を求め、このパス量に対応する割当量を求める。この割当量は、パスＰ１の２つの単位ＳＲＡＭ６２ａ，６２ｂ｛図９（ａ）参照｝のパス量であるとする。

次に、ステップＳ７において、制御部４２は、その割当量でメモリ装置４０の可変容量記憶部４１に対して容量可変制御を行う。

ステップＳ８において、可変容量記憶部４１は、その容量可変制御に応じてパスＰ１の記憶領域４１ｃ（図２）を次のように増設する。即ち、図８に示す可変容量記憶部４１は、容量可変制御に応じて、単位ＳＲＡＭ６２ｂ，６２ｃ間の１×２セレクタ６３の可動部６３ａを第２固定部６３ｃに接続する。更に、クロスバーＳＷ６５の交点を接続して接続点ｋ１を形成し、クロスバーＳＷ６６の交点を接続して接続点ｋ５を形成する。

この接続によって、パスＰ４のデータ伝送経路が、入力ポートｉ１から接続点ｋ１を通って２つの単位ＳＲＡＭ６２ａ，６２ｂを経由し、１×２セレクタ６３から接続点ｋ５を通って出力ポートｏ１へ抜けるように形成される。つまり、可変容量記憶部４１に、入力ポートｉ１から出力ポートｏ１へ抜ける間の２つの単位ＳＲＡＭ６２ａ，６２ｂによるパスＰ１の記憶領域４１ｃが形成される。

この記憶領域４１ａの形成完了後、ステップＳ９において、制御部４２は、容量可変制御の終了を無瞬断送受信部４４ａへ通知する。

ステップＳ１０において、上記通知により、無瞬断送受信部４４ａは、切替部５５及び複製部５２を通常動作状態に戻し、特定パケット挿入部５３ａ，５３ｂの特定パケットの挿入処理を停止し、特定パケット削除部５４ａ，５４ｂの特定パケットの削除処理を停止する。

＜実施形態の効果＞
本実施形態に係る動的可変容量メモリ装置４０の効果について説明する。動的可変容量メモリ装置４０は、双方向のパスを介して互いに通信を行う複数の通信装置２０ａ〜２０ｄに搭載され、データを記憶可能な回路構成を可変できるゲートアレイである電子回路により構成されている。このメモリ装置４０を次のように構成した。

（１）動的可変容量メモリ装置４０は、データを記憶可能なゲートアレイである電子回路による記憶回路（ＦＰＧＡ）を用いた記憶部４１を備える。また、通信装置２０ａ〜２０ｄ間のパスを伝送可能なデータ容量に対応する割当量を求め、当該割当量に応じた記憶容量の記憶領域を、記憶部４１に記憶回路で形成する容量可変制御を行う制御部４２を備える構成とした。

この構成によれば、メモリ装置４０は、データを記憶する記憶回路の構成が可変できる記憶部４１を備える。そして、制御部４２で、通信装置２０ａ〜２０ｄ間のパスを伝送可能なデータ容量に対応する割当量を求める。更に、制御部４２で、その割当量に応じた容量可変制御によって、記憶部４１に当該パスのデータを記憶する記憶領域を記憶回路で形成することが可能となる。このため、通信装置２０ａ〜２０ｄを停止すること無くデータの記憶容量を可変して記憶領域を増設又は減設することができる。

従来ではメモリ容量が固定だった為に、宛先のノードである通信装置数が固定となっていた。しかし、本実施形態では、宛先の通信装置数が増加しても、増加に応じて記憶容量を拡張できる。

（２）記憶回路は、ブロックＳＲＡＭ等の電子記憶素子を複数纏めた単位ＳＲＡＭ６２等の単位メモリを複数用いて構成されている。この記憶回路において、割当量に応じた記憶容量に対応する数の単位メモリが接続されて記憶領域が形成される構成とした。

この構成によれば、通信装置２０ａ〜２０ｄ間のパスを伝送可能なデータ容量に対応する割当量に応じて、記憶部４１に該当パスのデータ容量を収容可能な記憶領域を容易に形成できる。

（３）動的可変容量メモリ装置４０は、挿入部（特定パケット挿入部５３ａ，５３ｂ）と、削除部（特定パケット削除部５４ａ，５４ｂ）とを備える。挿入部は、容量可変制御が可能な場合において、固有番号（シーケンス番号）を付けた特定パケットを生成して双方向のパスへ送信する。削除部は、容量可変制御が可能な場合において、双方向のパスから送信されてきた固有番号付きの特定パケットを受信時に、当該双方向のパス毎の受信時刻を制御部４２へ通知し、この通知後に特定パケットを削除する。更に、制御部４２は、双方向のパス毎の受信時刻から受信時刻差を求め、この受信時刻差に応じてパスのデータ容量を求め、このデータ容量に対応する割当量を求める構成とした。

この構成によれば、通信装置２０ａ〜２０ｄ間のパスをデータが伝送中に、このパスのデータ容量に対応する割当量を求めることができる。このため、実際のパスのデータ容量に応じて記憶部４１の記憶容量を可変できるので、記憶部４１の記憶サイズを最小限で構成できる。

この他、図１１に示すように、容量可変制御部４２は、動的可変容量メモリ装置４０内の可変容量記憶部４１以外のＦＰＧＡによる他ＧＡ回路記憶部４７を、データ記憶用の記憶部として用いてもよい。つまり、他ＧＡ回路記憶部４７は、動的可変容量メモリ装置４０内の未使用のＦＰＧＡを記憶部として用いたものである。なお、他ＧＡ回路記憶部４７は、請求項記載の他記憶部を構成する。

他ＧＡ回路記憶部４７に、パス量に応じた記憶容量の記憶領域を割り当てる場合の動作制御も、上述した記憶部４１における制御と同じである。この構成によれば、記憶部４１の記憶領域を全て使用した場合等に他ＧＡ回路記憶部４７に記憶領域を割り当てることができる。このため、メモリ装置４０において記憶容量を動的に容易に増加することができる。

その他、具体的な構成について、本発明の主旨を逸脱しない範囲で適宜変更が可能である。

１０ 通信ＮＷ
２０ａ〜２０ｄ 通信装置
３０ 通信制御部
４０ 動的可変容量メモリ装置
４１ 可変容量記憶部
４２ 容量可変制御部
４３ ラベルスイッチ
４４ａ〜４４ｃ 無瞬断送受信部
４５ イーサネットスイッチ
４７ 他ＧＡ回路記憶部
５１ シーケンスナンバ挿入部
５２ ２レーンデータ複製部
５３ａ，５３ｂ 特定パケット挿入部
５４ａ，５４ｂ 特定パケット削除部
５５ ヒットレス切替部
５６ シーケンスナンバ削除部
６１ ブロックＳＲＡＭ
６２，６２ａ〜６２ｅ 単位ＳＲＡＭ
６３ １×２セレクタ
６４ ２×１セレクタ
６５，５５ クロスバーＳＷ

Claims (5)

1. 双方向のパスを介して互いに通信を行う複数の通信装置に搭載され、データを記憶可能な回路構成を可変できる電子回路により構成された動的可変容量メモリ装置であって、
   前記電子回路による記憶回路を用いた記憶部と、
   前記通信装置間のパスを伝送可能なデータ容量に対応する割当量を求め、当該割当量に応じた記憶容量の記憶領域を前記記憶部に記憶回路で形成する容量可変制御を行う制御部と
   を備えることを特徴とする動的可変容量メモリ装置。
2. 前記記憶回路は、電子記憶素子を複数纏めた単位メモリを複数用いて構成され、前記割当量に応じた記憶容量に対応する数の単位メモリが接続されて記憶領域が形成される
   ことを特徴とする請求項１に記載の動的可変容量メモリ装置。
3. 前記容量可変制御が可能な場合において、固有番号を付けた特定パケットを生成して前記双方向のパスへ送信する挿入部と、
   前記双方向のパスから送信されてきた固有番号付きの特定パケットを受信時に、当該双方向のパス毎の受信時刻を前記制御部へ通知し、この通知後に特定パケットを削除する削除部と
   を備え、
   前記制御部は、前記双方向のパス毎の受信時刻から受信時刻差を求め、この受信時刻差に応じたパスのデータ容量を求め、このデータ容量に対応する割当量を求める
   ことを特徴とする請求項１又は２に記載の動的可変容量メモリ装置。
4. 前記記憶部以外の未使用の電子回路を他記憶部として用い、
   前記制御部は、前記割当量に応じて、前記他記憶部に前記パスのデータを記憶する記憶容量の記憶領域を形成する
   ことを特徴とする請求項１〜３の何れか１項に記載の動的可変容量メモリ装置。
5. 双方向のパスを介して互いに通信を行う複数の通信装置に搭載され、データを記憶可能な回路構成を可変できる電子回路により構成された動的可変容量メモリ装置による記憶容量動的可変方法であって、
   前記動的可変容量メモリ装置は、
   前記電子回路による記憶回路を搭載し、当該記憶回路の構成が可変できる記憶部を備え、
   前記通信装置間のパスを伝送するデータ容量に対応する割当量を求めるステップと、
   前記割当量に応じた記憶容量の記憶領域を前記記憶部に記憶回路で形成する容量可変制御を行うステップと
   を実行することを特徴とする記憶容量動的可変方法。

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