JP2019504439A5 - - Google Patents

Claims (14)

1. プラズマ処理チャンバの内部容積に部分的に曝されて配置されたプローブと、
   前記内部容積内のプラズマ電位から導出されるアナログ信号を前記プローブから受け取り、
   前記アナログ信号の第１の降下を検出することに基づいてアーキング事象が発生していることを判定し、前記第１の降下は、第１の持続時間と第１の振幅を有し、
   前記アナログ信号の検出された第１の降下に基づいて出力信号を出力するように構成された検出回路と、を備え、
   前記出力信号は、前記第１の持続時間より長い第２の持続時間を有し、前記第１の持続時間は１００マイクロ秒未満であり、前記第２の持続時間は１００マイクロ秒を超えており、
   更に、
   前記検出回路と通信するデータログシステムであって、１００マイクロ秒を超えた入力信号を検出すると共に、前記検出回路からの前記出力信号を受信するように構成された、データログシステムと、
   を備える、アーキング検出装置。
2. 前記検出回路が前記プローブからの前記アナログ信号をデジタル信号に変換するように動作可能である、請求項１に記載のアーキング検出装置。
3. 前記検出回路が前記アナログ信号をフィルタ処理するように更に構成された、請求項１に記載のアーキング検出装置。
4. 内部容積を画定するチャンバ本体と、
   前記内部容積内に配置されたペデスタル組立体であって、基板を支持するように構成された、ペデスタル組立体と、
   前記ペデスタル組立体の上方で、前記内部容積内に配置されたシャワーヘッドであって、前記内部容積内でプラズマを生成するように構成された、シャワーヘッドと、
   アーキング検出装置であって、
   プラズマ処理チャンバの内部容積に部分的に曝されたプローブと、
   前記内部容積内のプラズマ電位から導出されるアナログ信号を前記プローブから受け取り、前記アナログ信号の第１の降下を検出することに基づいてアーキング事象が発生していることを判定し、前記第１の降下は、第１の持続時間と第１の振幅を有し、前記アナログ信号の検出された第１の降下に基づいて出力信号を出力し、前記出力信号は、前記第１の持続時間より長い第２の持続時間を有し、前記第１の持続時間は１００マイクロ秒未満であり、前記第２の持続時間は１００マイクロ秒を超えるように構成された検出回路と、
   前記検出回路と通信するデータログシステムであって、１００マイクロ秒を超えた入力信号を検出すると共に、前記検出回路からの前記出力信号を受信するように構成された、データログシステムと、
   を備えるアーキング検出装置と、
   を備える、プラズマ処理チャンバ。
5. 前記検出回路が前記プローブからの前記アナログ信号をデジタル信号に変換するように動作可能である、請求項４に記載のプラズマ処理チャンバ。
6. 前記アーキング検出装置が、
   前記アーキング検出装置と通信するコントローラであって、前記検出回路からの前記出力信号の前記出力に応答して、前記プラズマ処理チャンバで実行されている処理を停止するように構成された、コントローラ、
   をさらに備える、請求項４に記載のプラズマ処理チャンバ。
7. 前記検出回路が前記アナログ信号をフィルタ処理するように更に構成される、請求項４に記載のプラズマ処理チャンバ。
8. プラズマ処理チャンバ内のアーキング事象を検出するための方法であって、
   前記処理チャンバの内部容積内に部分的に配置されたプローブからのアナログ信号を検出回路に送信するステップであって、前記アナログ信号は、前記内部容積内のプラズマ電位から導出される、ステップと、
   前記アナログ信号の第１の降下を検出することに基づいてアーキング事象が前記内部容積内で発生していることを前記検出回路によって判定するステップであって、前記第１の降下は、第１の持続時間と第１の振幅を有する、ステップと、
   前記アーキング事象が発生したという判定に応答して、前記検出回路によって出力信号を出力するステップとを備え、
   前記出力信号は、前記第１の持続時間より長い第２の持続時間を有し、
   前記第１の持続時間は１００マイクロ秒未満であり、前記第２の持続時間は１００マイクロ秒を超えており、
   更に、
   前記検出回路からの前記出力信号をデータログシステムによって受信するステップを備え、
   前記データログシステムは、１００マイクロ秒を超えた入力信号を検出するように構成された、方法。
9. 前記出力信号は、デジタル信号である、請求項８に記載の方法。
10. 前記検出回路は、前記プローブによって送信された前記アナログ信号をフィルタ処理する、請求項８に記載の方法。
11. 前記検出回路は、
    各々の演算増幅器が第１の入力、第２の入力及び出力を有する、第１の演算増幅器及び第２の演算増幅器を備え、
    前記第１の演算増幅器の前記第１の入力は、前記アナログ信号に接続されており、
    前記第２の演算増幅器の前記第１の入力は、前記第１の演算増幅器の前記出力に接続されており、
    前記第２の演算増幅器の前記第２の入力は、第１のレジスタを介して前記第１の演算増幅器の前記出力に接続されており、接地されたコンデンサが、前記第１のレジスタと前記第２の演算増幅器の前記第２の入力との間で前記第２の演算増幅器の前記第２の入力に接続されている、請求項１に記載のアーキング検出装置。
12. 前記検出回路は、前記第２の演算増幅器の前記出力に基づいて動作するように構成された単安定マルチバイブレータを更に備えた、請求項１１に記載のアーキング検出装置。
13. 前記検出回路は、
    各々の演算増幅器が第１の入力、第２の入力及び出力を有する、第１の演算増幅器及び第２の演算増幅器を備え、
    前記第１の演算増幅器の前記第１の入力は、前記アナログ信号に接続されており、
    前記第２の演算増幅器の前記第１の入力は、前記第１の演算増幅器の前記出力に接続されており、
    前記第２の演算増幅器の前記第２の入力は、第１のレジスタを介して前記第１の演算増幅器の前記出力に接続されており、接地されたコンデンサが、前記第１のレジスタと前記第２の演算増幅器の前記第２の入力との間で前記第２の演算増幅器の前記第２の入力に接続されており、
    更に、
    前記第２の演算増幅器の前記出力に基づいて動作するように構成された単安定マルチバイブレータを備えた、請求項４に記載のプラズマ処理チャンバ
14. 前記検出回路は、
    各々の演算増幅器が第１の入力、第２の入力及び出力を有する、第１の演算増幅器及び第２の演算増幅器を備え、
    前記アナログ信号の前記第１の降下を検出することは、前記検出回路の前記第２の演算増幅器によって検出され、
    前記第１の演算増幅器の前記第１の入力は、前記アナログ信号に接続されており、
    前記第２の演算増幅器の前記第１の入力は、前記第１の演算増幅器の前記出力に接続されており、
    前記第２の演算増幅器の前記第２の入力は、第１のレジスタを介して前記第１の演算増幅器の前記出力に接続されており、接地されたコンデンサが、前記第１のレジスタと前記第２の演算増幅器の前記第２の入力との間で前記第２の演算増幅器の前記第２の入力に接続されている、請求項８に記載の方法。