JP2019220525A - Wiring board and manufacturing method thereof - Google Patents

Wiring board and manufacturing method thereof Download PDF

Info

Publication number
JP2019220525A
JP2019220525A JP2018115259A JP2018115259A JP2019220525A JP 2019220525 A JP2019220525 A JP 2019220525A JP 2018115259 A JP2018115259 A JP 2018115259A JP 2018115259 A JP2018115259 A JP 2018115259A JP 2019220525 A JP2019220525 A JP 2019220525A
Authority
JP
Japan
Prior art keywords
region
hole
metal layer
wiring board
current density
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018115259A
Other languages
Japanese (ja)
Other versions
JP7119620B2 (en
Inventor
小岩 進雄
Yukio Koiwa
進雄 小岩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP2018115259A priority Critical patent/JP7119620B2/en
Publication of JP2019220525A publication Critical patent/JP2019220525A/en
Priority to JP2022121461A priority patent/JP7439867B2/en
Application granted granted Critical
Publication of JP7119620B2 publication Critical patent/JP7119620B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

To provide a wiring board that has a space area in a part of a through hole, or a manufacturing method thereof.SOLUTION: A wiring board 1 includes a substrate 10 including a through hole 106, and a metal structure 20 having a first region provided in the through hole 106 and in contact with a side surface of the through hole 106, and a second region located at least on opening surfaces 1064 and 1066 of the through holes 106, and having a larger crystal grain size of a metal material than the first region, and provided such that a hollow region 22 exists in the through hole 106. The hollow region 22 may be surrounded by the second region. The second region may close the opening surfaces 1064 and 1066 of the through hole 106.SELECTED DRAWING: Figure 1

Description

本開示は、配線基板および配線基板の製造方法に関する。   The present disclosure relates to a wiring board and a method for manufacturing the wiring board.

MEMS(Micro Electro Mechanical Systems)技術を利用して貫通電極を含む配線基板を製造する技術が、従来から提案されている。特許文献1は、貫通電極の内部に樹脂を含む応力緩衝部を設けた貫通電極基板を開示している。   2. Description of the Related Art A technique of manufacturing a wiring board including a through electrode using a MEMS (Micro Electro Mechanical Systems) technique has been conventionally proposed. Patent Document 1 discloses a through electrode substrate in which a stress buffer containing resin is provided inside the through electrode.

特開2012−142414号公報JP 2012-142414 A

特許文献1に記載の技術において、応力緩衝部は、応力に起因した動作不良の発生を抑えるための部材である。応力緩衝部は、電気信号の伝送に寄与することを目的とした部位とは異なる部位である。   In the technology described in Patent Literature 1, the stress buffer is a member for suppressing the occurrence of operation failure due to stress. The stress buffer is a part different from a part intended to contribute to transmission of an electric signal.

これに対し、本開示の実施形態における目的の一つは、貫通孔の一部に空間領域が存在する配線基板、またはその製造方法を提供することである。   On the other hand, one of the objects in the embodiment of the present disclosure is to provide a wiring board in which a space region exists in a part of a through hole, or a method for manufacturing the same.

本開示の実施形態の一つである配線基板は、貫通孔を含む基板と、前記貫通孔に設けられた金属構造体であって、前記貫通孔の側面に接する第1領域と、少なくとも前記貫通孔の開口面に位置し、かつ前記第1領域よりも金属材料の結晶粒径が大きい第2領域と、を含み、前記貫通孔に中空領域が存在するように設けられた金属構造体と、を有する。   A wiring substrate according to an embodiment of the present disclosure includes a substrate including a through-hole, a metal structure provided in the through-hole, a first region in contact with a side surface of the through-hole, and at least the through-hole. A second region located on the opening surface of the hole and having a crystal grain size of the metal material larger than that of the first region; and a metal structure provided such that a hollow region is present in the through hole; Having.

本開示の実施形態の一つである配線基板において、前記中空領域は、前記第2領域によって囲まれている。   In the wiring board according to an embodiment of the present disclosure, the hollow region is surrounded by the second region.

本開示の実施形態の一つである配線基板において、前記第2領域は前記貫通孔の開口面を塞ぐ。   In the wiring board according to an embodiment of the present disclosure, the second region closes an opening surface of the through hole.

本開示の実施形態の一つである配線基板において、前記中空領域は、前記貫通孔の軸方向に交差する方向において、前記金属構造体よりも厚い部分を含む。   In the wiring board according to an embodiment of the present disclosure, the hollow region includes a portion thicker than the metal structure in a direction intersecting the axial direction of the through hole.

本開示の実施形態の一つである配線基板において、前記中空領域は、前記貫通孔の軸方向において、前記金属構造体よりも厚い部分を含む。   In a wiring board according to an embodiment of the present disclosure, the hollow region includes a portion thicker than the metal structure in an axial direction of the through hole.

本開示の実施形態の一つである配線基板の製造方法は、基板に含まれる貫通孔の側面に、電解めっき法により、第1電流密度で第1金属層を形成し、前記第1金属層を形成した後、電解めっき法により、前記第1電流密度よりも大きい第2電流密度で、前記第1金属層と異なる第2金属層を形成する。   In a method of manufacturing a wiring board according to an embodiment of the present disclosure, a first metal layer is formed at a first current density on a side surface of a through hole included in the substrate by an electrolytic plating method, and the first metal layer is formed. Is formed, a second metal layer different from the first metal layer is formed at a second current density higher than the first current density by electrolytic plating.

本開示の実施形態の一つである配線基板の製造方法において、前記第2金属層は前記貫通孔の開口面を塞ぐ。   In the method for manufacturing a wiring board according to an embodiment of the present disclosure, the second metal layer closes an opening surface of the through hole.

本開示の実施形態の一つである配線基板の製造方法において、前記貫通孔の軸方向に交差する方向において、前記第1金属層が前記貫通孔内の空間領域よりも厚くなる前に、前記第1電流密度から前記第2電流密度に変更する。   In the method of manufacturing a wiring board according to an embodiment of the present disclosure, in a direction intersecting with the axial direction of the through hole, the first metal layer is thicker than a space region in the through hole. The first current density is changed to the second current density.

本開示の第1実施形態に係る配線基板の構成を示す部分側断面図である。FIG. 2 is a partial side cross-sectional view illustrating a configuration of a wiring board according to the first embodiment of the present disclosure. 本開示の第1実施形態に係る金属構造体の構成を示す側断面図である。1 is a side sectional view illustrating a configuration of a metal structure according to a first embodiment of the present disclosure. 本開示の第2実施形態に係る配線基板の製造方法の手順を示すフローチャートである。9 is a flowchart illustrating a procedure of a method of manufacturing a wiring board according to a second embodiment of the present disclosure. 本開示の第2実施形態に係る配線基板の製造方法を説明する部分側断面図である。It is a partial side sectional view explaining the manufacturing method of the wiring board concerning a second embodiment of the present disclosure. 本開示の第2実施形態に係る配線基板の製造方法を説明する部分側断面図である。It is a partial side sectional view explaining the manufacturing method of the wiring board concerning a second embodiment of the present disclosure. 本開示の第2実施形態に係る配線基板の製造方法を説明する部分側断面図である。It is a partial side sectional view explaining the manufacturing method of the wiring board concerning a second embodiment of the present disclosure. 本開示の第2実施形態に係る配線基板の製造方法を説明する部分側断面図である。It is a partial side sectional view explaining the manufacturing method of the wiring board concerning a second embodiment of the present disclosure. 電解めっき法における電流密度と金属層の膜厚との関係を例示するグラフである。4 is a graph illustrating a relationship between a current density and a film thickness of a metal layer in an electrolytic plating method. 従来技術に係る配線基板の構成を示す部分側断面図である。It is a fragmentary sectional side view showing the composition of the wiring board concerning a conventional technology. 従来技術に係る配線基板の構成を示す部分側断面図である。It is a fragmentary sectional side view showing the composition of the wiring board concerning a conventional technology. 従来技術に係る配線基板の構成を示す部分側断面図である。It is a fragmentary sectional side view showing the composition of the wiring board concerning a conventional technology. 従来技術に係る配線基板の構成を示す部分側断面図である。It is a fragmentary sectional side view showing the composition of the wiring board concerning a conventional technology.

以下、本開示の各実施形態について、図面を参照し、説明する。ただし、本開示は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。   Hereinafter, embodiments of the present disclosure will be described with reference to the drawings. However, the present disclosure can be implemented in various modes without departing from the gist of the present disclosure, and is not to be construed as being limited to the description of the embodiments illustrated below.

図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。なお、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号(数字の後にA、B、Cのアルファベットを付しただけの符号)を付し、その繰り返しの説明は省略する場合がある。   The drawings may be schematically illustrated in terms of width, thickness, shape, and the like of each unit as compared with actual embodiments in order to make the description clearer, but are merely examples, and the interpretation of the present disclosure is limited. It does not do. In the drawings referred to in the present embodiment, the same portions or portions having similar functions are denoted by the same reference numerals or similar reference numerals (codes obtained by adding alphabets of A, B, and C after a number). The description of the repetition may be omitted.

本明細書および特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上(上面)に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。   In this specification and the claims, in describing the mode of arranging another structure on a certain structure, when simply written as "on", unless otherwise specified, a certain structure may be used. This includes both a case where another structure is arranged directly above (upper surface) so as to be in contact with the other structure and a case where another structure is arranged above a certain structure via another structure.

本明細書および特許請求の範囲において、ある構造体と他の構造体が重なるという表現は、これらの構造体の平面視において、少なくとも一部が重なるということを意味する。換言すると、これらの構造体のいずれか一方が他方の上、あるいは下に位置し、かつ、これらの構造体を上面から、あるいは下面から見た場合に、互いに少なくとも一部が重なるということを意味する。   In this specification and the appended claims, the expression that a certain structure and another structure overlap means that these structures at least partially overlap in plan view. In other words, it means that one of these structures is located above or below the other, and that when these structures are viewed from above or below, at least some of them overlap each other. I do.

[第1実施形態]
図1は、本開示の第1実施形態である配線基板1の構成を示す部分側断面図である。配線基板1は、いわゆる貫通電極基板である。配線基板1は、多層配線基板、インターポーザと呼ばれる配線基板であってもよい。配線基板1は、基板10と、金属構造体20と、配線30とを有する。
[First Embodiment]
FIG. 1 is a partial side sectional view illustrating a configuration of a wiring board 1 according to a first embodiment of the present disclosure. The wiring substrate 1 is a so-called through electrode substrate. The wiring board 1 may be a multilayer wiring board or a wiring board called an interposer. The wiring substrate 1 includes a substrate 10, a metal structure 20, and wiring 30.

基板10は、第1面102と、第2面104と、貫通孔106と、を含む。第1面102には、配線30が配置されている。配線30は、例えば、第1面102に配置された電子部品(例えば、トランジスタ)の一部を構成してもよい。第2面104は、第1面102と対向する面である。第2面104は、第1面102は、表裏の関係にある。第2面104に配線が配置されてもよい。貫通孔106は、第1面102と第2面104とを貫通する孔である。貫通孔106(基板10)の開口面のうち、第1面102に隣接する開口面を「開口面1064」と称し、第2面104に隣接する開口面を「開口面1066」と称する。貫通孔106は、例えば円柱状であるが、直方体状、三角柱状、またはその他の形状であってもよい。   The substrate 10 includes a first surface 102, a second surface 104, and a through hole 106. The wiring 30 is arranged on the first surface 102. The wiring 30 may constitute a part of an electronic component (for example, a transistor) arranged on the first surface 102, for example. The second surface 104 is a surface facing the first surface 102. The second surface 104 is in a front-to-back relationship with the first surface 102. Wiring may be arranged on the second surface 104. The through hole 106 is a hole penetrating the first surface 102 and the second surface 104. Of the opening surfaces of the through holes 106 (substrate 10), the opening surface adjacent to the first surface 102 is referred to as “opening surface 1064”, and the opening surface adjacent to the second surface 104 is referred to as “opening surface 1066”. The through-hole 106 has, for example, a cylindrical shape, but may have a rectangular parallelepiped shape, a triangular prism shape, or another shape.

以下、第1面102または第2面104に平行な一方向を「X方向」とし、X方向に交差する方向を「Y方向」として、各方向を説明する場合がある。X方向は、貫通孔106の径方向に対応する。Y方向は、貫通孔106の軸方向に対応する。   Hereinafter, each direction may be described with one direction parallel to the first surface 102 or the second surface 104 being “X direction” and a direction intersecting with the X direction being “Y direction”. The X direction corresponds to the radial direction of the through hole 106. The Y direction corresponds to the axial direction of the through hole 106.

基板10および貫通孔106のY方向における厚さは、例えば10μm以上800μm以下であるが、これに限定されない。貫通孔106の径は例えば10μm以上100μm以下であるが、これに限定されない。図1には、説明の便宜上、貫通孔106が1つだけ示されているが、基板10は2つ以上の貫通孔106を含んでもよい。   The thickness of the substrate 10 and the through hole 106 in the Y direction is, for example, not less than 10 μm and not more than 800 μm, but is not limited thereto. The diameter of the through hole 106 is, for example, 10 μm or more and 100 μm or less, but is not limited thereto. Although only one through-hole 106 is shown in FIG. 1 for convenience of description, the substrate 10 may include two or more through-holes 106.

本実施形態の基板10は、シリコン層108、およびシリコン層108を覆う酸化シリコン層110を含む。酸化シリコン層110は、貫通孔106の側面(内壁ともいう。)1062、および基板10の表面に設けられた絶縁層(絶縁膜)である。酸化シリコン層110の厚みは例えば0.1以上2μm以下であるが、これに限定されない。なお、基板10は、シリコンを含む基板に限定されない。基板10は、ガラス、セラミック、絶縁性樹脂またはその他の材料を含む基板であってもよい。   The substrate 10 of the present embodiment includes a silicon layer 108 and a silicon oxide layer 110 covering the silicon layer 108. The silicon oxide layer 110 is an insulating layer (insulating film) provided on the side surface (also referred to as an inner wall) 1062 of the through hole 106 and the surface of the substrate 10. The thickness of the silicon oxide layer 110 is, for example, 0.1 to 2 μm, but is not limited thereto. Note that the substrate 10 is not limited to a substrate containing silicon. The substrate 10 may be a substrate including glass, ceramic, insulating resin, or another material.

金属構造体20は、貫通孔106に設けられ、第1面102と第2面104とを電気的に接続させる。金属構造体20は貫通電極と呼ばれる。金属構造体20は、配線30と電気的に接続されてもよい。金属構造体20は、例えば銅を用いて形成されるが、白金、金、銀、ニッケル、ロジウム、ルテニウム、イリジウムまたはその他の金属のうちの一種または二種以上を用いて形成されてもよい。   The metal structure 20 is provided in the through hole 106 and electrically connects the first surface 102 and the second surface 104. The metal structure 20 is called a through electrode. The metal structure 20 may be electrically connected to the wiring 30. The metal structure 20 is formed using, for example, copper, but may be formed using one or more of platinum, gold, silver, nickel, rhodium, ruthenium, iridium, and other metals.

金属構造体20は、貫通孔106に中空領域22が存在するように設けられている。すなわち、配線基板1は、金属構造体20によって囲まれた中空領域22を貫通孔106に含む。中空領域22は、金属構造体20のうち、側面1062に接する領域と、開口面1064に接する領域と、開口面1066に接する領域とによって囲まれた空間領域である。図1では、中空領域22の断面形状を、概略的に、頂点に相当する部分がやや丸みを帯びたほぼ矩形形状で図示してある。中空領域22は、例えば全体としてほぼ直方体状であるが、球状またはその他の形状であってもよい。   The metal structure 20 is provided such that the hollow region 22 exists in the through hole 106. That is, the wiring board 1 includes the hollow region 22 surrounded by the metal structure 20 in the through hole 106. The hollow region 22 is a space region surrounded by a region in contact with the side surface 1062, a region in contact with the opening surface 1064, and a region in contact with the opening surface 1066 in the metal structure 20. In FIG. 1, the cross-sectional shape of the hollow region 22 is schematically illustrated as a substantially rectangular shape in which a portion corresponding to a vertex is slightly rounded. The hollow region 22 is, for example, generally rectangular parallelepiped as a whole, but may be spherical or other shapes.

中空領域22は、貫通電極における一般的なボイドとは異なる概念の空間領域である。ボイドとは、貫通孔の側面から貫通孔の中心軸に向かって金属層が成長してその中心軸付近で一体化する際に生じた、金属層の内部の気泡が残存する領域をいう。   The hollow region 22 is a space region having a concept different from a general void in a through electrode. The void refers to a region where bubbles inside the metal layer remain when the metal layer grows from the side surface of the through hole toward the central axis of the through hole and is integrated near the central axis.

図2は、金属構造体20の構成を示す側断面図である。金属構造体20は、第1領域24と、第2領域26とを含む。図2では、第1領域24および第2領域26をそれぞれ均一の厚さで図示しているが、厚さは不均一であってもよい。   FIG. 2 is a side sectional view showing the configuration of the metal structure 20. The metal structure 20 includes a first region 24 and a second region 26. In FIG. 2, the first region 24 and the second region 26 are each shown with a uniform thickness, but the thickness may be non-uniform.

第1領域24は、側面1062に接する領域である。第1領域24は、中空領域22の位置から見て側面1062側に位置する領域を含む。第1領域24は、金属構造体20のうち、側面1062に接する筒状の領域に相当する。   The first region 24 is a region in contact with the side surface 1062. The first region 24 includes a region located on the side surface 1062 side when viewed from the position of the hollow region 22. The first region 24 corresponds to a cylindrical region of the metal structure 20 that is in contact with the side surface 1062.

第2領域26は、少なくとも開口面1064および開口面1066に位置する領域である。第2領域26は、中空領域22の位置から見て、開口面1064側および開口面1066側に位置する領域を含む。第2領域26は、本実施形態では、金属構造体20のうちの第1領域24とは異なる領域である。   The second region 26 is a region located at least on the opening surface 1064 and the opening surface 1066. The second region 26 includes regions located on the opening surface 1064 side and the opening surface 1066 side when viewed from the position of the hollow region 22. In the present embodiment, the second region 26 is a region of the metal structure 20 that is different from the first region 24.

本実施形態では、中空領域22は、第2領域26によって囲まれた空間領域である。また、第2領域26は、開口面1064および開口面1066を塞ぐ。ただし、第2領域26は、必ずしも中空領域22を密閉する必要はない。例えば、第2領域26は、開口面1064および開口面1066の少なくとも一方を介して、中空領域22を外部の空間領域に通じさせる孔を含んでもよい。   In the present embodiment, the hollow region 22 is a space region surrounded by the second region 26. Further, the second region 26 closes the opening surface 1064 and the opening surface 1066. However, the second region 26 does not necessarily need to seal the hollow region 22. For example, the second region 26 may include a hole that allows the hollow region 22 to communicate with an external space region via at least one of the opening surface 1064 and the opening surface 1066.

ここで、金属構造体20のうち、側面1062に接する領域のX方向における厚さ(肉厚)を「DA」とし、中空領域22のX方向における厚さを「DX」とした場合、DX>DAという関係を満たしてもよい。本実施形態では、DAは、第1領域24の厚さと、第2領域26の厚さとを合算した厚さである。すなわち、中空領域22は、X方向において金属構造体20よりも厚い領域を含んでもよい。   Here, when the thickness (wall thickness) in the X direction of the region in contact with the side surface 1062 of the metal structure 20 is “DA” and the thickness of the hollow region 22 in the X direction is “DX”, DX> The relationship DA may be satisfied. In the present embodiment, DA is a total thickness of the thickness of the first region 24 and the thickness of the second region 26. That is, the hollow region 22 may include a region thicker than the metal structure 20 in the X direction.

また、第2領域26のうち、開口面1064側の領域のY方向における厚さを「DB」とし、開口面1066側の領域のY方向における厚さを「DC」とし、中空領域22のY方向における厚さを「DY」とした場合、DY>DB、およびDY>DCの少なくとも一方の関係を満たしてもよい。すなわち、中空領域22は、Y方向において金属構造体20(本実施形態では、第2領域26)よりも厚い領域を含んでもよい。DBおよびDCは、例えば数μmであるが、これに限られない。なお、第1領域24および第2領域26のそれぞれについて、所定の方向における厚さが不均一である場合、平均値、最大値、最小値またはその他の値のいずれによって該方向における厚さが特定されてもよい。   In the second region 26, the thickness in the Y direction of the region on the opening surface 1064 side is “DB”, the thickness in the Y direction of the region on the opening surface 1066 side is “DC”, and the thickness of the hollow region 22 is Y. When the thickness in the direction is “DY”, at least one of DY> DB and DY> DC may be satisfied. That is, the hollow region 22 may include a region thicker in the Y direction than the metal structure 20 (the second region 26 in the present embodiment). DB and DC are, for example, several μm, but are not limited thereto. When the thickness of each of the first region 24 and the second region 26 in the predetermined direction is non-uniform, the thickness in the direction is specified by any one of an average value, a maximum value, a minimum value, and other values. May be done.

第2領域26は、第1領域24よりも、金属材料の結晶粒径が大きい領域である。ここでいう結晶粒径は、例えば平均結晶粒径である。第1領域24の金属材料の平均結晶粒径はおよそ3μm、第2領域26の金属材料の平均結晶粒径はおよそ5μmである。平均結晶粒径は、例えばASTM D112−13「Standard Test Methods for Determining Average Grain Size(平均結晶粒度決定のための標準試験方法)」により特定されるが、これに限られない。金属材料の結晶粒径は、平均結晶粒径によって特定されなくてもよく、例えば最大結晶粒径またはその他の結晶粒径によって特定されてもよい。   The second region 26 is a region where the crystal grain size of the metal material is larger than that of the first region 24. The crystal grain size here is, for example, an average crystal grain size. The average crystal grain size of the metal material in the first region 24 is approximately 3 μm, and the average crystal grain size of the metal material in the second region 26 is approximately 5 μm. The average crystal grain size is specified by, for example, ASTM D112-13 “Standard Test Methods for Determining Average Grain Size (standard test method for determining average crystal grain size)”, but is not limited thereto. The crystal grain size of the metal material may not be specified by the average crystal grain size, but may be specified by, for example, the maximum crystal grain size or another crystal grain size.

金属材料の結晶粒径の差異により、第1領域24は、第2領域26よりも機械的強度が高い場合がある。換言すると、第2領域26は、第1領域24よりも機械的強度が低い場合がある。   The first region 24 may have higher mechanical strength than the second region 26 due to a difference in crystal grain size of the metal material. In other words, the second region 26 may have lower mechanical strength than the first region 24.

金属材料の結晶粒径の差異により、第2領域26は、第1領域24よりも電気的な損失(電流損失)が少ない場合がある。これにより、第2領域26における金属材料の結晶粒径を、第1領域24における結晶粒径以下とした場合に比べて、金属構造体20全体での電気的な損失を小さくする効果が期待できる。   Due to the difference in the crystal grain size of the metal material, the second region 26 may have lower electrical loss (current loss) than the first region 24 in some cases. Thereby, the effect of reducing the electrical loss in the entire metal structure 20 can be expected as compared with the case where the crystal grain size of the metal material in the second region 26 is equal to or smaller than the crystal grain size in the first region 24. .

[第2実施形態]
本開示の第2実施形態は、第1実施形態で説明した構成の配線基板の製造方法に関する。
[Second embodiment]
The second embodiment of the present disclosure relates to a method for manufacturing a wiring board having the configuration described in the first embodiment.

図3は、配線基板100の製造方法の手順を示すフローチャートである。図4から図7は、配線基板100の製造方法を説明する部分側断面図である。   FIG. 3 is a flowchart illustrating a procedure of a method of manufacturing the wiring board 100. 4 to 7 are partial side sectional views illustrating the method for manufacturing the wiring board 100.

ステップS1において、図4に示すように、貫通孔106が基板10に形成される。貫通孔106は、例えば、第1面102にマスク材を配置し、そのマスク材をマスクとして、第1面102側から基板10のエッチングを行うことにより形成される。エッチングは、例えば、ボッシュプロセスまたは反応性イオンエッチングを用いた深掘りエッチングである。   In step S1, a through hole 106 is formed in the substrate 10, as shown in FIG. The through-hole 106 is formed, for example, by disposing a mask material on the first surface 102 and etching the substrate 10 from the first surface 102 side using the mask material as a mask. The etching is, for example, deep etching using a Bosch process or reactive ion etching.

ステップS2において、図5に示すように、基板10に絶縁層が形成される(ステップS2)。具体的には、酸化シリコン層110が基板10に形成される。酸化シリコン層110は、例えば、プラズマCVD法、熱酸化法、熱CVD法、触媒CVD法(Cat(Catalytic)−CVD法またはホットワイヤCVD法)によって形成される。なお、ステップS2の処理は行われなくてもよい。   In Step S2, as shown in FIG. 5, an insulating layer is formed on the substrate 10 (Step S2). Specifically, a silicon oxide layer 110 is formed on the substrate 10. The silicon oxide layer 110 is formed by, for example, a plasma CVD method, a thermal oxidation method, a thermal CVD method, a catalytic CVD method (Cat (Catalytic) -CVD method, or a hot wire CVD method). Note that the process of step S2 may not be performed.

ステップS3において、図6に示すように、第1金属層210が貫通孔106に形成される。第1金属層210は、電解めっき法により側面1062から金属層を成長させて形成される。ステップS3では、第1電流密度の電流で第1金属層210が形成される。電流は、パルス状の電流であってもよいし、パルス状でなくてもよい。ステップS3の処理により、図6に矢印Aで示すように、第1金属層210が貫通孔106の中心軸に向かって成長する。図6に示すように、Y方向における各位置において第1金属層210の厚さ(Y方向における厚さ)はほぼ同じである。このため、第1金属層210は、貫通孔106の形状に応じた筒状の金属層となる。図6に示すように、第1金属層210のX方向における厚さを「da」とし、貫通孔106内の空間領域1068のX方向における厚さを「dx」とする。図6に示す場合、dx>daである。   In step S3, as shown in FIG. 6, the first metal layer 210 is formed in the through hole 106. The first metal layer 210 is formed by growing a metal layer from the side surface 1062 by an electrolytic plating method. In step S3, the first metal layer 210 is formed with a current having a first current density. The current may be a pulsed current or may not be a pulsed current. By the processing in step S3, the first metal layer 210 grows toward the central axis of the through-hole 106 as indicated by an arrow A in FIG. As shown in FIG. 6, the thickness of the first metal layer 210 (the thickness in the Y direction) is substantially the same at each position in the Y direction. Therefore, the first metal layer 210 becomes a cylindrical metal layer according to the shape of the through hole 106. As shown in FIG. 6, the thickness of the first metal layer 210 in the X direction is “da”, and the thickness of the space region 1068 in the through hole 106 in the X direction is “dx”. In the case shown in FIG. 6, dx> da.

ステップS4において、図7に示すように、第2金属層220が貫通孔106に形成される。第2金属層220は、電解めっき法により金属層を成長させて形成される点で、第1金属層210と共通する。一方で、第2金属層220は、第1電流密度よりも大きい第2電流密度の電流で形成される点で、第1金属層210とは異なる。電流は、パルス状の電流であってもよいし、パルス状でなくてもよい。ステップS4の処理により、図7に矢印B1,B2で示すように、第2金属層220が貫通孔106の中心軸に向かって成長する。例えばステップS3,S4では、X方向において第1金属層210が空間領域1068よりも厚くなる前に、すなわちdx>daの関係を満たす期間のうちに、第1電流密度から第2電流密度に変更される。   In step S4, as shown in FIG. 7, the second metal layer 220 is formed in the through hole 106. The second metal layer 220 is common to the first metal layer 210 in that the second metal layer 220 is formed by growing a metal layer by an electrolytic plating method. On the other hand, the second metal layer 220 is different from the first metal layer 210 in that the second metal layer 220 is formed with a current having a second current density higher than the first current density. The current may be a pulsed current or may not be a pulsed current. By the process in step S4, the second metal layer 220 grows toward the central axis of the through hole 106, as indicated by arrows B1 and B2 in FIG. For example, in steps S3 and S4, the first current density is changed from the first current density to the second current density before the first metal layer 210 becomes thicker than the space region 1068 in the X direction, that is, during a period satisfying the relationship of dx> da. Is done.

ステップS4の処理は、例えば、第2金属層220が開口面1064および開口面1066を塞ぐまで行われる。例えば、第2電流密度で第2金属層220を形成する時間は、第1電流密度で第1金属層210を形成する時間よりも短い。ステップS4の処理が完了すると、貫通孔106の内部に、第1金属層210および第2金属層220を含む金属構造体200が完成する。金属構造体200は、貫通孔106に中空領域230が存在するように形成される。本実施形態では、中空領域230は、第2金属層220によって囲まれた領域である。なお、実際には、第1金属層210または第2金属層220の一部が貫通孔106の外部にはみ出すことがあるが、図6および図7ではその図示を省略してある。第2金属層220を形成した後研磨を経て、配線基板1が完成する。   The process of step S4 is performed, for example, until the second metal layer 220 closes the opening surface 1064 and the opening surface 1066. For example, the time for forming the second metal layer 220 at the second current density is shorter than the time for forming the first metal layer 210 at the first current density. When the process in step S4 is completed, the metal structure 200 including the first metal layer 210 and the second metal layer 220 inside the through hole 106 is completed. The metal structure 200 is formed such that the hollow region 230 exists in the through hole 106. In the present embodiment, the hollow region 230 is a region surrounded by the second metal layer 220. Actually, a part of the first metal layer 210 or the second metal layer 220 may protrude outside the through-hole 106, but is not shown in FIGS. 6 and 7. After forming the second metal layer 220, the wiring substrate 1 is completed through polishing.

ところで、図7に示すように、Y方向における各位置において、第2金属層220のX方向における厚さが異なる。具体的には、第2金属層220のうち、開口面1064に近い領域、および開口面1066に近い領域(すなわち、基板10の表面付近)においては、これらの間の領域(例えば、Y方向において貫通孔106の中心付近)よりも第2金属層220の成長速度が高く、その結果、第2金属層220の膜厚が大きくなる。また、第2金属層220は、第1金属層210よりも大きい電流密度で形成されているため、金属材料の結晶粒径が第1金属層210よりも大きい。   By the way, as shown in FIG. 7, the thickness of the second metal layer 220 in the X direction differs at each position in the Y direction. Specifically, in a region of the second metal layer 220 near the opening surface 1064 and a region near the opening surface 1066 (that is, near the surface of the substrate 10), a region therebetween (for example, in the Y direction). The growth rate of the second metal layer 220 is higher than that near the center of the through hole 106), and as a result, the thickness of the second metal layer 220 is larger. Further, since the second metal layer 220 is formed with a higher current density than the first metal layer 210, the crystal grain size of the metal material is larger than that of the first metal layer 210.

ここで、図8は、電解めっき法における電流密度と金属層の膜厚との関係を例示するグラフである。図8のグラフにおいて、横軸は電流密度に対応し、縦軸は金属層の膜厚に対応する。電流密度が閾値TH以下の領域では、電流密度の増加に対して、表面付近および中心付近における金属層の膜厚が線形的に増加する。また、基板10の表面付近と中心付近とで金属層の膜厚の差は小さい。このため、閾値TH以下の第1電流密度DK1で金属層が形成された場合、貫通孔の側面の各位置における膜厚の差異が小さい。   Here, FIG. 8 is a graph illustrating the relationship between the current density and the thickness of the metal layer in the electrolytic plating method. In the graph of FIG. 8, the horizontal axis corresponds to the current density, and the vertical axis corresponds to the thickness of the metal layer. In a region where the current density is equal to or less than the threshold value TH, the thickness of the metal layer near the surface and near the center linearly increases as the current density increases. The difference in the thickness of the metal layer between the vicinity of the surface of the substrate 10 and the vicinity of the center is small. For this reason, when the metal layer is formed at the first current density DK1 equal to or less than the threshold value TH, the difference in the film thickness at each position on the side surface of the through hole is small.

これに対し、電流密度が閾値THよりも大きい領域では、基板10の表面付近では、電流密度の増加に対して膜厚が線形的に増加する。一方、中心付近では、電流密度の増加に対する膜厚の増加が小さく、電流密度が所定値を超えると膜厚が低下する。このような現象が生じる理由は、電解めっき法においては、電界が相対的に高い貫通孔の開口面付近に集中的に金属材料が析出し、貫通孔の中心付近に比べて金属層の成長速度が高くなるからである。このため、閾値THよりも大きい第2電流密度DK2で金属層が形成された場合、基板の表面付近の膜厚が、中心付近の膜厚よりも大きくなる。本開示の第2実施形態の配線基板100の製造方法においては、このような電流密度と金属層の膜厚(成長速度)との関係を利用して、金属構造体200が形成される。   On the other hand, in a region where the current density is larger than the threshold value TH, the film thickness linearly increases near the surface of the substrate 10 as the current density increases. On the other hand, near the center, the increase in the film thickness with the increase in the current density is small, and the film thickness decreases when the current density exceeds a predetermined value. The reason for this phenomenon is that in the electrolytic plating method, the metal material is concentrated near the opening surface of the through hole where the electric field is relatively high, and the growth rate of the metal layer is higher than that near the center of the through hole. Is higher. Therefore, when the metal layer is formed at the second current density DK2 larger than the threshold value TH, the film thickness near the surface of the substrate becomes larger than the film thickness near the center. In the method for manufacturing the wiring board 100 according to the second embodiment of the present disclosure, the metal structure 200 is formed by utilizing such a relationship between the current density and the thickness (growth rate) of the metal layer.

図9から図12は、従来技術に係る配線基板の構成を示す部分側断面図である。図9に示すように、基板10の貫通孔106の全体に金属層40Aが形成される場合、電解めっき法では、金属層40Aの形成に多くの時間を要する場合がある。これに対し、本実施形態では、金属構造体200の内部に、金属材料が存在しない中空領域230が存在するので、金属構造体200の形成に要する時間が短縮される効果が期待できる。   9 to 12 are partial side sectional views showing a configuration of a wiring board according to a conventional technique. As shown in FIG. 9, when the metal layer 40 </ b> A is formed on the entire through hole 106 of the substrate 10, it may take a long time to form the metal layer 40 </ b> A by the electrolytic plating method. On the other hand, in the present embodiment, since the hollow region 230 where no metal material exists exists inside the metal structure 200, an effect that the time required for forming the metal structure 200 can be expected to be reduced.

図10に示すように、貫通孔106の側面に接する金属層40Bを、貫通孔106の一部に形成した場合、第1面102と第2面104とを通じさせる空間領域1070が存在する。空間領域1070の存在により、ウェハ加工が困難になる場合がある。例えば、開口部を塞がないと裏面にレジストが回り込んでしまう場合や真空チャックできない場合がある。これに対し、本実施形態では、中空領域230は、外部の空間領域に通じないまたはほぼ通じない。このため、ウェハ加工が容易になる効果が期待できる。   As shown in FIG. 10, when the metal layer 40B in contact with the side surface of the through hole 106 is formed in a part of the through hole 106, there is a space region 1070 through which the first surface 102 and the second surface 104 pass. The presence of the spatial region 1070 may make wafer processing difficult. For example, if the opening is not closed, the resist may flow around the back surface, or the vacuum chuck may not be performed. On the other hand, in the present embodiment, the hollow region 230 does not communicate with or substantially does not communicate with the external space region. For this reason, the effect that wafer processing becomes easy can be expected.

図11に示すように、金属層40Bの内側の空間領域1070に樹脂層50が形成された場合、樹脂層50が不要になった段階で、基板10の表面の樹脂層50が除去される。この除去には、例えば、CMP(Chemical Mechanical Polishing)が用いられる。この除去の際に、基板10にストレスが加わり、基板10が破損してしまう可能性がある。これに対し、本実施形態では、樹脂層を除去する工程が不要であるから、基板10が破損する可能性が低くなる効果が期待できる。   As shown in FIG. 11, when the resin layer 50 is formed in the space region 1070 inside the metal layer 40B, the resin layer 50 on the surface of the substrate 10 is removed when the resin layer 50 becomes unnecessary. For this removal, for example, CMP (Chemical Mechanical Polishing) is used. During this removal, stress is applied to the substrate 10 and the substrate 10 may be damaged. On the other hand, in the present embodiment, since the step of removing the resin layer is unnecessary, an effect of reducing the possibility that the substrate 10 is damaged can be expected.

図12に示すように、金属層40Bの内側の空間領域1070に感光性の樹脂層60が形成される場合、樹脂層50が形成される場合に比べて、基板10に加わるストレスは軽減される。しかし、樹脂層60を形成するためのリソグラフィの工程が必要である。本実施形態では、感光性の樹脂層を形成する工程が不要である。   As shown in FIG. 12, when the photosensitive resin layer 60 is formed in the space region 1070 inside the metal layer 40B, the stress applied to the substrate 10 is reduced as compared with the case where the resin layer 50 is formed. . However, a lithography process for forming the resin layer 60 is required. In this embodiment, the step of forming the photosensitive resin layer is unnecessary.

なお、上述した各実施形態によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、または、当業者において容易に予測し得るものについては、当然に本開示によりもたらされるものと理解される。   In addition, even if it is another effect different from the effect brought about by each embodiment mentioned above, what is obvious from the description of this specification, or what can be easily predicted by those skilled in the art, of course, It is understood that the present disclosure results.

本開示の配線基板は、ノート型パーソナルコンピュータ、タブレット端末、携帯電話、スマートフォン、デジタルビデオカメラ、デジタルカメラ、またはその他の電気機器に搭載される半導体装置に用いられる。本開示の配線基板は上記の電子機器のほかにも、LED照明、デジタルサイネージデスクトップ型パーソナルコンピュータ、サーバ、カーナビゲーション、またはその他の電子機器に搭載される半導体装置にも広く用いることができる。   The wiring board of the present disclosure is used for a semiconductor device mounted on a notebook personal computer, a tablet terminal, a mobile phone, a smartphone, a digital video camera, a digital camera, or other electric devices. The wiring board of the present disclosure can be widely used for semiconductor devices mounted on LED lighting, digital signage desktop personal computers, servers, car navigation systems, or other electronic devices in addition to the above electronic devices.

1:配線基板、10:基板、20:金属構造体、22:中空領域、24:第1領域、26:第2領域、30:配線、40A:金属層、40B:金属層、50:樹脂層、60:樹脂層、100:配線基板、102:第1面、104:第2面、106:貫通孔、108:シリコン層、110:酸化シリコン層、200:金属構造体、210:第1金属層、220:第2金属層、230:中空領域、1062:側面、1064:開口面、1066:開口面、1068:空間領域、1070:空間領域 1: wiring board, 10: substrate, 20: metal structure, 22: hollow area, 24: first area, 26: second area, 30: wiring, 40A: metal layer, 40B: metal layer, 50: resin layer , 60: resin layer, 100: wiring board, 102: first surface, 104: second surface, 106: through hole, 108: silicon layer, 110: silicon oxide layer, 200: metal structure, 210: first metal Layer, 220: second metal layer, 230: hollow region, 1062: side surface, 1064: open surface, 1066: open surface, 1068: spatial region, 1070: spatial region

Claims (8)

貫通孔を含む基板と、
前記貫通孔に設けられた金属構造体であって、前記貫通孔の側面に接する第1領域と、少なくとも前記貫通孔の開口面に位置し、かつ前記第1領域よりも金属材料の結晶粒径が大きい第2領域と、を含み、前記貫通孔に中空領域が存在するように設けられた金属構造体と、
を有する配線基板。
A substrate including a through hole;
A metal structure provided in the through-hole, wherein the first region is in contact with a side surface of the through-hole; A large second region, and a metal structure provided so that a hollow region is present in the through hole;
A wiring board having the same.
前記中空領域は、前記第2領域によって囲まれている
請求項1に記載の配線基板。
The wiring substrate according to claim 1, wherein the hollow region is surrounded by the second region.
前記第2領域は前記貫通孔の開口面を塞ぐ、
請求項1または請求項2に記載の配線基板。
The second region closes an opening surface of the through hole;
The wiring board according to claim 1.
前記中空領域は、前記貫通孔の軸方向に交差する方向において、前記金属構造体よりも厚い部分を含む、
請求項1から請求項3のいずれか1項に記載の配線基板。
The hollow region includes a portion thicker than the metal structure in a direction intersecting with the axial direction of the through hole.
The wiring board according to any one of claims 1 to 3.
前記中空領域は、前記貫通孔の軸方向において、前記金属構造体よりも厚い部分を含む、
請求項1から請求項4のいずれか1項に記載の配線基板。
The hollow region includes a portion thicker than the metal structure in the axial direction of the through-hole,
The wiring board according to claim 1.
基板に含まれる貫通孔の側面に、電解めっき法により、第1電流密度で第1金属層を形成し、
前記第1金属層を形成した後、電解めっき法により、前記第1電流密度よりも大きい第2電流密度で、前記第1金属層と異なる第2金属層を形成する、
配線基板の製造方法。
Forming a first metal layer at a first current density on a side surface of a through hole included in the substrate by an electrolytic plating method;
After forming the first metal layer, forming a second metal layer different from the first metal layer at a second current density higher than the first current density by electrolytic plating.
Manufacturing method of wiring board.
前記第2金属層は前記貫通孔の開口面を塞ぐ、
請求項6に記載の配線基板の製造方法。
The second metal layer covers an opening surface of the through hole;
A method for manufacturing the wiring board according to claim 6.
前記貫通孔の軸方向に交差する方向において、前記第1金属層が前記貫通孔内の空間領域よりも厚くなる前に、前記第1電流密度から前記第2電流密度に変更する、
請求項6または請求項7に記載の配線基板の製造方法。
Changing the first current density to the second current density before the first metal layer becomes thicker than a space region in the through hole in a direction intersecting with the axial direction of the through hole;
A method for manufacturing a wiring board according to claim 6.
JP2018115259A 2018-06-18 2018-06-18 Wiring board and method for manufacturing wiring board Active JP7119620B2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018115259A JP7119620B2 (en) 2018-06-18 2018-06-18 Wiring board and method for manufacturing wiring board
JP2022121461A JP7439867B2 (en) 2018-06-18 2022-07-29 Wiring board and wiring board manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018115259A JP7119620B2 (en) 2018-06-18 2018-06-18 Wiring board and method for manufacturing wiring board

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022121461A Division JP7439867B2 (en) 2018-06-18 2022-07-29 Wiring board and wiring board manufacturing method

Publications (2)

Publication Number Publication Date
JP2019220525A true JP2019220525A (en) 2019-12-26
JP7119620B2 JP7119620B2 (en) 2022-08-17

Family

ID=69096930

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2018115259A Active JP7119620B2 (en) 2018-06-18 2018-06-18 Wiring board and method for manufacturing wiring board
JP2022121461A Active JP7439867B2 (en) 2018-06-18 2022-07-29 Wiring board and wiring board manufacturing method

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2022121461A Active JP7439867B2 (en) 2018-06-18 2022-07-29 Wiring board and wiring board manufacturing method

Country Status (1)

Country Link
JP (2) JP7119620B2 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5655099A (en) * 1979-10-12 1981-05-15 Fujitsu Ltd Method of manufacturing printed board
JP2005019577A (en) * 2003-06-25 2005-01-20 Hitachi Cable Ltd Method for manufacturing tape carrier for semiconductor device
JP2007180359A (en) * 2005-12-28 2007-07-12 Shinko Electric Ind Co Ltd Method for filling through-hole
US20120119376A1 (en) * 2010-11-16 2012-05-17 Dong-Chan Lim Semiconductor chips and methods of forming the same
WO2012169408A1 (en) * 2011-06-08 2012-12-13 京セラ株式会社 Circuit board and electronic device provided with same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5655099A (en) * 1979-10-12 1981-05-15 Fujitsu Ltd Method of manufacturing printed board
JP2005019577A (en) * 2003-06-25 2005-01-20 Hitachi Cable Ltd Method for manufacturing tape carrier for semiconductor device
JP2007180359A (en) * 2005-12-28 2007-07-12 Shinko Electric Ind Co Ltd Method for filling through-hole
US20120119376A1 (en) * 2010-11-16 2012-05-17 Dong-Chan Lim Semiconductor chips and methods of forming the same
WO2012169408A1 (en) * 2011-06-08 2012-12-13 京セラ株式会社 Circuit board and electronic device provided with same

Also Published As

Publication number Publication date
JP7439867B2 (en) 2024-02-28
JP2022160542A (en) 2022-10-19
JP7119620B2 (en) 2022-08-17

Similar Documents

Publication Publication Date Title
US9841438B2 (en) Guide plate for a probe card and probe card provided with same
TWI556362B (en) Substrate embedding passive element
JP7091801B2 (en) Through Silicon Via and its manufacturing method, and mounting board
KR102382996B1 (en) Probe card device
TW201508801A (en) A MEMS switch device and method of fabrication
JP2002222823A (en) Semiconductor integrated device and its manufacturing method
TW201824460A (en) Through electrode substrate and mounting board
JP7439867B2 (en) Wiring board and wiring board manufacturing method
JP2007081100A (en) Wiring substrate, and manufacturing method thereof
JP2016514909A (en) Low cost interposer with oxide layer
JP2008135482A (en) Through-hole wiring structure and formation method therefor
TWI738712B (en) Through electrode substrate and manufacturing method thereof
JP2017183649A (en) Electronic device and manufacturing method thereof
US20070151753A1 (en) Printed circuit board having plated through hole with multiple connections and method of fabricating same
JP6585526B2 (en) Wiring board manufacturing method
JP6344671B1 (en) Through electrode substrate and manufacturing method thereof
TW201804883A (en) Interconnection structures
JP5266650B2 (en) SEMICONDUCTOR DEVICE, ITS MANUFACTURING METHOD, AND ELECTRONIC DEVICE
US9934983B2 (en) Stress mitigation for thin and thick films used in semiconductor circuitry
JP5143688B2 (en) Method for manufacturing piezoelectric device
KR20000059158A (en) Probe, probe card and fabrication method of probe
TWI488800B (en) Mems diaphragm
US7115501B2 (en) Method for fabricating an integrated circuit device with through-plating elements and terminal units
TWI588873B (en) Masking Methods for ALD Processes for Electrode-based Devices
JP2018137255A (en) Method of manufacturing electronic device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210420

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220308

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220427

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220705

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220718

R150 Certificate of patent or registration of utility model

Ref document number: 7119620

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150