JP2019208100A - Successive comparison a/d converter circuit - Google Patents
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Abstract
Description
本発明は、逐次比較A/D変換回路に関する。 The present invention relates to a successive approximation A / D conversion circuit.
従来、逐次比較A/D変換回路としては、様々な構成が考えられている。例えば、特許文献1には、入力信号を減衰させることにより、A/D変換回路内部の構成であるD/A変換器、コンパレータなどに比較的耐圧の低いMOSトランジスタを使用可能とし、回路面積の縮小を図る構成が開示されている。また、特許文献2には、2つのA/D変換部を備え、一方のA/D変換部がサンプルホールド処理を行うときに他方のA/D変換部がA/D変換処理を行うように制御する構成が開示されている。
Conventionally, various configurations have been considered as successive approximation A / D conversion circuits. For example, in
上記した特許文献1および特許文献2の構成も含め、従来の逐次比較A/D変換回路では、高速化、小型化および広入力範囲の全てを実現するようなものはなく、A/D変換回路としての性能を向上させるという観点において改善の余地があった。
In the conventional successive approximation A / D converter circuit including the configurations of
本発明は上記事情に鑑みてなされたものであり、その目的は、高速化および小型化を実現しつつ、入力範囲を広くすることができる逐次比較A/D変換回路を提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a successive approximation A / D conversion circuit capable of widening an input range while realizing high speed and downsizing.
請求項1に記載の逐次比較A/D変換回路は、入力信号である複数のアナログ信号の中から任意のアナログ信号を選択して入力するためのスイッチ(S1〜S6)と、スイッチを介して入力されるアナログ信号をサンプルおよびホールドする複数のサンプルホールド回路(3、4、22)と、サンプルおよびホールドされたアナログ信号を差動入力間で比較するためのコンパレータ(6、32)と、容量アレイ(10)がコンパレータの入力端子に接続される構成のD/A変換器(5)と、コンパレータによる比較結果を表す信号を保持し、その保持結果に応じたデジタル値を出力する逐次比較レジスタ(7)と、スイッチおよびサンプルホールド回路の動作を制御する動作制御部(8)と、を備える。
The successive approximation A / D conversion circuit according to
上記構成において、サンプルホールド回路は、アナログ信号をサンプルするためのサンプリング容量(CS1、CS2、CS3)を含む。また、動作制御部は、所定のサンプルホールド回路がサンプル動作を行う期間、その所定のサンプルホールド回路とは異なる別のサンプルホールド回路がホールド動作を行うようにサンプルホールド回路の動作を制御する。 In the above configuration, the sample hold circuit includes sampling capacitors (CS1, CS2, CS3) for sampling an analog signal. In addition, the operation control unit controls the operation of the sample and hold circuit so that another sample and hold circuit different from the predetermined sample and hold circuit performs the hold operation during a period in which the predetermined sample and hold circuit performs the sample operation.
一般的な逐次比較A/D変換回路において、アナログ信号がデジタル値へと変換されるまでには、少なくとも、アナログ信号をサンプルするサンプリング期間と、アナログ信号をホールドするとともにコンパレータによる比較動作などが行われるA/D変換期間と、を足し合わせた期間が必要となる。一方、上記構成では、所定のサンプルホールド回路により所定のアナログ信号がサンプリングされる期間に、別のサンプルホールド回路がホールド動作を行うとともにコンパレータによる比較動作が行われる。 In a general successive approximation A / D conversion circuit, at least a sampling period for sampling an analog signal, an analog signal is held, and a comparison operation by a comparator is performed before the analog signal is converted into a digital value. A period in which the A / D conversion period to be added is added. On the other hand, in the above configuration, another sample-hold circuit performs a hold operation and a comparator performs a comparison operation during a period in which a predetermined analog signal is sampled by the predetermined sample-hold circuit.
すなわち、上記構成によれば、所定のアナログ信号のためのサンプリング期間と、別のアナログ信号のためのA/D変換期間と、が重複することになる。そのため、上記構成によれば、一般的な逐次比較A/D変換回路に対し、1つのアナログ信号をデジタル値に変換するまでの所要時間を、上記したように重複期間が生じる分だけ、短縮することができる。言い換えると、上記構成によれば、一般的な逐次比較A/D変換回路に対し、A/D変換回路の動作速度を高めることができる。 That is, according to the above configuration, a sampling period for a predetermined analog signal overlaps with an A / D conversion period for another analog signal. Therefore, according to the above-described configuration, the time required to convert one analog signal into a digital value is reduced by an amount corresponding to the overlap period as described above with respect to a general successive approximation A / D conversion circuit. be able to. In other words, according to the above configuration, the operation speed of the A / D conversion circuit can be increased as compared with a general successive approximation A / D conversion circuit.
また、この場合、動作制御部は、ホールド動作が行われる際、サンプリング容量の一方の端子をアナログ信号の電圧よりも高い基準電圧に接続するとともにサンプリング容量の他方の端子をコンパレータの入力端子に接続することにより、アナログ信号をサンプリング容量とD/A変換器の容量との容量比で分圧するように、サンプルホールド回路の動作を制御する。 In this case, when the hold operation is performed, the operation control unit connects one terminal of the sampling capacitor to a reference voltage higher than the voltage of the analog signal and connects the other terminal of the sampling capacitor to the input terminal of the comparator. Thus, the operation of the sample and hold circuit is controlled so that the analog signal is divided by the capacity ratio between the sampling capacity and the capacity of the D / A converter.
このような構成によれば、コンパレータの入力端子には、アナログ信号を、サンプリング容量とD/A変換器の容量との容量比で分圧された分圧電圧が与えられることになる。そのため、上記構成によれば、サンプリング容量としては、入力されるアナログ信号の電圧値に応じた耐圧を有するものを採用する必要がある一方で、D/A変換器の容量としては、アナログ信号の電圧値よりも低い電圧値となる分圧電圧に応じた比較的低い耐圧を有するものを採用することができる。 According to such a configuration, the divided voltage obtained by dividing the analog signal by the capacity ratio between the sampling capacitor and the D / A converter is applied to the input terminal of the comparator. Therefore, according to the above configuration, it is necessary to employ a sampling capacitor having a withstand voltage corresponding to the voltage value of the input analog signal, while the capacitance of the D / A converter is A voltage having a relatively low breakdown voltage according to the divided voltage having a voltage value lower than the voltage value can be employed.
また、この場合、アナログ信号の電圧値が高い場合でも、コンパレータの入力端子には、そのアナログ信号の電圧値よりも低い電圧値となる分圧電圧が与えられることになるため、アナログ信号の入力範囲を拡大したとしても、コンパレータを比較的低い耐圧の素子により構成することができる。つまり、上記構成では、コンパレータおよびD/A変換器などの内部回路を低耐圧の素子により構成することが可能であるため、その分だけ回路規模を小さく抑えることができる。このように、上記構成の逐次比較A/D変換回路によれば、高速化および小型化を実現しつつ、入力範囲を広くすることができるという優れた効果が得られる。 In this case, even when the voltage value of the analog signal is high, a divided voltage that is lower than the voltage value of the analog signal is applied to the input terminal of the comparator. Even if the range is expanded, the comparator can be composed of elements having a relatively low breakdown voltage. That is, in the above configuration, internal circuits such as a comparator and a D / A converter can be configured with low-breakdown-voltage elements, so that the circuit scale can be reduced accordingly. As described above, according to the successive approximation A / D conversion circuit having the above-described configuration, it is possible to obtain an excellent effect that the input range can be widened while realizing high speed and downsizing.
以下、複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
(第1実施形態)
以下、第1実施形態について図1〜図16を参照して説明する。
Hereinafter, a plurality of embodiments will be described with reference to the drawings. In each embodiment, substantially the same components are denoted by the same reference numerals and description thereof is omitted.
(First embodiment)
Hereinafter, a first embodiment will be described with reference to FIGS.
図1に示すA/D変換回路1は、例えば車両に搭載される電子制御装置に用いられるものであり、半導体集積回路、つまりICとして構成されている。A/D変換回路1は、スイッチS1〜S4、バッファ2、サンプルホールド回路3、4、D/A変換器5、コンパレータ6、逐次比較レジスタ7、制御回路8などを備えている。なお、以下、A/D変換回路のことをADCとも呼び、D/A変換器のことをDACとも呼び、サンプルホールド回路のことをサンプラとも呼ぶこととする。
An A /
ADC1は、端子P1〜P4を介して入力される複数のアナログ信号である入力信号IN1〜IN4を、それら入力信号IN1〜IN4に対応するデジタル値Doに変換して出力する逐次比較A/D変換回路である。この場合、ADC1は、差動入力の構成となっているが、図1などでは、2つの入力のうち一方(正側)に関連する構成だけを図示し、2つの入力のうち他方(負側)に関連する構成の図示は省略している。なお、以下では、ADC1のうち正側に関連する構成について説明するが、負側に関連する構成も正側に関連する構成と同様のものとなっている。
The
スイッチS1〜S4は、4つの信号IN1〜IN4の中から任意の信号を選択して入力するためのスイッチであり、端子P1〜P4のそれぞれとバッファ2の入力端子との間を開閉する。バッファ2は、信号IN1〜IN4のレベル変換およびインピーダンス変換を行うために設けられている。なお、図1などでは、バッファ2の出力電圧を電圧VINPとして表す。
The switches S1 to S4 are switches for selecting and inputting an arbitrary signal from the four signals IN1 to IN4, and open / close between each of the terminals P1 to P4 and the input terminal of the
サンプラ3は、スイッチS1〜S4を介して入力される信号IN1〜IN4をサンプルおよびホールドするものであり、スイッチSSH1、SHH1、SR1、SSL1、SHL1、SRおよびキャパシタCS1を備えている。なお、スイッチSRは、後述するサンプラ4と共用されるようになっている。
The
スイッチSSH1は、バッファ2の出力端子とノードN1との間を開閉する。キャパシタCS1は、アナログ信号をサンプルするためのサンプリング容量に相当するものであり、その一方の端子はノードN1に接続され、その他方の端子はノードN2に接続されている。
The switch SSH1 opens and closes between the output terminal of the
スイッチSHH1は、ノードN1と基準電圧VRHPが供給される基準電圧供給ラインL1との間を開閉する。スイッチSR1は、ノードN1と基準電圧VRLMが供給される基準電圧供給ラインL2との間を開閉する。スイッチSSL1は、ノードN2と基準電圧VRHMが供給される基準電圧供給ラインL3との間を開閉する。スイッチSHL1は、ノードN2とDAC5の出力ノードが接続されるコモンラインL4との間を開閉する。スイッチSRは、基準電圧供給ラインL2と電圧供給ラインL4との間を開閉する。
The switch SHH1 opens and closes between the node N1 and the reference voltage supply line L1 to which the reference voltage VRHP is supplied. The switch SR1 opens and closes between the node N1 and the reference voltage supply line L2 to which the reference voltage VRLM is supplied. The switch SSL1 opens and closes between the node N2 and the reference voltage supply line L3 to which the reference voltage VRHM is supplied. The switch SHL1 opens and closes between the node N2 and the common line L4 to which the output node of the
サンプラ4は、スイッチS1〜S4を介して入力される信号IN1〜IN4をサンプルおよびホールドするものであり、スイッチSSH2、SHH2、SR2、SSL2、SHL2、SRおよびキャパシタCS2を備えている。スイッチSSH2は、バッファ2の出力端子とノードN3との間を開閉する。キャパシタCS2は、サンプリング容量に相当するものであり、その一方の端子はノードN3に接続され、その他方の端子はノードN4に接続されている。
The
スイッチSHH2は、ノードN3と基準電圧供給ラインL1との間を開閉する。スイッチSR2は、ノードN3と基準電圧供給ラインL2との間を開閉する。スイッチSSL2は、ノードN4と基準電圧供給ラインL3との間を開閉する。スイッチSHL2は、ノードN4と電圧供給ラインL4との間を開閉する。 The switch SHH2 opens and closes between the node N3 and the reference voltage supply line L1. The switch SR2 opens and closes between the node N3 and the reference voltage supply line L2. The switch SSL2 opens and closes between the node N4 and the reference voltage supply line L3. The switch SHL2 opens and closes between the node N4 and the voltage supply line L4.
本実施形態では、基準電圧VRHP、VRLM、VRHMは、それぞれ4V、0V、0Vに設定されている。この場合、基準電圧VRHPの電圧値は、信号IN1〜IN4の電圧よりも高くなっている。したがって、本実施形態では、基準電圧VRHPは、信号IN1〜IN4の電圧よりも高い基準電圧に相当する。 In the present embodiment, the reference voltages VRHP, VRLM, and VRHM are set to 4V, 0V, and 0V, respectively. In this case, the voltage value of the reference voltage VRHP is higher than the voltages of the signals IN1 to IN4. Therefore, in this embodiment, the reference voltage VRHP corresponds to a reference voltage that is higher than the voltages of the signals IN1 to IN4.
コンパレータ6は、サンプラ3、4によりサンプルおよびホールドされたアナログ信号を差動入力間で比較するためのものであり、全差動の構成となっている。コンパレータ6の正側入力端子は電圧供給ラインL4に接続されている。また、コンパレータ6の負側入力端子は、電圧VINCMが与えられる負側の電圧供給ラインL5に接続されている。電圧供給ラインL4、L5間には、スイッチSRPMが接続されている。コンパレータ6の出力信号は、逐次比較レジスタ7に与えられる。
The
逐次比較レジスタ7は、ロジック回路などから構成されている。逐次比較レジスタ7は、コンパレータ6による比較結果を表す信号を保持し、その保持結果に応じたデジタル値Doを出力する。また、逐次比較レジスタ7は、上記デジタル値Doに基づいて、DAC5の動作を制御するための信号を出力する。なお、以下、逐次比較レジスタのことをSARと省略する。
The
制御回路8は、ADC1によるA/D変換の動作の全般を制御する。上述したスイッチS1〜S4、SRPMおよびサンプラ3、4が備える各スイッチは、例えばアナログスイッチから構成されており、制御回路8からの信号によりオンオフされるようになっている。また、制御回路8は、SAR7に対して、その動作を制御するための制御信号を出力する。本実施形態では、制御回路8は、スイッチS1〜S4およびサンプラ3、4の動作を制御する動作制御部に相当する。
The
制御回路8は、4つの端子P1〜P4を介して入力される4つの信号IN1〜IN4のうちのいずれかが、2つのサンプラ3、4のうちのいずれかに与えられるように、各スイッチの制御を行うことができる。また、制御回路8は、2つのサンプラ3、4のうちのいずれかのサンプリング電圧をホールドしコンパレータ6に入力するように、各スイッチの制御を行うことができる。したがって、制御回路8は、サンプラ3、4のうち一方がサンプル動作を行う期間、サンプラ3、4のうち他方がホールド動作を行うように各スイッチの制御を行うことができる。
The
上記構成のADC1は、信号IN1〜IN4をサンプルおよびホールドするとともにA/D変換するための構成として、2系統のサンプラ3、4を有している。そして、上記構成では、これら2系統のサンプラ3、4のいずれを用いてサンプルまたはホールド(A/D変換)を実行するか、を自在に切り替えることが可能となっている。以下では、サンプラ3の系統のことをチャンネルCH1と称するとともに、サンプラ4の系統のことをチャンネルCH2と称することとする。
The
本実施形態では、DAC5は、容量アレイがコンパレータ6の入力端子に接続される構成となっている。図6および図7に示すように、具体的には、DAC5は、容量アレイ10およびスイッチSDM、SDPを備えている。容量アレイ10は、それぞれ単位容量を持つ複数のキャパシタCUから構成されており、それら複数のキャパシタCUの一方の端子は、それぞれ電圧供給ラインL4に共通に接続されている。
In the present embodiment, the
複数のキャパシタCUの他方の端子は、それぞれスイッチSDM、SDPを介して基準電圧供給ラインL2または基準電圧VRLPが供給される基準電圧供給ラインL6に選択的に接続されるようになっている。本実施形態では、基準電圧VRLPは、1.8Vに設定されている。スイッチSDM、SDPは、例えばアナログスイッチから構成されており、SAR7からの信号によりオンオフされるようになっている。つまり、DAC5の出力ノードの電圧値は、SAR7により制御される。
The other terminals of the plurality of capacitors CU are selectively connected to the reference voltage supply line L2 or the reference voltage supply line L6 to which the reference voltage VRLP is supplied via the switches SDM and SDP, respectively. In the present embodiment, the reference voltage VRLP is set to 1.8V. The switches SDM and SDP are composed of analog switches, for example, and are turned on / off by a signal from the
次に、上記構成の作用について説明する。
[1]動作全般について
制御回路8は、スイッチS1〜S4およびサンプラ3、4の動作を次のように制御する。すなわち、制御回路8は、信号IN1〜IN4のいずれかがサンプラ3、4のうち一方に与えられるとき、その一方のサンプラとは異なる別のサンプラ、つまりサンプラ3、4のうち他方のサンプリング電圧をホールドしコンパレータ6に入力するように制御を行う。
Next, the operation of the above configuration will be described.
[1] General Operation The
このような制御により、ADC1では、チャンネルCH1を用いて信号IN1〜IN4のいずれかの信号をサンプルするサンプル動作が行われる際、チャンネルCH2を用いて信号IN1〜IN4のいずれかの信号をホールドするホールド動作が行われる。なお、ホールド動作が行われる際、逐次比較レジスタ7からホールドされたアナログ信号に対応したデジタル値Doが生成されるA/D変換動作も行われる。
With such control, the
以下、このような動作が行われる期間のことを第1期間と称する。また、ADC1では、チャンネルCH2を用いてサンプル動作が行われる際、チャンネルCH1を用いてホールド動作が行われる。以下、このような動作が行われる期間のことを第2期間と称する。そして、ADC1では、これら第1期間および第2期間が交互に繰り返されるように、各部の動作が行われる。 Hereinafter, a period in which such an operation is performed is referred to as a first period. Further, in the ADC1, when a sample operation is performed using the channel CH2, a hold operation is performed using the channel CH1. Hereinafter, a period in which such an operation is performed is referred to as a second period. And in ADC1, operation | movement of each part is performed so that these 1st periods and 2nd periods may be repeated alternately.
図2に示すように、第1期間では、スイッチSSH1がオン、スイッチSHH1がオフ、スイッチSR1がオフ、スイッチSSL1がオン、スイッチSSH2がオフ、スイッチSHH2がオン、スイッチSR2がオフ、スイッチSSL2がオフ、スイッチSHL1がオフ、スイッチSHL2がオン、スイッチSRがオフ、スイッチSRPMがオフ、となる。これにより、第1期間では、チャンネルCH1を用いてサンプル動作が行われるとともに、チャンネルCH2を用いてホールド動作(A/D変換動作)が行われる。 As shown in FIG. 2, in the first period, the switch SSH1 is on, the switch SHH1 is off, the switch SR1 is off, the switch SSL1 is on, the switch SSH2 is off, the switch SHH2 is on, the switch SR2 is off, and the switch SSL2 is off Off, switch SHL1 is off, switch SHL2 is on, switch SR is off, and switch SRPM is off. Thereby, in the first period, the sample operation is performed using the channel CH1, and the hold operation (A / D conversion operation) is performed using the channel CH2.
なお、第1期間では、スイッチS1〜S4のうち、チャンネルCH1を用いたサンプル動作の対象となる信号IN1〜IN4に対応したスイッチがオンされるとともに、他のスイッチがオフされる。図2では、スイッチS1がオンされるとともに、他のスイッチS2〜S4がオフされており、これにより、チャンネルCH1を用いて信号IN1に対するサンプル動作が行われる。 In the first period, among the switches S1 to S4, the switches corresponding to the signals IN1 to IN4 to be sampled using the channel CH1 are turned on and the other switches are turned off. In FIG. 2, the switch S1 is turned on and the other switches S2 to S4 are turned off, whereby the sampling operation for the signal IN1 is performed using the channel CH1.
図3に示すように、第2期間では、スイッチSSH1がオフ、スイッチSHH1がオン、スイッチSR1がオフ、スイッチSSL1がオフ、スイッチSSH2がオン、スイッチSHH2がオフ、スイッチSR2がオフ、スイッチSSL2がオン、スイッチSHL1がオン、スイッチSHL2がオフ、スイッチSRがオフ、スイッチSRPMがオフ、となる。これにより、第2期間では、チャンネルCH2を用いてサンプル動作が行われるとともに、チャンネルCH1を用いてホールド動作(A/D変換動作)が行われる。 As shown in FIG. 3, in the second period, the switch SSH1 is off, the switch SHH1 is on, the switch SR1 is off, the switch SSL1 is off, the switch SSH2 is on, the switch SHH2 is off, the switch SR2 is off, and the switch SSL2 is off On, switch SHL1 is on, switch SHL2 is off, switch SR is off, and switch SRPM is off. Thereby, in the second period, the sample operation is performed using the channel CH2, and the hold operation (A / D conversion operation) is performed using the channel CH1.
なお、第2期間では、スイッチS1〜S4のうち、チャンネルCH2を用いたサンプル動作の対象となる信号IN1〜IN4に対応したスイッチがオンされるとともに、他のスイッチがオフされる。図3では、スイッチS2がオンされるとともに、他のスイッチS1、S3およびS4がオフされており、これにより、チャンネルCH2を用いて信号IN2に対するサンプル動作が行われる。 In the second period, among the switches S1 to S4, the switches corresponding to the signals IN1 to IN4 to be sampled using the channel CH2 are turned on and the other switches are turned off. In FIG. 3, the switch S2 is turned on and the other switches S1, S3, and S4 are turned off, whereby the sample operation for the signal IN2 is performed using the channel CH2.
制御回路8は、端子P1〜P4のうち所定の端子を介して入力されるアナログ信号、つまり信号IN1〜IN4のいずれかが、毎回同じチャンネルのサンプラによりサンプルおよびホールドされるように各スイッチの制御を行うようになっている。具体的には、制御回路8は、信号IN1、IN2、IN3、IN4が、この順でサンプルされるように、スイッチS1〜S4およびサンプラ3、4の動作を制御する。これにより、信号IN1およびIN3は常にチャンネルCH1を用いてサンプルおよびホールドされ、信号IN2およびIN4は常にチャンネルCH2を用いてサンプルおよびホールドされる。
The
上述したように、信号IN1〜IN4の順に繰り返しサンプルおよびホールドするような制御が行われる際におけるADC1の動作全般について図4を参照して説明する。なお、図4などでは、信号IN1〜IN4のそれぞれに対するサンプル動作およびホールド動作(A/D変換動作)を、SP1〜SP4およびAD1〜AD4と表わし、信号IN1〜IN4のそれぞれに対応するデジタル値DoをO1〜O4と表わしている。
As described above, the overall operation of the
期間T1では、スイッチS1がオンされるとともにスイッチS2〜S4がオフされ、他のスイッチは前述した第1期間と同様にオンオフされる。これにより、期間T1では、チャンネルCH1を用いて信号IN1に対するサンプル動作が行われるとともに、チャンネルCH2を用いて信号IN4に対するホールド動作(A/D変換動作)が行われる。また、期間T1では、信号IN3に対応するデジタル値O3の出力動作が行われる。 In the period T1, the switch S1 is turned on and the switches S2 to S4 are turned off, and the other switches are turned on and off in the same manner as in the first period described above. As a result, in the period T1, the sample operation for the signal IN1 is performed using the channel CH1, and the hold operation (A / D conversion operation) for the signal IN4 is performed using the channel CH2. Further, in the period T1, the output operation of the digital value O3 corresponding to the signal IN3 is performed.
期間T2では、スイッチS2がオンされるとともにスイッチS1、S3およびS4がオフされ、他のスイッチは前述した第2期間と同様にオンオフされる。これにより、期間T2では、チャンネルCH2を用いて信号IN2に対するサンプル動作が行われるとともに、チャンネルCH1を用いて信号IN1に対するホールド動作(A/D変換動作)が行われる。また、期間T2では、信号IN4に対応するデジタル値O4の出力動作が行われる。 In the period T2, the switch S2 is turned on and the switches S1, S3, and S4 are turned off, and the other switches are turned on and off in the same manner as in the second period described above. As a result, in the period T2, the sample operation for the signal IN2 is performed using the channel CH2, and the hold operation (A / D conversion operation) for the signal IN1 is performed using the channel CH1. In the period T2, the output operation of the digital value O4 corresponding to the signal IN4 is performed.
期間T3では、スイッチS3がオンされるとともにスイッチS1、S2およびS4がオフされ、他のスイッチは前述した第1期間と同様にオンオフされる。これにより、期間T3では、チャンネルCH1を用いて信号IN3に対するサンプル動作が行われるとともに、チャンネルCH2を用いて信号IN2に対するホールド動作(A/D変換動作)が行われる。また、期間T3では、信号IN1に対応するデジタル値O1の出力動作が行われる。 In the period T3, the switch S3 is turned on and the switches S1, S2, and S4 are turned off, and the other switches are turned on and off in the same manner as in the first period described above. Thus, in the period T3, the sampling operation for the signal IN3 is performed using the channel CH1, and the holding operation (A / D conversion operation) for the signal IN2 is performed using the channel CH2. In the period T3, an output operation of the digital value O1 corresponding to the signal IN1 is performed.
期間T4では、スイッチS4がオンされるとともにスイッチS1〜S3がオフされ、他のスイッチは前述した第2期間と同様にオンオフされる。これにより、期間T4では、チャンネルCH2を用いて信号IN4に対するサンプル動作が行われるとともに、チャンネルCH1を用いて信号IN3に対するホールド動作(A/D変換動作)が行われる。また、期間T4では、信号IN2に対応するデジタル値O2の出力動作が行われる。 In the period T4, the switch S4 is turned on and the switches S1 to S3 are turned off, and the other switches are turned on and off in the same manner as in the second period described above. Thereby, in the period T4, the sampling operation for the signal IN4 is performed using the channel CH2, and the holding operation (A / D conversion operation) for the signal IN3 is performed using the channel CH1. In the period T4, an output operation of the digital value O2 corresponding to the signal IN2 is performed.
このような期間T1〜期間T4が繰り返されることにより、信号IN1およびIN3は常にチャンネルCH1を用いてサンプルホールドされるとともにA/D変換され、信号IN2およびIN4は常にチャンネルCH2を用いてサンプルホールドされるとともにA/D変換される。 By repeating these periods T1 to T4, the signals IN1 and IN3 are always sampled and held using the channel CH1 and A / D converted, and the signals IN2 and IN4 are always sampled and held using the channel CH2. And A / D conversion.
なお、この場合、図5に示すように、期間T1から期間T2への遷移期間、期間T2から期間T3への遷移期間、期間T3から期間T4への遷移期間および期間T4から期間T1への遷移期間には、スイッチS1〜S4の全てがオフする期間であるデッドタイムTdが設けられている。このようなデッドタイムTdを設けることにより、上記各遷移期間における入力の短絡が防止される。 In this case, as shown in FIG. 5, the transition period from the period T1 to the period T2, the transition period from the period T2 to the period T3, the transition period from the period T3 to the period T4, and the transition from the period T4 to the period T1 In the period, a dead time Td that is a period in which all of the switches S1 to S4 are turned off is provided. By providing such a dead time Td, a short circuit of the input during each transition period is prevented.
[2]分圧機能について
上記構成のADC1は、2系統のサンプラ3、4を有する点を除き、一般的な電荷再分配型の逐次比較A/D変換回路に類似した構成となっており、A/D変換に関する基本的な動作についても同様に類似している。しかし、ADC1では、信号IN1〜IN4をサンプルするためのサンプリング容量が、キャパシタCS1、CS2として、容量アレイ型のDAC5が備える容量アレイ10(複数のキャパシタCU)とは独立して設けられている。
[2] Voltage Dividing Function The
そして、この場合、第1期間および第2期間において、前述したように各スイッチのオンオフが制御されることにより、コンパレータ6の入力端子に与えられる電圧を分圧する分圧機能が実現されるようになっている。以下、このような分圧機能について、図6〜図8を参照して説明する。なお、図6および図7は、それぞれ図2および図3に対し、DAC5の構成を具体的に表すように変更を加えた図である。
In this case, the voltage dividing function for dividing the voltage applied to the input terminal of the
チャンネルCH2を用いてホールド動作が行われる第1期間では、図6に示すように、DAC5の複数のキャパシタCUの一方の端子およびキャパシタCS2の他方の端子が共通に接続されるとともにコンパレータ6の正側入力端子に接続される。また、この際、キャパシタCS2の一方の端子は、基準電圧VRHPが供給される基準電圧供給ラインL1に接続される。
In the first period in which the hold operation is performed using the channel CH2, as shown in FIG. 6, one terminal of the plurality of capacitors CU of the
チャンネルCH1を用いてホールド動作が行われる第2期間では、図7に示すように、DAC5の複数のキャパシタCUの一方の端子およびキャパシタCS1の他方の端子が共通に接続されるとともにコンパレータ6の正側入力端子に接続される。また、この際、キャパシタCS1の一方の端子は、基準電圧VRHPが供給される基準電圧供給ラインL1に接続される。
In the second period in which the hold operation is performed using the channel CH1, as shown in FIG. 7, one terminal of the plurality of capacitors CU of the
なお、この場合、DAC5では、容量アレイ10のトータル容量CDの半分の容量(=CD/2)に相当する一方のキャパシタ群を構成するキャパシタCUの各他方の端子は基準電圧VRLMが供給される基準電圧供給ラインL2に接続されるとともに、上記半分の容量に相当する他方のキャパシタ群を構成する複数のキャパシタCUの各他方の端子は基準電圧VRLPが供給される基準電圧供給ラインL3に接続されるものとする。
In this case, in the
ここで、第1期間におけるキャパシタCS1の電荷QS1と、第2期間におけるキャパシタCS1の電荷QH1とは、それぞれ下記(1)式と(2)式とにより表される。ただし、キャパシタCS1、CS2の容量をCsとして表す。 Here, the charge QS1 of the capacitor CS1 in the first period and the charge QH1 of the capacitor CS1 in the second period are expressed by the following expressions (1) and (2), respectively. However, the capacitances of the capacitors CS1 and CS2 are represented as Cs.
また、第2期間におけるコンパレータ6の正側入力端子の電圧、つまり電圧供給ラインL4の電圧VINCPと、第2期間におけるコンパレータ6の負側入力端子の電圧、つまり電圧供給ラインL5の電圧VINCMとは、それぞれ下記(3)式と(4)式とにより表される。ただし、図示しない負側の構成のバッファの出力電圧を電圧VINMとして表す。
Further, the voltage of the positive input terminal of the
上記(3)式および(4)式から、下記(5)式を導出することができる。ただし、電圧VINCPから電圧VINCMを減算した電圧、つまりコンパレータ6に入力される差電圧をVCPMと表わし、電圧VINPから電圧VINMを減算した電圧、つまりバッファ2などから出力される差電圧をVINPMと表わす。
The following equation (5) can be derived from the above equations (3) and (4). However, a voltage obtained by subtracting the voltage VINCM from the voltage VINCP, that is, a differential voltage input to the
このように、上記構成によれば、コンパレータ6の入力端子には、サンプラ3、4に入力される電圧をサンプリング容量とDAC5の容量との容量比で分圧した分圧電圧が与えられる。この場合、分圧比は、「Cs/(Cs+CD)」となる。そのため、キャパシタCS1、CS2の容量Cs(例えば3.2pF)と容量アレイ10のトータル容量CD(例えば3.2pF)との比が「1:1」となるように各容量を設定すると、電圧VINCP、電圧VINCM、電圧VCPM、電圧VINPおよび電圧VINMは、図8に示すような電圧となる。
Thus, according to the above configuration, the divided voltage obtained by dividing the voltage input to the
[3]遷移期間の動作を含む動作の詳細について
続いて、ADC1の動作の詳細な内容について図9〜図16を参照して説明する。図9には、制御回路8から出力される各スイッチをオンオフするための2値の信号が、対応するスイッチと同じ符号を付して示されている。これらの信号は、いずれも、ハイレベルのときに対応するスイッチをオンするものとなっているとともに、ロウレベルのときに対応するスイッチをオフするものとなっている。
[3] Details of Operation Including Transition Period Next, detailed contents of the operation of the
また、これらの信号は、図示しないクロック信号に基づいて生成されるようになっている。なお、図10〜図16は、ADC1の構成のうち、動作説明に必要となる部分だけが図示されている。また、図10〜図16では、基準電圧供給ラインL2、L3は、回路の基準電位(0V)であるグランドのシンボルへと接続される共通のラインとして表されている。
These signals are generated based on a clock signal (not shown). 10 to 16 show only a portion of the configuration of the
本実施形態では、サンプラのチャンネルが切り替えられる遷移期間に、キャパシタCS1、CS2のリセットが行われるようになっている。以下、この点について、期間T2から期間T3への遷移期間に着目して説明する。時刻t1〜t2では、ADC1は図10に示す回路状態となる。すなわち、時刻t1〜t2では、各スイッチは既述した第2期間と同様のオンオフ状態となる。時刻t2において、ADC1は図11に示す回路状態となる。すなわち、時刻t2において、スイッチSSL2がオンからオフに転じる。
In the present embodiment, the capacitors CS1 and CS2 are reset during a transition period in which the channel of the sampler is switched. Hereinafter, this point will be described by focusing on the transition period from the period T2 to the period T3. From time t1 to t2, the
時刻t2と時刻t3との間において、ADC1は図12に示す回路状態となる。すなわち、時刻t2と時刻t3との間において、スイッチSSH2、SHH1およびSHL1がオンからオフに転じる。時刻t3において、ADC1は図13に示す回路状態となる。すなわち、時刻t3において、スイッチSSL1、SR1、SRおよびSRPMがオフからオンに転じる。
Between time t2 and time t3, ADC1 is in the circuit state shown in FIG. That is, the switches SSH2, SHH1, and SHL1 are turned from on to off between time t2 and time t3. At time t3, the
これにより、キャパシタCS1の両端子がSR1およびSSL1を介してグランドに接続され、その電荷が初期化(リセット)される。また、このとき、コンパレータ6の各入力端子間がスイッチSRPMを介して短絡(ショート)されるとともにスイッチSRを介してグランドに接続されることにより、DAC5のキャパシタCUの電荷のリセットおよびコンパレータ6の入力電位のリセットが行われる。
As a result, both terminals of the capacitor CS1 are connected to the ground via SR1 and SSL1, and the charge is initialized (reset). At this time, the input terminals of the
時刻t4において、ADC1は図14に示す回路状態となる。すなわち、時刻t4において、スイッチSR1、SRおよびSRPMがオンからオフに転じる。時刻t4と時刻t5との間において、ADC1は図15に示す回路状態となる。すなわち、時刻t4と時刻t5との間において、スイッチSSH1およびSHL2がオフからオンに転じる。時刻t5において、ADC1は図16に示す回路状態となる。すなわち、時刻t5においてスイッチSHH2がオフからオンに転じ、各スイッチは既述した第1期間と同様のオンオフ状態となる。
At time t4, the
このように、本実施形態では、サンプラ3は、所定の信号(例えば信号IN1)のサンプルを終了した後であり且つ次の信号(例えば信号IN3)のサンプルを開始する前に、キャパシタCS1の両端子をグランドに接続することによりキャパシタCS1をリセットするようになっている。また、サンプラ4もサンプラ3と同様に、所定の信号のサンプルを終了した後であり且つ次の信号のサンプルを開始する前に、キャパシタCS2の両端子をグランドに接続することによりキャパシタCS2をリセットするようになっている。
As described above, in the present embodiment, the
以上説明した本実施形態によれば、次のような効果が得られる。
一般的な逐次比較A/D変換回路において、アナログ信号がデジタル値へと変換されるまでには、少なくとも、アナログ信号をサンプリングするサンプリング期間と、コンパレータによる比較動作などが行われるA/D変換期間と、を足し合わせた期間が必要となる。これに対し、本実施形態のADC1は、アナログ信号である信号IN1〜IN4をサンプルおよびホールドするとともにA/D変換するための構成として、2系統のサンプラ3、4を有している。ADC1では、これら2系統のサンプラ3、4のいずれを用いてサンプルまたはホールドを実行するか、を自在に切り替えることが可能となっている。
According to this embodiment described above, the following effects can be obtained.
In a general successive approximation A / D conversion circuit, before an analog signal is converted into a digital value, at least a sampling period for sampling the analog signal and an A / D conversion period in which a comparison operation by a comparator is performed A period of adding and is required. On the other hand, the
このような構成のADC1において、サンプラ3、4のうち一方を用いて所定のアナログ信号(信号IN1〜IN4)に対するサンプル動作が行われる期間に、サンプラ3、4のうち他方を用いて上記所定の信号とは別の信号に対するホールド動作およびA/D変換動作が行われる。すなわち、本実施形態のADC1によれば、所定の信号のためのサンプリング期間と、別の信号のためのA/D変換期間と、が重複することになる。
In the
そのため、本実施形態の構成によれば、一般的な逐次比較A/D変換回路に対し、1つのアナログ信号をデジタル値に変換するまでの所要時間を、上記したように重複期間が生じる分だけ、短縮することができる。言い換えると、本実施形態の構成によれば、一般的な逐次比較A/D変換回路に対し、A/D変換回路としての動作速度を高めることができる。 Therefore, according to the configuration of the present embodiment, the time required to convert one analog signal into a digital value for a general successive approximation A / D conversion circuit is as much as the occurrence of the overlap period as described above. Can be shortened. In other words, according to the configuration of the present embodiment, the operation speed as an A / D conversion circuit can be increased with respect to a general successive approximation A / D conversion circuit.
一般的な電荷再分配型の逐次比較A/D変換回路では、入力信号をサンプルするためのサンプリング容量は、DACが有するキャパシタと共用化された構成となっている。このような構成では、DACを構成する全てのキャパシタおよびスイッチとして、入力信号の電圧の上限値よりも高い耐圧を有するものが必要となる。そのため、上記構成では、入力信号の電圧の上限値が比較的高くなるような用途の場合、DACの回路規模、ひいてはA/D変換回路全体の回路規模の増大を招くおそれがある。 In a general charge redistribution type successive approximation A / D converter circuit, a sampling capacitor for sampling an input signal is configured to be shared with a capacitor of the DAC. In such a configuration, all capacitors and switches constituting the DAC are required to have a breakdown voltage higher than the upper limit value of the input signal voltage. For this reason, in the above configuration, in applications where the upper limit value of the voltage of the input signal is relatively high, there is a possibility that the circuit scale of the DAC, and consequently the circuit scale of the entire A / D conversion circuit, may be increased.
これに対し、本実施形態ADC1では、信号IN1〜IN4をサンプルするためのサンプリング容量が、キャパシタCS1、CS2として、容量アレイ型のDAC5が備える容量アレイ10(複数のキャパシタCU)とは独立して設けられている。そして、ADC1では、ホールド動作が行われる際、キャパシタCS1またはCS2の一方の端子がアナログ信号の電圧よりも高い基準電圧VRHPに接続されるとともに、キャパシタCS1またはCS2の他方の端子がコンパレータ6の入力端子に接続されるようになっている。このような構成により、ADC1では、コンパレータ6の入力端子に与えられる電圧を分圧する分圧機能が実現されるようになっている。
In contrast, in the
そのため、ADC1では、コンパレータ6の入力端子には、サンプラ3または4に入力される電圧を、キャパシタCS1またはCS2とDAC5のトータル容量CDとの容量比で分圧した分圧電圧が与えられることになる。そのため、本実施形態の構成によれば、キャパシタCS1、CS2としては、入力される信号IN1〜IN4の電圧値に応じた耐圧を有するものを採用する必要があるものの、DAC5のキャパシタCU、スイッチSDP、SDMとしては、信号IN1〜IN4の電圧値よりも低い電圧値(例えば1/2程度の電圧値)となる分圧電圧に応じた比較的低い耐圧を有するものを採用することができる。
Therefore, in the
なお、キャパシタCUとしては、ミスマッチを無くすため、キャパシタCS1、CS2と同じ種類の素子を使用する必要があるため、実際にはキャパシタCS1、CS2と同様の耐圧を有するものを採用することになる。ただし、この場合、信号IN1〜IN4の電圧値が高い場合でも、コンパレータ6の入力端子には、信号IN1〜IN4の電圧値よりも低い電圧値となる分圧電圧が与えられることになるため、信号IN1〜IN4の入力範囲を拡大したとしても、コンパレータ6を比較的低い耐圧の素子により構成することができる。
In addition, since it is necessary to use the same type of element as the capacitors CS1 and CS2 in order to eliminate the mismatch, the capacitor CU actually has a breakdown voltage similar to that of the capacitors CS1 and CS2. However, in this case, even when the voltage values of the signals IN1 to IN4 are high, the divided voltage that is lower than the voltage values of the signals IN1 to IN4 is applied to the input terminal of the
つまり、本実施形態の構成では、コンパレータ6およびDAC5の内部回路(例えばスイッチSDP、SDM)を低耐圧の素子により構成することが可能であるため、その分だけADC1全体の回路規模を小さく抑えることができる。このように、本実施形態のADC1によれば、高速化および小型化を実現しつつ、入力範囲を広くすることができるという優れた効果が得られる。
In other words, in the configuration of the present embodiment, the internal circuit of the
ADC1において、サンプリング容量に相当するキャパシタCS1、CS2は、サンプルが終了した後、次のサンプルが開始されるまでの間にリセットしておく必要がある。本実施形態の構成において、キャパシタCS1、CS2のリセットは、それらの一方の端子を、基準電圧VRHP(例えば4V)が供給される基準電圧供給ラインL1に接続することにより行うことが可能である。 In the ADC1, the capacitors CS1 and CS2 corresponding to the sampling capacitors need to be reset after the sample is completed and before the next sample is started. In the configuration of the present embodiment, the capacitors CS1 and CS2 can be reset by connecting one terminal thereof to a reference voltage supply line L1 to which a reference voltage VRHP (for example, 4V) is supplied.
しかし、基準電圧VRHPによるリセットでは、次のサンプルが開始された際、キャパシタCS1、CS2の端子電圧に変動が生じ、その変動がスイッチを介して別のチャンネルを用いて行われているA/D変換動作に影響を及ぼすおそれがある。つまり、基準電圧VRHPによるリセットでは、チャンネルCH1およびチャンネルCH2間での干渉が生じるおそれがある。 However, in the reset by the reference voltage VRHP, when the next sample is started, the terminal voltages of the capacitors CS1 and CS2 change, and the change is performed using another channel via the switch. May affect the conversion behavior. That is, in the reset by the reference voltage VRHP, there is a possibility that interference between the channel CH1 and the channel CH2 occurs.
そこで、本実施形態のADC1では、キャパシタCS1、CS2の両端子を回路の基準電位であるグランドに接続するためのスイッチ(SR1、SSL1、SR2、SSL2)が設けられている。ADC1では、信号IN1〜IN4のうち所定の信号のサンプルが終了した後であり且つ次の信号のサンプルが開始される前に、上記スイッチを用いてキャパシタCS1、CS2の両端子をグランドに接続し、キャパシタCS1、CS2をリセットするようになっている。このような構成によれば、上述したようなチャンネルCH1およびチャンネルCH2間での干渉の発生を防止することができる。
Therefore, the
2系統のチャンネルCH1、CH2は、差動間の誤差量が異なるため、同じ入力信号であっても、チャンネルCH1を用いてサンプルホールドおよびA/D変換された場合に得られるデジタル値Doと、チャンネルCH2を用いてサンプルホールドおよびA/D変換された場合に得られるデジタル値Doとでは、その値が異なる可能性がある。 Since the two channels CH1 and CH2 have different amounts of error between the differentials, even if the same input signal is used, the digital value Do obtained when sample hold and A / D conversion is performed using the channel CH1, The value may differ from the digital value Do obtained when the sample hold and A / D conversion is performed using the channel CH2.
そこで、本実施形態のADC1は、上記した構成を備え、制御回路8は、端子P1〜P4を介して入力される信号IN1、IN2、IN3、IN4が、この順でサンプルホールドされるように、各スイッチの動作を制御する。これにより、本実施形態では、信号IN1およびIN3は常にチャンネルCH1を用いてサンプルホールドされ、信号IN2およびIN4は常にチャンネルCH2を用いてサンプルホールドされる。したがって、本実施形態によれば、チャンネルCH1、CH2毎に異なるオフセットに起因したADC1の出力変動の発生が抑えられる。
Therefore, the
なお、ADC1に対し、入力されるアナログ信号の数を2つに変更した場合、6つに変更した場合、8つに変更した場合などでも、同様の制御手法によって上述した出力変動を抑制する効果を得ることができる。つまり、本実施形態のように、2つのサンプラ3、4を備えたADC1によれば、入力される複数のアナログ信号の数が2の倍数であれば、同様の制御手法によって上述した出力変動を抑制する効果が得られる。
In addition, when the number of analog signals input to the
(第2実施形態)
以下、第2実施形態について図17および図18を参照して説明する。
図17に示すように、本実施形態のADC21は、第1実施形態のADC1に対し、スイッチS5、S6が追加されている点、サンプラ22が追加されている点などが異なる。ADC21は、端子P1〜P6を介して入力される入力信号IN1〜IN6を、それら入力信号IN1〜IN6に対応するデジタル値Doに変換して出力する逐次比較A/D変換回路である。なお、以下、入力信号IN5、IN6のことを、単に信号IN5、IN6とも呼ぶ。
(Second Embodiment)
Hereinafter, the second embodiment will be described with reference to FIGS. 17 and 18.
As shown in FIG. 17, the
スイッチS5、S6は、端子P5、P6のそれぞれとバッファ2の入力端子との間を開閉する。サンプラ22は、信号IN1〜IN6をサンプリングするものであり、他のサンプラ3、4と同様の構成となっている。すなわち、サンプラ22は、スイッチSSH3、SHH3、SR3、SSL3、SHL3、SRおよびキャパシタCS3を備えている。なお、この場合、スイッチSRがサンプラ3、4、22毎、つまりチャンネル毎に3つ設けられているが、1つのスイッチSRを3つのチャンネルで共用化する構成でもよい。
The switches S5 and S6 open and close between the terminals P5 and P6 and the input terminal of the
スイッチSSH3は、バッファ2の出力端子とノードN21との間を開閉する。キャパシタCS3は、アナログ信号をサンプルするためのサンプリング容量に相当するものであり、その一方の端子はノードN21に接続され、その他方の端子はノードN22に接続されている。
The switch SSH3 opens and closes between the output terminal of the
スイッチSHH3は、ノードN21と基準電圧VRHPが供給される基準電圧供給ラインL1との間を開閉する。スイッチSR3は、ノードN21と基準電圧VRLMが供給される基準電圧供給ラインL2との間を開閉する。スイッチSSL3は、ノードN22と基準電圧VRHMが供給される基準電圧供給ラインL3との間を開閉する。スイッチSHL3は、ノードN22と電圧供給ラインL4との間を開閉する。スイッチSRは、基準電圧供給ラインL2と電圧供給ラインL4との間を開閉する。 The switch SHH3 opens and closes between the node N21 and the reference voltage supply line L1 to which the reference voltage VRHP is supplied. The switch SR3 opens and closes between the node N21 and the reference voltage supply line L2 to which the reference voltage VRLM is supplied. The switch SSL3 opens and closes between the node N22 and the reference voltage supply line L3 to which the reference voltage VRHM is supplied. The switch SHL3 opens and closes between the node N22 and the voltage supply line L4. The switch SR opens and closes between the reference voltage supply line L2 and the voltage supply line L4.
本実施形態において追加された各スイッチは、スイッチS1〜S4などと同様、例えばアナログスイッチから構成されており、制御回路8からの信号によりオンオフされるようになっている。したがって、この場合、制御回路8は、スイッチS1〜6およびサンプラ3、4、22の動作を制御する。
Each switch added in this embodiment is composed of, for example, an analog switch, like the switches S1 to S4, and is turned on and off by a signal from the
制御回路8は、6つの端子P1〜P6を介して入力される6つの信号IN1〜IN6のうちのいずれかが、3つのサンプラ3、4、22のうちのいずれかに与えられるように、各スイッチの制御を行うことができる。また、制御回路8は、3つのサンプラ3、4、22のうちのいずれかのサンプリング電圧をホールドしコンパレータ6に入力するように、各スイッチの制御を行うことができる。
The
上記構成のADC21は、信号IN1〜IN6をサンプルおよびホールドするとともにA/D変換するための構成として、3系統のサンプラ3、4、22を有している。そして、上記構成では、これら3系統のサンプラ3、4、22のいずれを用いてサンプルまたはホールド(A/D変換)を実行するか、を自在に切り替えることが可能となっている。以下では、サンプラ22の系統のことをチャンネルCH3と称することとする。
The
次に、上記構成の作用について説明する。
この場合、制御回路8は、スイッチS1〜S6およびサンプラ3、4、22の動作を次のように制御する。すなわち、制御回路8は、信号IN1〜IN6のいずれかがサンプラ3、4、22のいずれか1つに与えられるとき、その1つのサンプラとは異なる別のサンプラのサンプリング電圧をホールドしコンパレータ6に入力するように制御を行う。
Next, the operation of the above configuration will be described.
In this case, the
このような制御により、ADC21では、チャンネルCH1を用いてサンプル動作が行われる際、チャンネルCH2またはCH3を用いてホールド動作が行われる。また、ADC21では、チャンネルCH2を用いてサンプル動作が行われる際、チャンネルCH1またはCH3を用いてホールド動作が行われる。また、ADC21では、チャンネルCH3を用いてサンプル動作が行われる際、チャンネルCH1またはCH2を用いてホールド動作が行われる。
By such control, the
また、この場合、制御回路8は、端子P1〜P6のうち所定の端子を介して入力されるアナログ信号、つまり信号IN1〜IN6のいずれかが、毎回同じチャンネルのサンプラによりサンプルおよびホールドされるように各スイッチの制御を行うようになっている。具体的には、制御回路8は、信号IN1、IN2、IN3、IN4、IN5、IN6が、この順でサンプルされるように、スイッチS1〜S6およびサンプラ3、4、22の動作を制御する。
Also, in this case, the
これにより、図18に示すように、信号IN1およびIN4は常にチャンネルCH1を用いてサンプルおよびホールドされ、信号IN2およびIN5は常にチャンネルCH2を用いてサンプルおよびホールドされ、信号IN3およびIN6は常にチャンネルCH3を用いてサンプルおよびホールドされる。 Thus, as shown in FIG. 18, signals IN1 and IN4 are always sampled and held using channel CH1, signals IN2 and IN5 are always sampled and held using channel CH2, and signals IN3 and IN6 are always channel CH3. Is used to sample and hold.
なお、図18では、信号IN5、IN6のそれぞれに対するサンプル動作およびホールド動作(A/D変換動作)を、SP5、SP6およびAD5、AD6と表わしている。また、この場合、サンプル動作およびホールド動作(A/D変換動作)のいずれも実行されていないチャンネルでは、キャパシタなどのリセットが行われるリセット動作が実行されるようになっている。図18では、このようなリセット動作を、Rと表わしている。 In FIG. 18, the sample operation and hold operation (A / D conversion operation) for each of the signals IN5 and IN6 are represented as SP5, SP6 and AD5, AD6. In this case, a reset operation in which a capacitor or the like is reset is executed in a channel in which neither the sample operation nor the hold operation (A / D conversion operation) is executed. In FIG. 18, such a reset operation is represented by R.
以上説明したように、本実施形態のADC21は、第1実施形態のADC1に対し、サンプラの数が2から3に増加しているものの、その他は同様の構成であり、同様の動作を実行することができる。したがって、本実施形態によっても、第1実施形態と同様の効果を得ることができる。
As described above, the
この場合、ADC21は、6つのスイッチS1〜S6を備えるとともに、3つのサンプラ3、4、22を備えている。このような構成において、制御回路8は、端子P1〜P6を介して入力される信号IN1、IN2、IN3、IN4、IN5、IN6が、この順でサンプリングされるように、スイッチS1〜S6およびサンプラ3、4、22の動作を制御する。
In this case, the
これにより、本実施形態では、信号IN1およびIN4は常にチャンネルCH1を用いてサンプルホールドされ、信号IN2およびIN5は常にチャンネルCH2を用いてサンプルホールドされ、信号IN3およびIN6は常にチャンネルCH3を用いてサンプルホールドされる。したがって、本実施形態によれば、チャンネルCH1、CH2、CH3毎に異なるオフセットに起因したADC21の出力変動の発生が抑えられる。
Thus, in this embodiment, the signals IN1 and IN4 are always sampled and held using the channel CH1, the signals IN2 and IN5 are always sampled and held using the channel CH2, and the signals IN3 and IN6 are always sampled using the channel CH3. Hold. Therefore, according to the present embodiment, the occurrence of output fluctuation of the
なお、ADC21に対し、入力されるアナログ信号の数を3つに変更した場合、9つに変更した場合などでも、同様の制御手法によって上述した出力変動を抑制する効果を得ることができる。つまり、本実施形態のように、3つのサンプラ3、4、22を備えたADC21によれば、入力される複数のアナログ信号の数が3の倍数であれば、同様の制御手法によって上述した出力変動を抑制する効果が得られる。
Even when the number of input analog signals is changed to three or nine with respect to the
(第3実施形態)
以下、第3実施形態について図19〜図22を参照して説明する。
上記各実施形態におけるコンパレータ6は、実際には、図19に示すような構成となっている。すなわち、図19に示すように、コンパレータ6は、前段部6aおよび出力段部6bから構成される。出力段部6bは、ラッチ回路であり、前段部6aの出力信号を入力し、それに基づいてデジタル値Doを生成して出力する。SAR7は、出力段部6bから出力されるデジタル値Doに基づいて、DAC5の動作を制御するための信号(指令信号)を生成して出力する。
(Third embodiment)
Hereinafter, a third embodiment will be described with reference to FIGS. 19 to 22.
The
この場合、SAR7およびコンパレータ6には、その動作クロックとして、クロック信号MCLKが与えられている。図20に示すように、クロック信号MCLKは、一般的なクロック信号と同様、デューティが50%の信号となっている。SAR7ひいてはDAC5の動作およびコンパレータ6の動作は、このようなクロック信号MCLKに同期して実行される。
In this case, the clock signal MCLK is given to the
すなわち、図20に示すように、SAR7は、クロック信号MCLKの立ち上がりに同期してDAC5の動作が開始するように、指令信号を出力する。また、コンパレータ6は、クロック信号MCLKの立ち下がりに同期して動作を開始する。なお、図20および後述する図22では、コンパレータのことをCompと称している。したがって、上記各実施形態では、DAC5の動作に割り当てられる時間と、コンパレータ6の動作に割り当てられる時間とが同じになっている。
That is, as shown in FIG. 20, the
しかし、コンパレータ6の実際の動作時間、つまりコンパレータ6の出力信号が最終値に収束するまでに要するセトリング時間は、DAC5の実際の動作時間、つまりDAC5の出力電圧が目標値に収束するまでに要するセトリング時間に比べ、非常に短い時間となる。これは、DAC5が多数のキャパシタCUを含む構成であることに起因している。したがって、図19に示す構成では、コンパレータ6の動作に割り当てられた時間が必要以上に長いものとなっており、A/D変換回路の動作速度を向上する、という観点において改善の余地がある。
However, the actual operation time of the
本実施形態では、このような点を改善するため、コンパレータの構成に工夫が加えられている。すなわち、図21に示すように、本実施形態のADC31が備えるコンパレータ32は、コンパレータ6が備える構成に加え、EX−OR回路33およびOR回路34を備えている。EX−OR回路33は、前段部6aの各出力信号を入力し、それらの排他的論理和を表す信号ENDを出力する。
In this embodiment, in order to improve such a point, a device is added to the configuration of the comparator. That is, as shown in FIG. 21, the
信号ENDは、コンパレータ32の動作が終了したことを表す終了信号に相当する信号であり、図22に示すように、コンパレータ32の動作が終了したタイミングで、ロウレベルからハイレベルに転じる2値の信号となる。本実施形態では、EX−OR回路33は、コンパレータ32の動作が終了したことを表す終了信号を生成する信号生成回路に相当する。
The signal END is a signal corresponding to an end signal indicating that the operation of the
OR回路34は、クロック信号MCLKと信号ENDとを入力し、それらの論理和を表すクロック信号CCLKを出力する。この場合も、コンパレータ32は、クロック信号MCLKに同期して動作するようになっている。ただし、この場合、SAR7は、OR回路34から出力されるクロック信号CCLKに同期して動作するようになっている。
The OR
すなわち、図22に示すように、SAR7は、クロック信号CCLKの立ち上がりに同期してDAC5の動作が開始するように、指令信号を出力する。また、コンパレータ32は、クロック信号MCLKの立ち下がりに同期して動作を開始する。このように、本実施形態では、DAC5は、クロック信号CCLKひいては信号ENDに基づいて動作を開始するように構成されている。
That is, as shown in FIG. 22, the
このような構成によれば、コンパレータ32の動作に割り当てられる時間が必要最小限に抑えられ、その分だけ、具体的には図22に示す時間tsだけDAC5の動作に割り当てられる時間が長くなる。したがって、本実施形態の構成によれば、A/D変換回路の動作速度を一層向上させることができる。
According to such a configuration, the time allocated to the operation of the
(第4実施形態)
以下、第4実施形態について図23および図24を参照して説明する。
図23に示すように、本実施形態のADC41は、第1実施形態のADC1に対し、スイッチSREFおよび補正部42が追加されている点、スイッチS3、S4が省かれている点などが異なる。なお、図23では、ADC1が備える構成のうちバッファ2より後段の構成をまとめてA/D変換部43として表している。
(Fourth embodiment)
The fourth embodiment will be described below with reference to FIGS. 23 and 24.
As shown in FIG. 23, the
スイッチSREFは、後述するオフセットの補正に用いられる基準信号である信号REFを入力するための端子Prとバッファ2の入力端子との間を開閉する。信号REFは、電圧レベルが一定の信号であり、例えば0Vの信号となっている。スイッチSREFは、アナログ信号である信号IN1、IN2に代えて基準信号である信号REFをサンプルホールド回路に入力するように信号の入力経路を切り替えるために設けられたものであり、第1経路切替スイッチに相当する。
The switch SREF opens and closes between a terminal Pr for inputting a signal REF, which is a reference signal used for offset correction described later, and an input terminal of the
A/D変換部43が有する2つのチャンネルCH1、CH2は、互いにサンプラが異なることから、それらから出力されるデジタル値のオフセット量も同様に異なることになる。補正部42は、このようなデジタル値、つまりSAR7から出力されるデジタル値のオフセットを補正し、その補正後のデジタル値をデジタル値Doとして出力する。補正部42は、補正用メモリ44、45、スイッチSr11、Sr12、Sr21、Sr22および減算器46を備えている。
Since the two channels CH1 and CH2 included in the A /
補正用メモリ44は、チャンネルCH1のオフセットを補正するための補正値REF1を格納するためのものである。補正用メモリ44の入力端子は、スイッチSr11を介してA/D変換部43の出力端子に接続されている。補正用メモリ44の出力端子は、スイッチSr12を介して減算器46の一方の入力端子(−)に接続されている。
The
補正用メモリ45は、チャンネルCH2のオフセットを補正するための補正値REF2を格納するためのものである。補正用メモリ45の入力端子は、スイッチSr21を介してA/D変換部43の出力端子に接続されている。補正用メモリ45の出力端子は、スイッチSr22を介して減算器46の一方の入力端子(−)に接続されている。減算器46の他方の入力端子は、A/D変換部43の出力端子に接続されている。減算器46は、A/D変換部43から出力されるデジタル値から補正用メモリ44または45から出力されるデジタル値である補正値を減算し、その減算後の値をデジタル値Doとして出力する。
The
上記構成において、補正用メモリ44、45は、サンプラ3、4のそれぞれに対応して設けられ、SAR7から出力されるデジタル値を記憶するための複数の第1メモリに相当する。また、スイッチSr11、Sr21は、SAR7から第1メモリへのデジタル値の書き込み経路を切り替える第2経路切替スイッチに相当する。また、スイッチSr12、Sr22は、第1メモリからのデジタル値の読み出し経路を切り替える第3経路切替スイッチに相当する。また、減算器46は、SAR7から出力されるデジタル値から第3経路切替スイッチを介して第1メモリから読み出されるデジタル値を減算して出力する第1減算器に相当する。
In the above configuration, the
スイッチSREF、Sr11、Sr12、Sr21、Sr22は、他のスイッチと同様の構成であり、A/D変換部43が有する制御回路8からの信号によりオンオフされる。制御回路8は、信号REFが所定のサンプラによりサンプルおよびホールドされるようにするとともに、それに伴いSAR7から出力されるデジタル値が上記所定のサンプラに対応する第1メモリ(補正用メモリ44または45)に記憶されるように、スイッチSREF、Sr11、Sr12の動作を制御する。
The switches SREF, Sr11, Sr12, Sr21, and Sr22 have the same configuration as the other switches, and are turned on / off by a signal from the
また、制御回路8は、アナログ信号が所定のサンプラによりサンプルおよびホールドされることに伴いSAR7からデジタル値が出力される際、上記所定のサンプラに対応する第1メモリ(補正用メモリ44または45)から読み出されるデジタル値が減算器46へと与えられるようにスイッチSr12、Sr22の動作を制御する。
The
具体的には、スイッチSr11は、チャンネルCH1を用いてサンプルおよびホールドされた信号REFに対応する出力動作が行われる期間にオンされるとともに、他の期間にオフされる。また、スイッチSr12は、チャンネルCH1を用いてサンプリングされた信号IN1に対応する出力動作が行われる期間にオンされるとともに、他の期間にオフされる。 Specifically, the switch Sr11 is turned on during a period in which an output operation corresponding to the signal REF sampled and held using the channel CH1 is performed, and is turned off in other periods. The switch Sr12 is turned on during a period in which an output operation corresponding to the signal IN1 sampled using the channel CH1 is performed, and is turned off during other periods.
スイッチSr21は、チャンネルCH2を用いてサンプルおよびホールドされた信号REFに対応する出力動作が行われる期間にオンされるとともに、他の期間にオフされる。また、スイッチSr22は、チャンネルCH2を用いてサンプルおよびホールドされた信号IN2に対応する出力動作が行われる期間にオンされるとともに、他の期間にオフされる。 The switch Sr21 is turned on during an output operation corresponding to the signal REF sampled and held using the channel CH2, and is turned off during other periods. The switch Sr22 is turned on during a period in which an output operation corresponding to the signal IN2 sampled and held using the channel CH2 is performed, and is turned off during other periods.
このような構成により、補正部42は、チャンネルCH1、CH2、つまりサンプラ3、4のそれぞれに対応する補正値REF1、REF2を取得し、A/D変換部43から出力されるデジタル値に対し、そのデジタル値に対応した信号(IN1またはIN2)をサンプルおよびホールドしたサンプラ(3または4)に対応する補正値を用いてオフセットの補正を行う。また、この場合、補正値REF1、REF2の値は、常に更新されるようになっており、最新の値により上記補正が行われる。さらに、この場合、更新時、移動平均フィルタなどのデジタル回路によりノイズが除去されるようになっている。
With such a configuration, the
次に、上記構成の作用について説明する。
A/D変換部43では、信号IN1、IN2、REF、REFが、この順で繰り返しサンプルホールドされるようになっている。これにより、信号IN1は常にチャンネルCH1を用いてサンプルホールドされ、信号IN2は常にチャンネルCH2を用いてサンプルホールドされる。また、信号REFは、チャンネルCH1、CH2の双方を用いてサンプルホールドされる。
Next, the operation of the above configuration will be described.
In the A /
上述したように、信号IN1、IN2、REF、REFの順に繰り返しサンプルホールドするような制御が行われる際におけるADC41の動作について図24を参照して説明する。なお、図24では、信号REFに対するサンプル動作およびホールド動作(A/D変換動作)を、SPRおよびADRと表わす。また、図24では、信号IN1、IN2、REFのそれぞれに対応してA/D変換部43から出力されるデジタル値をO1、O2、REFと表わしている。
As described above, the operation of the
この場合、上述した繰り返しの周期が1シーケンスとなり、各信号に対応するサンプル動作またはホールド動作(A/D変換動作)が行われる期間が1サイクルとなる。サイクルC1では、チャンネルCH1を用いて信号IN1に対するサンプル動作が行われるとともに、チャンネルCH2を用いて信号REFに対するホールド動作(A/D変換動作)が行われる。また、サイクルC1において出力されるデジタル値Doは、デジタル値REFから補正値REF1を減算した値となる。 In this case, the repetition cycle described above is one sequence, and the period during which the sample operation or hold operation (A / D conversion operation) corresponding to each signal is performed is one cycle. In the cycle C1, a sample operation for the signal IN1 is performed using the channel CH1, and a hold operation (A / D conversion operation) for the signal REF is performed using the channel CH2. Further, the digital value Do output in the cycle C1 is a value obtained by subtracting the correction value REF1 from the digital value REF.
サイクルC2では、チャンネルCH2を用いて信号IN2に対するサンプル動作が行われるとともに、チャンネルCH1を用いて信号IN1に対するホールド動作(A/D変換動作)が行われる。また、サイクルC2において出力されるデジタル値Doは、デジタル値REFから補正値REF2を減算した値となる。 In the cycle C2, a sample operation for the signal IN2 is performed using the channel CH2, and a hold operation (A / D conversion operation) for the signal IN1 is performed using the channel CH1. Further, the digital value Do output in the cycle C2 is a value obtained by subtracting the correction value REF2 from the digital value REF.
サイクルC3では、チャンネルCH1を用いて信号REFに対するサンプル動作が行われるとともに、チャンネルCH2を用いて信号IN2に対するホールド動作(A/D変換動作)が行われる。また、サイクルC3において出力されるデジタル値Doは、デジタル値O1から補正値REF1を減算した値となる。 In the cycle C3, a sampling operation for the signal REF is performed using the channel CH1, and a holding operation (A / D conversion operation) for the signal IN2 is performed using the channel CH2. Further, the digital value Do output in the cycle C3 is a value obtained by subtracting the correction value REF1 from the digital value O1.
サイクルC4では、チャンネルCH2を用いて信号REFに対するサンプル動作が行われるとともに、チャンネルCH1を用いて信号REFに対するホールド動作(A/D変換動作)が行われる。また、サイクルC4において出力されるデジタル値Doは、デジタル値O2から補正値REF2を減算した値となる。 In the cycle C4, a sampling operation for the signal REF is performed using the channel CH2, and a holding operation (A / D conversion operation) for the signal REF is performed using the channel CH1. Further, the digital value Do output in the cycle C4 is a value obtained by subtracting the correction value REF2 from the digital value O2.
以上説明した本実施形態によっても、第1実施形態と同様の効果が得られる。さらに、本実施形態のADC41は、A/D変換部43から出力されるデジタル値のオフセットを補正する補正部42を備えている。補正部42は、A/D変換部43が有するチャンネルCH1、CH2のそれぞれに対応する補正値REF1、REF2を取得し、A/D変換部43から出力されるデジタル値に対し、そのデジタル値に対応した信号をサンプルホールドしたサンプラに対応する補正値を用いてオフセットの補正を行う。
Also by this embodiment described above, the same effect as the first embodiment can be obtained. Furthermore, the
上記構成では、A/D変換部43が有する2つのチャンネルCH1、CH2は、互いにサンプラが異なることから、それらから出力されるデジタル値のオフセット量も同様に異なる。本実施形態によれば、上述した補正部42により、これらチャンネル毎に最適な補正値を用いてオフセットの補正が行われることになるため、オフセットに起因するADC41の出力変動の発生を確実に抑制することができるという効果が得られる。
In the above configuration, the two channels CH1 and CH2 included in the A /
(第5実施形態)
以下、第5実施形態について図25および図26を参照して説明する。
図25に示すように、本実施形態のADC51は、第4実施形態に対し、端子P3およびスイッチS3が追加されている点、補正部42に代えて補正部52を備えている点などが異なる。補正部52は、補正部42が備える構成に加え、減算器53、補正用メモリ54、減算器55およびスイッチSr31、Sr32を備えている。
(Fifth embodiment)
The fifth embodiment will be described below with reference to FIGS. 25 and 26.
As shown in FIG. 25, the
この場合、ADC51では、通常の動作が行われる通常シーケンスが開始される前に、オフセットを補正するための補正値REF1、REF2を取得するためのオフセット補正シーケンスが実行されるようになっている。このようなオフセット補正シーケンスが実行されることにより取得された補正値REF1、REF2は、それぞれ補正用メモリ44、45に格納される。
In this case, the
減算器53の一方の入力端子は、スイッチSr31を介してA/D変換部43の出力端子に接続されている。減算器53の他方の入力端子(−)は、補正用メモリ45の出力端子に接続されている。減算器53は、A/D変換部43から出力されるデジタル値から補正用メモリ45から読み出されたデジタル値を減算したデジタル値を出力する。
One input terminal of the
減算器53から出力されるデジタル値は、チャンネルCH1、CH2のオフセットを補正するための補正値ΔREFとして、補正用メモリ54に入力される。つまり、補正用メモリ54は、特定のサンプラであるサンプラ4に対応して設けられた第1メモリである補正用メモリ45から読み出されたデジタル値とSAR7から出力されるデジタル値との差分を保持するものであり、第2メモリに相当する。
The digital value output from the
補正用メモリ54の出力端子は、スイッチSr32を介して減算器55の一方の入力端子(−)に接続されている。減算器55の他方の入力端子は、減算器46の出力端子に接続されている。減算器55は、減算器46から出力されるデジタル値から補正用メモリ54から読み出されるデジタル値である補正値ΔREFを減算し、その減算後の値をデジタル値Doとして出力する。つまり、この場合、減算器55は、第2減算器に相当する。
The output terminal of the
スイッチSr31は、チャンネルCH2を用いてサンプルおよびホールドされた信号REFに対応する出力動作が行われる期間にオンされるとともに、他の期間にオフされる。また、スイッチSr32は、チャンネルCH1を用いてサンプルおよびホールドされた信号IN1に対応する出力動作およびチャンネルCH2を用いてサンプルおよびホールドされた信号IN2に対応する出力動作が行われる期間にオンされるとともに、他の期間にオフされる。 The switch Sr31 is turned on during a period in which an output operation corresponding to the signal REF sampled and held using the channel CH2 is performed, and is turned off during other periods. The switch Sr32 is turned on during a period in which an output operation corresponding to the signal IN1 sampled and held using the channel CH1 and an output operation corresponding to the signal IN2 sampled and held using the channel CH2 are performed. , Off in other periods.
このような構成により、補正部52は、オフセット補正シーケンスにおいて、チャンネルCH1、CH2、つまりサンプラ3、4のそれぞれに対応する補正値REF1、REF2を取得する。そして、補正部52は、通常シーケンスにおいて、チャンネルCH1、CH2、つまりサンプラ3、4のうち特定のサンプラ4に対応する補正値ΔREFを取得し、A/D変換部43から出力されるデジタル値に対し、そのデジタル値に対応した信号(IN1またはIN2)をサンプルおよびホールドしたサンプラ(3または4)に対応する補正値(REF1またはREF2)と、補正値ΔREFと、を用いてオフセットの補正を行う。
With such a configuration, the
次に、上記構成の作用について説明する。
[1]オフセット補正シーケンスにおける動作
オフセット補正シーケンスでは、信号REFが繰り返しサンプルおよびホールドされるようになっている。したがって、信号REFは、チャンネルCH1、CH2の双方を用いてサンプルおよびホールドされる。
Next, the operation of the above configuration will be described.
[1] Operation in Offset Correction Sequence In the offset correction sequence, the signal REF is repeatedly sampled and held. Thus, the signal REF is sampled and held using both channels CH1 and CH2.
このようなオフセット補正シーケンスにおけるADC51の動作について図26を参照して説明する。なお、図26では、信号REFに対するサンプル動作およびホールド動作(A/D変換動作)を、SPRおよびADRと表わす。また、図26では、信号IN1、IN2、IN3、REFのそれぞれに対応してA/D変換部43から出力されるデジタル値をO1、O2、O3、REFと表わしている。
The operation of the
サイクルC51、C53では、チャンネルCH1を用いて信号REFに対するサンプル動作が行われるとともに、チャンネルCH2を用いて信号REFに対するホールド動作(A/D変換動作)が行われる。また、サイクルC51、C53において出力されるデジタル値Doは、デジタル値REFから補正値REF1を減算した値となる。 In cycles C51 and C53, a sample operation for the signal REF is performed using the channel CH1, and a hold operation (A / D conversion operation) for the signal REF is performed using the channel CH2. The digital value Do output in cycles C51 and C53 is a value obtained by subtracting the correction value REF1 from the digital value REF.
サイクルC52、C54では、チャンネルCH2を用いて信号REFに対するサンプル動作が行われるとともに、チャンネルCH1を用いて信号REFに対するホールド動作(A/D変換動作)が行われる。また、サイクルC52、C54において出力されるデジタル値Doは、デジタル値REFから補正値REF2を減算した値となる。 In cycles C52 and C54, a sample operation for the signal REF is performed using the channel CH2, and a hold operation (A / D conversion operation) for the signal REF is performed using the channel CH1. The digital value Do output in cycles C52 and C54 is a value obtained by subtracting the correction value REF2 from the digital value REF.
[2]通常シーケンスにおける動作
通常シーケンスでは、信号IN1、IN2、IN3、REFが、この順で繰り返しサンプルホールドされるようになっている。これにより、信号IN1、IN3は常にチャンネルCH1を用いてサンプルホールドされ、信号IN2、REFは常にチャンネルCH2を用いてサンプルホールドされる。
[2] Operation in Normal Sequence In the normal sequence, the signals IN1, IN2, IN3, and REF are repeatedly sampled and held in this order. Thus, the signals IN1 and IN3 are always sampled and held using the channel CH1, and the signals IN2 and REF are always sampled and held using the channel CH2.
このような通常シーケンスにおけるADC51の動作について図26を参照して説明する。サイクルC61では、チャンネルCH1を用いて信号IN1に対するサンプル動作が行われるとともに、チャンネルCH2を用いて信号REFに対するホールド動作(A/D変換動作)が行われる。また、サイクルC61において出力されるデジタル値Doは、デジタル値REFから補正値REF1を減算した値となる。
The operation of the
サイクルC62では、チャンネルCH2を用いて信号IN2に対するサンプル動作が行われるとともに、チャンネルCH1を用いて信号IN1に対するホールド動作(A/D変換動作)が行われる。また、サイクルC62において出力されるデジタル値Doは、デジタル値REFから補正値REF2を減算した値となる。 In the cycle C62, the sampling operation for the signal IN2 is performed using the channel CH2, and the holding operation (A / D conversion operation) for the signal IN1 is performed using the channel CH1. Further, the digital value Do output in the cycle C62 is a value obtained by subtracting the correction value REF2 from the digital value REF.
サイクルC63では、チャンネルCH1を用いて信号IN3に対するサンプル動作が行われるとともに、チャンネルCH2を用いて信号IN2に対するホールド動作(A/D変換動作)が行われる。また、サイクルC63において出力されるデジタル値Doは、デジタル値O1から補正値REF1を減算した値となる。 In the cycle C63, the sampling operation for the signal IN3 is performed using the channel CH1, and the holding operation (A / D conversion operation) for the signal IN2 is performed using the channel CH2. Further, the digital value Do output in the cycle C63 is a value obtained by subtracting the correction value REF1 from the digital value O1.
サイクルC64では、チャンネルCH2を用いて信号REFに対するサンプル動作が行われるとともに、チャンネルCH1を用いて信号IN3に対するホールド動作(A/D変換動作)が行われる。また、サイクルC64において出力されるデジタル値Doは、デジタル値O2から補正値REF2を減算した値となる。 In the cycle C64, a sampling operation for the signal REF is performed using the channel CH2, and a holding operation (A / D conversion operation) for the signal IN3 is performed using the channel CH1. Further, the digital value Do output in the cycle C64 is a value obtained by subtracting the correction value REF2 from the digital value O2.
サイクルC65では、チャンネルCH1を用いて信号IN1に対するサンプル動作が行われるとともに、チャンネルCH2を用いて信号REFに対するホールド動作(A/D変換動作)が行われる。また、サイクルC65において出力されるデジタル値Doは、デジタル値O3から補正値REF1を減算した値となる。 In the cycle C65, the sampling operation for the signal IN1 is performed using the channel CH1, and the holding operation (A / D conversion operation) for the signal REF is performed using the channel CH2. Further, the digital value Do output in the cycle C65 is a value obtained by subtracting the correction value REF1 from the digital value O3.
サイクルC66では、チャンネルCH2を用いて信号IN2に対するサンプル動作が行われるとともに、チャンネルCH1を用いて信号IN1に対するホールド動作(A/D変換動作)が行われる。また、サイクルC66において出力されるデジタル値Doは、デジタル値REFから補正値REF2を減算した値となる。 In the cycle C66, the sample operation for the signal IN2 is performed using the channel CH2, and the hold operation (A / D conversion operation) for the signal IN1 is performed using the channel CH1. Further, the digital value Do output in the cycle C66 is a value obtained by subtracting the correction value REF2 from the digital value REF.
サイクルC67では、チャンネルCH1を用いて信号IN3に対するサンプル動作が行われるとともに、チャンネルCH2を用いて信号IN2に対するホールド動作(A/D変換動作)が行われる。また、サイクルC67において出力されるデジタル値Doは、デジタル値O1から補正値REF1および補正値ΔREFを減算した値となる。 In the cycle C67, the sampling operation for the signal IN3 is performed using the channel CH1, and the holding operation (A / D conversion operation) for the signal IN2 is performed using the channel CH2. Further, the digital value Do output in the cycle C67 is a value obtained by subtracting the correction value REF1 and the correction value ΔREF from the digital value O1.
サイクルC68では、チャンネルCH2を用いて信号REFに対するサンプル動作が行われるとともに、チャンネルCH1を用いて信号IN3に対するホールド動作(A/D変換動作)が行われる。また、サイクルC68において出力されるデジタル値Doは、デジタル値O2から補正値REF2および補正値ΔREFを減算した値となる。 In the cycle C68, a sampling operation for the signal REF is performed using the channel CH2, and a holding operation (A / D conversion operation) for the signal IN3 is performed using the channel CH1. The digital value Do output in cycle C68 is a value obtained by subtracting the correction value REF2 and the correction value ΔREF from the digital value O2.
以上説明した本実施形態によっても、第1実施形態と同様の効果が得られる。さらに、本実施形態のADC51は、A/D変換部43から出力されるデジタル値のオフセットを行う補正部52を備えている。本実施形態のADC51では、通常シーケンスにおいて、チャンネルCH2に対応する補正値REF2は更新することができるものの、チャンネルCH1に対応する補正値REF1は更新(取得)することができない。
Also by this embodiment described above, the same effect as the first embodiment can be obtained. Further, the
そこで、補正部52は、通常シーケンスの前に実施されるオフセット補正シーケンスにおいて、チャンネルCH1、CH2のそれぞれに対応する補正値REF1、REF2を取得する。そして、補正部52は、通常シーケンスにおいて、チャンネルCH1、CH2のうち特定のチャンネルCH2に対応する補正値ΔREFを取得し、A/D変換部43から出力されるデジタル値に対し、そのデジタル値に対応した信号をサンプルおよびホールドしたサンプラに対応する補正値と補正値ΔREFとを用いてオフセットの補正を行う。
Therefore, the
この場合、補正値ΔREFは、オフセット補正シーケンスにおいて取得された補正値REF2と、通常シーケンスにおいて取得される補正値REF2との差分であり、チャンネルCH2におけるドリフトに相当する。動作状態に伴って生じるドリフトは、チャンネルCH1、CH2ともに概ね同一の値であると考えられる。そこで、本実施形態では、オフセット補正シーケンスにおいて予め取得された補正値REF1、REF2に加え、さらに、ドリフトに相当する補正値ΔREFを用いてオフセットの補正を行うようにしている。 In this case, the correction value ΔREF is a difference between the correction value REF2 acquired in the offset correction sequence and the correction value REF2 acquired in the normal sequence, and corresponds to drift in the channel CH2. The drift caused by the operating state is considered to be approximately the same value for both channels CH1 and CH2. Therefore, in this embodiment, in addition to the correction values REF1 and REF2 acquired in advance in the offset correction sequence, the correction of the offset is performed using the correction value ΔREF corresponding to drift.
このようにすれば、通常シーケンスにおいて補正値を更新することができないチャンネルCH1側も含め、2つのチャンネルCH1、CH2毎に最適な補正値を用いてオフセットの補正が行われることになる。したがって、本実施形態によれば、オフセットに起因するADC51の出力変動の発生を確実に抑制することができるという効果が得られる。
In this way, offset correction is performed using the optimum correction value for each of the two channels CH1 and CH2, including the channel CH1 side where the correction value cannot be updated in the normal sequence. Therefore, according to this embodiment, the effect that the output fluctuation of the
(その他の実施形態)
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
上記各実施形態で示した数値などは例示であり、それに限定されるものではない。
(Other embodiments)
In addition, this invention is not limited to each embodiment described above and described in drawing, In the range which does not deviate from the summary, it can change, combine or expand arbitrarily.
The numerical values and the like shown in the above embodiments are examples and are not limited thereto.
本発明は、車両に搭載される電子制御装置に用いられるA/D変換回路に限らず、逐次比較A/D変換回路全般に適用することができる。
サンプリング容量(キャパシタCS1、CS2、CS3)のリセットをする方法およびそのための構成については、上記実施形態において説明したものに限らずともよく、適宜変更可能である。
The present invention is not limited to an A / D conversion circuit used in an electronic control device mounted on a vehicle, and can be applied to all successive comparison A / D conversion circuits.
The method of resetting the sampling capacitors (capacitors CS1, CS2, CS3) and the configuration therefor are not limited to those described in the above embodiment, and can be changed as appropriate.
上記各実施形態では、所定のアナログ信号(IN1〜IN6)が、毎回同じサンプルホールド回路(チャンネル)に与えられるような制御について説明をしたが、チャンネル毎のオフセットの違いが仕様上問題無いレベルである場合などには、所定のアナログ信号が、同じサンプルホールド回路に与えられないような制御としてもよい。 In each of the embodiments described above, control has been described in which predetermined analog signals (IN1 to IN6) are given to the same sample and hold circuit (channel) every time. In some cases, the control may be such that a predetermined analog signal is not applied to the same sample and hold circuit.
A/D変換回路に入力されるアナログ信号の数は、上記各実施形態で例示した数(例えば、第1実施形態では4つ、第2実施形態では6つなど)に限らずともよく、適宜変更することができる。なお、入力されるアナログ信号の数を変更する場合、その変更に合わせて、スイッチS1〜S6に相当するスイッチの数を変更すればよい。 The number of analog signals input to the A / D conversion circuit is not limited to the number exemplified in each of the above embodiments (for example, four in the first embodiment, six in the second embodiment, etc.) and may be appropriately selected. Can be changed. Note that when the number of input analog signals is changed, the number of switches corresponding to the switches S1 to S6 may be changed in accordance with the change.
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。 Although the present disclosure has been described with reference to the embodiments, it is understood that the present disclosure is not limited to the embodiments and structures. The present disclosure includes various modifications and modifications within the equivalent range. In addition, various combinations and forms, as well as other combinations and forms including only one element, more or less, are within the scope and spirit of the present disclosure.
1、21、31、41、51…A/D変換回路、3、4、22…サンプルホールド回路、5…D/A変換器、6、32…コンパレータ、7…逐次比較レジスタ、8…制御回路、10…容量アレイ、33…EX−OR回路、42、52…補正部、44、45、54…補正用メモリ、46、55…減算器、CS1、CS2、CS3…キャパシタ、CU…キャパシタ、S1〜S6、SREF、Sr11、Sr21、Sr31、Sr12、Sr22、Sr32…スイッチ。
1, 2, 31, 41, 51 ... A / D converter circuit, 3, 4, 22 ... sample hold circuit, 5 ... D / A converter, 6, 32 ... comparator, 7 ... successive approximation register, 8 ... control circuit DESCRIPTION OF
Claims (6)
前記スイッチを介して入力される前記アナログ信号をサンプルおよびホールドする複数のサンプルホールド回路(3、4、22)と、
サンプルおよびホールドされた前記アナログ信号を差動入力間で比較するためのコンパレータ(6、32)と、
容量アレイ(10)が前記コンパレータの入力端子に接続される構成のD/A変換器(5)と、
前記コンパレータによる比較結果を表す信号を保持し、その保持結果に応じたデジタル値を出力する逐次比較レジスタ(7)と、
前記スイッチおよび前記サンプルホールド回路の動作を制御する動作制御部(8)と、
を備え、
前記サンプルホールド回路は、前記アナログ信号をサンプルするためのサンプリング容量(CS1、CS2、CS3)を含み、
前記動作制御部は、
所定の前記サンプルホールド回路がサンプル動作を行う期間、その所定の前記サンプルホールド回路とは異なる別の前記サンプルホールド回路がホールド動作を行うように前記サンプルホールド回路の動作を制御するとともに、
前記ホールド動作が行われる際、前記サンプリング容量の一方の端子を前記アナログ信号の電圧よりも高い基準電圧に接続するとともに前記サンプリング容量の他方の端子を前記コンパレータの入力端子に接続することにより、前記アナログ信号を前記サンプリング容量と前記D/A変換器の容量との容量比で分圧するように、前記サンプルホールド回路の動作を制御する逐次比較A/D変換回路。 Switches (S1 to S6) for selecting and inputting an arbitrary analog signal from a plurality of analog signals which are input signals;
A plurality of sample and hold circuits (3, 4, 22) for sampling and holding the analog signal input through the switch;
A comparator (6, 32) for comparing the sampled and held analog signal between the differential inputs;
A D / A converter (5) configured to connect a capacitor array (10) to an input terminal of the comparator;
A successive approximation register (7) that holds a signal representing a comparison result by the comparator and outputs a digital value corresponding to the holding result;
An operation control unit (8) for controlling the operation of the switch and the sample and hold circuit;
With
The sample hold circuit includes a sampling capacitor (CS1, CS2, CS3) for sampling the analog signal,
The operation controller is
Controlling the operation of the sample and hold circuit so that another sample and hold circuit different from the predetermined sample and hold circuit performs the hold operation during a period in which the predetermined sample and hold circuit performs the sample operation,
When the holding operation is performed, by connecting one terminal of the sampling capacitor to a reference voltage higher than the voltage of the analog signal and connecting the other terminal of the sampling capacitor to the input terminal of the comparator, A successive approximation A / D conversion circuit that controls the operation of the sample hold circuit so as to divide an analog signal by a capacity ratio between the sampling capacity and the capacity of the D / A converter.
前記補正部は、
前記アナログ信号に代えて基準信号を前記サンプルホールド回路に入力するように信号の入力経路を切り替える第1経路切替スイッチ(SREF)と、
前記サンプルホールド回路のそれぞれに対応して設けられ、前記逐次比較レジスタから出力されるデジタル値を記憶するための複数の第1メモリ(44、45)と、
前記逐次比較レジスタから前記第1メモリへのデジタル値の書き込み経路を切り替える第2経路切替スイッチ(Sr11、Sr21、Sr31)と、
前記第1メモリからのデジタル値の読み出し経路を切り替える第3経路切替スイッチ(Sr12、Sr22、Sr32)と、
前記逐次比較レジスタから出力されるデジタル値から前記第3経路切替スイッチを介して前記第1メモリから読み出されるデジタル値を減算して出力する第1減算器(46)と、
を備え、
前記動作制御部は、
前記基準信号が所定の前記サンプルホールド回路によりサンプルおよびホールドされるようにするとともに、それに伴い前記逐次比較レジスタから出力されるデジタル値が所定の前記サンプルホールド回路に対応する前記第1メモリに記憶されるように、前記第1経路切替スイッチおよび前記第2経路切替スイッチの動作を制御し、
前記アナログ信号が所定の前記サンプルホールド回路によりサンプルおよびホールドされることに伴い前記逐次比較レジスタから前記デジタル値が出力される際、所定の前記サンプルホールド回路に対応する前記第1メモリから読み出されるデジタル値が前記第1減算器へと与えられるように前記第3経路切替スイッチの動作を制御する請求項1または2に記載の逐次比較A/D変換回路。 Further, a correction unit (42, 52) for correcting a digital value output from the successive approximation register is provided,
The correction unit is
A first path selector switch (SREF) that switches a signal input path so that a reference signal is input to the sample hold circuit instead of the analog signal;
A plurality of first memories (44, 45) provided corresponding to each of the sample-and-hold circuits and for storing digital values output from the successive approximation register;
A second path switch (Sr11, Sr21, Sr31) for switching a digital value writing path from the successive approximation register to the first memory;
A third path selector switch (Sr12, Sr22, Sr32) for switching a path for reading a digital value from the first memory;
A first subtractor (46) for subtracting and outputting a digital value read from the first memory via the third path selector switch from a digital value output from the successive approximation register;
With
The operation controller is
The reference signal is sampled and held by a predetermined sample-and-hold circuit, and a digital value output from the successive approximation register is stored in the first memory corresponding to the predetermined sample-and-hold circuit. Controlling the operation of the first path changeover switch and the second path changeover switch,
When the digital value is output from the successive approximation register as the analog signal is sampled and held by the predetermined sample-and-hold circuit, the digital read from the first memory corresponding to the predetermined sample-and-hold circuit The successive approximation A / D conversion circuit according to claim 1, wherein an operation of the third path changeover switch is controlled so that a value is given to the first subtracter.
特定の前記サンプルホールド回路に対応して設けられた前記第1メモリから読み出されたデジタル値と前記逐次比較レジスタから出力されるデジタル値との差分を保持する第2メモリ(54)と、
前記第1減算器から出力されるデジタル値から前記第2メモリから読み出されるデジタル値を減算して出力する第2減算器(55)と、
を備える請求項3に記載の逐次比較A/D変換回路。 The correction unit further includes:
A second memory (54) for holding a difference between a digital value read from the first memory provided corresponding to the specific sample hold circuit and a digital value output from the successive approximation register;
A second subtracter (55) for subtracting and outputting a digital value read from the second memory from a digital value output from the first subtractor;
A successive approximation A / D conversion circuit according to claim 3.
前記D/A変換器は、前記終了信号に基づいて動作を開始するように構成されている請求項1から5のいずれか一項に記載の逐次比較A/D変換回路。 And a signal generation circuit (33) for generating an end signal indicating that the operation of the comparator has ended.
The successive approximation A / D conversion circuit according to claim 1, wherein the D / A converter is configured to start an operation based on the end signal.
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