JP2019197959A

JP2019197959A - Level conversion circuit

Info

Publication number: JP2019197959A
Application number: JP2018089547A
Authority: JP
Inventors: 山下　拓也; Takuya Yamashita; 拓也山下
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2018-05-07
Filing date: 2018-05-07
Publication date: 2019-11-14
Anticipated expiration: 2038-05-07
Also published as: JP7166072B2

Abstract

To provide a level conversion circuit capable of reliably preventing an occurrence of an abnormal signal when an output signal changes.SOLUTION: The level conversion circuit is provided with a high side power supply voltage transition detection circuit 203 in which a node LS in a logic level determination circuit provided in a high-side logic circuit 202 is changed from a logic value Low to a logic value High, and when an increase in an SW terminal voltage, which is a power supply voltage at a lower side of the high-side logic circuit 202, is detected, a node LSX is held at a logical value High to prevent a voltage fluctuation of the node LS. Thus, it is possible to reliably prevent an occurrence of an abnormal signal when an output signal changes.SELECTED DRAWING: Figure 2

Description

本発明は、ハイレベル及びロウレベル共に異なる電圧に変換可能なレベル変換回路に係り、特に、ハイサイド側回路の電源電圧が遷移する際の出力信号の安定性、信頼性向上等を図ったものに関する。 The present invention relates to a level conversion circuit capable of converting to a voltage different in both high level and low level, and particularly relates to a circuit for improving the stability and reliability of an output signal when a power supply voltage of a high side circuit changes. .

従来、この種のレベル変換回路は、例えば、スイッチング電源を構成する際などにおいて用いられる。
図３には、レベル変換回路をスイッチング電源に用いた場合のスイッチング電源の構成例が示されており、以下、同図を参照しつつ、この構成例について説明する。 Conventionally, this type of level conversion circuit is used, for example, in configuring a switching power supply.
FIG. 3 shows a configuration example of a switching power supply when the level conversion circuit is used as a switching power supply. Hereinafter, the configuration example will be described with reference to FIG.

レベル変換回路５０４Ａが適用されるスイッチング電源５００は、降圧型のＤＣ−ＤＣコンバータが構成されてなるものである。
かかるスイッチング電源５００は、エラーアンプ（図３においては「Ｅ．ＡＭＰ」と表記）５０１、発振器（図３においては「ＯＳＣ」と表記）５０２、比較器５０３、レベル変換回路（図３においては「Ｌ−ＣＯＮＶ」と表記）５０４Ａ、ドライバ（図３においては「ＤＲＶ」と表記））５０５、パワーＭＯＳトランジスタ５０６、レギュレータ（図３においては「ＲＥＧ」と表記）５０７とを主たる構成要素として構成されている。 The switching power supply 500 to which the level conversion circuit 504A is applied comprises a step-down DC-DC converter.
The switching power supply 500 includes an error amplifier (indicated as “E.AMP” in FIG. 3) 501, an oscillator (indicated as “OSC” in FIG. 3) 502, a comparator 503, and a level conversion circuit (in FIG. 504A, a driver (denoted as “DRV” in FIG. 3) 505, a power MOS transistor 506, and a regulator (denoted as “REG” in FIG. 3) 507 as main components. ing.

スイッチング電源５００に外部から印加された電圧ＶＩＮは、最終的には所望の直流電圧Ｖｄｃに変換、出力されるものとなっている。
発振器５０２の出力段は、比較器５０３の反転入力端子に接続されており、比較器５０３の非反転入力端子には、フィードバック信号がエラーアンプ５０１を介して印加されるようになっている。 The voltage VIN applied to the switching power supply 500 from the outside is finally converted to a desired DC voltage Vdc and output.
The output stage of the oscillator 502 is connected to the inverting input terminal of the comparator 503, and a feedback signal is applied to the non-inverting input terminal of the comparator 503 via the error amplifier 501.

比較器５０３の出力は、レベル変換回路５０４Ａによる電圧レベルの変換を受けてドライバ５０５へ入力されるようになっている。
ドライバ５０５は、レベル変換回路５０４Ａの出力に応じてパワーＭＯＳトランジスタ５０６をオン・オフ駆動するようになっている。
すなわち、ドライバ５０５の出力段は、ＮＭＯＳのパワーＭＯＳトランジスタ５０６のゲートに接続されており、パワーＭＯＳトランジスタ５０６のドレインには、外部からの電圧ＶＩＮが印加されるようになっている。また、パワーＭＯＳトランジスタ５０６のソースはＳＷ端子５０８に接続されている。 The output of the comparator 503 is input to the driver 505 after undergoing voltage level conversion by the level conversion circuit 504A.
The driver 505 drives the power MOS transistor 506 on / off according to the output of the level conversion circuit 504A.
That is, the output stage of the driver 505 is connected to the gate of the NMOS power MOS transistor 506, and the voltage VIN from the outside is applied to the drain of the power MOS transistor 506. The source of the power MOS transistor 506 is connected to the SW terminal 508.

スイッチング電源５００の外部においては、一端がＳＷ端子５０８に接続されたインダクタ５０９が設けられ、このインダクタ５０９の他端に直流出力電圧Ｖｄｃが得られるようになっている。
インダクタ５０９とＳＷ端子５０８の接続点とグランドとの間には、アノードがグランド側となるようにダイオード５１０が設けられている。
また、ＳＷ端子５０８とＢＯＯＴ端子５１１との間には、コンデンサ（図１においては「ＣBOOT」と表記）５１２が接続されている。このコンデンサ５１２がチャージポンプされて生成された電圧は、パワーＭＯＳトランジスタ５０６のゲート駆動電圧として用いられるようになっている。 An inductor 509 having one end connected to the SW terminal 508 is provided outside the switching power supply 500, and a DC output voltage Vdc is obtained at the other end of the inductor 509.
A diode 510 is provided between the connection point of the inductor 509 and the SW terminal 508 and the ground so that the anode is on the ground side.
Further, a capacitor 512 (denoted as “CBOOT” in FIG. 1) 512 is connected between the SW terminal 508 and the BOOT terminal 511. The voltage generated by charge pumping the capacitor 512 is used as a gate drive voltage for the power MOS transistor 506.

さらに、インダクタ５０９の他端、すなわち、ＳＷ端子５０８に接続された端子と反対側の端子とグランドとの間には、２つの抵抗器５１３ａ，５１３ｂが直列接続されて設けられると共に、コンデンサ５１５が設けられている。
抵抗器５１３ａ，５１３ｂの相互の接続点は、ＦＢ端子５１４に接続されている。 Further, two resistors 513a and 513b are connected in series between the other end of the inductor 509, that is, a terminal opposite to the terminal connected to the SW terminal 508 and the ground, and a capacitor 515 is provided. Is provided.
The connection point between the resistors 513a and 513b is connected to the FB terminal 514.

スイッチング電源５００内部においては、ＦＢ端子５１４とエラーアンプ５０１の反転入力端子とが接続されており、直流出力電圧Ｖｄｃの抵抗分割電圧がフィードバック信号としてエラーアンプ５０１の反転入力端子に印加されるようになっている。
一方、エラーアンプ５０１の非反転入力端子には、基準電圧ＶＲＥＦが印加されており、エラーアンプ５０１は、非反転入力端子に印加されたフィードバック電圧と基準電圧ＶＲＥＦの差を増幅出力するようになっている。 In the switching power supply 500, the FB terminal 514 and the inverting input terminal of the error amplifier 501 are connected so that the resistance division voltage of the DC output voltage Vdc is applied to the inverting input terminal of the error amplifier 501 as a feedback signal. It has become.
On the other hand, the reference voltage VREF is applied to the non-inverting input terminal of the error amplifier 501, and the error amplifier 501 amplifies and outputs the difference between the feedback voltage applied to the non-inverting input terminal and the reference voltage VREF. ing.

また、レギュレータ５０７の出力電圧はダイオード５１６を介してレベル変換回路５０４Ａ及びドライバ５０５のハイサイド電源電圧として供給されるようになっている。
かかる構成において、先に述べたようにパワーＭＯＳトランジスタ５０６のゲート電圧は、コンデンサ５１２をチャージポンプすることで生成されているため、ＳＷ端子５０８の電圧は、パワーＭＯＳトランジスタ５０６がオンとなると入力電圧ＶＩＮまで上昇する。一方、パワーＭＯＳトランジスタ５０６がオフすると、ＳＷ端子５０８の電圧は、ＳＷ端子５０８に接続されたダイオード５１０によりグランド電位付近まで低下する。 The output voltage of the regulator 507 is supplied as a high-side power supply voltage for the level conversion circuit 504A and the driver 505 via the diode 516.
In this configuration, as described above, the gate voltage of the power MOS transistor 506 is generated by charge pumping the capacitor 512, and therefore the voltage at the SW terminal 508 is the input voltage when the power MOS transistor 506 is turned on. Rise to VIN. On the other hand, when the power MOS transistor 506 is turned off, the voltage at the SW terminal 508 is lowered to near the ground potential by the diode 510 connected to the SW terminal 508.

コンデンサ５１２は、パワーＭＯＳトランジスタ５０６がオフしているときにレギュレータ５０７の出力電圧からダイオード５１６の電圧降下分だけ下がった電圧まで充電される。
そのため、ＢＯＯＴ端子５１１における電圧は、パワーＭＯＳトランジスタ５０６がオンすると、入力電圧ＶＩＮよりもコンデンサ５１２の充電電圧だけ高い電圧に上昇する。 Capacitor 512 is charged to a voltage that is lowered by the voltage drop of diode 516 from the output voltage of regulator 507 when power MOS transistor 506 is off.
Therefore, the voltage at the BOOT terminal 511 rises to a voltage higher than the input voltage VIN by the charging voltage of the capacitor 512 when the power MOS transistor 506 is turned on.

図５には、従来のレベル変換回路５０４Ａの回路構成例が、図６には従来のレベル変換回路５０４Ａの主要部におけるタイミングチャートが、それぞれ示されており、以下、これらの図を参照しつつ従来回路について説明する。
なお、以下の従来回路の説明においては、各素子を特定する際には、図５において、各素子の近傍に表記された記号を用いることとする。 FIG. 5 shows a circuit configuration example of a conventional level conversion circuit 504A, and FIG. 6 shows a timing chart of main parts of the conventional level conversion circuit 504A. Hereinafter, referring to these drawings, FIG. A conventional circuit will be described.
In the following description of the conventional circuit, when specifying each element, the symbols written in the vicinity of each element in FIG. 5 are used.

最初に、入力端子ＩＮにおける入力信号が論理値Ｌｏｗから論理値Ｈｉｇｈに変化した場合の回路動作について説明する。
入力信号が論理値Ｌｏｗから論理値Ｈｉｇｈに変化すると、ＮＭＯＳのＭｎ１がオン、Ｍｎ２がオフとなる（図６（Ａ）の時刻ｔ１の時点参照）。
それに伴い、ＮＭＯＳのＭｎ３のゲート側のノードＬＳにおけるＬＳ信号が論理値Ｈｉｇｈから論理値Ｌｏｗに変化する一方、ＮＭＯＳのＭｎ４のゲート側のＬＳＸ信号は論理値Ｌｏｗから上昇してゆく（図６（Ｂ）及び図６（Ｃ）参照）。 First, the circuit operation when the input signal at the input terminal IN changes from the logic value Low to the logic value High will be described.
When the input signal changes from the logic value Low to the logic value High, the NMOS Mn1 is turned on and the Mn2 is turned off (see time t1 in FIG. 6A).
Accordingly, the LS signal at the node LS on the gate side of the NMOS Mn3 changes from the logic value High to the logic value Low, while the LSX signal on the gate side of the NMOS Mn4 increases from the logic value Low (FIG. 6 ( B) and FIG. 6C).

ＬＳ信号が論理値Ｌｏｗに変化すると、インバータＩＮＶ２の入力は論理値Ｌｏｗから論理値Ｈｉｇｈに変化し（図６（Ｈ）参照）、論理値Ｌｏｗを出力する。このインバータＩＮＶ２の論理値Ｌｏｗの信号は、インバータＩＮＶ４に入力される結果、出力信号ＯＵＴは論理値Ｈｉｇｈとなる（図６（Ｄ）参照）。この出力信号ＯＵＴは、先に図３に示したスイッチング電源５００のパワーＭＯＳトランジスタ５０６をオンとする信号として用いられる。 When the LS signal changes to the logic value Low, the input of the inverter INV2 changes from the logic value Low to the logic value High (see FIG. 6H), and the logic value Low is output. The signal having the logic value Low of the inverter INV2 is input to the inverter INV4. As a result, the output signal OUT becomes the logic value High (see FIG. 6D). This output signal OUT is used as a signal for turning on the power MOS transistor 506 of the switching power supply 500 shown in FIG.

ＬＳ信号が論理値Ｌｏｗに変化した直後にあって、ノードＬＳＸにおけるＬＳＸ信号が論理値Ｈｉｇｈに確定していない間（図６（Ｂ）及び図６（Ｃ）参照）、ＮＯＲ１の出力は、論理値Ｌｏｗから論理値Ｈｉｇｈに変化する（図６（Ｎ）の時刻ｔ２の時点参照）。この時、ＳＲラッチのＱ出力は論理値Ｈｉｇｈであるため（図６（Ｌ）参照）、ＮＡＮＤ１の出力は論理値Ｌｏｗとなる。そのため、ＰＭＯＳのＭｐ６のゲート電圧が低下して、Ｍｐ６はオンとなり（図６（Ｐ）の時刻ｔ２の時点参照）、ＬＳＸ信号を論理値Ｈｉｇｈへ引き上げることとなる（図６（Ｃ）参照）。 Immediately after the LS signal changes to the logic value Low, while the LSX signal at the node LSX is not fixed at the logic value High (see FIGS. 6B and 6C), the output of NOR1 is logic It changes from the value Low to the logical value High (refer to the time t2 in FIG. 6N). At this time, since the Q output of the SR latch is the logic value High (see FIG. 6L), the output of the NAND1 becomes the logic value Low. Therefore, the gate voltage of Mp6 of PMOS decreases, Mp6 is turned on (see time t2 in FIG. 6 (P)), and the LSX signal is raised to the logical value High (see FIG. 6 (C)). .

ＬＳＸ信号が論理値ＨｉｇｈになるとＳＲラッチのＲ端子が論理値Ｈｉｇｈとなるため（図６（Ｋ）の時刻ｔ３の時点参照）、Ｑ出力は論理値Ｈｉｇｈから論理値Ｌｏｗへ、Ｑの反転出力ＱＢは論理値Ｌｏｗから論理値Ｈｉｇｈに変化する（図６（Ｌ）及び図６（Ｍ）参照）。
その結果、ＮＡＮＤ１の出力は論理値Ｈｉｇｈとなり、ＰＭＯＳのＭｐ６のゲート電圧が上昇して、Ｍｐ６はオフとなる（図６（Ｐ）の時刻ｔ３の時点）。 When the LSX signal becomes the logic value High, the R terminal of the SR latch becomes the logic value High (refer to the time t3 in FIG. 6 (K)), so that the Q output changes from the logic value High to the logic value Low, and the inverted output of Q QB changes from the logic value Low to the logic value High (see FIGS. 6L and 6M).
As a result, the output of the NAND1 becomes a logical value High, the gate voltage of the PMOS Mp6 rises, and the Mp6 is turned off (at time t3 in FIG. 6 (P)).

一方、パワーＭＯＳトランジスタ５０６（図３参照）がオンとなると、ＳＷ端子電圧が上昇し（図６（Ｅ）参照）、ハイサイド電源電圧ＶＨも上昇する。
その結果、ＬＳ信号及びＬＳＸ信号も上昇することとなる（図６（Ｂ）及び図６（Ｃ）の時刻ｔ４の時点参照）。 On the other hand, when the power MOS transistor 506 (see FIG. 3) is turned on, the SW terminal voltage rises (see FIG. 6E), and the high-side power supply voltage VH also rises.
As a result, the LS signal and the LSX signal also rise (see the time t4 in FIGS. 6B and 6C).

ＬＳＸ信号の電圧は、ＰＭＯＳのＭｐ９からの定電流によって、ＬＳＸ電圧が生ずるＬＳＸノードであるＰＭＯＳのＭｐ９のドレインに接続されたＮＭＯＳのＭｎ２、ＰＭＯＳのＭｐ２やＮＭＯＳのＭｎ４、ＰＭＯＳのＭｐ４、ダイオードＤ１の寄生容量を充電するため、ＳＷ端子電圧の上昇に対して遅れて上昇するものとなる（図６（Ｃ）及び図６（Ｅ）参照）。 The voltage of the LSX signal includes NMOS Mn2, PMOS Mp2, NMOS Mp4, PMOS Mp4, and diode D1 connected to the drain of the PMOS Mp9, which is the LSX node that generates the LSX voltage by a constant current from the PMOS Mp9. In order to charge the parasitic capacitance, the voltage rises with a delay with respect to the rise of the SW terminal voltage (see FIGS. 6C and 6E).

ＶＨ−ＳＷ電源間において、ＳＷ端子電圧に対するノードＬＳＸの電圧、すなわち、ＬＳＸ−ＳＷ電圧は、論理値Ｈｉｇｈとなった後、一度下降して再び上昇する（図６（Ｇ）の時刻ｔ４〜時刻ｔ５の時点参照）。
ＬＳＸ−ＳＷ信号が論理値Ｈｉｇｈから一度下降したときに、インバータＩＮＶ３の入力は、論理値Ｌｏｗから論理値Ｈｉｇｈとなる（図６（Ｇ）及び図６（Ｉ）の時刻ｔ４の時点参照）。 Between the VH-SW power supplies, the voltage of the node LSX with respect to the SW terminal voltage, that is, the LSX-SW voltage becomes the logical value High, and then falls once and rises again (time t4 to time in FIG. 6G) (Refer to the time point of t5).
When the LSX-SW signal once falls from the logic value High, the input of the inverter INV3 changes from the logic value Low to the logic value High (see time t4 in FIGS. 6G and 6I).

そのため、ＮＯＲ１の２入力は両方とも論理値Ｌｏｗとなるので、ＮＯＲ１の出力は論理値Ｈｉｇｈとなる。この時、ＮＡＮＤ２の一方の入力端子に入力されるＳＲラッチのＱＢ信号も論理値Ｈｉｇｈであるため、ＮＡＮＤ２の出力は論理値Ｌｏｗとなる。
ＮＡＮＤ２の出力信号がゲートに印加されるＰＭＯＳのＭｐ５は、オンとなり、ＬＳ信号を引き上げる（図６（Ｂ）及び図６（Ｏ）の時刻ｔ５の時点参照）。 For this reason, both of the two inputs of NOR1 have the logic value Low, so that the output of NOR1 has the logic value High. At this time, since the QB signal of the SR latch input to one input terminal of the NAND2 is also the logical value High, the output of the NAND2 becomes the logical value Low.
The PMOS Mp5 to which the output signal of the NAND2 is applied to the gate is turned on, and the LS signal is pulled up (see time t5 in FIGS. 6B and 6O).

このとき、ＮＭＯＳのＭｎ３はオンしてインバータＩＮＶ２の入力は論理値Ｈｉｇｈから論理値Ｌｏｗに変化するので（図６（Ｈ）の時刻ｔ５時点参照）、出力信号ＯＵＴも論理値Ｈｉｇｈから論理値Ｌｏｗに変化する（図６（Ｄ）の時刻ｔ５の時点参照）。
同時にＳＲラッチのＳ端子が論理値Ｈｉｇｈになるので、Ｑ出力は論理値Ｈｉｇｈに、ＱＢ出力は論理値Ｌｏｗに、それぞれ変化する（図６（Ｊ）、図６（Ｌ）、図６（Ｍ）の時刻ｔ５の時点参照）。 At this time, the NMOS Mn3 is turned on and the input of the inverter INV2 changes from the logic value High to the logic value Low (see time t5 in FIG. 6H), so that the output signal OUT also changes from the logic value High to the logic value Low. (Refer to the time t5 in FIG. 6D).
At the same time, since the S terminal of the SR latch becomes the logic value High, the Q output changes to the logic value High and the QB output changes to the logic value Low (FIG. 6 (J), FIG. 6 (L), FIG. 6 (M). ) Refer to time t5).

一方、ＬＳＸ−ＳＷ信号が先の下降から上昇に転じて元に戻ると（図６（Ｇ）参照）、インバータＩＮＶ３の入力も論理値Ｌｏｗに戻り（図６（Ｉ）の時刻ｔ７の時点参照）、ＮＯＲ１の出力は論理値Ｌｏｗに、ＮＡＮＤ２の出力は論理値Ｈｉｇｈになって、ＰＭＯＳのＭｐ５はオフとなる（図６（Ｏ）参照）。 On the other hand, when the LSX-SW signal changes from the previous decrease to the increase (see FIG. 6G), the input of the inverter INV3 also returns to the logic value Low (refer to the time t7 in FIG. 6I). ), The output of NOR1 becomes the logic value Low, the output of NAND2 becomes the logic value High, and Mp5 of the PMOS is turned off (see FIG. 6 (O)).

その結果、ＬＳ信号は論理値Ｌｏｗに戻り、インバータＩＮＶ２の入力は論理値Ｈｉｇｈとなって（図６（Ｈ）の時刻ｔ６の時点参照）、出力信号ＯＵＴも論理値Ｈｉｇｈに戻ることとなる（図６（Ｄ）の時刻ｔ６の時点参照）。
なお、この時、ＳＲラッチのＲ端子は論理値Ｈｉｇｈに、Ｓ端子は論理値Ｌｏｗに、それぞれ戻るため（図６（Ｊ）及び図６（Ｋ）の時刻ｔ７の時点参照）、Ｑ出力は論理値Ｌｏｗに、ＱＢ出力は論理値Ｈｉｇｈに、それぞれ戻ることとなる（図６（Ｌ）及び図６（Ｍ）の時刻ｔ７時点参照）。 As a result, the LS signal returns to the logic value Low, the input of the inverter INV2 becomes the logic value High (see time t6 in FIG. 6H), and the output signal OUT also returns to the logic value High ( (Refer to the time point t6 in FIG. 6D).
At this time, since the R terminal of the SR latch returns to the logic value High and the S terminal returns to the logic value Low (refer to the time t7 in FIGS. 6J and 6K), the Q output is The QB output returns to the logic value Low and the QB output returns to the logic value High (see time t7 in FIGS. 6L and 6M).

次に、入力端子ＩＮにおける入力信号が論理値Ｈｉｇｈから論理値Ｌｏｗに変化した場合の回路動作について説明する。
入力信号が論理値Ｈｉｇｈから論理値Ｌｏｗに変化（図６（Ａ）の時刻ｔ８の時点参照））することよってＮＭＯＳのＭｎ１がオフする一方、ＮＭＯＳのＭｎ２がオンとなる。 Next, the circuit operation when the input signal at the input terminal IN changes from the logical value High to the logical value Low will be described.
When the input signal changes from the logical value High to the logical value Low (see time t8 in FIG. 6A), the NMOS Mn1 is turned off, while the NMOS Mn2 is turned on.

ＬＳ信号は論理値Ｌｏｗから上昇し、ＬＳＸ信号は論理値Ｈｉｇｈから論理値Ｌｏｗへ変化する（図６（Ｂ）及び図６（Ｃ）参照）。
ＬＳ信号の上昇によってＮＭＯＳのＭｎ３がオンとなると、ＮＭＯＳのＭｎ５がＬＳＸ信号によってオンとなっていることから、インバータＩＮＶ２の入力は論理値Ｈｉｇｈから論理値Ｌｏｗとなり、ＯＵＴ出力は、論理値Ｈｉｇｈから論理値Ｌｏｗに変化する（図６（Ｄ）及び図６（Ｈ）参照）。
ＯＵＴ出力が論理値Ｈｉｇｈから論理値Ｌｏｗへ変化するに伴い、スイッチング電源５００のパワーＭＯＳトランジスタ５０６がオフとなる。 The LS signal rises from the logic value Low, and the LSX signal changes from the logic value High to the logic value Low (see FIGS. 6B and 6C).
When the NMOS Mn3 is turned on by the rise of the LS signal, the NMOS Mn5 is turned on by the LSX signal. Therefore, the input of the inverter INV2 is changed from the logic value High to the logic value Low, and the OUT output is changed from the logic value High. It changes to a logical value Low (see FIG. 6D and FIG. 6H).
As the OUT output changes from the logic value High to the logic value Low, the power MOS transistor 506 of the switching power supply 500 is turned off.

パワーＭＯＳトランジスタ５０６がオフすると、ＳＷ端子電圧はＳＷ端子５０８に接続されたダイオード５１０の動作により下降する（図６（Ｅ））の時刻ｔ９の時点参照）。
このＳＷ端子電圧の下降し始めの時に、ノードＬＳやノードＬＳＸに接続されている各素子の寄生容量により、ＬＳ−ＳＷ電圧、及び、ＬＳＸ−ＳＷ電圧は一時的に上昇する（図６（Ｆ）及び図６（Ｇ）の時刻ｔ９の時点参照）。
このとき、ＬＳＸ信号レベルの上昇により、インバータＩＮＶ３の入力は、論理値Ｈｉｇｈから論理値Ｌｏｗに変化する（図６（Ｉ）参照）。 When the power MOS transistor 506 is turned off, the SW terminal voltage decreases due to the operation of the diode 510 connected to the SW terminal 508 (see time t9 in FIG. 6E).
At the beginning of the decrease in the SW terminal voltage, the LS-SW voltage and the LSX-SW voltage temporarily increase due to the parasitic capacitance of each element connected to the node LS and the node LSX (FIG. 6 (F ) And the time t9 in FIG. 6G).
At this time, the input of the inverter INV3 changes from the logical value High to the logical value Low due to the rise in the LSX signal level (see FIG. 6I).

ＳＷ端子電圧が下がりきると、ＬＳ信号は論理値Ｈｉｇｈに、ＬＳＸ信号は論理値Ｌｏｗに、それぞれ落ち着き（図６（Ｅ）、図６（Ｂ）及び図６（Ｃ）参照）、インバータＩＮＶ２の入力は論理値Ｌｏｗに、インバータＩＮＶ３の入力は論理値Ｈｉｇｈとなる（図６（Ｈ）及び図６（Ｉ）参照）。 When the SW terminal voltage is lowered, the LS signal settles to the logic value High and the LSX signal settles to the logic value Low (see FIGS. 6E, 6B, and 6C), and the input of the inverter INV2 Becomes the logic value Low, and the input of the inverter INV3 becomes the logic value High (see FIGS. 6H and 6I).

ここで、ＳＷ端子が下降しているときに、インバータＩＮＶ３の入力が短時間の間、論理値Ｌｏｗとなるが（図６（Ｅ）及び図６（Ｉ）参照）、ＯＵＴ出力は論理値Ｈｉｇｈから論理値Ｌｏｗに変化した後は、論理値Ｌｏｗに保持された状態となっている（図６（Ｄ）参照）。
このようなレベル変換回路は、例えば、特許文献１等に開示されている。 Here, when the SW terminal is lowered, the input of the inverter INV3 becomes the logic value Low for a short time (see FIGS. 6E and 6I), but the OUT output is the logic value High. After changing from to the logic value Low, the logic value is held low (see FIG. 6D).
Such a level conversion circuit is disclosed in, for example, Patent Document 1.

特開２０１３−１５０１８０号公報JP 2013-150180 A

ところで、上述の従来回路にあっては、入力信号が論理値Ｌｏｗから論理値ＨｉｇｈとされＯＵＴ出力が論理値Ｈｉｇｈとなった後、ＳＷ端子電圧の上昇に起因してＯＵＴ出力が一次的に論理値Ｌｏｗとなる異常信号出力状態が発生するという問題がある。 By the way, in the above-described conventional circuit, after the input signal is changed from the logic value Low to the logic value High and the OUT output is changed to the logic value High, the OUT output is primarily logically caused by the rise of the SW terminal voltage. There is a problem that an abnormal signal output state having a value of Low occurs.

本発明は、上記実状に鑑みてなされたもので、出力信号の変化時における、異常信号の発生を確実に防止し、信頼性、安定性の高いレベル変換回路を提供するものである。 The present invention has been made in view of the above circumstances, and provides a level conversion circuit that reliably prevents the occurrence of an abnormal signal when the output signal changes and has high reliability and stability.

上記本発明の目的を達成するため、本発明に係るレベル変換回路は、
ローサイド側回路の下側と上側の電源電圧と、ハイサイド側回路の下側と上側の電源電圧が異なり、前記ローサイド側回路に入力された入力信号をレベル変換して前記ハイサイド側回路から出力するよう構成されてなるレベル変換回路であって、
前記ローサイド側回路は、入力信号に応じてオン・オフする信号入力用第１のトランジスタと、前記入力信号の反転信号に応じてオン・オフする信号入力用第２のトランジスタとを有してなる信号入力部を有し、
前記ハイサイド側回路は、前記信号入力用第１のトランジスタの出力側に接続された第１のノードと、前記信号入力用第２のトランジスタの出力側に接続された第２のノードにおける各々の電圧変化に応じてラッチ動作を行い、第３のノードの電圧を出力電圧とするロジックレベル確定回路を有し、
前記ロジックレベル確定回路は、前記第１のノードの信号が論理値Ｈｉｇｈから論理値Ｌｏｗに変化し、かつ、前記第２のノードの信号が論理値Ｌｏｗから上昇していゆく際に、前記第３のノードを論理値Ｈｉｇｈとする一方、前記第１のノードの信号が論理値Ｌｏｗから上昇し、かつ、前記第２のノードの信号が論理値Ｈｉｇｈから論理値Ｌｏｗに変化した際に、前記第３のノードを論理値Ｌｏｗとするよう構成されてなるレベル変換回路において、
前記第３のノードが論理値Ｌｏｗから論理値Ｈｉｇｈとなり、前記ハイサイド側回路の下側の電源電圧の上昇が検出された際に、前記第２のノードを論理値Ｈｉｇｈに保持し、前記第３のノードの電圧変動を防止するハイサイド側電源電圧遷移検出回路を設けてなるものである。 In order to achieve the above object of the present invention, a level conversion circuit according to the present invention includes:
The lower and upper power supply voltages of the low side circuit and the lower and upper power supply voltages of the low side circuit are different. The input signal input to the low side circuit is level-converted and output from the high side circuit. A level conversion circuit configured to:
The low-side circuit includes a first transistor for signal input that is turned on / off according to an input signal, and a second transistor for signal input that is turned on / off according to an inverted signal of the input signal. A signal input unit,
The high-side circuit includes a first node connected to the output side of the first transistor for signal input and a second node connected to the output side of the second transistor for signal input. A logic level determination circuit that performs a latch operation in response to a voltage change and uses the voltage of the third node as an output voltage;
When the first node signal changes from a logic value High to a logic value Low and the signal of the second node rises from the logic value Low, the logic level determination circuit is When the signal of the first node rises from the logic value Low and the signal of the second node changes from the logic value High to the logic value Low, the first node is set to the logic value High. In the level conversion circuit configured to set the node 3 to the logical value Low,
When the third node changes from the logic value Low to the logic value High and an increase in the power supply voltage on the lower side of the high-side circuit is detected, the second node is held at the logic value High, and the second node 3 is provided with a high-side power supply voltage transition detection circuit for preventing voltage fluctuations at the three nodes.

本発明によれば、ハイサイド側電源電圧遷移検出回路によって、出力信号が論理値Ｌｏｗから論理値Ｈｉｇｈに変化した直後において、出力信号の異常を招く原因となるロジック確定回路における電位変動が防止されるので、従来と異なり、出力信号が異常な信号状態となることが確実に回避され、信頼性、安定性の高いレベル変換回路を提供することができるという効果を奏するものである。 According to the present invention, the high-side power supply voltage transition detection circuit prevents potential fluctuation in the logic determination circuit that causes an abnormality in the output signal immediately after the output signal changes from the logic value Low to the logic value High. Therefore, unlike the conventional case, the output signal is reliably prevented from being in an abnormal signal state, and the level conversion circuit having high reliability and stability can be provided.

本発明の実施の形態におけるレベル変換回路の基本構成を示す構成図である。It is a block diagram which shows the basic composition of the level conversion circuit in embodiment of this invention. 本発明の実施の形態におけるレベル変換回路の具体回路例を示す回路図である。It is a circuit diagram which shows the specific circuit example of the level conversion circuit in embodiment of this invention. 本発明の実施の形態におけるレベル変換回路及び従来回路が適用されるスイッチング電源の構成例を示す構成図である。It is a block diagram which shows the structural example of the switching power supply with which the level conversion circuit in embodiment of this invention and the conventional circuit are applied. 図２に示されたレベル変換回路の主要部における信号の変化を示すタイミングチャートである。3 is a timing chart showing signal changes in the main part of the level conversion circuit shown in FIG. 2. 従来のレベル変換回路の回路構成例を示す回路図である。It is a circuit diagram which shows the circuit structural example of the conventional level conversion circuit. 図５に示された従来回路の主要部における信号の変化を示すタイミングチャートである。6 is a timing chart showing changes in signals in the main part of the conventional circuit shown in FIG. 5.

以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
本発明の実施形態におけるレベル変換回路５０４が適用されるスイッチング電源５００は、先に従来回路の適用例（図３）として説明したものと同一である。 Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 4.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
The switching power supply 500 to which the level conversion circuit 504 in the embodiment of the present invention is applied is the same as that described above as the application example of the conventional circuit (FIG. 3).

図１には、本発明のレベル変換回路５０４の概略構成例が示されており、以下、同図を参照しつつ、図１に示された概略構成例について説明する。
レベル変換回路５０４は、ローサイド側回路２０１と、ハイサイド側回路としてのハイサイド側ロジック回路（図１においては「Ｈ−ＣＩＲ」と表記）２０２及びハイサイド側電源電圧遷移検出回路（図１においては「Ｖ−ＤＥＴ」と表記）２０３とに大別されて構成されたものとなっている。 FIG. 1 shows a schematic configuration example of the level conversion circuit 504 of the present invention, and the schematic configuration example shown in FIG. 1 will be described below with reference to FIG.
The level conversion circuit 504 includes a low side circuit 201, a high side logic circuit (indicated as “H-CIR” in FIG. 1) 202 as a high side circuit, and a high side power supply voltage transition detection circuit (in FIG. 1). Are generally divided into “V-DET” 203).

このレベル変換回路５０４は、ローサイド側回路２０１及びハイサイド側ロジック回路２０２とを主要部とする従来のレベル変換回路と基本的に同一構成に、本発明特有のハイサイド側電源電圧遷移検出回路２０３が設けられた構成を有するものである。 This level conversion circuit 504 has basically the same configuration as a conventional level conversion circuit mainly composed of a low-side circuit 201 and a high-side logic circuit 202, and has a high-side power supply voltage transition detection circuit 203 unique to the present invention. Is provided.

ローサイド側回路２０１は、第１及び第２のＮＭＯＳ（図２においては、それぞれ「Ｍｎ１」、「Ｍｎ２」と表記）２１，２２と、入力部用インバータ３９とを有して構成された信号入力部２０２を有している。
第１及び第２のＮＭＯＳ２１，２２（入力信号用第１及び第２のトランジスタ）は、入力信号に対してドレイン電圧のレベルが相補関係となるように選択されたものである。 The low-side circuit 201 includes first and second NMOSs (represented as “Mn1” and “Mn2” in FIG. 2) 21 and 22, respectively, and an input unit inverter 39. Part 202.
The first and second NMOSs 21 and 22 (first and second transistors for input signal) are selected so that the drain voltage level is complementary to the input signal.

第１のＮＭＯＳ２１のゲートは入力端子６９に接続されると共に、信号入力用インバータ３９の入力端子に接続されている。
そして、この第１のＮＭＯＳ２１のドレインは、ハイサイド側ロジック回路２０２に接続される一方、ソース及びバックゲートは、グランドに接続されている。 The gate of the first NMOS 21 is connected to the input terminal 69 and to the input terminal of the signal input inverter 39.
The drain of the first NMOS 21 is connected to the high-side logic circuit 202, while the source and back gate are connected to the ground.

信号入力用インバータ３９の出力端子は第２のＮＭＯＳ２２のゲートに接続されている。
そして、第２のＮＭＯＳ２２のドレインは、ハイサイド側ロジック回路２０２に接続される一方、ソース及びバックゲートは、グランドに接続されている。
ハイサイド側ロジック回路２０２の電源供給のため、ハイサイド側ロジック回路２０２のローサイド側がＳＷ端子５０８に接続される一方、ハイサイド側電圧ＶＨラインがＢＯＯＴ端子５１１に接続される。
かかる構成により、入力信号ＩＮは、出力信号ＯＵＴとして、電圧ＶＨと電圧ＳＷの間のレベルに変換されて出力されるようになっている。 The output terminal of the signal input inverter 39 is connected to the gate of the second NMOS 22.
The drain of the second NMOS 22 is connected to the high-side logic circuit 202, while the source and back gate are connected to the ground.
In order to supply power to the high-side logic circuit 202, the low-side side of the high-side logic circuit 202 is connected to the SW terminal 508, while the high-side voltage VH line is connected to the BOOT terminal 511.
With this configuration, the input signal IN is converted into a level between the voltage VH and the voltage SW and output as the output signal OUT.

レベル変換回路としての基本的な動作は従来と同様であるが、本発明の実施の形態におけるレベル変換回路５０４においては、ハイサイド側電源電圧遷移検出回路２０３により、パワーＭＯＳトランジスタ５０６がオン・オフする際に、電圧ＶＨと電圧ＳＷが遷移して出力信号ＯＵＴの信号の異常発生の要因となることが防止されている（詳細は後述）。
本発明の実施の形態におけるハイサイド側電源電圧遷移検出回路２０３は、概括すれば、電圧遷移時に検出された信号をハイサイド側ロジック回路２０２へ供することでレベル変換動作を円滑にしている。 The basic operation as the level conversion circuit is the same as that of the conventional one, but in the level conversion circuit 504 according to the embodiment of the present invention, the power MOS transistor 506 is turned on / off by the high-side power supply voltage transition detection circuit 203. In this case, the voltage VH and the voltage SW are prevented from making a transition and causing a signal abnormality of the output signal OUT (details will be described later).
In general, the high-side power supply voltage transition detection circuit 203 in the embodiment of the present invention smoothes the level conversion operation by supplying a signal detected at the time of voltage transition to the high-side logic circuit 202.

図２には、本発明の実施の形態におけるレベル変換回路５０４の具体回路構成例が示されており、以下、同図を参照しつつ、その回路構成及び回路動作について説明する。
なお、図１、図３に示された構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
図２において、ハイサイド側電源電圧遷移検出回路２０３は、点線で囲まれ、便宜的に符号２０２ａ、２０３ｂ、２０３ｃが付された部分で構成されたものとなっている。 FIG. 2 shows a specific circuit configuration example of the level conversion circuit 504 according to the embodiment of the present invention. The circuit configuration and circuit operation will be described below with reference to FIG.
The same components as those shown in FIGS. 1 and 3 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
In FIG. 2, the high-side power supply voltage transition detection circuit 203 is surrounded by a dotted line and is configured by portions denoted by reference numerals 202a, 203b, and 203c for convenience.

以下、具体的な回路構成について説明する。
なお、図２においては、第１乃至第１７のＰＭＯＳ１乃至１７について、”Ｍｐ”の語句の後に、対応する１乃至１７の数字を添え字として表記している。
また、第１乃至第８のＮＭＯＳ２１乃至２８について、”Ｍｎ”の語句の後に、対応する１乃至８の数字を添え字として表記している。
また、第１乃至第８のインバータ３１乃至３８について、”ＩＮＶ”の語句の後に、対応する１乃至８の数字を添え字として表記している。
また、第１乃至第４のＮＡＮＤ４１乃至４４について、”ＮＡＮＤ”の語句の後に、対応する１乃至４の数字を添え字として表記している。
さらに、第１乃至第５のＮＯＲ５１乃至５５について、”ＮＯＲ”の語句の後に、対応する１乃至５の数字を添え字として表記している。 A specific circuit configuration will be described below.
In FIG. 2, for the first to seventeenth PMOSs 1 to 17, the corresponding numbers 1 to 17 are written as subscripts after the word “Mp”.
For the first to eighth NMOSs 21 to 28, the corresponding numbers 1 to 8 are written as subscripts after the word “Mn”.
Further, for the first to eighth inverters 31 to 38, the corresponding numbers 1 to 8 are written as subscripts after the word “INV”.
For the first to fourth NANDs 41 to 44, the corresponding numbers 1 to 4 are written as subscripts after the word “NAND”.
Further, for the first to fifth NORs 51 to 55, the corresponding numbers 1 to 5 are written as subscripts after the word “NOR”.

まず、第１のＮＭＯＳ２１のドレインは、第１のＰＭＯＳ１のドレインに接続されている。
第１のＰＭＯＳ１は、ゲートがＳＷ端子５０８に接続される一方、ソースは、第８のＰＭＯＳ８のドレイン、第１３のＰＭＯＳ１３のドレイン、第５のＰＭＯＳ５のドレイン、第３のＰＭＯＳ３のゲート、及び、第３のＮＭＯＳ２３のゲートに接続されている。 First, the drain of the first NMOS 21 is connected to the drain of the first PMOS 1.
The first PMOS 1 has a gate connected to the SW terminal 508, and a source connected to the drain of the eighth PMOS 8, the drain of the thirteenth PMOS 13, the drain of the fifth PMOS 5, the gate of the third PMOS 3, and It is connected to the gate of the third NMOS 23.

なお、説明の便宜上、上述の第１のＰＭＯＳ１のソースと、第８のＰＭＯＳ８のドレイン、第１３のＰＭＯＳ１３のドレイン、第５のＰＭＯＳ５のドレイン、第３のＰＭＯＳ３のゲート、及び、第３のＮＭＯＳ２３のゲートとの相互の接続点を「ノードＬＳ」と称する一方、必要に応じて、このノードＬＳ（第１のノード）における信号であるＬＳ信号の電圧を「電圧ＬＳ」と称することとする。 For convenience of explanation, the source of the first PMOS 1, the drain of the eighth PMOS 8, the drain of the thirteenth PMOS 13, the drain of the fifth PMOS 5, the gate of the third PMOS 3, and the third NMOS 23 A connection point between the two gates is referred to as a “node LS”, and a voltage of an LS signal that is a signal at the node LS (first node) is referred to as a “voltage LS” as necessary.

また、ノードＬＳとＳＷ端子５０８との間には、第１のコンデンサ（図２においては「Ｃ１」と表記）６１が接続されると共に、第１のダイオード（図２においては「Ｄ１」と表記）６５が、ノードＬＳ側にカソードが位置するように設けられている。 In addition, a first capacitor (indicated as “C1” in FIG. 2) 61 is connected between the node LS and the SW terminal 508, and a first diode (indicated as “D1” in FIG. 2). ) 65 is provided so that the cathode is located on the node LS side.

第８のＰＭＯＳ８は、第７のＰＭＯＳ７とカレントミラーを構成するものとなっている。
すなわち、第７及び第８のＰＭＯＳ７，８の各々のゲートは相互に接続されると共に、第７のＰＭＯＳ７のドレインと接続されて、第７のＰＭＯＳ７は、ダイオード接続状態とされている。そして、第７及び第８のＰＭＯＳ７，８の各々のゲートの接続点は、第９のＰＭＯＳ９のゲート及び第１１のＰＭＯＳ１１のゲートに接続されている。 The eighth PMOS 8 constitutes a current mirror with the seventh PMOS 7.
That is, the gates of the seventh and eighth PMOSs 7 and 8 are connected to each other and are connected to the drain of the seventh PMOS 7 so that the seventh PMOS 7 is in a diode connection state. The connection point between the gates of the seventh and eighth PMOSs 7 and 8 is connected to the gate of the ninth PMOS 9 and the gate of the eleventh PMOS 11.

一方、第７及び第８のＰＭＯＳ７，８の各々のソースは、ＶＨ端子５１７に接続されている。
さらに、第７のＰＭＯＳ７のドレインとＳＷ端子５０８間には、定電流源６８が設けられている。 On the other hand, the sources of the seventh and eighth PMOSs 7 and 8 are connected to the VH terminal 517.
Further, a constant current source 68 is provided between the drain of the seventh PMOS 7 and the SW terminal 508.

ノードＬＳにドレインが接続された第１３のＰＭＯＳ１３は、ソースがＶＨ端子５１７に接続される一方、ゲートが第１２及び第１４のＰＭＯＳ１２，１４のゲートに接続されている。さらに、第１３のＰＭＯＳ１３のドレインは、第１のコンデンサ（図２においては「Ｃ１」と表記）６１を介してＳＷ端子５０８に接続されている。
また、ノードＬＳにドレインが接続された第５のＰＭＯＳ５は、ソースがＶＨ端子５１７に接続される一方、ゲートには第１５のＰＭＯＳ１５のゲートと共に、第５のＮＯＲ５５の出力端子が接続されている。 The thirteenth PMOS 13 whose drain is connected to the node LS has its source connected to the VH terminal 517 and its gate connected to the gates of the twelfth and fourteenth PMOSs 12 and 14. Further, the drain of the thirteenth PMOS 13 is connected to the SW terminal 508 via a first capacitor (denoted as “C1” in FIG. 2) 61.
The fifth PMOS 5 whose drain is connected to the node LS has its source connected to the VH terminal 517, and its gate is connected to the gate of the fifteenth PMOS 15 and the output terminal of the fifth NOR 55. .

また、ノードＬＳにゲートが接続された第３のＰＭＯＳ３及び第３のＮＭＯＳ２３は、第４のＰＭＯＳ４、第４乃至第６のＮＭＯＳ２４〜２６と共に、ラッチ動作するロジックレベル確定回路２１０を構成している。
第３及び第４のＰＭＯＳ３，４の各々のソースは、ＶＨ端子５１７に接続されている。 Further, the third PMOS 3 and the third NMOS 23 whose gates are connected to the node LS together with the fourth PMOS 4 and the fourth to sixth NMOS 24 to 26 constitute a logic level determination circuit 210 that performs a latch operation. .
The sources of the third and fourth PMOSs 3 and 4 are connected to the VH terminal 517.

第３のＰＭＯＳ３のドレイン（第３のノード）は、第３のＮＭＯＳ２３のドレイン及び第６のＮＭＯＳ２６のゲートに接続されると共に、第２のインバータ３２の入力端子に接続されている。
第３のＮＭＯＳ２３のソースは、第５のＮＭＯＳ２５のドレインに接続されており、第５のＮＭＯＳ２５のソースは、ＳＷ端子５０８に接続されている。 The drain (third node) of the third PMOS 3 is connected to the drain of the third NMOS 23 and the gate of the sixth NMOS 26 and to the input terminal of the second inverter 32.
The source of the third NMOS 23 is connected to the drain of the fifth NMOS 25, and the source of the fifth NMOS 25 is connected to the SW terminal 508.

一方、第４のＰＭＯＳ４のドレインは、第４のＮＭＯＳ２４のドレイン及び第５のＮＭＯＳ２５のゲートに接続されると共に、第３のインバータ３３の入力端子に接続されている。
第４のＮＭＯＳ２４のソースは、第６のＮＭＯＳ２６のドレインに接続されており、第６のＮＭＯＳ２６のソースは、ＳＷ端子５０８に接続されている。
また、第６のＮＭＯＳ２６のゲートとＳＷ端子５０８との間には、第２の抵抗器（図２においては「Ｒ２」と表記）６４が接続されている。 On the other hand, the drain of the fourth PMOS 4 is connected to the drain of the fourth NMOS 24 and the gate of the fifth NMOS 25 and to the input terminal of the third inverter 33.
The source of the fourth NMOS 24 is connected to the drain of the sixth NMOS 26, and the source of the sixth NMOS 26 is connected to the SW terminal 508.
A second resistor 64 (denoted as “R2” in FIG. 2) 64 is connected between the gate of the sixth NMOS 26 and the SW terminal 508.

第４のＰＭＯＳ４のゲートは、第６のＰＭＯＳ６のドレイン、第４のＮＭＯＳ２４のゲート、第９及び第１４のＰＭＯＳ９，１４の各々のドレイン、第２のＰＭＯＳ２のソース、第２のダイオード（図２においては「Ｄ２」）６６のカソード、及び、第２のコンデンサ（図２においては「Ｃ２」と表記）６２の一端と相互に接続されている。
この第２のコンデンサ６２と、先の第１のコンデンサ６１と第２の抵抗器６４は、レベル切り替え動作時の誤動作防止のために設けられている。 The gate of the fourth PMOS 4 is the drain of the sixth PMOS 6, the gate of the fourth NMOS 24, the drain of each of the ninth and fourteenth PMOS 9, 14, the source of the second PMOS 2, and the second diode (FIG. 2). In FIG. 2, the cathode of “D2”) 66 and one end of a second capacitor (indicated as “C2” in FIG. 2) 62 are mutually connected.
The second capacitor 62, the first capacitor 61 and the second resistor 64 are provided for preventing malfunction during the level switching operation.

第２のダイオード６６のアノードと第２のコンデンサ６２の他端は、共にＳＷ端子５０８に接続されている。
第２のＰＭＯＳ２のゲートは、ＳＷ端子５０８に接続される一方、ドレインは、第２のＮＭＯＳ２２のドレインに接続されている。 The anode of the second diode 66 and the other end of the second capacitor 62 are both connected to the SW terminal 508.
The gate of the second PMOS 2 is connected to the SW terminal 508, while the drain is connected to the drain of the second NMOS 22.

なお、上述の第６のＰＭＯＳ６のドレインが第４のＰＭＯＳ４のゲートなどと接続された接続点を、説明の便宜上、「ノードＬＳＸ」と称する一方、必要に応じて、このノードＬＳＸ（第２のノード）における信号であるＬＳＸ信号の電圧を「電圧ＬＳＸ」と称することとする。
また、第６及び第９のＰＭＯＳ６，９のソースは、共にＶＨ端子５１７に接続されている。
さらに、第６のＰＭＯＳ６のゲートは、第１６のＰＭＯＳ１６のゲートと共に、第４のＮＡＮＤ４４の出力端子に接続されている。 Note that a connection point where the drain of the sixth PMOS 6 is connected to the gate of the fourth PMOS 4 and the like is referred to as a “node LSX” for convenience of explanation, and the node LSX (second The voltage of the LSX signal that is a signal at the node) will be referred to as “voltage LSX”.
The sources of the sixth and ninth PMOSs 6 and 9 are both connected to the VH terminal 517.
Further, the gate of the sixth PMOS 6 is connected to the output terminal of the fourth NAND 44 together with the gate of the sixteenth PMOS 16.

次に、第１２及び第１４のＰＭＯＳ１２，１４は、カレントミラーを構成して設けられている。
すなわち、第１２及び第１４のＰＭＯＳ１２，１４の各々のゲートは相互に接続されると共に、第１２のＰＭＯＳ１２のドレインと接続されて、第１２のＰＭＯＳ１２は、ダイオード接続状態とされている。 Next, the twelfth and fourteenth PMOSs 12 and 14 are provided as a current mirror.
That is, the gates of the twelfth and fourteenth PMOSs 12 and 14 are connected to each other and are connected to the drain of the twelfth PMOS 12 so that the twelfth PMOS 12 is in a diode connection state.

第１２及び第１４のＰＭＯＳ１２，１４の各々のソースは、ＶＨ端子５１７に接続される一方、第１２のＰＭＯＳ１２のドレインは、第３のダイオード（図２においては「Ｄ３」と表記）６７のカソード、第１０のＰＭＯＳ１０のソース、第１１のＰＭＯＳ１１のドレイン、第１５及び第１６のＰＭＯＳ１５，１６のドレイン、第１７のＰＭＯＳ１７のゲート、及び、第８のＮＭＯＳ２８のゲートと相互に接続されている。 The sources of the twelfth and fourteenth PMOSs 12 and 14 are connected to the VH terminal 517, while the drain of the twelfth PMOS 12 is the cathode of a third diode (denoted as “D3” in FIG. 2) 67. Are connected to the source of the tenth PMOS 10, the drain of the eleventh PMOS 11, the drains of the fifteenth and sixteenth PMOSs 15, 16, the gate of the seventeenth PMOS 17, and the gate of the eighth NMOS 28.

この第１２のＰＭＯＳ１２のドレインと上述の各素子との接続点を、説明の便宜上、「ノードＬＳＤ」と称する一方、必要に応じて、このノードＬＳＤの信号であるＬＳＤ信号の電圧を「電圧ＬＳＤ」と称することとする。 A connection point between the drain of the twelfth PMOS 12 and each of the above-described elements is referred to as a “node LSD” for convenience of explanation. On the other hand, if necessary, the voltage of the LSD signal that is a signal of the node LSD is expressed by ".

第３のダイオード６７のアノードは、第１０のＰＭＯＳ１０のゲートと共に、ＳＷ端子５０８に接続されている。
第１０のＰＭＯＳ１０のドレインは、第７のＮＭＯＳ２７のドレインと接続されており、第７のＮＭＯＳ２７のゲート及びソースは、共にグランドに接続されている。 The anode of the third diode 67 is connected to the SW terminal 508 together with the gate of the tenth PMOS 10.
The drain of the tenth PMOS 10 is connected to the drain of the seventh NMOS 27, and the gate and source of the seventh NMOS 27 are both connected to the ground.

また、第１１のＰＭＯＳ１１、第１５乃至第１７のＰＭＯＳ１５〜１７のソースは、共にＶＨ端子５１７に接続されている。
さらに、第１７のＰＭＯＳ１７のドレインは、第８のＮＭＯＳ２８のドレインと接続されると共に、その相互の接続点は、第６のインバータ（図２においては「ＩＮＶ６」と表記）３６の入力端子と接続されている。 The sources of the eleventh PMOS 11 and the fifteenth to seventeenth PMOS 15 to 17 are both connected to the VH terminal 517.
Further, the drain of the seventeenth PMOS 17 is connected to the drain of the eighth NMOS 28, and the mutual connection point is connected to the input terminal of the sixth inverter (indicated as “INV6” in FIG. 2) 36. Has been.

また、第８のＮＭＯＳ２８のソースは、第１の抵抗器（図２においては「Ｒ１」と表記）６３を介して、バックゲートと共にＳＷ端子５０８に接続されている。
次に、第２のインバータ３２の出力端子は、ＳＲラッチ３０のＳ入力端子、第１のＮＯＲ５１の一方の入力端子、第４及び第５のインバータ３４，３５の入力端子、及び、第３のＮＯＲ５３の一方の入力端子に、それぞれ接続されている。
第３のインバータ３３の出力端子は、ＳＲラッチ３０のＲ入力端子、及び、第１のＮＯＲ５１の他方の入力端子に、それぞれ接続されている。 The source of the eighth NMOS 28 is connected to the SW terminal 508 together with the back gate via the first resistor 63 (denoted as “R1” in FIG. 2) 63.
Next, the output terminal of the second inverter 32 includes an S input terminal of the SR latch 30, one input terminal of the first NOR 51, input terminals of the fourth and fifth inverters 34 and 35, and a third input terminal. Each is connected to one input terminal of the NOR 53.
The output terminal of the third inverter 33 is connected to the R input terminal of the SR latch 30 and the other input terminal of the first NOR 51.

ＳＲラッチ３０のＱ出力端子は、第１のＮＡＮＤ４１の一方の入力端子に、ＱＢ出力端子は、第２のＮＡＮＤ４２の一方の入力端子に、それぞれ接続されている。なお、”ＱＢ”は、Ｑ信号の反転信号を意味するものとする。
第１のＮＯＲ５１の出力端子は、第１のＮＡＮＤ４１の他方の入力端子と第２のＮＡＮＤ４２の他方の入力端子に、それぞれ接続されている。 The Q output terminal of the SR latch 30 is connected to one input terminal of the first NAND 41, and the QB output terminal is connected to one input terminal of the second NAND 42. “QB” means an inverted signal of the Q signal.
The output terminal of the first NOR 51 is connected to the other input terminal of the first NAND 41 and the other input terminal of the second NAND 42.

第１のＮＡＮＤ４１の出力端子は、第３のＮＡＮＤ４３の一方の入力端子に接続されている。
第２のＮＡＮＤ４２の出力端子は、第４のＮＯＲ５４の一方の入力端子に接続されている。
第５のインバータ３５の出力端子は、第２のＮＯＲ５２の一方の入力端子に接続されている。 The output terminal of the first NAND 41 is connected to one input terminal of the third NAND 43.
The output terminal of the second NAND 42 is connected to one input terminal of the fourth NOR 54.
The output terminal of the fifth inverter 35 is connected to one input terminal of the second NOR 52.

第６のインバータ３６の出力端子は、第２のＮＯＲ５２の他方の入力端子、及び、第３のＮＯＲ５３の他方の入力端子に、それぞれ接続されている。
第２のＮＯＲ５２の出力端子は、第８のインバータ３８の入力端子、及び、第４のＮＡＮＤ４４の一方の入力端子に、それぞれ接続されている。
第３のＮＯＲ５３の出力端子は、第４のＮＯＲ５４の他方の入力端子、及び、第７のインバータ３７の入力端子に、それぞれ接続されている。 The output terminal of the sixth inverter 36 is connected to the other input terminal of the second NOR 52 and the other input terminal of the third NOR 53, respectively.
The output terminal of the second NOR 52 is connected to the input terminal of the eighth inverter 38 and one input terminal of the fourth NAND 44.
The output terminal of the third NOR 53 is connected to the other input terminal of the fourth NOR 54 and the input terminal of the seventh inverter 37.

第４のＮＯＲ５４の出力端子は、第５のＮＯＲ５５の一方の入力端子に接続されている。
第７のインバータ３７の出力端子は、第３のＮＡＮＤ４３の他方の入力端子に接続されている。
第３のＮＡＮＤ４３の出力端子は、第４のＮＡＮＤ４４の他方の出力端子に接続されている。
第８のインバータ３８の出力端子は、第５のＮＯＲ５５の他方の入力端子に接続されている。
第４のインバータ３４の出力端子は、レベル変換された出力信号ＯＵＴを出力する出力端子７０に接続されている。 The output terminal of the fourth NOR 54 is connected to one input terminal of the fifth NOR 55.
The output terminal of the seventh inverter 37 is connected to the other input terminal of the third NAND 43.
The output terminal of the third NAND 43 is connected to the other output terminal of the fourth NAND 44.
The output terminal of the eighth inverter 38 is connected to the other input terminal of the fifth NOR 55.
The output terminal of the fourth inverter 34 is connected to the output terminal 70 that outputs the level-converted output signal OUT.

次に、かかる構成における回路動作について、図４に示されたタイミングチャートを参照しつつ説明する。
最初に、入力信号ＩＮが論理値Ｌｏｗから論理値Ｈｉｇｈに変化した場合について説明する。
入力信号ＩＮが論理値Ｌｏｗから論理値Ｈｉｇｈに変化することで、第１のＮＭＯＳ２１がオン、第２のＮＭＯＳ２２がオフとなる。 Next, the circuit operation in such a configuration will be described with reference to the timing chart shown in FIG.
First, the case where the input signal IN changes from the logic value Low to the logic value High will be described.
When the input signal IN changes from the logic value Low to the logic value High, the first NMOS 21 is turned on and the second NMOS 22 is turned off.

また、ノードＬＳのＬＳ信号が論理値Ｈｉｇｈから論理値Ｌｏｗへ変化する一方、ノードＬＳＸのＬＳＸ信号は論理値Ｌｏｗから上昇してゆく（図４（Ａ）乃至図４（Ｃ）における時刻ｔ１付近参照）。 Further, while the LS signal at the node LS changes from the logical value High to the logical value Low, the LSX signal at the node LSX rises from the logical value Low (near time t1 in FIGS. 4A to 4C). reference).

ＬＳ信号が論理値Ｌｏｗとなると、第２のインバータ３２の入力は論理値Ｌｏｗから論理値Ｈｉｇｈに変化すると共に、出力信号ＯＵＴは論理値Ｌｏｗから論理値Ｈｉｇｈに変化し（図４（Ｊ）及び図４（Ｅ）における時刻ｔ１付近参照）、それによって、パワーＭＯＳトランジスタ５０６がオンとされることとなる。 When the LS signal becomes the logic value Low, the input of the second inverter 32 changes from the logic value Low to the logic value High, and the output signal OUT changes from the logic value Low to the logic value High (FIG. 4 (J) and Accordingly, the power MOS transistor 506 is turned on (see the vicinity of time t1 in FIG. 4E).

ＬＳ信号が論理値Ｌｏｗに変化した直後において、ＬＳＸ信号が論理値Ｈｉｇｈに確定していない間、第１のＮＯＲ５１の出力が論理値Ｌｏｗから論理値Ｈｉｇｈに変化する（図４（Ｑにおける時刻ｔ２の時点参照））。
この時、ＳＲラッチ３０のＱ信号は論理値Ｈｉｇｈであるので、第１のＮＡＮＤ４１の出力は論理値Ｌｏｗとなる。 Immediately after the LS signal changes to the logic value Low, the output of the first NOR 51 changes from the logic value Low to the logic value High while the LSX signal is not fixed at the logic value High (FIG. 4 (time t2 in Q See point of time)).
At this time, since the Q signal of the SR latch 30 has the logic value High, the output of the first NAND 41 becomes the logic value Low.

一方、この時のＬＳＤ信号は、論理値Ｌｏｗであるため第１７のＰＭＯＳ１７がオンとなり、第６のインバータ３６の出力は論理値Ｌｏｗとなる。
第２のＮＯＲ５２には、上述の第６のインバータ３６からの論理値Ｌｏｗと第５のインバータ３５からの論理値Ｈｉｇｈが入力されるため、第２のＮＯＲ５２の出力は論理値Ｈｉｇｈとなり、第４のＮＡＮＤ４４の一方の入力となる。 On the other hand, since the LSD signal at this time is the logic value Low, the 17th PMOS 17 is turned on, and the output of the sixth inverter 36 becomes the logic value Low.
Since the logic value Low from the sixth inverter 36 and the logic value High from the fifth inverter 35 are input to the second NOR 52, the output of the second NOR 52 becomes the logic value High, and the fourth NOR One of the inputs of the NAND 44.

また、第３のＮＯＲ５３には、第６のインバータ３６からの論理値Ｌｏｗと第２のインバータ３２からの論理値Ｈｉｇｈが入力されるため、出力は論理値Ｈｉｇｈとなる。
第３のＮＡＮＤ４３には、第７のインバータ３７からの論理値Ｌｏｗと第１のＮＡＮＤ４１からの論理値Ｌｏｗが入力されるため、出力は論理値Ｈｉｇｈとなる。 Further, since the logical value Low from the sixth inverter 36 and the logical value High from the second inverter 32 are input to the third NOR 53, the output becomes the logical value High.
Since the logical value Low from the seventh inverter 37 and the logical value Low from the first NAND 41 are input to the third NAND 43, the output becomes the logical value High.

その結果、第４のＮＡＮＤ４４は、２入力共に論理値Ｈｉｇｈとなり、出力は論理値Ｌｏｗとなる。
この第４のＮＡＮＤ４４の論理値Ｌｏｗの出力により、第６のＰＭＯＳ６のゲート電圧は低下し（図４（Ｓ）における時刻ｔ２の時点参照）、第６のＰＭＯＳ６はオンとなりＬＳＸ信号が論理値Ｈｉｇｈに引き上げられる（図４（Ｄ）における時刻ｔ２の付近参照）。 As a result, in the fourth NAND 44, both of the two inputs have the logical value High, and the output has the logical value Low.
Due to the output of the logic value Low of the fourth NAND 44, the gate voltage of the sixth PMOS 6 decreases (see time t2 in FIG. 4S), the sixth PMOS 6 is turned on, and the LSX signal becomes the logic value High. (Refer to the vicinity of time t2 in FIG. 4D).

ＬＳＸ信号が論理値ＨｉｇｈとなるとＳＲラッチ３０のＲ入力端子が論理値Ｈｉｇｈとなるので、Ｑ出力端子は論理値Ｈｉｇｈから論理値Ｌｏｗに変化し、ＱＢ端子は論理値Ｌｏｗから論理値Ｈｉｇｈに変化する（図４（Ｎ）、図４（Ｏ）、及び、図４（Ｐ）における時刻ｔ３の時点参照）。
その結果、第４のＮＡＮＤ４４の出力は論理値Ｈｉｇｈとなり、第６のＰＭＯＳ６のゲート電圧も論理値Ｈｉｇｈとなるため（図４（Ｓ）の時刻ｔ３時点参照）、第６のＰＭＯＳ６はオフとなる。 Since the R input terminal of the SR latch 30 becomes the logic value High when the LSX signal becomes the logic value High, the Q output terminal changes from the logic value High to the logic value Low, and the QB terminal changes from the logic value Low to the logic value High. (Refer to the time t3 in FIGS. 4N, 4O, and 4P).
As a result, the output of the fourth NAND 44 becomes the logical value High, and the gate voltage of the sixth PMOS 6 also becomes the logical value High (see time t3 in FIG. 4S), so the sixth PMOS 6 is turned off. .

一方、パワーＭＯＳトランジスタ５０６がオンすると、ＳＷ端子５０８の電圧は上昇する（図４（Ｆ）参照）。
また、ハイサイド電源電圧ＶＨも、ＢＯＯＴ端子５１１に接続されたコンデンサ５１２により上昇する。 On the other hand, when the power MOS transistor 506 is turned on, the voltage of the SW terminal 508 increases (see FIG. 4F).
Further, the high side power supply voltage VH also rises due to the capacitor 512 connected to the BOOT terminal 511.

その結果、ＬＳ電圧とＬＳＸ電圧も上昇する（図４（Ｂ）及び図４（Ｃ）における時刻ｔ４の時点参照）。
さらに、第７のＮＭＯＳ２７と第１０のＰＭＯＳ１０の寄生容量が、第１０のＰＭＯＳ１０のソース電圧であるＬＳＤ電圧を保持するように作用するため、ＳＷ端子電圧に対するノードＬＳＤの電圧（ＬＳＤ−ＳＷ）は、ＳＷ端子電圧の上昇とは逆に低下してゆく（図４（Ｆ）及び図４（Ｉ）における時刻ｔ４時点参照）。 As a result, the LS voltage and the LSX voltage also increase (see time t4 in FIGS. 4B and 4C).
Further, since the parasitic capacitance of the seventh NMOS 27 and the tenth PMOS 10 acts to hold the LSD voltage that is the source voltage of the tenth PMOS 10, the voltage of the node LSD relative to the SW terminal voltage (LSD-SW) is In contrast to the increase in the SW terminal voltage, the voltage decreases (see time t4 in FIGS. 4F and 4I).

このノードＬＳＤの電圧（ＬＳＤ−ＳＷ）の低下により、第１７のＰＭＯＳ１７がオンとなる一方、第８のＮＭＯＳ２８はオフとなり、第６のインバータ３６の出力は論理値Ｈｉｇｈから論理値Ｌｏｗに変化する（図４（Ｌ）における時刻ｔ４付近参照）。
そのため、第６のＰＭＯＳ６のゲート電圧が再び低下し（図４（Ｓ）における時刻ｔ４付近参照）、第６のＰＭＯＳ６はオンとなり、ＬＳＸ信号を論理値Ｈｉｇｈに保持するよう作用する（図４（Ｃ）において時刻ｔ４付近参照）。 Due to the decrease in the voltage of the node LSD (LSD-SW), the seventeenth PMOS 17 is turned on, while the eighth NMOS 28 is turned off, and the output of the sixth inverter 36 changes from the logical value High to the logical value Low. (See around time t4 in FIG. 4L).
Therefore, the gate voltage of the sixth PMOS 6 decreases again (see around time t4 in FIG. 4S), the sixth PMOS 6 is turned on, and acts to hold the LSX signal at the logical value High (FIG. 4 ( (See the vicinity of time t4 in C)).

ＳＷ端子電圧が上昇してしまうとＬＳＤ電圧も上昇し（図４（Ｄ）及び図４（Ｆ）における時刻ｔ５の時点参照）、第６のインバータ３６の出力は論理値Ｈｉｇｈが戻るため（図４（Ｌ）における時刻ｔ５の時点参照）、第６のＰＭＯＳ６のゲート電圧も論理値Ｈｉｇｈとなり（図４（Ｓ）における時刻ｔ５時点参照）、第６のＰＭＯＳ６はオフとなる。 When the SW terminal voltage increases, the LSD voltage also increases (see time t5 in FIGS. 4D and 4F), and the output of the sixth inverter 36 returns to the logical value High (FIG. 4). 4 (L) (refer to the time t5 in FIG. 4L), the gate voltage of the sixth PMOS 6 also becomes the logical value High (refer to the time t5 in FIG. 4S), and the sixth PMOS 6 is turned off.

上述したように、本発明の実施の形態におけるレベル変換回路５０４においては、出力信号ＯＵＴが論理値Ｌｏｗから論理値Ｈｉｇｈとなった後に、ＳＷ端子電圧が上昇しても、従来と異なり、電圧（ＬＳ−ＳＷ）及び電圧（ＬＳＸ−ＳＷ）の電圧レベルが保持されるため、出力信号ＯＵＴが異常（図６（Ｄ）における時刻ｔ５の時点参照）となることが確実に防止されるようになっている（図４（Ｅ）参照）。 As described above, in the level conversion circuit 504 according to the embodiment of the present invention, even if the SW terminal voltage rises after the output signal OUT changes from the logic value Low to the logic value High, the voltage ( Since the voltage levels of (LS-SW) and voltage (LSX-SW) are maintained, the output signal OUT is reliably prevented from becoming abnormal (see time t5 in FIG. 6D). (See FIG. 4E).

次に、入力信号ＩＮが論理値Ｈｉｇｈから論理値Ｌｏｗに変化した場合について説明する。
入力信号ＩＮが論理値Ｈｉｇｈから論理値Ｌｏｗに変化すると、第１のＮＭＯＳ２１がオフ、第２のＮＭＯＳ２２がオンとなる。
これに伴い、ノードＬＳのＬＳ信号が論理値Ｌｏｗから論理値Ｈｉｇｈへ変化する一方、ノードＬＳＸのＬＳＸ信号は論理値Ｈｉｇｈから論理値Ｌｏｗへ変化する（図４（Ａ）乃至図４（Ｃ）における時刻ｔ６付近参照）。 Next, a case where the input signal IN changes from the logical value High to the logical value Low will be described.
When the input signal IN changes from the logic value High to the logic value Low, the first NMOS 21 is turned off and the second NMOS 22 is turned on.
Accordingly, the LS signal of the node LS changes from the logic value Low to the logic value High, while the LSX signal of the node LSX changes from the logic value High to the logic value Low (FIGS. 4A to 4C). In the vicinity of time t6).

ＬＳ信号が上昇し、第３のＮＭＯＳ２３がオンとなると、第５のＮＭＯＳ２５がＬＳＸ信号によりオンとなっていることから、第２のインバータ３２の入力は論理値Ｈｉｇｈから論理値Ｌｏｗになる。そのため、出力信号ＯＵＴは、論理値Ｈｉｇｈから論理値Ｌｏｗに変化い、パワーＭＯＳトランジスタ５０６がオフとされることとなる。 When the LS signal rises and the third NMOS 23 is turned on, the fifth NMOS 25 is turned on by the LSX signal, so that the input of the second inverter 32 changes from the logic value High to the logic value Low. Therefore, the output signal OUT changes from the logical value High to the logical value Low, and the power MOS transistor 506 is turned off.

パワーＭＯＳトランジスタ５０６がオフすると、ＳＷ端子電圧は、ＳＷ端子５０８に接続されたダイオード５１０の動作により下降する（図４（Ｆ）における時刻ｔ７の時点参照）。このＳＷ端子電圧の下降し始めの際に、ノードＬＳやノードＬＳＸに接続された各素子の寄生容量により、電圧（ＬＳ−ＳＷ）や電圧（ＬＳＸ−ＳＷ）は、電圧上昇が生ずる（図４の（Ｇ）及び図４の（Ｈ）における時刻ｔ７の付近参照）。 When the power MOS transistor 506 is turned off, the SW terminal voltage decreases due to the operation of the diode 510 connected to the SW terminal 508 (see time t7 in FIG. 4F). When the SW terminal voltage starts to decrease, the voltage (LS-SW) and the voltage (LSX-SW) increase due to the parasitic capacitance of each element connected to the node LS and the node LSX (FIG. 4). (See the vicinity of time t7 in (G) of FIG. 4 and (H) of FIG. 4).

電圧（ＬＳＸ−ＳＷ）の上昇に伴い、第３のインバータ３３の入力が論理値Ｈｉｇｈから論理値Ｌｏｗに変化する（図４（Ｈ）及び図４（Ｋ）における時刻ｔ７の付近参照）。
ＳＷ端子電圧が下がりきると、ＬＳ信号は論理値Ｈｉｇｈに、ＬＳＸ信号は論理値Ｌｏｗに落ち着くので（図４（Ｂ）、図４（Ｃ）、及び、図４（Ｆ）における時刻ｔ７以降参照）、第２のインバータ３２の入力は論理値Ｌｏｗとなる一方、第３のインバータ３３の入力は論理値Ｈｉｇｈとなる（図４（Ｊ）及び図４（Ｋ）における時刻ｔ８の箇所参照）。 As the voltage (LSX-SW) rises, the input of the third inverter 33 changes from the logic value High to the logic value Low (see the vicinity of time t7 in FIGS. 4H and 4K).
When the SW terminal voltage is lowered, the LS signal settles to the logical value High and the LSX signal settles to the logical value Low (see time t7 and thereafter in FIGS. 4B, 4C, and 4F). The input of the second inverter 32 becomes the logic value Low, while the input of the third inverter 33 becomes the logic value High (see the location at time t8 in FIGS. 4J and 4K).

ここで、ＳＷ端子電圧が下降している際に、第３のインバータ３３の入力が極短時間の間、論理値Ｌｏｗとなるが（図４（Ｋ）における時刻ｔ７付近参照）、出力信号ＯＵＴは、論理値Ｈｉｇｈから論理値Ｌｏｗに変化した後は論理値Ｌｏｗに維持されている。 Here, when the SW terminal voltage is decreasing, the input of the third inverter 33 becomes the logic value Low for a very short time (see the vicinity of time t7 in FIG. 4K), but the output signal OUT Is maintained at the logic value Low after changing from the logic value High to the logic value Low.

出力信号の変化時における、異常信号発生の確実な防止が所望されるレベル変換回路に適用できる。 The present invention can be applied to a level conversion circuit that is desired to reliably prevent the occurrence of an abnormal signal when the output signal changes.

２０１…ローサイド側回路
２０２…ハイサイド側ロジック回路
２０３…ハイサイド側電源電圧遷移検出回路
５０４…レベル変換回路 201 ... Low-side circuit 202 ... High-side logic circuit 203 ... High-side power supply voltage transition detection circuit 504 ... Level conversion circuit

Claims

The lower and upper power supply voltages of the low side circuit and the lower and upper power supply voltages of the low side circuit are different. The input signal input to the low side circuit is level-converted and output from the high side circuit. A level conversion circuit configured to:
The low-side circuit includes a first transistor for signal input that is turned on / off according to an input signal, and a second transistor for signal input that is turned on / off according to an inverted signal of the input signal. A signal input unit,
The high-side circuit includes a first node connected to the output side of the first transistor for signal input and a second node connected to the output side of the second transistor for signal input. A logic level determination circuit that performs a latch operation in response to a voltage change and uses the voltage of the third node as an output voltage;
When the first node signal changes from a logic value High to a logic value Low and the signal of the second node rises from the logic value Low, the logic level determination circuit is When the signal of the first node rises from the logic value Low and the signal of the second node changes from the logic value High to the logic value Low, the first node is set to the logic value High. In the level conversion circuit configured to set the node 3 to the logical value Low,
When the third node changes from the logic value Low to the logic value High and an increase in the power supply voltage on the lower side of the high-side circuit is detected, the second node is held at the logic value High, and the second node 3. A level conversion circuit comprising a high-side power supply voltage transition detection circuit for preventing voltage fluctuations at the three nodes.