JP2019192925A - Semiconductor device - Google Patents
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Abstract
Description
半導体装置および半導体装置の作製方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置
全般をいい、電気光学装置、半導体回路および電子機器は全て半導体装置である。
Note that in this specification, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics, and an electro-optical device, a semiconductor circuit, and an electronic device are all semiconductor devices.
トランジスタに適用可能な半導体薄膜の材料としてシリコン系半導体材料が広く知られて
いるが、その他の材料として酸化物半導体が注目されている。
A silicon-based semiconductor material is widely known as a material for a semiconductor thin film applicable to a transistor, but an oxide semiconductor has attracted attention as another material.
表示装置には、製造技術の確立されている非晶質シリコンを用いたトランジスタを利用す
ることが多いが、非晶質シリコンを用いたトランジスタは電界効果移動度が低く、表示装
置の高精細化および低消費電力化などに課題がある。
Transistors using amorphous silicon, which has established manufacturing technology, are often used for display devices. However, transistors using amorphous silicon have low field-effect mobility and high-definition display devices. In addition, there are problems in reducing power consumption.
また、非晶質シリコンを用いたトランジスタは、温度変化や繰り返しの動作に伴う電気特
性の劣化が著しい(信頼性が低い)といった問題もある。
In addition, a transistor using amorphous silicon also has a problem that electrical characteristics are significantly deteriorated (reliability is low) due to temperature change and repeated operation.
また、高い電界効果移動度を有する単結晶シリコンを用いたトランジスタを利用する半導
体装置(半導体記憶装置など)は、スケーリング則に沿った高集積化や回路の複雑化に伴
い、消費電力の増大が問題となっている。
In addition, semiconductor devices (such as semiconductor memory devices) that use transistors using single crystal silicon having high field-effect mobility have increased power consumption due to high integration and circuit complexity in accordance with scaling rules. It is a problem.
酸化物半導体を用いたトランジスタは、非晶質シリコンを用いたトランジスタと比較して
、高い電界効果移動度を有することが知られている。また、スパッタリング法などにより
、大面積であるマザーガラスへの成膜が容易であるため、表示装置への応用の検討が盛ん
になっている。
A transistor using an oxide semiconductor is known to have higher field-effect mobility than a transistor using amorphous silicon. Further, since it is easy to form a film on a mother glass having a large area by sputtering or the like, application to a display device has been actively studied.
一方で、酸化物半導体とアルミニウム系合金配線とを直接接続すると、高抵抗のアルミニ
ウム酸化物が生成し、接触抵抗が増大することが指摘されている(特許文献1参照。)。
On the other hand, it is pointed out that when an oxide semiconductor and an aluminum-based alloy wiring are directly connected, a high-resistance aluminum oxide is generated and contact resistance is increased (see Patent Document 1).
また、比較的酸化しにくい金属や酸化物が導電性を有する金属を用いた場合にも、後の工
程における加熱処理などにより酸化物半導体との界面に高抵抗の金属酸化物が形成され、
少なからず接触抵抗が増大することがある。
In addition, when a metal that is relatively difficult to oxidize or a metal having an oxide conductivity is used, a high-resistance metal oxide is formed at the interface with the oxide semiconductor by heat treatment in a later step,
Not a little, contact resistance may increase.
このように、金属と酸化物半導体との接触抵抗が高いことで、トランジスタのオン特性が
低下してしまうことが問題となっている。
As described above, there is a problem that the on-characteristics of the transistor are deteriorated due to the high contact resistance between the metal and the oxide semiconductor.
また、接触抵抗を低減させるために、酸化物半導体と金属との間に低抵抗のバッファ層を
設ける技術が開示されている。また、バッファ層として窒素を含む酸化物半導体が開示さ
れている(特許文献2参照。)。
In addition, a technique is disclosed in which a low-resistance buffer layer is provided between an oxide semiconductor and a metal in order to reduce contact resistance. In addition, an oxide semiconductor containing nitrogen is disclosed as a buffer layer (see Patent Document 2).
上記のように、酸化物半導体膜を用いたトランジスタにおいて、金属膜および酸化物半導
体膜間の接触抵抗によってトランジスタのオン特性の低下が起こるため、当該トランジス
タを用いた半導体装置の性能を十分に引き出すことができなくなる可能性がある。
As described above, in a transistor including an oxide semiconductor film, the on-state characteristics of the transistor are deteriorated due to contact resistance between the metal film and the oxide semiconductor film. Therefore, the performance of the semiconductor device including the transistor is sufficiently extracted. May not be possible.
つまり、キャリアの移動を阻害する要因によって、本来得られるはずのトランジスタのオ
ン特性に対し、30%から70%程度、場合によっては10%以下までトランジスタのオ
ン特性が低下することがある。
In other words, the on-characteristics of the transistor may be reduced to about 30% to 70%, or in some cases, 10% or less of the on-characteristic of the transistor that is supposed to be obtained due to factors that hinder carrier movement.
このように、酸化物半導体膜を用いたトランジスタにおいて、オン特性を低下させる要因
となる、酸化物半導体膜と金属膜との接触抵抗を低減することが望まれている。
As described above, in a transistor including an oxide semiconductor film, it is desired to reduce the contact resistance between the oxide semiconductor film and the metal film, which is a factor that decreases the on-state characteristics.
本発明の一態様では、酸化物半導体膜と金属膜との接触抵抗を低減することを課題の一と
する。
An object of one embodiment of the present invention is to reduce contact resistance between an oxide semiconductor film and a metal film.
また本発明の一態様では、オン特性の優れた酸化物半導体膜を用いたトランジスタを提供
することを課題の一とする。
Another object of one embodiment of the present invention is to provide a transistor including an oxide semiconductor film with excellent on-state characteristics.
本発明の一態様は、絶縁表面上の一対の電極と、一対の電極と接して設けられる酸化物半
導体膜と、酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜と
重畳するゲート電極と、を有し、一対の電極において、酸化物半導体膜と接する領域にハ
ロゲン元素を含むことを特徴とする半導体装置である。
One embodiment of the present invention is a pair of electrodes over an insulating surface, an oxide semiconductor film provided in contact with the pair of electrodes, a gate insulating film over the oxide semiconductor film, and the oxide semiconductor with the gate insulating film interposed therebetween. The semiconductor device includes a gate electrode overlapping with the film, and a halogen element is included in a region in contact with the oxide semiconductor film in the pair of electrodes.
本発明の一態様は、絶縁表面上のゲート電極と、ゲート電極上のゲート絶縁膜と、ゲート
絶縁膜上の一対の電極と、一対の電極と接して設けられる酸化物半導体膜と、を有し、一
対の電極において、酸化物半導体膜と接する領域にハロゲン元素を含むことを特徴とする
半導体装置である。
One embodiment of the present invention includes a gate electrode over an insulating surface, a gate insulating film over the gate electrode, a pair of electrodes over the gate insulating film, and an oxide semiconductor film provided in contact with the pair of electrodes. In the pair of electrodes, the semiconductor device is characterized by containing a halogen element in a region in contact with the oxide semiconductor film.
本発明の一態様は、絶縁表面上に一対の電極を形成し、一対の電極に対してハロゲン化処
理を行った後、一対の電極と接する酸化物半導体膜を形成し、酸化物半導体膜上にゲート
絶縁膜を形成し、ゲート絶縁膜を介して酸化物半導体膜と重畳するゲート電極を形成する
ことを特徴とする半導体装置の作製方法である。
In one embodiment of the present invention, a pair of electrodes is formed over an insulating surface, a halogenation treatment is performed on the pair of electrodes, an oxide semiconductor film in contact with the pair of electrodes is formed, and the oxide semiconductor film is formed A method for manufacturing a semiconductor device is characterized in that a gate insulating film is formed and a gate electrode is formed so as to overlap with the oxide semiconductor film with the gate insulating film interposed therebetween.
本発明の一態様は、絶縁表面上にゲート電極を形成し、ゲート電極上にゲート絶縁膜を形
成し、ゲート絶縁膜上に一対の電極を形成し、一対の電極に対してハロゲン化処理を行っ
た後、一対の電極と接する酸化物半導体膜を形成することを特徴とする半導体装置の作製
方法である。
In one embodiment of the present invention, a gate electrode is formed over an insulating surface, a gate insulating film is formed over the gate electrode, a pair of electrodes is formed over the gate insulating film, and the pair of electrodes are subjected to halogenation treatment. After the step, an oxide semiconductor film in contact with the pair of electrodes is formed.
本発明の一態様は、上記ハロゲン化処理は、フッ素を含む雰囲気におけるプラズマ処理で
あることを特徴とする半導体装置の作製方法である。フッ素を含む雰囲気として、例えば
三フッ化窒素ガスなどを用いることができる。プラズマ処理は、ICP(Inducti
vely Coupled Plasma:誘導結合型プラズマ)装置などを用いること
ができる。また、高密度プラズマ装置を用いると、被処理物へのプラズマによるダメージ
が低減されるため好ましい。
One embodiment of the present invention is a method for manufacturing a semiconductor device, in which the halogenation treatment is plasma treatment in an atmosphere containing fluorine. As the atmosphere containing fluorine, for example, nitrogen trifluoride gas or the like can be used. The plasma treatment is performed using ICP (Inducti
For example, a very coupled plasma (inductively coupled plasma) apparatus may be used. In addition, it is preferable to use a high-density plasma apparatus because damage to the object to be processed due to plasma is reduced.
また、上記ハロゲン化処理はプラズマ処理である必要は無く、ハロゲン元素を含む雰囲気
に、被処理物を曝すことによっても行うことができる。その際、被処理物を加熱すると、
ハロゲン化処理が促進されるため好ましい。また、ハロゲン元素を含む液体中に浸漬させ
てもよい。
Further, the halogenation treatment does not need to be a plasma treatment, and can be performed by exposing an object to be treated to an atmosphere containing a halogen element. At that time, when the workpiece is heated,
This is preferable because the halogenation treatment is accelerated. Moreover, you may immerse in the liquid containing a halogen element.
本発明の一態様における半導体装置は、ソース電極およびドレイン電極として機能する一
対の電極の上面において、酸化物半導体膜と接している、所謂ボトムコンタクト型のトラ
ンジスタ構造である。このような構造を用いることによって、一対の電極をドライエッチ
ングなどによって加工する際に、酸化物半導体膜がエッチングされるなどの影響が無いた
め、酸化物半導体膜の膜厚制御が容易であり、また加工によるダメージなども無いため、
トランジスタの信頼性が向上する。以上の効果は、トップゲート型およびボトムゲート型
のどちらのいずれの構造においても同様である。
The semiconductor device according to one embodiment of the present invention has a so-called bottom contact transistor structure in which an upper surface of a pair of electrodes functioning as a source electrode and a drain electrode is in contact with an oxide semiconductor film. By using such a structure, when the pair of electrodes is processed by dry etching or the like, there is no influence such as etching of the oxide semiconductor film, so that the thickness control of the oxide semiconductor film is easy. Also, there is no damage due to processing,
The reliability of the transistor is improved. The above effects are the same in both the top gate type and bottom gate type structures.
金属膜上への酸化物半導体膜の形成時、または金属膜と酸化物半導体膜が接触した状態に
おける加熱処理によって、酸化物半導体膜からの酸素によって金属膜が酸化され、それに
より金属膜および酸化物半導体膜の界面に金属酸化膜が形成される。そのため金属膜と酸
化物半導体膜における接触抵抗が増加する。
During the formation of the oxide semiconductor film over the metal film or by heat treatment in a state where the metal film and the oxide semiconductor film are in contact with each other, the metal film is oxidized by oxygen from the oxide semiconductor film, whereby the metal film and the oxide film are oxidized. A metal oxide film is formed at the interface of the physical semiconductor film. Therefore, contact resistance between the metal film and the oxide semiconductor film increases.
そこで、酸化物半導体膜を形成する前に、金属膜の表面にハロゲン元素による結合(ハロ
ゲン元素による終端化)を作ることによって、金属膜と酸化物半導体膜との反応を抑制し
、金属酸化膜の形成を抑えることが可能となる。それにより、金属膜および酸化物半導体
膜における接触抵抗の増加を抑制できる。また同時に、酸化物半導体から金属膜への酸素
の拡散も防ぐことができる。そのため、酸化物半導体膜中の酸素欠損の形成を抑制するこ
とができる。
Therefore, before forming the oxide semiconductor film, the reaction between the metal film and the oxide semiconductor film is suppressed by forming a bond with a halogen element (termination with a halogen element) on the surface of the metal film, thereby reducing the metal oxide film. It is possible to suppress the formation of. Thereby, an increase in contact resistance in the metal film and the oxide semiconductor film can be suppressed. At the same time, diffusion of oxygen from the oxide semiconductor to the metal film can be prevented. Therefore, formation of oxygen vacancies in the oxide semiconductor film can be suppressed.
本発明の一態様により、酸化物半導体膜と金属膜との接触抵抗を低減することができる。 According to one embodiment of the present invention, contact resistance between an oxide semiconductor film and a metal film can be reduced.
また本発明の一態様により、オン特性の優れた酸化物半導体膜を用いたトランジスタを提
供することができる。
According to one embodiment of the present invention, a transistor including an oxide semiconductor film with excellent on-state characteristics can be provided.
(実施の形態1)
本実施の形態では、本発明の一態様に係る半導体装置であるトランジスタおよびその作製
方法について図1乃至図4を用いて説明する。
(Embodiment 1)
In this embodiment, a transistor which is a semiconductor device according to one embodiment of the present invention and a manufacturing method thereof will be described with reference to FIGS.
図1は、本発明の一態様に係る半導体装置であるトランジスタの上面図および断面図であ
る。図1(A)に示すトランジスタの上面図に示す一点鎖線A−Bに対応するA−B断面
を図1(B)に示す。なお、図1(A)は、煩雑になるのを防ぐため、層間絶縁膜112
およびゲート絶縁膜108などを省略して示す。
1A to 1C are a top view and cross-sectional views of a transistor which is a semiconductor device according to one embodiment of the present invention. FIG. 1B illustrates a cross section taken along a dashed line AB in the top view of the transistor illustrated in FIG. Note that FIG. 1A illustrates an
In addition, the
図1(B)に示すトランジスタは、基板100と、基板100上に設けられた下地絶縁膜
102と、下地絶縁膜102上に設けられた一対の電極104と、一対の電極104と接
して設けられる酸化物半導体膜106と、酸化物半導体膜106上のゲート絶縁膜108
と、ゲート絶縁膜108を介して酸化物半導体膜106と重畳するゲート電極110と、
ゲート電極110およびゲート絶縁膜108上に設けられる層間絶縁膜112と、を有す
る。なお、下地絶縁膜102を設けない構造としても構わない。
The transistor illustrated in FIG. 1B is provided in contact with the
A
An interlayer insulating
一対の電極104は、Si、Ge、Al、Ti、Cr、Co、Ni、Cu、Y、Zr、M
o、Ag、Ru、Ta、SnまたはW、それらの窒化物、酸化物ならびに合金から一種以
上選択し、単層でまたは積層で用いればよい。または、少なくともInおよびZnを含む
酸化物または酸窒化物を用いても構わない。例えば、In−Ga−Zn−O−N系材料な
どを用いればよい。なお、一対の電極104は、トランジスタのソース電極およびドレイ
ン電極として機能し、さらに配線としても用いることができる。
The pair of
One or more of o, Ag, Ru, Ta, Sn or W, their nitrides, oxides, and alloys may be selected and used in a single layer or a stacked layer. Alternatively, an oxide or oxynitride containing at least In and Zn may be used. For example, an In—Ga—Zn—O—N-based material or the like may be used. Note that the pair of
一対の電極104において、酸化物半導体膜106と接触する領域にハロゲン元素を含む
。例えば、フッ素または塩素を含む。このように、一対の電極104の表面にハロゲン元
素による結合(ハロゲン元素による終端化)を作ることによって、一対の電極104と酸
化物半導体膜106との反応を抑制し、金属酸化膜の形成を抑えることが可能となる。そ
のため、金属酸化膜の形成による抵抗成分の発生を抑制でき、一対の電極104と酸化物
半導体膜106との接触抵抗を低減させることができる。また同時に、酸化物半導体膜1
06から一対の電極104への酸素の拡散も防ぐことができる。そのため、酸化物半導体
膜106中の酸素欠損の形成を抑制することができる。
In the pair of
Oxygen diffusion from 06 to the pair of
酸化物半導体膜106は、低抵抗領域106bおよび高抵抗領域106aを含む。
The
低抵抗領域106bは、酸化物半導体膜を低抵抗化する不純物を含む領域である。例えば
、低抵抗領域106bは、水素、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウ
ム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノン
から選ばれた一種以上を含む領域である。
The
低抵抗領域106bを形成することによって、酸化物半導体膜106を用いたトランジス
タのオン特性の低下を抑制できる。低抵抗領域106bは、シート抵抗が30kΩ/sq
以下、好ましくは10kΩ/sq以下、さらに好ましくは1kΩ/sq以下、さらに好ま
しくは0.7kΩ/sq以下である。
By forming the low-
Hereinafter, it is preferably 10 kΩ / sq or less, more preferably 1 kΩ / sq or less, and further preferably 0.7 kΩ / sq or less.
高抵抗領域106aは、酸化物半導体膜の主成分以外の成分、即ち不純物の濃度が低い領
域である。例えば、高抵抗領域106aは、不純物濃度が1×1020atoms/cm
3以下、好ましくは5×1019atoms/cm3以下、さらに好ましくは1×101
9atoms/cm3以下の領域である。ただし、主成分と不純物を厳密に分けることは
困難であるため、本明細書では1原子%以上含まれる元素を主成分とする。
The high-
3 or less, preferably 5 × 10 19 atoms / cm 3 or less, more preferably 1 × 10 1
This is an area of 9 atoms / cm 3 or less. However, since it is difficult to strictly separate the main component and the impurity, in this specification, an element contained in an amount of 1 atomic% or more is a main component.
高抵抗領域106aは、不純物濃度が低く、かつ欠陥密度が低い領域であり、図1(B)
に示すトランジスタは、高抵抗領域106aにチャネル領域が形成されるため、電気特性
および信頼性に優れる。また、トランジスタのオフ電流値は低くなる。例えば、チャネル
幅1μmあたりのオフ電流値が1×10−18A以下、好ましくは1×10−21A以下
、さらに好ましくは1×10−24A以下であるトランジスタとすることができる。
The
Since the channel region is formed in the
酸化物半導体膜106に用いる材料としては、少なくともインジウム(In)あるいは亜
鉛(Zn)を含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化
物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとし
て、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーと
してスズ(Sn)、ハフニウム(Hf)、アルミニウム(Al)、チタン(Ti)または
ジルコニウム(Zr)を有することが好ましい。
A material used for the
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
In addition, as other stabilizers, lanthanoids such as lanthanum (La), cerium (
Ce), praseodymium (Pr), neodymium (Nd), samarium (Sm), europium (Eu), gadolinium (Gd), terbium (Tb), dysprosium (Dy), holmium (Ho), erbium (Er), thulium ( Tm), ytterbium (Yb), or lutetium (Lu) may be used alone or in combination.
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系
酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の
酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系
酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸
化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化
物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物
、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、
In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、I
n−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In
−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、I
n−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−
Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用
いることができる。
For example, as an oxide semiconductor, indium oxide, tin oxide, zinc oxide, In—Zn oxide, Sn—Zn oxide, Al—Zn oxide, Zn—Mg oxide that is an oxide of a binary metal Oxides, Sn—Mg oxides, In—Mg oxides, In—Ga oxides, In—Ga—Zn oxides (also referred to as IGZO) which are oxides of ternary metals, In— Al-Zn oxide, In-Sn-Zn oxide, Sn-Ga-Zn oxide, Al-Ga-Zn oxide, Sn-Al-Zn oxide, In-Hf-Zn oxide In-La-Zn-based oxide, In-Ce-Zn-based oxide, In-Pr-Zn-based oxide, In-Nd-Zn-based oxide, In-Sm-Zn-based oxide, In-Eu -Zn-based oxide, In-Gd-Zn-based oxide,
In-Tb-Zn-based oxide, In-Dy-Zn-based oxide, In-Ho-Zn-based oxide, I
n-Er-Zn-based oxide, In-Tm-Zn-based oxide, In-Yb-Zn-based oxide, In
-Lu-Zn-based oxide, In-Sn-Ga-Zn-based oxide which is an oxide of a quaternary metal, I
n-Hf-Ga-Zn-based oxide, In-Al-Ga-Zn-based oxide, In-Sn-Al-
A Zn-based oxide, an In-Sn-Hf-Zn-based oxide, or an In-Hf-Al-Zn-based oxide can be used.
酸化物半導体膜106は、単結晶、多結晶(ポリクリスタルともいう。)または非晶質な
どの状態をとる。
The
好ましくは、酸化物半導体膜106は、CAAC−OS(C Axis Aligned
Crystalline Oxide Semiconductor)膜とする。
The
A Crystalline Oxide Semiconductor) film.
CAAC−OS膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC−OS膜
は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当
該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、
透過型電子顕微鏡(TEM:Transmission Electron Micro
scope)による観察像では、CAAC−OS膜に含まれる非晶質部と結晶部との境界
は明確ではない。また、TEMによってCAAC−OS膜には粒界(グレインバウンダリ
ーともいう。)は確認できない。そのため、CAAC−OS膜は、粒界に起因する電子移
動度の低下が抑制される。
The CAAC-OS film is not completely single crystal nor completely amorphous. The CAAC-OS film is an oxide semiconductor film with a crystal-amorphous mixed phase structure where crystal parts are included in an amorphous phase. Note that the crystal part is often large enough to fit in a cube whose one side is less than 100 nm. Also,
Transmission Electron Microscope (TEM: Transmission Electron Micro)
In the observation image by (scope), the boundary between the amorphous part and the crystal part included in the CAAC-OS film is not clear. Further, a grain boundary (also referred to as a grain boundary) cannot be confirmed in the CAAC-OS film by TEM. Therefore, in the CAAC-OS film, reduction in electron mobility due to grain boundaries is suppressed.
CAAC−OS膜に含まれる結晶部は、c軸がCAAC−OS膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸お
よびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、8
5°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−5
°以上5°以下の範囲も含まれることとする。
In the crystal part included in the CAAC-OS film, the c-axis is aligned in a direction parallel to the normal vector of the formation surface of the CAAC-OS film or the normal vector of the surface, and triangular when viewed from the direction perpendicular to the ab plane. It has a shape or hexagonal atomic arrangement, and metal atoms are arranged in layers or metal atoms and oxygen atoms are arranged in layers as viewed from the direction perpendicular to the c-axis. Note that the directions of the a-axis and the b-axis may be different between different crystal parts. In the present specification, when simply described as vertical, 8
The range of 5 ° to 95 ° is also included. In addition, when simply described as parallel, −5
A range of not less than 5 ° and not more than 5 ° is also included.
なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAA
C−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CA
AC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
Note that the distribution of crystal parts in the CAAC-OS film is not necessarily uniform. For example, CAA
In the formation process of the C-OS film, when crystal growth is performed from the surface side of the oxide semiconductor film, the ratio of crystal parts in the vicinity of the surface of the oxide semiconductor film may be higher in the vicinity of the surface. CA
When an impurity is added to the AC-OS film, the crystal part in a region to which the impurity is added becomes amorphous in some cases.
CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形成
面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。な
お、結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
Since the c-axis of the crystal part included in the CAAC-OS film is aligned in a direction parallel to the normal vector of the formation surface of the CAAC-OS film or the normal vector of the surface, the shape of the CAAC-OS film (formation surface) Depending on the cross-sectional shape of the surface or the cross-sectional shape of the surface). Note that the c-axis direction of the crystal part is parallel to the normal vector of the surface where the CAAC-OS film is formed or the normal vector of the surface. The crystal part is formed by film formation or by performing crystallization treatment such as heat treatment after film formation.
CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
A transistor including a CAAC-OS film can reduce variation in electrical characteristics due to irradiation with visible light or ultraviolet light. Therefore, the transistor has high reliability.
基板100に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有
している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板
などを、基板100として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半
導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI(
Silicon On Insulator)基板などを適用することも可能であり、こ
れらの基板上に半導体素子が設けられたものを、基板100として用いると好ましい。
There is no particular limitation on the
A silicon on insulator) substrate or the like can also be applied, and a substrate in which a semiconductor element is provided over these substrates is preferably used.
また、基板100として、可とう性基板を用いてもよい。なお、可とう性基板上にトラン
ジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラン
ジスタを剥離し、可とう性基板である基板100に転置する方法もある。その場合には、
非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
Further, a flexible substrate may be used as the
A separation layer may be provided between the non-flexible substrate and the transistor.
下地絶縁膜102は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコ
ン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イ
ットリウム、酸化ガリウム、酸化ランタン、酸化セシウム、酸化タンタルおよび酸化マグ
ネシウムの一種以上を選択して、単層または積層で用いればよい。
The base
また、下地絶縁膜102は十分な平坦性を有することが好ましい。具体的には、平均面粗
さ(Ra)が1nm以下、好ましくは0.3nm以下、さらに好ましくは0.1nm以下
となるように下地となる膜を設ける。上述の数値以下のRaとすることで、酸化物半導体
膜106に結晶領域が形成されやすくなる。なお、Raは、JIS B0601で定義さ
れている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基
準面から指定面までの偏差の絶対値を平均した値」と表現でき、数式1にて定義される。
The base
なお、数式1において、S0は、測定面(座標(x1,y1)(x1,y2)(x2,y
1)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し、Z0
は測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force
Microscope)にて評価可能である。
In
1) indicates the area of (rectangular region surrounded by four points represented by (x2, y2)), and Z 0
Indicates the average height of the measurement surface. Ra is an atomic force microscope (AFM).
Evaluation can be made at Microscope).
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、
例えば、酸素が50原子%以上70原子%以下、窒素が0.5原子%以上15原子%以下
、シリコンが25原子%以上35原子%以下、水素が0原子%以上10原子%以下の範囲
で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒
素の含有量が多いものを示し、例えば、酸素が5原子%以上30原子%以下、窒素が20
原子%以上55原子%以下、シリコンが25原子%以上35原子%以下、水素が10原子
%以上25原子%以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後
方散乱法(RBS:Rutherford Backscattering Spect
rometry)や、水素前方散乱法(HFS:Hydrogen Forward s
cattering Spectrometry)を用いて測定した場合のものである。
また、構成元素の組成は、その合計が100原子%を超えない値をとる。
Silicon oxynitride means that the composition contains more oxygen than nitrogen,
For example, oxygen ranges from 50 atomic% to 70 atomic%, nitrogen ranges from 0.5 atomic% to 15 atomic%, silicon ranges from 25 atomic% to 35 atomic%, and hydrogen ranges from 0 atomic% to 10 atomic%. It means what is included. Silicon nitride oxide refers to a composition having a nitrogen content higher than that of oxygen. For example, oxygen is 5 atomic% to 30 atomic% and nitrogen is 20%.
It includes those in a range of from atomic percent to 55 atomic percent, silicon from 25 atomic percent to 35 atomic percent, and hydrogen from 10 atomic percent to 25 atomic percent. However, the above range is Rutherford Backscattering Spectroscopy (RBS).
rommetry) and hydrogen forward scattering (HFS)
It is a thing at the time of measuring using catalysis Spectrometry).
Further, the composition of the constituent elements takes a value that the total does not exceed 100 atomic%.
また、下地絶縁膜102は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。
The base
「加熱処理により酸素を放出する」とは、TDS分析にて、酸素原子に換算しての酸素の
放出量が1.0×1018atoms/cm3以上、好ましくは3.0×1020ato
ms/cm3以上であることをいう。
“Oxygen is released by heat treatment” means that the amount of released oxygen converted to oxygen atoms is 1.0 × 10 18 atoms / cm 3 or more, preferably 3.0 × 10 20 atoms in TDS analysis.
It means ms / cm 3 or more.
ここで、TDS分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下
に説明する。
Here, a method for measuring the amount of released oxygen converted into oxygen atoms in TDS analysis will be described below.
TDS分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測定
したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算すること
ができる。標準試料の基準値は、所定の原子を含む試料の、スペクトルの積分値に対する
原子の密度の割合である。
The amount of gas released when TDS analysis is performed is proportional to the integral value of the spectrum. For this reason, the amount of gas emission can be calculated from the ratio between the measured integral value of the spectrum and the reference value of the standard sample. The reference value of the standard sample is a ratio of the density of atoms to the integral value of the spectrum of a sample containing a predetermined atom.
例えば、標準試料である所定の密度の水素を含むシリコンウェハのTDS分析結果、およ
び絶縁膜のTDS分析結果から、絶縁膜の酸素分子の放出量(NO2)は、数式2で求め
ることができる。ここで、TDS分析で得られる質量数32で検出されるスペクトルの全
てが酸素分子由来と仮定する。質量数32のものとしてほかにCH3OHがあるが、存在
する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数
17の酸素原子および質量数18の酸素原子を含む酸素分子についても、自然界における
存在比率が極微量であるため考慮しない。
For example, the release amount (N O2 ) of oxygen molecules in the insulating film can be obtained from
NH2は、標準試料から脱離した水素分子を密度で換算した値である。SH2は、標準試
料をTDS分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、N
H2/SH2とする。SO2は、絶縁膜をTDS分析したときのスペクトルの積分値であ
る。αは、TDS分析におけるスペクトル強度に影響する係数である。数式2の詳細に関
しては、特開平6−275697公報を参照する。なお、上記絶縁膜の酸素の放出量は、
電子科学株式会社製の昇温脱離分析装置EMD−WA1000S/Wを用い、標準試料と
して1×1016atoms/cm3の水素原子を含むシリコンウェハを用いて測定する
。
N H2 is a value obtained by converting hydrogen molecules desorbed from the standard sample by density. SH2 is an integral value of a spectrum when a standard sample is subjected to TDS analysis. Here, the reference value of the standard sample is N
Let H2 / SH2 . S O2 is an integral value of a spectrum when the insulating film is subjected to TDS analysis. α is a coefficient that affects the spectral intensity in the TDS analysis. For details of
Using a temperature programmed desorption analyzer EMD-WA1000S / W manufactured by Electronic Science Co., Ltd., measurement is performed using a silicon wafer containing 1 × 10 16 atoms / cm 3 hydrogen atoms as a standard sample.
また、TDS分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
In TDS analysis, part of oxygen is detected as oxygen atoms. The ratio of oxygen molecules to oxygen atoms can be calculated from the ionization rate of oxygen molecules. Note that since the above α includes the ionization rate of oxygen molecules, the amount of released oxygen atoms can be estimated by evaluating the amount of released oxygen molecules.
なお、NO2は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の2倍となる。
Note that N 2 O 2 is the amount of released oxygen molecules. The amount of release when converted to oxygen atoms is twice the amount of release of oxygen molecules.
下地絶縁膜102から酸化物半導体膜106に酸素が供給されることで、酸化物半導体膜
106と下地絶縁膜102との界面準位密度を低減できる。この結果、トランジスタの動
作などに起因して、酸化物半導体膜106と下地絶縁膜102との界面にキャリアが捕獲
されることを抑制することができ、信頼性の高いトランジスタを得ることができる。
By supplying oxygen from the
さらに、酸化物半導体膜106の酸素欠損に起因して電荷が生じる場合がある。一般に酸
化物半導体膜106の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。
この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、下
地絶縁膜102から酸化物半導体膜106に酸素が十分に供給され、好ましくは酸化物半
導体膜106に酸素が過剰に含まれていることにより、しきい値電圧がマイナス方向へシ
フトする要因である、酸化物半導体膜106の酸素欠損密度を低減することができる。
Further, charge may be generated due to oxygen vacancies in the
As a result, the threshold voltage of the transistor shifts in the negative direction. Therefore, a factor in which the threshold voltage is shifted in the negative direction because oxygen is sufficiently supplied from the
ゲート絶縁膜108は、下地絶縁膜102と同様の方法および同様の材料によって形成す
ればよい。
The
ゲート電極110は、一対の電極104と同様の方法および同様の材料によって形成すれ
ばよい。
The
また、図1に示すトランジスタは、ゲート電極110と一対の電極104が重畳せず、酸
化物半導体膜106に、オフセット領域が形成される構造を示していが、これに限定され
るものではない。例えば、ゲート電極110と一つの電極104が重畳する構造であって
もよい。
1 illustrates a structure in which the
層間絶縁膜112は、下地絶縁膜102と同様の方法および同様の材料により形成する。
The
層間絶縁膜112は、比誘電率が小さく、かつ十分な厚さを有すると好ましい。例えば、
比誘電率が3.8程度である酸化シリコン膜を用い、300nm以上1000nm以下の
厚さとすればよい。層間絶縁膜112の表面は、大気成分などの影響でわずかに固定電荷
を有し、その影響により、トランジスタのしきい値電圧が変動することがある。そのため
、層間絶縁膜112は、表面に生じる電荷の影響が十分に小さくなるような範囲の比誘電
率および厚さとすることが好ましい。同様の理由で、層間絶縁膜112上に樹脂膜を形成
することで、表面に生じる電荷の影響を低減しても構わない。
The
A silicon oxide film having a relative dielectric constant of about 3.8 may be used and the thickness may be greater than or equal to 300 nm and less than or equal to 1000 nm. The surface of the
また、図1に示したトランジスタ構造は、一対の電極および下地絶縁膜の表面が概略一致
して平坦となっている。そのため、酸化物半導体膜が平坦に形成されたプレーナ構造とな
っている。しかし、このような構造に限定されるものではなく、図2に示すような構造で
あってもよい。図2に示すトランジスタ構造は、平坦な下地絶縁膜202上に一対の電極
204を形成し、その上に酸化物半導体膜206が形成されている。また、図2において
、図1に示す酸化物半導体膜106と同様に、酸化物半導体膜206は、低抵抗領域20
6bおよび高抵抗領域206aを含む構造を示している。しかし、このような構造に限定
されるものではなく、酸化物半導体膜において低抵抗領域および高抵抗領域を形成しなく
ても構わない。図1に示す構造は、化学機械研磨(CMP:Chemical Mech
anical Polishing)などによる平坦化処理が必要であるが、図2に示す
構造は平坦化処理が不要であるため、プロセスが容易となる。
In the transistor structure shown in FIG. 1, the surfaces of the pair of electrodes and the base insulating film are approximately the same and are flat. Therefore, it has a planar structure in which the oxide semiconductor film is formed flat. However, it is not limited to such a structure, and a structure as shown in FIG. 2 may be used. In the transistor structure illustrated in FIG. 2, a pair of
6b shows a structure including 6b and a
Although a planarization process such as (Anal Polishing) is necessary, the structure shown in FIG. 2 does not require a planarization process, and thus the process becomes easy.
次に、図1(B)に示したトランジスタの作製方法について図3および図4を用いて説明
する。
Next, a method for manufacturing the transistor illustrated in FIG. 1B will be described with reference to FIGS.
まず、基板100上に下地絶縁膜102を成膜する。下地絶縁膜102は、化学気相成長
(CVD:Chemical Vapor Deposition)法、スパッタリング
法、分子線エピタキシー(MBE:Molecular Beam Epitaxy)法
またはパルスレーザ堆積(PLD:Pulsed Laser Deposition)
法で成膜すればよく、スパッタリング法を用いると好ましい。なお、基板100によって
は、下地絶縁膜102を設けなくても構わない。
First, the
The film may be formed by a method, and a sputtering method is preferably used. Note that the
次に、下地絶縁膜102上に導電膜を成膜する。導電膜の成膜は、スパッタリング法を用
いると好ましい。
Next, a conductive film is formed over the
次に、導電膜を加工して一対の電極104を形成する(図3(A)参照。)。なお、「加
工する」とは、特に断りがない限り、フォトリソグラフィ法によって形成したレジストマ
スクを用い、エッチング処理を行って、所望の形状の膜を得ることをいう。
Next, the conductive film is processed to form the pair of electrodes 104 (see FIG. 3A). Note that “processing” means that a film having a desired shape is obtained by performing etching using a resist mask formed by a photolithography method, unless otherwise specified.
次に、一対の電極104を覆って、絶縁膜を成膜する。該絶縁膜は、下地絶縁膜と同様の
材料および方法によって形成する。
Next, an insulating film is formed so as to cover the pair of
その後、CMP処理などによる平坦化処理を行って、一対の電極104が露出するまで絶
縁膜を研磨する。(図3(B)参照。)。
After that, planarization treatment such as CMP treatment is performed, and the insulating film is polished until the pair of
次に、露出した一対の電極104に対して、ハロゲン化処理を行う。ハロゲン化処理は、
ハロゲン元素を含む雰囲気におけるプラズマ処理によって行うことができる。例えば、三
フッ化窒素ガスを含む雰囲気にて、ドライエッチング装置またはプラズマCVD装置など
を用いてプラズマ処理を行えばよい。また、上記ハロゲン化処理はプラズマ処理である必
要は無く、ハロゲン元素を含む雰囲気に、被処理物を曝すことによっても行うことができ
る。その際、被処理物を加熱すると、ハロゲン化処理が促進されるため好ましい。また、
ハロゲン元素を含む液体に浸漬させて行ってもよい。
Next, a halogenation process is performed on the exposed pair of
It can be performed by plasma treatment in an atmosphere containing a halogen element. For example, plasma treatment may be performed using a dry etching apparatus or a plasma CVD apparatus in an atmosphere containing nitrogen trifluoride gas. Further, the halogenation treatment does not need to be a plasma treatment, and can be performed by exposing an object to be treated to an atmosphere containing a halogen element. At that time, it is preferable to heat the object to be processed because the halogenation treatment is accelerated. Also,
You may immerse in the liquid containing a halogen element.
一対の電極104に対してハロゲン化処理を行った後、酸化物半導体膜を成膜する。酸化
物半導体膜は、CVD法、スパッタリング法、MBE法またはPLD法で成膜すればよく
、スパッタリング法を用いると好ましい。
After the halogenation treatment is performed on the pair of
該酸化物半導体膜を成膜後、加熱処理を行ってもよい。該加熱処理を行うと、酸化物半導
体膜の結晶化度が高まる。また、酸化物半導体膜中の不純物(水素および水分など)の濃
度を低減し、欠陥密度を低減することができる。
Heat treatment may be performed after the oxide semiconductor film is formed. When the heat treatment is performed, the degree of crystallinity of the oxide semiconductor film is increased. In addition, the concentration of impurities (such as hydrogen and moisture) in the oxide semiconductor film can be reduced and the defect density can be reduced.
加熱処理は、酸化性雰囲気、不活性雰囲気、減圧雰囲気および乾燥空気雰囲気を1種、ま
たは2種以上組み合わせて行えばよい。好ましくは、不活性雰囲気または減圧雰囲気にて
加熱処理を行い、その後酸化性雰囲気または乾燥空気雰囲気にて加熱処理を行う。加熱処
理の温度は、150℃以上650℃以下、好ましくは250℃以上500℃以下、さらに
好ましくは300℃以上450℃以下の温度で行えばよい。加熱処理は、抵抗加熱方式、
ランプヒータ方式、加熱ガス方式などを適用すればよい。
The heat treatment may be performed by combining one or two or more oxidizing atmospheres, inert atmospheres, reduced pressure atmospheres, and dry air atmospheres. Preferably, heat treatment is performed in an inert atmosphere or a reduced pressure atmosphere, and then heat treatment is performed in an oxidizing atmosphere or a dry air atmosphere. The temperature of the heat treatment may be 150 ° C. or higher and 650 ° C. or lower, preferably 250 ° C. or higher and 500 ° C. or lower, more preferably 300 ° C. or higher and 450 ° C. or lower. Heat treatment is resistance heating method,
A lamp heater method, a heating gas method, or the like may be applied.
酸化性雰囲気とは、酸化性ガスを含む雰囲気をいう。酸化性ガスとは、酸素、オゾンまた
は亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理
装置に導入する酸素、オゾン、亜酸化窒素の純度を、8N(99.999999%)以上
、好ましくは9N(99.9999999%)以上とする。酸化性雰囲気には、酸化性ガ
スと不活性ガスが混合されていてもよい。その場合、酸化性ガスが少なくとも10ppm
以上含まれる雰囲気とする。酸化性雰囲気で加熱処理を行うことで、酸化物半導体膜の酸
素欠損密度を低減することができる。
An oxidizing atmosphere refers to an atmosphere containing an oxidizing gas. The oxidizing gas is oxygen, ozone, nitrous oxide, or the like, and preferably does not contain water, hydrogen, or the like. For example, the purity of oxygen, ozone, and nitrous oxide introduced into the heat treatment apparatus is 8N (99.99999999%) or higher, preferably 9N (99.9999999%) or higher. An oxidizing gas and an inert gas may be mixed in the oxidizing atmosphere. In that case, the oxidizing gas is at least 10 ppm.
The atmosphere is as described above. By performing heat treatment in an oxidizing atmosphere, the density of oxygen vacancies in the oxide semiconductor film can be reduced.
不活性雰囲気とは、窒素、希ガスなどの不活性ガスを主成分とする雰囲気をいう。具体的
には、酸化性ガスなどの反応性ガスが10ppm未満である雰囲気とする。不活性雰囲気
で加熱処理を行うことで、酸化物半導体膜に含まれる不純物濃度を低減することができる
。
The inert atmosphere refers to an atmosphere containing an inert gas such as nitrogen or a rare gas as a main component. Specifically, an atmosphere in which a reactive gas such as an oxidizing gas is less than 10 ppm is used. By performing heat treatment in an inert atmosphere, the concentration of impurities contained in the oxide semiconductor film can be reduced.
減圧雰囲気とは、処理室の圧力が10Pa以下の雰囲気をいう。減圧雰囲気で加熱処理を
行うことで、不活性雰囲気よりもさらに酸化物半導体膜に含まれる不純物濃度を低減する
ことができる。
The reduced pressure atmosphere refers to an atmosphere in which the pressure in the processing chamber is 10 Pa or less. By performing heat treatment in a reduced-pressure atmosphere, the concentration of impurities contained in the oxide semiconductor film can be further reduced than in an inert atmosphere.
乾燥空気雰囲気とは、露点−40℃以下、好ましくは露点−50℃以下の酸素20%程度
および窒素80%程度含まれる雰囲気をいう。酸化性雰囲気の一種であるが、比較的低コ
ストであるため量産に適している。
The dry air atmosphere refers to an atmosphere containing about 20% oxygen and about 80% nitrogen with a dew point of −40 ° C. or lower, preferably a dew point of −50 ° C. or lower. Although it is a kind of oxidizing atmosphere, it is suitable for mass production because of its relatively low cost.
次に、酸化物半導体膜を加工して酸化物半導体膜106を形成する(図3(C)参照。)
。
Next, the oxide semiconductor film is processed to form the oxide semiconductor film 106 (see FIG. 3C).
.
次に、ゲート絶縁膜108を成膜する。ゲート絶縁膜108は、CVD法、スパッタリン
グ法、MBE法、PLD法で成膜すればよく、特にスパッタリング法を用いると好ましい
。
Next, a
次に、導電膜を成膜する。導電膜は、CVD法、スパッタリング法、MBE法またはPL
D法で成膜すればよく、特にスパッタリング法を用いると好ましい。
Next, a conductive film is formed. The conductive film is formed by CVD, sputtering, MBE or PL
The film may be formed by the D method, and it is particularly preferable to use the sputtering method.
次に、導電膜を加工してゲート電極110を形成する(図4(A)参照。)。 Next, the conductive film is processed to form the gate electrode 110 (see FIG. 4A).
次に、ゲート電極110をマスクとして、酸化物半導体膜106に酸化物半導体膜を低抵
抗化する不純物を添加し、低抵抗領域106bを形成する(図4(B)参照。)。なお、
酸化物半導体膜を低抵抗化する不純物の添加されない領域は高抵抗領域106aとなる。
Next, using the
A region to which an impurity for reducing the resistance of the oxide semiconductor film is not added becomes a high-
酸化物半導体膜を低抵抗化する不純物として、水素、ヘリウム、ホウ素、窒素、フッ素、
ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチ
モンおよびキセノンから選ばれた一種以上を添加すればよい。なお、その方法は、イオン
注入法、イオンドーピング法で行えばよい。または、酸化物半導体膜を低抵抗化する不純
物を含む雰囲気でのプラズマ処理もしくは加熱処理を行えばよい。好ましくはイオン注入
法を用いる。なお、イオン注入法にて酸化物半導体膜を低抵抗化する不純物を添加した後
に、不活性雰囲気または減圧雰囲気にて加熱処理を行ってもよい。
As impurities for reducing the resistance of the oxide semiconductor film, hydrogen, helium, boron, nitrogen, fluorine,
One or more selected from neon, aluminum, phosphorus, argon, arsenic, krypton, indium, tin, antimony and xenon may be added. Note that this method may be performed by an ion implantation method or an ion doping method. Alternatively, plasma treatment or heat treatment may be performed in an atmosphere containing an impurity that reduces resistance of the oxide semiconductor film. An ion implantation method is preferably used. Note that heat treatment may be performed in an inert atmosphere or a reduced-pressure atmosphere after an impurity that reduces resistance of the oxide semiconductor film is added by an ion implantation method.
次に、層間絶縁膜112を成膜する(図4(C)参照。)。層間絶縁膜112は、CVD
法、スパッタリング法、MBE法、PLD法またはスピンコート法で成膜すればよく、C
VD法またはスパッタリング法を用いると好ましい。
Next, an
The film may be formed by the method, sputtering method, MBE method, PLD method or spin coating method.
It is preferable to use a VD method or a sputtering method.
また、特に図示しないが、層間絶縁膜112およびゲート絶縁膜108を加工して一対の
電極104を露出させ、一対の電極104と接続する配線を設けてもよい。また、層間絶
縁膜112上に樹脂膜を設けても構わない。
Although not particularly illustrated, the
以上のような工程によって、酸化物半導体膜と一対の電極との接触抵抗を低減することが
できる。それによって、オン特性の優れたトランジスタを提供することができる。
Through the above steps, the contact resistance between the oxide semiconductor film and the pair of electrodes can be reduced. Accordingly, a transistor with excellent on characteristics can be provided.
(実施の形態2)
本実施の形態では、実施の形態1で示したトランジスタと異なる構造のトランジスタおよ
びその作製方法について図5および図6を用いて説明する。
(Embodiment 2)
In this embodiment, a transistor having a structure different from that of the transistor described in
図5は、本発明の一態様に係る半導体装置であるトランジスタの上面図および断面図であ
る。図5(A)に示すトランジスタの上面図に示す一点鎖線A−Bに対応するA−B断面
を図5(B)に示す。なお、図5(A)は、煩雑になるのを防ぐため、層間絶縁膜212
およびゲート絶縁膜208などを省略して示す。
5A and 5B are a top view and a cross-sectional view of a transistor which is a semiconductor device according to one embodiment of the present invention. FIG. 5B illustrates a cross section taken along a dashed line AB in the top view of the transistor illustrated in FIG. Note that FIG. 5A illustrates an
In addition, the
図5(B)に示すトランジスタは、基板100と、基板100上に設けられた下地絶縁膜
202と、下地絶縁膜202上に設けられたゲート電極210と、ゲート電極210上に
設けられたゲート絶縁膜208と、ゲート絶縁膜208上に設けられた一対の電極204
と、ゲート絶縁膜208を介してゲート電極210と重畳する酸化物半導体膜206と、
酸化物半導体膜206および一対の電極上に設けられた層間絶縁膜212と、を有する。
なお、下地絶縁膜202を設けない構造としても構わない。
A transistor illustrated in FIG. 5B includes a
An
An
Note that a structure without the
一対の電極204において、一対の電極204および酸化物半導体膜206の界面近傍に
ハロゲン元素を含む。例えば、フッ素または塩素を含む。このように、一対の電極204
の表面を強い結合(金属−フッ素結合など)とすることによって、一対の電極204と酸
化物半導体膜206との反応を抑制し、異層の形成を抑えることが可能となる。そのため
、異層の形成による抵抗成分の発生を抑制でき、一対の電極204と酸化物半導体膜20
6との接触抵抗を低減させることができる。また同時に、酸化物半導体膜206から一対
の電極204への酸素の拡散も防ぐことができる。そのため、酸化物半導体膜206中の
酸素欠損の形成を抑制することができる。
In the pair of
By using a strong bond (such as a metal-fluorine bond), the reaction between the pair of
The contact resistance with 6 can be reduced. At the same time, diffusion of oxygen from the
なお、各層の材料は、実施の形態1と同様にすることができる。 Note that the material of each layer can be the same as that in the first embodiment.
次に、図5(B)に示したトランジスタの作製方法について図6を用いて説明する。 Next, a method for manufacturing the transistor illustrated in FIG. 5B will be described with reference to FIGS.
まず、基板100上に下地絶縁膜202を成膜する。なお、基板100によっては、下地
絶縁膜202を設けなくても構わない。
First, the
次に、下地絶縁膜202上に導電膜を成膜する。導電膜の成膜は、スパッタリング法を用
いると好ましい。
Next, a conductive film is formed over the
次に、導電膜を加工してゲート電極210を形成する。なお、「加工する」とは、特に断
りがない限り、フォトリソグラフィ法によって形成したレジストマスクを用い、エッチン
グ処理を行って、所望の形状の膜を得ることをいう。
Next, the conductive film is processed to form the
次に、ゲート絶縁膜208を成膜する。ゲート絶縁膜208は、CVD法、スパッタリン
グ法、MBE法、PLD法で成膜すればよく、特にスパッタリング法を用いると好ましい
(図6(A)参照。)。
Next, a
次に、ゲート絶縁膜208上に導電膜を成膜する。導電膜は、CVD法、スパッタリング
法、MBE法またはPLD法で成膜すればよく、特にスパッタリング法を用いると好まし
い。
Next, a conductive film is formed over the
次に、導電膜を加工して一対の電極204を形成する(図6(B)参照。)。 Next, the conductive film is processed to form a pair of electrodes 204 (see FIG. 6B).
次に、一対の電極204に対して、ハロゲン化処理を行う。ハロゲン化処理は、ハロゲン
元素を含む雰囲気におけるプラズマ処理によって行うことができる。例えば、三フッ化窒
素ガスを含む雰囲気にて、ドライエッチング装置またはプラズマCVD装置などを用いて
プラズマ処理を行えばよい。また、上記ハロゲン化処理はプラズマ処理である必要は無く
、ハロゲン元素を含む雰囲気に、被処理物を曝すことによっても行うことができる。その
際、被処理物を加熱すると、ハロゲン化処理が促進されるため好ましい。
Next, halogenation treatment is performed on the pair of
一対の電極204に対してハロゲン化処理を行った後、酸化物半導体膜を成膜する。酸化
物半導体膜は、CVD法、スパッタリング法、MBE法またはPLD法で成膜すればよく
、スパッタリング法を用いると好ましい。
After the halogenation treatment is performed on the pair of
該酸化物半導体膜を成膜後、加熱処理を行ってもよい。該加熱処理を行うと、酸化物半導
体膜の結晶化度が高まる。また、酸化物半導体膜中の不純物(水素および水分など)の濃
度を低減し、欠陥密度を低減することができる。加熱処理は、実施の形態1と同様に行う
ことができる。
Heat treatment may be performed after the oxide semiconductor film is formed. When the heat treatment is performed, the degree of crystallinity of the oxide semiconductor film is increased. In addition, the concentration of impurities (such as hydrogen and moisture) in the oxide semiconductor film can be reduced and the defect density can be reduced. The heat treatment can be performed in a manner similar to that in
次に、酸化物半導体膜を加工して酸化物半導体膜206を形成する。
Next, the oxide semiconductor film is processed to form the
次に、層間絶縁膜212を成膜する(図6(C)参照。)。層間絶縁膜212は、CVD
法、スパッタリング法、MBE法、PLD法またはスピンコート法で成膜すればよく、C
VD法またはスパッタリング法を用いると好ましい。
Next, an
The film may be formed by the method, sputtering method, MBE method, PLD method or spin coating method.
It is preferable to use a VD method or a sputtering method.
また、特に図示しないが、層間絶縁膜212を加工して一対の電極204を露出させ、一
対の電極204と接続する配線を設けてもよい。また、層間絶縁膜212上に樹脂膜を設
けても構わない。
Although not particularly illustrated, the
以上のような工程によって、酸化物半導体膜と一対の電極との接触抵抗を低減することが
できる。それによって、オン特性の優れたトランジスタを提供することができる。
Through the above steps, the contact resistance between the oxide semiconductor film and the pair of electrodes can be reduced. Accordingly, a transistor with excellent on characteristics can be provided.
(実施の形態3)
本実施の形態では、実施の形態1または実施の形態2で示したトランジスタを用いて、半
導体記憶装置を作製する例について説明する。
(Embodiment 3)
In this embodiment, an example of manufacturing a semiconductor memory device using the transistor described in
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択し
てキャパシタに電荷を蓄積することで、情報を記憶するDRAM(Dynamic Ra
ndom Access Memory)、フリップフロップなどの回路を用いて記憶内
容を保持するSRAM(Static Random Access Memory)が
ある。
As a typical example of a volatile semiconductor memory device, a DRAM (Dynamic Ra) that stores information by selecting a transistor constituting a memory element and accumulating electric charge in a capacitor.
There is an SRAM (Static Random Access Memory) that holds stored contents using a circuit such as an ndom access memory) or a flip-flop.
不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間
にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある
。
As a typical example of a nonvolatile semiconductor memory device, there is a flash memory which has a node between a gate and a channel region of a transistor and stores data by holding electric charge in the node.
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態1または実施の形態
2で示したトランジスタを適用することができる。
The transistor described in
まずは、実施の形態1または実施の形態2で示したトランジスタを適用した揮発性メモリ
について図7を用いて説明する。
First, a volatile memory to which the transistor described in
メモリセルは、ビット線BLと、ワード線WLと、センスアンプSAmpと、トランジス
タTrと、キャパシタCと、を有する(図7(A)参照。)。
The memory cell includes a bit line BL, a word line WL, a sense amplifier SAmp, a transistor Tr, and a capacitor C (see FIG. 7A).
キャパシタCに保持された電圧の時間変化は、トランジスタTrのオフ電流によって図7
(B)に示すように徐々に低減していくことが知られている。当初V0からV1まで充電
された電圧は、時間が経過するとdata1を読み出す限界点であるVAまで低減する。
この期間を保持期間T_1とする。即ち、2値のメモリセルの場合、保持期間T_1の間
にリフレッシュをする必要がある。
The time change of the voltage held in the capacitor C is caused by the off current of the transistor Tr.
It is known to gradually reduce as shown in (B). The voltage initially charged from V0 to V1 is reduced to VA, which is a limit point for reading data1 over time.
This period is a holding period T_1. That is, in the case of a binary memory cell, it is necessary to refresh during the holding period T_1.
ここで、トランジスタTrに実施の形態1または実施の形態2で示したトランジスタを適
用すると、オフ電流が小さいため、保持期間T_1を長くすることができる。即ち、リフ
レッシュ期間を長くとることが可能となるため、消費電力を低減することができる。例え
ば、オフ電流が1×10−21A以下、好ましくは1×10−24A以下となった酸化物
半導体膜を用いたトランジスタをDRAMに適用すると、電力を供給せずに数日間から数
十年間に渡ってデータを保持することが可能となる。
Here, when the transistor described in
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さい揮発性メモリ
を得ることができる。
As described above, according to one embodiment of the present invention, a volatile memory with high reliability and low power consumption can be obtained.
また、実施の形態1または実施の形態2で示したオン特性の優れたトランジスタを適用す
ることで、キャパシタCへの電荷の蓄積が速やかに行われ、高速動作が可能な半導体記憶
装置を得ることができる。
In addition, by applying the transistor having excellent on-state characteristics described in
次に、実施の形態1または実施の形態2で示したトランジスタを適用した不揮発性メモリ
について図8を用いて説明する。
Next, a nonvolatile memory to which the transistor described in
図8(A)は、不揮発性メモリの回路図である。不揮発性メモリは、トランジスタTr_
1と、トランジスタTr_1のゲートと接続するワード線WL_1と、トランジスタTr
_1のソースと接続するソース配線SL_1と、トランジスタTr_2と、トランジスタ
Tr_2のソースと接続するソース配線SL_2と、トランジスタTr_2のドレインと
接続するドレイン配線DL_2と、キャパシタCと、キャパシタCの一端と接続する容量
配線CLと、キャパシタCの他端、トランジスタTr_1のドレインおよびトランジスタ
Tr_2のゲートと接続するノードNと、を有する。
FIG. 8A is a circuit diagram of a nonvolatile memory. The nonvolatile memory is a transistor Tr_
1, a word line WL_1 connected to the gate of the transistor Tr_1, and a transistor Tr
_1, the source wiring SL_1 connected to the source of the transistor Tr_2, the source wiring SL_2 connected to the source of the transistor Tr_2, the drain wiring DL_2 connected to the drain of the transistor Tr_2, the capacitor C, and one end of the capacitor C. The capacitor wiring CL has a node N connected to the other end of the capacitor C, the drain of the transistor Tr_1, and the gate of the transistor Tr_2.
なお、本実施の形態に示す不揮発性メモリは、ノードNの電位に応じて、トランジスタT
r_2のしきい値電圧が変動することを利用したものである。例えば、図8(B)は容量
配線CLの電圧VCLと、トランジスタTr_2を流れるドレイン電流Id_2との関係
を説明する図である。
Note that the nonvolatile memory described in this embodiment includes the transistor T in accordance with the potential of the node N.
This is based on the fact that the threshold voltage of r_2 fluctuates. For example, FIG. 8B illustrates a relationship between the voltage V CL of the capacitor wiring CL and the drain current I d _2 flowing through the transistor Tr_2.
ここで、ノードNは、トランジスタTr_1を介して電圧を調整することができる。例え
ば、SL_1の電位をVDDとする。このとき、WL_1の電位をTr_1のしきい値電
圧VthにVDDを加えた電位以上とすることで、ノードNの電圧をHIGHにすること
ができる。また、WL_1の電位をTr_1のしきい値電圧Vth以下とすることで、ノ
ードNの電位をLOWにすることができる。
Here, the voltage of the node N can be adjusted through the transistor Tr_1. For example, the potential of SL_1 is set to VDD. At this time, by setting the potential of WL_1 to be equal to or higher than the potential obtained by adding VDD to the threshold voltage Vth of Tr_1, the voltage of the node N can be HIGH. In addition, by setting the potential of WL_1 to be equal to or lower than the threshold voltage Vth of Tr_1, the potential of the node N can be set to LOW.
そのため、N=LOWで示したVCL−Id_2カーブと、N=HIGHで示したVCL
−Id_2カーブのいずれかを得ることができる。即ち、N=LOWでは、VCL=0V
にてId_2が小さいため、データ0となる。また、N=HIGHでは、VCL=0Vに
てId_2が大きいため、データ1となる。このようにして、データを記憶することがで
きる。
Therefore, N = and V CL -I d _2 curve indicated by LOW, V indicated by N = HIGH CL
Either of the −I d — 2 curves can be obtained. That is, when N = LOW, V CL = 0V
Since I d — 2 is small, data 0 is obtained. Further, when N = HIGH, I d — 2 is large when V CL = 0V, and therefore,
ここで、トランジスタTr_1に実施の形態1または実施の形態2で示したトランジスタ
を適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、ノード
Nに蓄積された電荷がトランジスタTr_1のソースおよびドレイン間を意図せずにリー
クすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。ま
た、本発明の一態様を用いることでトランジスタTr_1のしきい値電圧が調整されるた
め、書き込みに必要な電圧を低減することが可能となり、フラッシュメモリなどと比較し
て消費電力を低減することができる。
Here, when the transistor described in
なお、トランジスタTr_2に、実施の形態1または実施の形態2で示したトランジスタ
を適用しても構わない。該トランジスタは、オン特性に優れる。そのため、該トランジス
タを用いた半導体記憶装置は高速動作が可能となる。
Note that the transistor described in
以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さく、高
速動作が可能な半導体記憶装置を得ることができる。
As described above, according to one embodiment of the present invention, a semiconductor memory device with high long-term reliability, low power consumption, and high-speed operation can be obtained.
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。 This embodiment can be combined with any of the other embodiments as appropriate.
(実施の形態4)
実施の形態1または実施の形態2で示したトランジスタまたは実施の形態3に示した半導
体記憶装置を少なくとも一部に用いてCPU(Central Processing
Unit)を構成することができる。
(Embodiment 4)
A CPU (Central Processing) using at least part of the transistor described in
Unit) can be configured.
図9(A)は、CPUの具体的な構成を示すブロック図である。図9(A)に示すCPU
は、基板1190上に、演算回路(ALU:Arithmetic logic uni
t)1191、ALUコントローラ1192、インストラクションデコーダ1193、イ
ンタラプトコントローラ1194、タイミングコントローラ1195、レジスタ1196
、レジスタコントローラ1197、バスインターフェース(Bus I/F)1198、
書き換え可能なROM1199、およびROMインターフェース(ROM I/F)11
89を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用いる
。ROM1199およびROMインターフェース1189は、別チップに設けてもよい。
もちろん、図9(A)に示すCPUは、その構成を簡略化して示した一例にすぎず、実際
のCPUはその用途によって多種多様な構成を有している。
FIG. 9A is a block diagram illustrating a specific structure of the CPU. CPU shown in FIG.
Are arranged on a
t) 1191,
,
A
89. As the
Needless to say, the CPU illustrated in FIG. 9A is just an example in which the configuration is simplified, and an actual CPU may have various configurations depending on the application.
バスインターフェース1198を介してCPUに入力された命令は、インストラクション
デコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタ
ラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ
1195に入力される。
Instructions input to the CPU via the
ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントロー
ラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制
御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御する
ための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアド
レスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。
The
また、タイミングコントローラ1195は、ALU1191、ALUコントローラ119
2、インストラクションデコーダ1193、インタラプトコントローラ1194、および
レジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信号
CLK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種
回路に供給する。
The
2. Generates a signal for controlling the operation timing of the
図9(A)に示すCPUでは、レジスタ1196に、記憶素子が設けられている。レジス
タ1196の記憶素子には、実施の形態3に示す半導体記憶装置を用いることができる。
In the CPU illustrated in FIG. 9A, a memory element is provided in the
図9(A)に示すCPUにおいて、レジスタコントローラ1197は、ALU1191か
らの指示に従い、レジスタ1196における保持動作を行う。即ち、レジスタ1196が
有する記憶素子において、位相反転素子によるデータの保持を行うか、キャパシタによる
データの保持を行う。位相反転素子によってデータが保持されている場合、レジスタ11
96内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持さ
れている場合、キャパシタへのデータの書き換えが行われ、レジスタ1196内の記憶素
子への電源電圧の供給を停止することができる。
In the CPU illustrated in FIG. 9A, the
The power supply voltage is supplied to the memory elements in 96. When data is held by the capacitor, data is rewritten to the capacitor and supply of power supply voltage to the memory element in the
電源停止に関しては、図9(B)または図9(C)に示すように、記憶素子群と、電源電
位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設ける
ことにより行うことができる。以下に図9(B)および図9(C)の回路の説明を行う。
The power supply is stopped by providing a switching element between the memory element group and the node to which the power supply potential VDD or the power supply potential VSS is applied, as shown in FIG. 9B or 9C. Can do. The circuits in FIGS. 9B and 9C will be described below.
図9(B)および図9(C)では、記憶素子への電源電位の供給を制御するスイッチング
素子に実施の形態1または実施の形態2に示すトランジスタ用いた構成の一例を示す。
9B and 9C illustrate an example of a structure in which the transistor described in
図9(B)に示す記憶装置は、スイッチング素子1141と、記憶素子1142を複数有
する記憶素子群1143とを有している。具体的に、それぞれの記憶素子1142には、
実施の形態3に示す記憶素子を用いることができる。記憶素子群1143が有するそれぞ
れの記憶素子1142には、スイッチング素子1141を介して、ハイレベルの電源電位
VDDが供給されている。さらに、記憶素子群1143が有するそれぞれの記憶素子11
42には、信号INの電位と、ローレベルの電源電位VSSの電位が与えられている。
A memory device illustrated in FIG. 9B includes a
The memory element described in Embodiment 3 can be used. A high-level power supply potential VDD is supplied to each
42 is supplied with the potential of the signal IN and the potential of the low-level power supply potential VSS.
図9(B)では、スイッチング素子1141として、酸化物半導体などのバンドギャップ
の大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲ
ートに与えられる信号SigAによりスイッチングが制御される。
In FIG. 9B, a transistor having a semiconductor with a large band gap such as an oxide semiconductor in an active layer is used as the
なお、図9(B)では、スイッチング素子1141がトランジスタを一つだけ有する構成
を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子1141が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよ
いし、直列と並列が組み合わされて接続されていてもよい。
Note that FIG. 9B illustrates a structure in which the
また、図9(C)には、記憶素子群1143が有するそれぞれの記憶素子1142に、ス
イッチング素子1141を介して、ローレベルの電源電位VSSが供給されている、記憶
装置の一例を示す。スイッチング素子1141により、記憶素子群1143が有するそれ
ぞれの記憶素子1142への、ローレベルの電源電位VSSの供給を制御することができ
る。
FIG. 9C illustrates an example of a memory device in which a low-level power supply potential VSS is supplied to each
記憶素子群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイ
ッチング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合に
おいてもデータを保持することが可能であり、消費電力の低減を行うことができる。例え
ば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を
停止している間でも、CPUの動作を停止することができ、それにより消費電力を低減す
ることができる。
A switching element is provided between the memory element group and a node to which the power supply potential VDD or the power supply potential VSS is applied, temporarily stopping the operation of the CPU and retaining data even when the supply of the power supply voltage is stopped. It is possible to reduce power consumption. For example, even when the user of the personal computer stops inputting information to an input device such as a keyboard, the operation of the CPU can be stopped, thereby reducing power consumption.
ここでは、CPUを例に挙げて説明したが、DSP(Degital Signal P
rocessor)、カスタムLSI、FPGA(Field Programmabl
e Gate Array)などのLSIにも応用可能である。
Here, the CPU has been described as an example, but DSP (Digital Signal P)
processor, custom LSI, FPGA (Field Programmable)
e Gate Array).
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。 This embodiment can be implemented in combination with any of the above embodiments as appropriate.
(実施の形態5)
本実施の形態では、実施の形態1乃至実施の形態4に示すトランジスタ、半導体記憶装置
およびCPUの一種以上を含む電子機器の例について説明する。
(Embodiment 5)
In this embodiment, examples of electronic devices including one or more of the transistors, semiconductor memory devices, and CPUs described in
図10(A)は携帯型情報端末である。図10(A)に示す携帯型情報端末は、筐体93
00と、ボタン9301と、マイクロフォン9302と、表示部9303と、スピーカ9
304と、カメラ9305と、を具備し、携帯型電話機としての機能を有する。
FIG. 10A illustrates a portable information terminal. A portable information terminal illustrated in FIG.
00,
304 and a
図10(B)は、ディスプレイである。図10(B)に示すディスプレイは、筐体931
0と、表示部9311と、を具備する。
FIG. 10B shows a display. A display illustrated in FIG. 10B includes a housing 931.
0 and a
図10(C)は、デジタルスチルカメラである。図10(C)に示すデジタルスチルカメ
ラは、筐体9320と、ボタン9321と、マイクロフォン9322と、表示部9323
と、を具備する。
FIG. 10C illustrates a digital still camera. A digital still camera illustrated in FIG. 10C includes a
And.
図10(D)は2つ折り可能な携帯情報端末である。図10(D)に示す2つ折り可能な
携帯情報端末は、筐体9630、表示部9631a、表示部9631b、留め具9633
、操作スイッチ9638、を有する。
FIG. 10D illustrates a portable information terminal that can be folded. A portable information terminal that can be folded in FIG. 10D includes a
And an
表示部9631aまたは/および表示部9631bは、一部または全部をタッチパネルと
することができ、表示された操作キーに触れることでデータ入力などを行うことができる
。
Part or all of the
本発明の一態様を用いることで、電子機器の性能を高めることができる。 By using one embodiment of the present invention, the performance of an electronic device can be improved.
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。 This embodiment can be combined with any of the other embodiments as appropriate.
100 基板
102 下地絶縁膜
104 一対の電極
106 酸化物半導体膜
106a 高抵抗領域
106b 低抵抗領域
108 ゲート絶縁膜
110 ゲート電極
112 層間絶縁膜
202 下地絶縁膜
204 一対の電極
206 酸化物半導体膜
206a 高抵抗領域
206b 低抵抗領域
208 ゲート絶縁膜
210 ゲート電極
212 層間絶縁膜
1141 スイッチング素子
1142 記憶素子
1143 記憶素子群
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
9300 筐体
9301 ボタン
9302 マイクロフォン
9303 表示部
9304 スピーカ
9305 カメラ
9310 筐体
9311 表示部
9320 筐体
9321 ボタン
9322 マイクロフォン
9323 表示部
9630 筐体
9631a 表示部
9631b 表示部
9633 留め具
9638 操作スイッチ
100
1192
9300
Claims (3)
前記酸化物半導体膜は、前記第1の導電膜上、及び前記第2の導電膜上に位置し、
前記酸化物半導体膜は、第1の領域と、第2の領域と、第3の領域と、を有し、
前記酸化物半導体膜は、主成分として少なくともIn、及びZnを含み、
前記第1の領域は、前記ゲート絶縁膜を介して前記ゲート電極と重なる領域を有し、
前記第2の領域は、前記ゲート電極と重ならない領域を有し、
前記第3の領域は、前記ゲート電極と重ならない領域を有し、
前記第2の領域は、前記第1の導電膜に接している領域と、前記第1の導電膜に接していない領域と、を有し、
前記第3の領域は、前記第2の導電膜に接している領域と、前記第2の導電膜に接していない領域と、を有し、
前記第2の領域は、前記第1の領域よりもシート抵抗が低い領域を有し、
前記第3の領域は、前記第1の領域よりもシート抵抗が低い領域を有し、
前記ゲート電極は、前記第1の導電膜と重なっておらず、
前記ゲート電極は、前記第2の導電膜と重なっておらず、
前記第1の導電膜及び前記第2の導電膜は、ハロゲン元素を含むことを特徴とする半導体装置。 A first conductive film, a second conductive film, an oxide semiconductor film, a gate insulating film, and a gate electrode;
The oxide semiconductor film is located on the first conductive film and the second conductive film,
The oxide semiconductor film has a first region, a second region, and a third region,
The oxide semiconductor film contains at least In and Zn as main components,
The first region has a region overlapping the gate electrode through the gate insulating film,
The second region has a region that does not overlap the gate electrode;
The third region has a region that does not overlap the gate electrode;
The second region has a region in contact with the first conductive film and a region not in contact with the first conductive film,
The third region has a region in contact with the second conductive film and a region not in contact with the second conductive film,
The second region has a region having a sheet resistance lower than that of the first region,
The third region has a region having a sheet resistance lower than that of the first region,
The gate electrode does not overlap the first conductive film;
The gate electrode does not overlap the second conductive film;
The semiconductor device, wherein the first conductive film and the second conductive film contain a halogen element.
前記酸化物半導体膜は、前記第1の導電膜上、及び前記第2の導電膜上に位置し、
前記酸化物半導体膜は、第1の領域と、第2の領域と、第3の領域と、を有し、
前記酸化物半導体膜は、主成分として少なくともIn、及びZnを含み、
前記第1の領域は、前記ゲート絶縁膜を介して前記ゲート電極と重なる領域を有し、
前記第2の領域は、前記ゲート電極と重ならない領域を有し、
前記第3の領域は、前記ゲート電極と重ならない領域を有し、
前記第2の領域は、前記第1の導電膜に接している領域と、前記第1の導電膜に接していない領域と、を有し、
前記第3の領域は、前記第2の導電膜に接している領域と、前記第2の導電膜に接していない領域と、を有し、
前記第2の領域は、不純物を含む領域を有し、
前記第3の領域は、不純物を含む領域を有し、
前記ゲート電極は、前記第1の導電膜と重なっておらず、
前記ゲート電極は、前記第2の導電膜と重なっておらず、
前記第1の導電膜及び前記第2の導電膜は、ハロゲン元素を含むことを特徴とする半導体装置。 A first conductive film, a second conductive film, an oxide semiconductor film, a gate insulating film, and a gate electrode;
The oxide semiconductor film is located on the first conductive film and the second conductive film,
The oxide semiconductor film has a first region, a second region, and a third region,
The oxide semiconductor film contains at least In and Zn as main components,
The first region has a region overlapping the gate electrode through the gate insulating film,
The second region has a region that does not overlap the gate electrode;
The third region has a region that does not overlap the gate electrode;
The second region has a region in contact with the first conductive film and a region not in contact with the first conductive film,
The third region has a region in contact with the second conductive film and a region not in contact with the second conductive film,
The second region has a region containing impurities,
The third region has a region containing impurities,
The gate electrode does not overlap the first conductive film,
The gate electrode does not overlap the second conductive film,
The semiconductor device, wherein the first conductive film and the second conductive film contain a halogen element.
前記第2の領域または前記第3の領域は、水素、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモン、及びキセノンから選択された一種以上を含むことを特徴とする半導体装置。 In claim 1 or claim 2,
The second region or the third region includes at least one selected from hydrogen, helium, boron, nitrogen, fluorine, neon, aluminum, phosphorus, argon, arsenic, krypton, indium, tin, antimony, and xenon. A semiconductor device including the semiconductor device.
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