JP2019191602A - Display device - Google Patents

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小山 潤
Jun Koyama
潤 小山
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Semiconductor Energy Laboratory Co Ltd
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Semiconductor Energy Laboratory Co Ltd
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Abstract

To provide an active matrix type electrophoretic display configured to further reduce the number of writing times.SOLUTION: The display is characterized in that microcapsules each incorporating a plurality of charging particles are arranged on a plurality of pixel electrodes, and brightness and darkness are expressed by controlling the charging particles according to the potentials of the pixel electrodes. By performing an operation to rewrite an image signal to the pixel electrodes when an image to be displayed in the pixels is changed, the number of writing times is reduced.SELECTED DRAWING: Figure 1

Description

本発明は、半導体表示装置(以下、表示装置と表記する)に関し、特に、絶縁体上に作製
される薄膜トランジスタ(以下、TFTと表記する)を有し、画素に電気泳動素子を用いた
アクティブマトリクス型表示装置に関する。
The present invention relates to a semiconductor display device (hereinafter referred to as a display device), and in particular, an active matrix having a thin film transistor (hereinafter referred to as a TFT) manufactured on an insulator and using an electrophoretic element as a pixel. The present invention relates to a type display device.

2001年6月にサンノゼで行われたSID01において、E INK社が電気泳動表
示装置を発表し、脚光をあびた。E INK社が発表した電気泳動表示装置とは、材料と
して、電子インクを用い、それを印刷することによって、表示装置を構成している。
At SID01 held in San Jose in June 2001, EINK introduced an electrophoretic display device and was in the spotlight. The electrophoretic display device announced by EINK uses electronic ink as a material and prints it to form a display device.

図9に示すように、電子インクとは直径80[μm]程度のマイクロカプセル906を作
り、その中に透明な液体と、プラスに帯電した白い微粒子901とマイナスに帯電した黒
い微粒子902とを封入している。マイクロカプセル906に電界をかけると、白い微粒
子901と、黒い微粒子902が逆の方向に移動する。図9に示すように対向電極(透明
電極)903と画素電極904、905の間にプラスまたはマイナスの電界をかけると表
面に白または黒の微粒子が現れ、白または黒を表示する。この電子インクおよび対向電極
(透明電極)は、印刷法によって成膜が可能であり、回路基板上に電子インクを印刷したも
のが電気泳動表示装置である。
As shown in FIG. 9, the electronic ink forms a microcapsule 906 having a diameter of about 80 [μm], and encloses a transparent liquid, positively charged white fine particles 901, and negatively charged black fine particles 902 therein. is doing. When an electric field is applied to the microcapsule 906, the white fine particles 901 and the black fine particles 902 move in opposite directions. As shown in FIG. 9, when a positive or negative electric field is applied between the counter electrode (transparent electrode) 903 and the pixel electrodes 904 and 905, white or black fine particles appear on the surface and display white or black. This electronic ink and counter electrode
The (transparent electrode) can be formed by a printing method, and an electrophoretic display device is obtained by printing electronic ink on a circuit board.

電子インクを用いた電気泳動表示装置は液晶表示装置にくらべて消費電力が小さいとい
うメリットがある。それはまず、反射率が30[%]前後有り、反射型液晶の数倍の反射率
を持っていることである。反射型液晶は反射率が低いため、太陽光下など光の強い場所で
は有利であるが、光の弱い場所ではフロントライトなどの補助照明が必要になるが、電子
インクを用いた電気泳動表示装置では反射率が高いためフロントライトは不要である。フ
ロントライトでは数100[mW]の電力を必要とするが、この電力は不要となる。また、液
晶は有機材料を用いているため、直流駆動を継続すると劣化現象を起こしてしまう。従っ
て、交流反転駆動が必要であるが、反転周波数が低いとフリッカが視認され、使用者に不
快感を与えるため、通常60〜100[Hz]で交流反転駆動をおこなっている。電気泳動表
示装置では液晶のように交流反転駆動をする必要がないので、60[Hz]で毎回書き込みを
する必要もない。以上の2点によって、低消費電力化が可能になる。
An electrophoretic display device using electronic ink has an advantage of lower power consumption than a liquid crystal display device. First, it has a reflectance of around 30% and has a reflectance several times that of a reflective liquid crystal. Reflective liquid crystal has low reflectivity, so it is advantageous in places with strong light such as under sunlight, but auxiliary lighting such as a front light is necessary in places with low light, but an electrophoretic display device using electronic ink The front light is unnecessary because of its high reflectivity. The front light requires several hundreds [mW] of power, but this power is unnecessary. Further, since the liquid crystal uses an organic material, if the direct current drive is continued, a deterioration phenomenon occurs. Therefore, AC inversion driving is necessary. However, when the inversion frequency is low, flicker is visually recognized and the user feels uncomfortable, so AC inversion driving is usually performed at 60 to 100 [Hz]. In the electrophoretic display device, it is not necessary to perform AC inversion driving as in the case of liquid crystal. The above two points can reduce power consumption.

E INK社はSID01 DIGEST p152〜155において、アモルファス
シリコン(a−Si)TFTを用いた電気泳動表示装置を発表している。
E INK has announced an electrophoretic display device using amorphous silicon (a-Si) TFTs in SID01 DIGEST p152-155.

a−SiTFTを用いた表示装置は、画素部1100の周辺に、IC等のパッケージに
て供給される外付けのソース信号線駆動回路1101、1102と、ゲート信号線駆動回
路1103とを有する。それぞれの画素は、ソース信号線1104、ゲート信号線110
5、画素TFT1106、画素電極1107、保持容量1108等によって構成される。
A display device using an a-Si TFT includes external source signal line driver circuits 1101 and 1102 and a gate signal line driver circuit 1103 which are supplied in a package such as an IC around the pixel portion 1100. Each pixel includes a source signal line 1104 and a gate signal line 110.
5, a pixel TFT 1106, a pixel electrode 1107, a storage capacitor 1108, and the like.

図10は、電子インクとなるマイクロカプセル1004および対向電極1001を形成
した後の画素の断面図であり、画素電極1005の電位によって、マイクロカプセル10
04中の微粒子の動作が制御され、白または黒の表示を行う。
FIG. 10 is a cross-sectional view of the pixel after the microcapsule 1004 and the counter electrode 1001 to be electronic ink are formed. The microcapsule 10 is changed depending on the potential of the pixel electrode 1005.
The operation of the fine particles in 04 is controlled to display white or black.

上述したように、従来の電気泳動ディスプレイにおいては、駆動回路を外付けで実装し
ているため、コスト、額縁の大きさ、端子接続の信頼性などに問題があった。
As described above, in the conventional electrophoretic display, since the drive circuit is mounted externally, there are problems in cost, frame size, reliability of terminal connection, and the like.

また、アモルファス用のTFT基板を用いて、電気泳動ディスプレイを構成する場合に
、画素電極にかかる電位を保持するのに、画素の保持容量と、画素TFTのオフ電流で決
定する時定数相当の書き込みをする必要がある。これは、フリッカ対策のように60[Hz]
での書き込みをする必要はないが、ある程度の周期でのリフレッシュ書き込みは必要とな
る。よって、更なる消費電力低減のため、映像を変えない限り書き込みの必要のない、電
気泳動表示装置が求められている。
In addition, when an electrophoretic display is configured using an amorphous TFT substrate, writing corresponding to a time constant determined by the pixel holding capacity and the off-current of the pixel TFT is used to hold the potential applied to the pixel electrode. It is necessary to do. This is 60 [Hz] like flicker countermeasures
However, it is not necessary to perform writing in the above-mentioned manner, but refresh writing in a certain period is necessary. Therefore, in order to further reduce power consumption, there is a need for an electrophoretic display device that does not require writing unless the video is changed.

そこで、本発明は電気泳動表示装置で、書き込み回数のさらに少ないアクティブマトリ
クス型の電気泳動表示装置を提供することを課題とする。
Therefore, an object of the present invention is to provide an active matrix electrophoretic display device which is an electrophoretic display device and has a smaller number of writing operations.

本発明の電気泳動表示装置では、ドライバ回路を内蔵することによって、コストや消費
電力および端子部の信頼性改善をはかり、かつ、画素部に保持性の高いメモリ回路を内蔵
することによって、書き込み回数を削減し、消費電力の少ない表示装置を提供される。
In the electrophoretic display device of the present invention, by incorporating a driver circuit, cost and power consumption and reliability of a terminal portion are improved, and by incorporating a highly retainable memory circuit in a pixel portion, the number of times of writing is increased. And a display device with low power consumption.

以下に、本発明の電気泳動表示装置の構成について記載する。なお、本明細書において
、回路の接続について述べる際には、TFTのソース領域とドレイン領域のうち、いずれ
か一方を入力電極、残る一方を出力電極と表記する。これは、TFTの耕造上、ソース領
域とドレイン領域とを明確に区別することが困難であることを理由とする。
The configuration of the electrophoretic display device of the present invention will be described below. Note that in this specification, when circuit connection is described, one of a source region and a drain region of a TFT is referred to as an input electrode, and the remaining one is referred to as an output electrode. This is because it is difficult to clearly distinguish the source region and the drain region from the viewpoint of TFT cultivation.

本発明では、複数の画素電極上に、複数の帯電粒子を内蔵したマイクロカプセルを配置
し、前記画素電極の電位により前記帯電粒子を制御することによって明暗を表示すること
を特徴とした表示装置において、前記表示装置は前記画素と同一基板上にソース信号線ま
たはゲート信号線を駆動する駆動回路を形成したことを特徴とする表示装置が提供される
In the present invention, a display device is characterized in that microcapsules containing a plurality of charged particles are arranged on a plurality of pixel electrodes, and brightness and darkness are displayed by controlling the charged particles by the potential of the pixel electrodes. The display device is characterized in that a drive circuit for driving a source signal line or a gate signal line is formed on the same substrate as the pixel.

本発明では、複数の画素電極上に、複数の帯電粒子を内蔵したマイクロカプセルを配置
し、前記画素電極の電位により前記帯電粒子を制御することによって明暗を表示すること
を特徴とした表示装置において、前記画素電極はそれぞれ1つづつのメモリ回路に接続さ
れ、メモリ回路の記憶データによって、前記画素電極の電位が変化することを特徴とした
表示装置が提供される。
In the present invention, a display device is characterized in that microcapsules containing a plurality of charged particles are arranged on a plurality of pixel electrodes, and brightness and darkness are displayed by controlling the charged particles by the potential of the pixel electrodes. Each of the pixel electrodes is connected to one memory circuit, and a potential of the pixel electrode is changed according to data stored in the memory circuit.

本発明では、画素電極上に、複数の帯電粒子を内蔵したマイクロカプセルを配置し、前
記画素電極の電位により前記帯電粒子を制御することによって明暗を表示する表示装置に
おいて、基板上に複数の画素電極を有し、前記画素電極は複数のサブ画素電極によって構
成され、それ前記サブ画素電極はそれぞれ1つづつのメモリ回路に接続され、メモリ回路
の記憶データによって、前記サブ画素電極の電位が変化することを特徴とした表示装置が
提供される。
According to the present invention, in a display device in which a microcapsule containing a plurality of charged particles is disposed on a pixel electrode and brightness is displayed by controlling the charged particles according to the potential of the pixel electrode, a plurality of pixels are formed on a substrate. The pixel electrode is composed of a plurality of sub-pixel electrodes, and each of the sub-pixel electrodes is connected to one memory circuit, and the potential of the sub-pixel electrode changes depending on data stored in the memory circuit A display device characterized by this is provided.

本発明では、ソース信号線駆動回路と、ゲート信号線駆動回路と、x×y個の画素がマ
トリクス状に配置された画素部とを有し、nビットのデジタル映像信号を入力して映像の
表示を行う表示装置において、 前記x×y個の画素はそれぞれ、n本のソース信号線と
、ゲート信号線と、n個のサブ画素とを有し、 前記n個のサブ画素はそれぞれ、スイッ
チング用トランジスタと、メモリ回路と、画素電極とを有し、 前記スイッチング用トラ
ンジスタのゲート電極はそれぞれ、前記ゲート信号線と電気的に接続され、入力電極は前
記n本のソース信号線のうちそれぞれ異なるいずれか1本と電気的に接続され、出力電極
は、前記メモリ回路を介して画素電極と電気的に接続され、 前記ソース信号線駆動回路
は、 クロック信号とスタートパルスとにしたがって、順次サンプリングパルスを出力す
る手段と、 前記サンプリングパルスにしたがって、nビットのデジタル映像信号を保持
する手段と、 前記保持されたnビットのデジタル映像信号を転送する手段と、 前記転
送されたnビットのデジタル映像信号を、n×x本のソース信号線に並列に出力する手段
とを有し、 前記ゲート信号線駆動回路は、 クロック信号とスタートパルスにしたがっ
て、y本のゲート信号線を順次選択するゲート信号線選択パルスを出力する手段を少なく
とも有することを特徴とする表示装置が提供される。
In the present invention, a source signal line driver circuit, a gate signal line driver circuit, and a pixel portion in which x × y pixels are arranged in a matrix form, an n-bit digital video signal is input to input video. In the display device that performs display, each of the x × y pixels includes n source signal lines, gate signal lines, and n sub-pixels, and the n sub-pixels each switch Transistor, a memory circuit, and a pixel electrode, the gate electrode of the switching transistor is electrically connected to the gate signal line, and the input electrode is different among the n source signal lines. The output electrode is electrically connected to the pixel electrode through the memory circuit, and the source signal line driver circuit includes a clock signal and a start pulse. Therefore, means for sequentially outputting sampling pulses, means for holding an n-bit digital video signal according to the sampling pulses, means for transferring the held n-bit digital video signal, and the transferred n Means for outputting bit digital video signals in parallel to n × x source signal lines, and the gate signal line driving circuit sequentially outputs y gate signal lines in accordance with a clock signal and a start pulse. There is provided a display device comprising at least means for outputting a gate signal line selection pulse to be selected.

本発明では、ソース信号線駆動回路と、ゲート信号線駆動回路と、x×y個の画素がマ
トリクス状に配置された画素部とを有し、nビットのデジタル映像信号を入力して映像の
表示を行う表示装置において、 前記x×y個の画素はそれぞれ、ソース信号線と、n本
のゲート信号線と、n個のサブ画素とを有し、 前記n個のサブ画素はそれぞれ、スイッ
チング用トランジスタと、メモリ回路と、画素電極とを有し、 前記スイッチング用トラ
ンジスタのゲート電極はそれぞれ、前記n本のゲート信号線のうちそれぞれ異なるいずれ
か1本と電気的に接続され、入力電極は前記ソース信号線と電気的に接続され、出力電極
は、前記メモリ回路を介して画素電極と電気的に接続され、 前記ソース信号線駆動回路
は、 クロック信号とスタートパルスとにしたがって、順次サンプリングパルスを出力す
る手段と、 前記サンプリングパルスにしたがって、nビットのデジタル映像信号を保持
する手段と、 前記保持されたnビットのデジタル映像信号を転送する手段と、 前記転
送されたnビットのデジタル映像信号を、1ビット毎に順次選択して、前記ソース信号線
に出力する手段とを有し、 前記ゲート信号線駆動回路は、 クロック信号とスタートパ
ルスと、マルチプレクス信号とにしたがって、n×y本のゲート信号線を順次選択するゲ
ート信号線選択パルスを出力する手段を少なくとも有することを特徴とする表示装置が提
供される。
In the present invention, a source signal line driver circuit, a gate signal line driver circuit, and a pixel portion in which x × y pixels are arranged in a matrix form, an n-bit digital video signal is input to input video. In the display device that performs display, each of the x × y pixels includes a source signal line, n gate signal lines, and n subpixels, and each of the n subpixels is switched. A switching transistor, a gate electrode of the switching transistor is electrically connected to any one of the n gate signal lines, and an input electrode is The source signal line is electrically connected, the output electrode is electrically connected to the pixel electrode through the memory circuit, and the source signal line driver circuit includes a clock signal and a start pulse. Therefore, means for sequentially outputting sampling pulses, means for holding an n-bit digital video signal in accordance with the sampling pulses, means for transferring the held n-bit digital video signal, and the transferred n Means for sequentially selecting a bit digital video signal for each bit and outputting the digital signal to the source signal line, wherein the gate signal line driving circuit includes a clock signal, a start pulse, and a multiplex signal. , A display device comprising at least means for outputting a gate signal line selection pulse for sequentially selecting n × y gate signal lines is provided.

なお、上述した表示装置の画素部に配置されるメモリ回路については、SRAMを用い
ても良い。
Note that an SRAM may be used for the memory circuit arranged in the pixel portion of the display device described above.

また、本発明では上述した表示装置を用いた電子機器が提供される。   In addition, according to the present invention, an electronic device using the display device described above is provided.

従来の電気泳動表示装置では、ドライバ回路が外付けであり、コスト、信頼性などで問
題があった。また、液晶と同様の保持容量とスイッチTFTの組み合わせで画素を構成し
ていたので、定期的なリフレッシュが必要であり、消費電力を大きくしていた。
In the conventional electrophoretic display device, the driver circuit is externally attached, and there are problems in cost, reliability, and the like. In addition, since the pixel is configured by a combination of the storage capacitor and the switch TFT similar to the liquid crystal, periodic refresh is necessary, and power consumption is increased.

本発明では、前述したように画素とドライバを一体形成することによって、コスト、信
頼性の向上をはかり、かつ画素にメモリ回路を内蔵することによって、書き込み回数を低
減し、消費電力を下げることが可能になった。
In the present invention, as described above, the pixel and the driver are integrally formed to improve cost and reliability, and by incorporating a memory circuit in the pixel, the number of writings can be reduced and power consumption can be reduced. It became possible.

本発明の電気泳動表示装置の構成例を示す図。1 is a diagram illustrating a configuration example of an electrophoretic display device of the present invention. ソース信号線駆動回路の構成例を示す図。FIG. 9 illustrates a configuration example of a source signal line driver circuit. 本発明の画素の構成例を示す図。FIG. 6 illustrates a configuration example of a pixel of the present invention. 本発明を利用した3ビット階調対応の画素の構成例を示す図。The figure which shows the structural example of the pixel corresponding to 3 bit gradation using this invention. 3ビット階調表示対応の画素を有する電気泳動表示装置の駆動タイミングを示す図。The figure which shows the drive timing of the electrophoretic display device which has a pixel corresponding to 3 bit gradation display. メモリ回路にSRAMを用いた画素の構成例を示す図。FIG. 6 is a diagram illustrating a configuration example of a pixel using an SRAM as a memory circuit. メモリ回路にSRAMを用いた画素の基板上のレイアウト例を示す図。FIG. 9 is a diagram showing a layout example on a substrate of a pixel using SRAM as a memory circuit. メモリ回路にSRAMを用いた画素の断面図を示す図。FIG. 9 is a cross-sectional view of a pixel using an SRAM as a memory circuit. 電気泳動素子の構成を示す図。The figure which shows the structure of an electrophoretic element. 従来のアモルファスTFTを用いた電気泳動表示装置の画素の断面図。Sectional drawing of the pixel of the electrophoretic display apparatus using the conventional amorphous TFT. 従来のアモルファスTFTを用いた表示装置を示す図。The figure which shows the display apparatus using the conventional amorphous TFT. 本発明の工程を説明する断面図。Sectional drawing explaining the process of this invention. 本発明の工程を説明する断面図。Sectional drawing explaining the process of this invention. 本発明の表示装置の応用機器を示す図。The figure which shows the application apparatus of the display apparatus of this invention. 本発明の表示装置の応用機器を示す図。The figure which shows the application apparatus of the display apparatus of this invention. ゲート信号線駆動回路の構成例を示す図。FIG. 10 illustrates a configuration example of a gate signal line driver circuit. ソース信号線駆動回路の構成例を示す図。FIG. 9 illustrates a configuration example of a source signal line driver circuit. ソース信号線駆動回路の構成例を示す図。FIG. 9 illustrates a configuration example of a source signal line driver circuit. ゲート信号線駆動回路の構成例を示す図。FIG. 10 illustrates a configuration example of a gate signal line driver circuit. 本発明の画素の構成例を示す図。FIG. 6 illustrates a configuration example of a pixel of the present invention. 3ビット階調表示対応の画素を有する電気泳動表示装置の駆動タイミングを示す図。The figure which shows the drive timing of the electrophoretic display device which has a pixel corresponding to 3 bit gradation display.

[実施の形態1]
本発明の電気泳動表示装置の構成について以下に説明する。本発明の電気泳動表示装置
は、絶縁基板上に、ソース信号線駆動回路またはゲート信号線駆動回路もしくはその両方
を有し、画素領域にスイッチング用薄膜トランジスタとメモリ回路を有している。
[Embodiment 1]
The configuration of the electrophoretic display device of the present invention will be described below. The electrophoretic display device of the present invention includes a source signal line driver circuit and / or a gate signal line driver circuit over an insulating substrate, and includes a switching thin film transistor and a memory circuit in a pixel region.

図1は本発明の表示装置の実施の一形態を表している。以下その動作について説明を行
う。
FIG. 1 shows an embodiment of a display device of the present invention. The operation will be described below.

中央に画素部106が配置されている。画素部の上側には、ソース信号線に入力する信
号を制御するための、ソース信号線駆動回路101が配置されている。
ソース信号線駆動回路101は、第1のラッチ回路104、第2のラッチ回路105等を
有する。画素部の左右には、ゲート信号線に入力する信号を制御するための、ゲート信号
線駆動回路102が配置されている。なお、図1においては、ゲート信号線駆動回路10
2は、画素部の左右両側に配置されているが、片側に配置されていても構わない。ただし
、画素部の両側に配置した方が、駆動効率、駆動信頼性の面から見て望ましい。
A pixel portion 106 is disposed in the center. A source signal line driver circuit 101 for controlling a signal input to the source signal line is disposed above the pixel portion.
The source signal line driver circuit 101 includes a first latch circuit 104, a second latch circuit 105, and the like. On the left and right sides of the pixel portion, gate signal line driving circuits 102 for controlling signals input to the gate signal lines are arranged. In FIG. 1, the gate signal line driving circuit 10
2 is disposed on both the left and right sides of the pixel portion, but may be disposed on one side. However, it is desirable to dispose them on both sides of the pixel portion from the viewpoint of driving efficiency and driving reliability.

ソース信号線駆動回路101は、図2に示すような構成を有している。図2に例として
示すソース信号線駆動回路は、水平方向にx個の画素を持ち、1ビットのデジタル映像信
号を入力して2階調の表示を行う表示装置に対応したソース信号線駆動回路であり、フリ
ップフロップ(FF)201を複数段用いてなるシフトレジスタ202、NAND203、
第1のラッチ回路(LAT1)204、第2のラッチ回路(LAT2)205等を有する。こ
こで、NAND203に関しては、特に設けなくとも良い。また、図2では図示していな
いが、必要に応じてバッファ回路、レベルシフタ回路等を配置しても良い。
The source signal line driver circuit 101 has a configuration as shown in FIG. The source signal line driver circuit shown as an example in FIG. 2 has x pixels in the horizontal direction, and is a source signal line driver circuit corresponding to a display device that inputs a 1-bit digital video signal and displays two gradations. A shift register 202 using a plurality of stages of flip-flops (FF) 201, NAND 203,
A first latch circuit (LAT1) 204, a second latch circuit (LAT2) 205, and the like are included. Here, the NAND 203 need not be provided. Although not shown in FIG. 2, a buffer circuit, a level shifter circuit, etc. may be arranged as necessary.

図2を用いて動作について簡単に説明する。まず、シフトレジスタ202にソース側ク
ロック信号、ソース側クロック反転信号、およびソース側スタートパルスが入力され、そ
れにしたがってシフトレジスタ202から順次サンプリングパルスが出力される。図2に
おいては、サンプリングパルスは、NAND203によって、隣接段でのパルスの重複が
生じないようになっているが、特にこの手順は設けなくとも良い。その後、NAND20
3より出力されたサンプリングパルスは、第1のラッチ回路204に入力され、そのタイ
ミングに従って、同じく第1のラッチ回路204に入力されたデジタル映像信号をそれぞ
れ保持していく。
The operation will be briefly described with reference to FIG. First, a source-side clock signal, a source-side clock inverted signal, and a source-side start pulse are input to the shift register 202, and sampling pulses are sequentially output from the shift register 202 accordingly. In FIG. 2, the sampling pulse is prevented from being duplicated in the adjacent stage by the NAND 203, but this procedure is not necessarily provided. Then NAND20
The sampling pulse output from 3 is input to the first latch circuit 204 and holds the digital video signal input to the first latch circuit 204 in accordance with the timing.

第1のラッチ回路204において、1水平周期分のデジタル映像信号の保持が完了する
と、帰線期間中にラッチラッチパルスが入力され、第1のラッチ回路204で保持されて
いるデジタル映像信号は、一斉に第2のラッチ回路205へと転送される。
When the holding of the digital video signal for one horizontal period is completed in the first latch circuit 204, a latch latch pulse is input during the blanking period, and the digital video signal held in the first latch circuit 204 is The data is transferred all at once to the second latch circuit 205.

その後、再びシフトレジスタ回路202が動作してサンプリングパルスが出力され、次
の水平周期分のデジタル映像信号の保持が開始される。同時に、第2のラッチ回路205
で保持されているデジタル映像信号は、ソース信号線(図2中、S1、S2、・・・、S
xと表記)に入力され各画素に書き込まれる。
Thereafter, the shift register circuit 202 operates again to output a sampling pulse, and the holding of the digital video signal for the next horizontal period is started. At the same time, the second latch circuit 205
The digital video signal held by the source signal line (in FIG. 2, S1, S2,..., S
is written in each pixel.

ゲート信号線駆動回路102は、図16に示すような構成を有している。図16に例と
して示すゲート信号線駆動回路は、垂直方向にy個の画素を有し、フリップフロップ(F
F)1601を複数段用いてなるシフトレジスタ1602、NAND1603、バッファ
1604等を有している。ここで、NAND1603に関しては、特に設けなくとも良い
。また、図16では図示していないが、必要に応じてレベルシフタ回路等を配置しても良
い。
The gate signal line driver circuit 102 has a configuration as shown in FIG. The gate signal line driver circuit shown as an example in FIG. 16 has y pixels in the vertical direction, and includes a flip-flop (F
F) A shift register 1602, a NAND 1603, a buffer 1604, and the like using a plurality of stages 1601 are provided. Here, there is no need to provide the NAND 1603 in particular. Further, although not shown in FIG. 16, a level shifter circuit or the like may be arranged as necessary.

図16を用いて動作について簡単に説明する。まず、シフトレジスタ1602にゲート
側クロック信号、ゲート側クロック反転信号、およびゲート側スタートパルスが入力され
、それにしたがってシフトレジスタ1602から順次パルスが出力される。図16におい
ては、NAND1603を用いて、隣接段のパルスの出力タイミングが重複しないように
している。その後、バッファ1604を通り、ゲート信号線を順次選択していく。あるゲ
ート信号線が選択されている期間が、1水平期間である。
The operation will be briefly described with reference to FIG. First, a gate-side clock signal, a gate-side clock inverted signal, and a gate-side start pulse are input to the shift register 1602, and pulses are sequentially output from the shift register 1602 accordingly. In FIG. 16, NAND 1603 is used so that the output timings of pulses in adjacent stages do not overlap. Thereafter, the gate signal lines are sequentially selected through the buffer 1604. A period during which a certain gate signal line is selected is one horizontal period.

図3に、本発明の電気泳動表示装置の画素部の構成を示す。図3(A)において、点線枠
300で囲まれた部分が1画素であり、その構成を図3(B)に示す。
FIG. 3 shows a configuration of a pixel portion of the electrophoretic display device of the present invention. In FIG. 3A, a portion surrounded by a dotted line frame 300 is one pixel, and its structure is shown in FIG.

それぞれの画素は、ソース信号線301、ゲート信号線302、スイッチング用TFT
303、メモリ回路304、電気泳動素子305を有する。スイッチング用TFT303
のゲート電極は、ゲート信号線G1〜Gyのいずれか1本に接続され、スイッチング用T
FT303のソース領域とドレイン領域のうち、一方はソース信号線S1〜Sxのいずれ
か1本に接続され、もう一方はメモリ回路304に接続されている。
Each pixel includes a source signal line 301, a gate signal line 302, and a switching TFT.
303, a memory circuit 304, and an electrophoretic element 305. Switching TFT 303
Is connected to any one of the gate signal lines G1 to Gy, and the switching T
One of the source region and the drain region of the FT 303 is connected to one of the source signal lines S <b> 1 to Sx, and the other is connected to the memory circuit 304.

ソース信号線S1〜Sxに入力された信号は、ゲート信号線G1〜Gyに入力された信
号によって導通状態となったスイッチング用TFT307〜309のドレイン・ソース間
を介して、メモリ回路310〜312に入力される。このメモリ回路の出力の電位に応じ
て、電気泳動素子313〜315が移動し、各画素の輝度が表現される。
Signals input to the source signal lines S1 to Sx are transferred to the memory circuits 310 to 312 via the drains and sources of the switching TFTs 307 to 309 that are turned on by the signals input to the gate signal lines G1 to Gy. Entered. In accordance with the output potential of the memory circuit, the electrophoretic elements 313 to 315 move to express the luminance of each pixel.

[実施の形態2]
図4に3ビット(8階調)の場合の画素の構成例を示す。図4に示す画素は、1画素あた
り3ビットのデジタル映像信号が入力され、23=8階調の表示を行う。それぞれの画素
は、スイッチング用TFT407〜409、メモリ回路410〜412、および電気泳動
素子413〜415を有する。スイッチング用TFT407〜409のゲート電極はそれ
ぞれ、ゲート信号線G1〜Gyのいずれか一本に接続され、スイッチング用TFT100
2のソース領域とドレイン領域とは、一方は、ソース信号線S1〜Sxのいずれか一本に
接続され、もう一方は、メモリ回路310〜312のいずれか1つに接続されている。
[Embodiment 2]
FIG. 4 shows a configuration example of a pixel in the case of 3 bits (8 gradations). The pixel shown in FIG. 4 receives a 3-bit digital video signal per pixel and displays 2 3 = 8 gradations. Each pixel has switching TFTs 407 to 409, memory circuits 410 to 412, and electrophoretic elements 413 to 415. The gate electrodes of the switching TFTs 407 to 409 are connected to any one of the gate signal lines G1 to Gy, respectively.
One of the two source regions and the drain region is connected to any one of the source signal lines S1 to Sx, and the other is connected to any one of the memory circuits 310 to 312.

それぞれの画素において、電気泳動素子を、面積の異なる3つの領域に分けそれぞれの
面積比を1:2:4に設定し、それぞれを制御することによって、8階調が実現できる。
カラーの場合には(23)3=512色が実現できる。次にこの場合の画素の動作について説
明する。
In each pixel, the electrophoretic element is divided into three regions having different areas, the respective area ratios are set to 1: 2: 4, and each is controlled, so that eight gradations can be realized.
In the case of color, (2 3 ) 3 = 512 colors can be realized. Next, the operation of the pixel in this case will be described.

3ビットのデジタル映像信号に対応したソース信号線駆動回路の構成例を図17に示す
。図17に例として示すソース信号線駆動回路は、水平方向にx個の画素を持ち、1個の
画素あたり3本のソース信号線を有し、3ビットのデジタル映像信号を入力して23=8
階調の表示を行う表示装置に対応したソース信号線駆動回路であり、フリップフロップ(
FF)1701を複数段用いてなるシフトレジスタ1702、NAND1703、第1の
ラッチ回路(LAT1)1704、第2のラッチ回路(LAT2)1705等を有する。第1
および第2のラッチ回路は、3ビット分が並列に配置され、3ビットデジタル映像信号(
D1〜D3)の保持を行う。ここで、NAND1703に関しては、特に設けなくとも良
い。また、図2では図示していないが、必要に応じてバッファ回路、レベルシフタ回路等
を配置しても良い。
A configuration example of a source signal line driver circuit corresponding to a 3-bit digital video signal is shown in FIG. The source signal line driver circuit shown as an example in FIG. 17 has x pixels in the horizontal direction, has three source signal lines per pixel, and inputs a 3-bit digital video signal to 2 3. = 8
This is a source signal line driver circuit corresponding to a display device that performs gradation display, and a flip-flop (
FF) 1701 using a plurality of stages, a shift register 1702, a NAND 1703, a first latch circuit (LAT1) 1704, a second latch circuit (LAT2) 1705, and the like. First
And the second latch circuit includes three bits arranged in parallel, and a three-bit digital video signal (
D1 to D3) are held. Here, the NAND 1703 is not necessarily provided. Although not shown in FIG. 2, a buffer circuit, a level shifter circuit, etc. may be arranged as necessary.

ゲート信号線駆動回路に関しては、図16に示したものと同様で良い。1つのゲート信
号線選択パルスは、1つの画素内のスイッチング用TFT407〜409のゲート電極に
同時に入力される。
The gate signal line driver circuit may be the same as that shown in FIG. One gate signal line selection pulse is simultaneously input to the gate electrodes of the switching TFTs 407 to 409 in one pixel.

図5に示すタイミングチャートは、ソース側クロック信号(CK)、ソース側クロック反
転信号(CKb)、ソース側スタートパルス(SP)、シフトレジスタ出力(SR1〜SR2)
、サンプリングパルス(Samp1〜SampX)、ラッチパルス(Latch)、およびデ
ジタル映像信号(D1〜D3)について示されている。
タイミングチャートに基づいて、動作を説明する。
The timing chart shown in FIG. 5 shows a source side clock signal (CK), a source side clock inverted signal (CKb), a source side start pulse (SP), and shift register outputs (SR1 to SR2).
, Sampling pulses (Samp1 to SampX), latch pulses (Latch), and digital video signals (D1 to D3).
The operation will be described based on the timing chart.

ある水平期間501に対し、次の水平期間を502で示す。それぞれの水平期間は、ド
ットサンプリング期間503、505および、水平帰線期間504、506を有している
。すなわち、水平期間とは、1段目のサンプリングパルスが出力されてから、再び1段目
のサンプリングパルスが出力されるまでの期間であり、ドットサンプリング期間とは、1
段目のサンプリングパルスが出力されてから、最終段のサンプリングパルスが出力される
までの期間である。
The next horizontal period is indicated by 502 with respect to a certain horizontal period 501. Each horizontal period has dot sampling periods 503 and 505 and horizontal blanking periods 504 and 506. That is, the horizontal period is a period from when the first-stage sampling pulse is output until the first-stage sampling pulse is output again. The dot sampling period is 1
This is a period from when the sampling pulse at the stage is output until the sampling pulse at the final stage is output.

ある水平期間501に注目する。ドットサンプリング期間においては、サンプリングパ
ルスの出力にしたがって、デジタル映像信号が第1のラッチ回路に保持される。保持のタ
イミングは、図5の例ではサンプリングパルスのダウンエッジに従っており、3ビット分
、すなわち1画素に入力されるデジタル映像信号が同時に保持される。この操作は、1段
目から順に行われ、最終段まで続く。
Note a certain horizontal period 501. In the dot sampling period, the digital video signal is held in the first latch circuit in accordance with the output of the sampling pulse. The holding timing follows the down edge of the sampling pulse in the example of FIG. 5, and the digital video signal input to 3 bits, that is, one pixel is simultaneously held. This operation is performed in order from the first stage and continues to the last stage.

最終段の第1のラッチ回路における保持動作が終了すると、水平帰線期間に入る。水平
帰線期間において、ラッチパルスが入力される(521)と、第1のラッチ回路に保持され
ているデジタル映像信号は、一斉に第2のラッチ回路へと転送される。
When the holding operation in the first latch circuit at the final stage ends, a horizontal blanking period starts. When a latch pulse is input in the horizontal blanking period (521), the digital video signals held in the first latch circuit are transferred to the second latch circuit all at once.

その後、水平帰線期間が終了し、次の水平期間502に入る。第1のラッチ回路におい
ては、同様にデジタル映像信号の保持が行われる。一方、第2のラッチ回路に保持されて
いるデジタル映像信号は、ドットサンプリング期間505の間、正確には次にラッチパル
スが入力されるまでの間に、画素部のメモリ回路へと書き込まれる。メモリ回路への書き
込み動作は、3ビット分同時に行われる。
Thereafter, the horizontal blanking period ends and the next horizontal period 502 is entered. In the first latch circuit, the digital video signal is similarly held. On the other hand, the digital video signal held in the second latch circuit is written into the memory circuit of the pixel portion during the dot sampling period 505, precisely until the next latch pulse is input. The write operation to the memory circuit is performed simultaneously for 3 bits.

以下に本発明の実施例について説明する。   Examples of the present invention will be described below.

図6(A)は画素にSRAMを使用した例である。SRAMはインバータを二つ組み合わ
せて保持機能をもたせたもので、DRAMのようにリフレッシュ動作を必要とせず、一度
保持をおこなったら電源を切らない限り、内容が消えないため、映像が変わらない場合は
再書き込みが不要である。よって、電気泳動表示装置との組み合わせにおいて、消費電力
の低減に大きな効果を発揮する。
FIG. 6A shows an example in which an SRAM is used for a pixel. SRAM is a combination of two inverters and has a holding function. Like a DRAM, it does not require a refresh operation. Once held, the contents will not be erased unless the power is turned off. Rewriting is not necessary. Therefore, in combination with the electrophoretic display device, a great effect is exhibited in reducing power consumption.

第二の実施例を図6(B)に示す。図6(B)の画素は、実施例1にて示した、メモリ回路
にSRAMを用いたもので、3ビットの階調表現を行う場合の画素構成例である。画素を
面積の異なる3つの領域に分けそれぞれの面積比を1:2:4に設定し、白、黒の領域を
面積比で変化させることによって、8階調が実現できる。カラーの場合には、(23)3=5
12色が実現できる。
A second embodiment is shown in FIG. The pixel in FIG. 6B is an example of a pixel configuration in which an SRAM is used for the memory circuit shown in Embodiment 1 and 3-bit gradation expression is performed. Eight gradations can be realized by dividing the pixel into three regions having different areas, setting the area ratio to 1: 2: 4, and changing the white and black regions according to the area ratio. In the case of color, (2 3 ) 3 = 5
12 colors can be realized.

駆動回路の構成は図1および図17で示したものと同じである。また、動作に関しては
実施形態にて図5を用いて説明したものと同様であるので、ここでは説明を省略する。
The configuration of the drive circuit is the same as that shown in FIGS. The operation is the same as that described with reference to FIG. 5 in the embodiment, and the description thereof is omitted here.

図7は、図6(B)に示した構成で、実際に画素部をレイアウトした例を示している。1
画素中、1ビットSRAMを3つ有し、それぞれがスイッチング用TFTと接続され、さ
らに電気泳動素子と接続されている。図中に付してある番号は、図6(B)に対応している
。電気泳動素子620〜622は、その画素電極の面積を、1:2:4としている。スイ
ッチング用TFT617〜619に接続されているゲート信号線には、同じゲート信号線
選択パルスが入力される。よって、スイッチング用TFT617〜619は、同時にON
・OFFする。
FIG. 7 shows an example in which the pixel portion is actually laid out with the configuration shown in FIG. 1
The pixel has three 1-bit SRAMs, each connected to a switching TFT and further connected to an electrophoretic element. The numbers given in the figure correspond to FIG. 6 (B). The area of the pixel electrode of the electrophoretic elements 620 to 622 is 1: 2: 4. The same gate signal line selection pulse is input to the gate signal lines connected to the switching TFTs 617 to 619. Therefore, the switching TFTs 617 to 619 are simultaneously turned on.
-Turn off.

図7において、A−A‘、B−B’、C−C‘で示される断面を、図8に示す。本実施
例では、スイッチング用TFTやSRAM等は、トップゲート型のポリシリコンTFTに
よって構成されている。図中に付してある番号は、図6(B)に対応している。
In FIG. 7, the cross section shown by AA ', BB', and CC 'is shown in FIG. In this embodiment, the switching TFT, SRAM, etc. are constituted by a top gate type polysilicon TFT. The numbers given in the figure correspond to FIG. 6 (B).

実施例1および実施例2においては、3ビット分のデジタル映像信号はそれぞれ別のソ
ース信号線より、並列して画素に書き込まれていたが、ソース信号線を共有して、各ビッ
トを切り替えて順に書き込むことも出来る。
In the first and second embodiments, the digital video signals for 3 bits are written to the pixels in parallel from different source signal lines. However, each bit is switched by sharing the source signal line. You can also write in order.

このような書き込みを行う場合のソース信号線駆動回路の構成例を図18に示す。シフ
トレジスタ1802〜第2のラッチ回路1805の構成に関しては、図17に示したもの
と同様である。
A configuration example of a source signal line driver circuit in the case of performing such writing is shown in FIG. The structures of the shift register 1802 to the second latch circuit 1805 are the same as those shown in FIG.

ここでは、1本のソース信号線を介して、3ビットのデジタル映像信号を画素内のメモ
リ回路に書き込むため、第2のラッチ回路1805の出力と、ソース信号線との間に、選
択スイッチ1806を設ける。第2のラッチ回路1805までは、3ビットのデジタル映
像信号は、各ビットが並列に処理されてきているが、選択スイッチによって、ソース信号
線への入力が順番に行われる。その順序は実施者が適宜設定して構わない。
Here, since a 3-bit digital video signal is written to the memory circuit in the pixel through one source signal line, a selection switch 1806 is provided between the output of the second latch circuit 1805 and the source signal line. Is provided. Up to the second latch circuit 1805, each bit of the 3-bit digital video signal has been processed in parallel, but the input to the source signal line is sequentially performed by the selection switch. The practitioner may set the order appropriately.

図19は、本実施例にて用いるゲート信号線駆動回路の構成例を示している。
シフトレジスタ1902〜バッファ1904の構成に関しては、図16に示したものと同
様で良い。
FIG. 19 shows a configuration example of a gate signal line driving circuit used in this embodiment.
The configuration of the shift register 1902 to the buffer 1904 may be the same as that shown in FIG.

図16におけるバッファ1604と、図19におけるバッファ1904とは、その段数
が異なっているが、バッファ出力をHレベルで得るか、Lレベルで得るかの違いで段数を
設定すれば良く、ここではその段数等については問わない。
The buffer 1604 in FIG. 16 and the buffer 1904 in FIG. 19 are different in the number of stages, but the number of stages may be set depending on whether the buffer output is obtained at the H level or the L level. It does not matter about the number of steps.

実施例1および実施例2においては、1つのゲート信号線選択パルスが、1画素内の3
つのスイッチング用TFTを同時に駆動し、それによって3ビット分のデジタル映像信号
が同時に書き込まれていたが、本実施例においては、バッファ1904の出力の後、マル
チプレクサ1905を用いて、1水平期間を複数のサブ期間分割する。この分割数は、デ
ジタル映像信号のビット数に等しく、本実施例では3分割した。ソース信号線駆動回路に
設けられた選択スイッチの切り替えタイミングと、マルチプレクサによる水平期間の分割
タイミングが同期しており、各サブ期間で、各ビットのデジタル映像信号の書き込みを行
う。
In the first embodiment and the second embodiment, one gate signal line selection pulse is set to 3 in one pixel.
Two switching TFTs are driven simultaneously, and thereby a 3-bit digital video signal is simultaneously written. In this embodiment, after the output of the buffer 1904, a multiplexer 1905 is used to set a plurality of horizontal periods. Divided into sub-periods. This number of divisions is equal to the number of bits of the digital video signal, and is divided into three in this embodiment. The switching timing of the selection switch provided in the source signal line driver circuit and the division timing of the horizontal period by the multiplexer are synchronized, and the digital video signal of each bit is written in each sub period.

図21にタイミングチャートを示す。デジタル映像信号のサンプリングおよびラッチ動
作は、実施例1および実施例2と同様である。ある水平期間2101においてサンプリン
グ、保持されたデジタル映像信号は、帰線期間中に第2のラッチ回路へと転送される。そ
の後、次の水平期間2102において、次の行のデジタル映像信号のサンプリング動作が
行われている間、第2のラッチ回路からソース信号線にデジタル映像信号が出力され、画
素内のメモリ回路に書き込まれる。
このとき、マルチプレクス信号(MPX1〜3)によって、画素への書き込み期間が分割さ
れ、各ビットのデジタル映像信号が順次画素内のメモリ回路に書き込まれる。なお、ソー
ス信号線駆動回路における選択スイッチが、ソース信号線を選択するタイミングも、マル
チプレクス信号に同期する。
FIG. 21 shows a timing chart. The sampling and latching operations of the digital video signal are the same as those in the first and second embodiments. The digital video signal sampled and held in a certain horizontal period 2101 is transferred to the second latch circuit during the blanking period. After that, in the next horizontal period 2102, the digital video signal is output from the second latch circuit to the source signal line and written to the memory circuit in the pixel while the digital video signal of the next row is being sampled. It is.
At this time, the writing period to the pixel is divided by the multiplexed signals (MPX1 to MPX1), and the digital video signal of each bit is sequentially written in the memory circuit in the pixel. Note that the timing at which the selection switch in the source signal line driver circuit selects the source signal line is also synchronized with the multiplex signal.

本実施例では、本発明の電気泳動表示装置の画素部とその周辺に設けられる駆動回路部
のTFTを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動
回路部に関しては基本単位であるCMOS回路を図示することとする。
In this embodiment, a method for simultaneously manufacturing a pixel portion of an electrophoretic display device of the present invention and a TFT of a driver circuit portion provided around the pixel portion will be described. However, in order to simplify the description, a CMOS circuit which is a basic unit is illustrated in the drive circuit portion.

また、画素部に関しては、ソース信号線と、スイッチング用TFTと、画素電極の接続
部のみを示す。メモリ回路に関しては、SRAMを用いる場合、駆動回路部のCMOS回
路と同様の構成であるので、特に図示しない。
As for the pixel portion, only the connection portion of the source signal line, the switching TFT, and the pixel electrode is shown. Regarding the memory circuit, in the case of using an SRAM, the configuration is the same as that of the CMOS circuit of the drive circuit section, and therefore not particularly shown.

まず、図12(A)に示すように、コーニング社の#7059ガラスや#1737ガラス
などに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガ
ラスから成る基板5001上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン
膜などの絶縁膜から成る下地膜5002を形成する。
例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シリコン膜
5002aを10〜200[nm](好ましくは50〜100[nm])形成し、同様にSiH4
2Oから作製される酸化窒化水素化シリコン膜5002bを50〜200[nm](好ましく
は100〜150[nm])の厚さに積層形成する。本実施例では下地膜5002を2層構造
として示したが、前記絶縁膜の単層膜または2層以上積層させた構造として形成しても良
い。
First, as shown in FIG. 12A, a silicon oxide film on a substrate 5001 made of glass such as barium borosilicate glass represented by Corning # 7059 glass or # 1737 glass or aluminoborosilicate glass, A base film 5002 made of an insulating film such as a silicon nitride film or a silicon oxynitride film is formed.
For example, a silicon oxynitride film 5002a formed from SiH 4 , NH 3 , and N 2 O by plasma CVD is formed to 10 to 200 [nm] (preferably 50 to 100 [nm]), and similarly SiH 4 ,
A silicon oxynitride silicon nitride film 5002b formed from N 2 O is stacked to a thickness of 50 to 200 [nm] (preferably 100 to 150 [nm]). Although the base film 5002 is shown as a two-layer structure in this embodiment, it may be formed as a single-layer film of the insulating film or a structure in which two or more layers are stacked.

島状半導体層5003〜5005は、非晶質構造を有する半導体膜をレーザー結晶化法
や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層50
03〜5005の厚さは25〜80[nm](好ましくは30〜60[nm])の厚さで形成する。
結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム
(SiGe)合金などで形成すると良い。
The island-shaped semiconductor layers 5003 to 5005 are formed using a crystalline semiconductor film in which a semiconductor film having an amorphous structure is formed using a laser crystallization method or a known thermal crystallization method. This island-shaped semiconductor layer 50
The thickness of 03 to 5005 is 25 to 80 [nm] (preferably 30 to 60 [nm]).
The material of the crystalline semiconductor film is not limited, but preferably silicon or silicon germanium
It may be formed of (SiGe) alloy or the like.

レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型の
エキシマレーザーやYAGレーザー、CWレーザーを用いる。これらのレーザーを用いる
場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に
照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキ
シマレーザーを用いる場合はパルス発振周波数30[Hz]とし、レーザーエネルギー密度を
100〜400[mJ/cm2](代表的には200〜300[mJ/cm2])とする。また、YAGレー
ザーを用いる場合にはその第2高調波を用いパルス発振周波数1〜10[kHz]とし、レー
ザーエネルギー密度を300〜600[mJ/cm2](代表的には350〜500[mJ/cm2])とす
ると良い。そして幅100〜1000[μm]、例えば400[μm]で線状に集光したレーザ
ー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率(オーバーラッ
プ率)を80〜98[%]として行う。
In order to fabricate a crystalline semiconductor film by a laser crystallization method, a pulse oscillation type or continuous emission type excimer laser, YAG laser, or CW laser is used. When these lasers are used, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly collected by an optical system and irradiated onto a semiconductor film. The conditions for crystallization are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 30 [Hz] and the laser energy density is 100 to 400 [mJ / cm 2 ] (typically 200 to 300 [mJ / cm 2 ]). When a YAG laser is used, the second harmonic is used and the pulse oscillation frequency is 1 to 10 [kHz], and the laser energy density is 300 to 600 [mJ / cm 2 ] (typically 350 to 500 [mJ]. / cm 2 ]). Then, a laser beam condensed in a linear shape with a width of 100 to 1000 [μm], for example, 400 [μm] is irradiated over the entire surface of the substrate, and the superposition ratio (overlap ratio) of the linear laser light at this time is 80 Perform as ~ 98 [%].

次いで、島状半導体層5003〜5005を覆うゲート絶縁膜5006を形成する。ゲ
ート絶縁膜5006はプラズマCVD法またはスパッタ法を用い、厚さを40〜150[n
m]としてシリコンを含む絶縁膜で形成する。本実施例では、120[nm]の厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定され
るものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例
えば、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Orth
osilicate)とO2とを混合し、反応圧力40[Pa]、基板温度300〜400[℃]とし、高
周波(13.56[MHz])、電力密度0.5〜0.8[W/cm2]で放電させて形成することが出
来る。このようにして作製される酸化シリコン膜は、その後400〜500[℃]の熱アニ
ールによりゲート絶縁膜として良好な特性を得ることが出来る。
Next, a gate insulating film 5006 is formed to cover the island-shaped semiconductor layers 5003 to 5005. The gate insulating film 5006 is formed by plasma CVD or sputtering, and has a thickness of 40 to 150 [n].
m] is formed of an insulating film containing silicon. In this embodiment, a silicon oxynitride film is formed with a thickness of 120 [nm]. Needless to say, the gate insulating film is not limited to such a silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure. For example, when a silicon oxide film is used, TEOS (Tetraethyl Orth
osilicate) and O 2 are mixed, the reaction pressure is 40 [Pa], the substrate temperature is 300 to 400 [° C.], the high frequency (13.56 [MHz]), and the power density 0.5 to 0.8 [W / cm]. 2 ] and can be formed by discharging. The silicon oxide film thus produced can obtain good characteristics as a gate insulating film by subsequent thermal annealing at 400 to 500 [° C.].

そして、ゲート絶縁膜5006上にゲート電極を形成するための第1の導電膜5007
と第2の導電膜5008とを形成する。本実施例では、第1の導電膜5007をTaで5
0〜100[nm]の厚さに形成し、第2の導電膜5008をWで100〜300[nm]の厚さ
に形成する。
Then, a first conductive film 5007 for forming a gate electrode over the gate insulating film 5006.
And a second conductive film 5008 are formed. In this embodiment, the first conductive film 5007 is made of 5 with Ta.
The second conductive film 5008 is formed to a thickness of 100 to 300 [nm] with W.

Ta膜はスパッタ法で、TaのターゲットをArでスパッタすることにより形成する。
この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を
防止することが出来る。また、α相のTa膜の抵抗率は20[μΩcm]程度でありゲート電
極に使用することが出来るが、β相のTa膜の抵抗率は180[μΩcm]程度でありゲート
電極とするには不向きである。α相のTa膜を形成するために、Taのα相に近い結晶構
造をもつ窒化タンタルを10〜50[nm]程度の厚さでTaの下地に形成しておくとα相の
Ta膜を容易に得ることが出来る。
The Ta film is formed by sputtering, and a Ta target is sputtered with Ar.
In this case, when an appropriate amount of Xe or Kr is added to Ar, the internal stress of the Ta film can be relieved and peeling of the film can be prevented. The resistivity of the α-phase Ta film is about 20 [μΩcm] and can be used for the gate electrode, but the resistivity of the β-phase Ta film is about 180 [μΩcm] and is used as the gate electrode. It is unsuitable. In order to form an α-phase Ta film, tantalum nitride having a crystal structure close to Ta's α-phase is formed on a Ta base with a thickness of about 10 to 50 nm. It can be easily obtained.

W膜を形成する場合には、Wをターゲットとしたスパッタ法で形成する。その他に6フ
ッ化タングステン(WF6)を用いる熱CVD法で形成することも出来る。いずれにしても
ゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20[μ
Ωcm]以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図るこ
とが出来るが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化す
る。このことより、スパッタ法による場合、純度99.9999[%]のWターゲットを用
い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成する
ことにより、抵抗率9〜20[μΩcm]を実現することが出来る。
When forming a W film, it is formed by sputtering using W as a target. In addition, it can be formed by a thermal CVD method using tungsten hexafluoride (WF 6 ). In any case, in order to use as a gate electrode, it is necessary to reduce the resistance, and the resistivity of the W film is 20 [μ.
Ωcm] or less is desirable. Although the resistivity of the W film can be reduced by increasing the crystal grains, if the impurity element such as oxygen is large in W, the crystallization is hindered and the resistance is increased. From this, in the case of the sputtering method, by using a W target having a purity of 99.9999 [%] and further forming a W film with sufficient consideration so that impurities are not mixed in from the gas phase during film formation, A resistivity of 9 to 20 [μΩcm] can be realized.

なお、本実施例では、第1の導電膜5007をTa、第2の導電膜5008をWとした
が、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cuなどから選ばれた元素
、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、
リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても
よい。本実施例以外の組み合わせの一例で望ましいものとしては、第1の導電膜5007
を窒化タンタル(TaN)で形成し、第2の導電膜5008をWとする組み合わせ、第1の
導電膜5007を窒化タンタル(TaN)で形成し、第2の導電膜5008をAlとする組
み合わせ、第1の導電膜5007を窒化タンタル(TaN)で形成し、第2の導電膜500
8をCuとする組み合わせ等が挙げられる。
Note that in this embodiment, the first conductive film 5007 is Ta and the second conductive film 5008 is W, but there is no particular limitation, and any of them is selected from Ta, W, Ti, Mo, Al, Cu, and the like. Or an alloy material or a compound material containing the element as a main component. Also,
A semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus may be used. As an example of a combination other than this embodiment, the first conductive film 5007 is preferable.
In which tantalum nitride (TaN) is formed and the second conductive film 5008 is W, and the first conductive film 5007 is formed of tantalum nitride (TaN) and the second conductive film 5008 is Al. The first conductive film 5007 is formed of tantalum nitride (TaN), and the second conductive film 500
The combination which makes 8 Cu is mentioned.

また、LDD領域(Lightly Doped Drain:低濃度不純物ドレイン領域)を小さくして
済むような場合は、W単層などの構成にしても良いし、構成は同じでも、テーパー角を立
てることによって、LDDの長さを小さくすることができる。
When the LDD region (Lightly Doped Drain) can be made small, a W single layer or the like may be used. Even if the configuration is the same, the LDD can be formed by increasing the taper angle. The length of can be reduced.

次に、レジストによるマスク5009を形成し、電極及び配線を形成するための第1の
エッチング処理を行う。本実施例ではICP(Inductively Coupled Plasma:誘導結合型
プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2を混合し、1[Pa]の圧
力でコイル型の電極に500[W]のRF(13.56[MHz])電力を投入してプラズマを生成
して行う。基板側(試料ステージ)にも100[W]のRF(13.56[MHz])電力を投入し、
実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した場合にはW膜及びT
a膜とも同程度にエッチングされる。
Next, a resist mask 5009 is formed, and a first etching process is performed to form electrodes and wirings. In this embodiment, an ICP (Inductively Coupled Plasma) etching method is used, CF 4 and Cl 2 are mixed in an etching gas, and a coil type electrode is heated to 500 [W] at a pressure of 1 [Pa]. RF (13.56 [MHz]) power is applied to generate plasma. 100 [W] RF (13.56 [MHz]) power is also applied to the substrate side (sample stage),
A substantially negative self-bias voltage is applied. When CF 4 and Cl 2 are mixed, W film and T
The a film is etched to the same extent.

上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより
、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテ
ーパー形状となる。テーパー部の角度は15〜45°となる。
ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20[%]程度の割
合でエッチング時間を増加させると良い。W膜に対する酸化窒化シリコン膜の選択比は2
〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が
露出した面は20〜50[nm]程度エッチングされることになる。こうして、第1のエッチ
ング処理により第1の導電層と第2の導電層から成る第1の形状の導電層5010〜50
13(第1の導電層5010a〜5013aと第2の導電層5010b〜5013b)を形
成する。このとき、ゲート絶縁膜5006においては、第1の形状の導電層5010〜5
013で覆われない領域は20〜50[nm]程度エッチングされ薄くなった領域が形成され
る。
Under the above etching conditions, by making the shape of the resist mask suitable, the end portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. The angle of the tapered portion is 15 to 45 °.
In order to perform etching without leaving a residue on the gate insulating film, it is preferable to increase the etching time at a rate of about 10 to 20%. The selectivity of the silicon oxynitride film to the W film is 2
Since it is ˜4 (typically 3), the surface where the silicon oxynitride film is exposed is etched by about 20 to 50 [nm] by the over-etching process. In this manner, the first shape conductive layers 5010 to 50 including the first conductive layer and the second conductive layer by the first etching process.
13 (first conductive layers 5010a to 5013a and second conductive layers 5010b to 5013b) are formed. At this time, in the gate insulating film 5006, the first shape conductive layers 5010 to 5 are used.
A region not covered with 013 is etched by about 20 to 50 [nm] to form a thinned region.

そして、第1のドーピング処理を行いN型を付与する不純物元素を添加する。
ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法
の条件はドーズ量を1×1013〜5×1014[atoms/cm2]とし、加速電圧を60〜100[
keV]として行う。n型を付与する不純物元素として15族に属する元素、典型的にはリン
(P)または砒素(As)を用いるが、ここではリン(P)を用いる。この場合、導電層501
0〜5013がn型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不
純物領域5014〜5016が形成される。第1の不純物領域5014〜5016には1
×1020〜1×1021[atoms/cm3]の濃度範囲でn型を付与する不純物元素を添加する(図
12(B))。
Then, an impurity element imparting N-type is added by performing a first doping process.
As a doping method, an ion doping method or an ion implantation method may be used. The conditions for the ion doping method are a dose of 1 × 10 13 to 5 × 10 14 [atoms / cm 2 ] and an acceleration voltage of 60 to 100 [
keV]. An element belonging to Group 15 as an impurity element imparting n-type, typically phosphorus
(P) or arsenic (As) is used, and phosphorus (P) is used here. In this case, the conductive layer 501
0 to 5013 serve as a mask for the impurity element imparting n-type, and first impurity regions 5014 to 5016 are formed in a self-aligning manner. 1 in the first impurity regions 5014 to 5016
An impurity element imparting n-type conductivity is added in a concentration range of × 10 20 to 1 × 10 21 [atoms / cm 3 ] (FIG. 12B).

次に、図12(C)に示すように、レジストマスクは除去しないまま、第2のエッチング
処理を行う。エッチングガスにCF4とCl2とO2とを用い、W膜を選択的にエッチング
する。この時、第2のエッチング処理により第2の形状の導電層5017〜5020(第
1の導電層5017a〜5020aと第2の導電層5017b〜5020b)を形成する
。このとき、ゲート絶縁膜5006においては、第2の形状の導電層5017〜5020
で覆われない領域はさらに20〜50[nm]程度エッチングされ薄くなった領域が形成され
る。
Next, as shown in FIG. 12C, a second etching process is performed without removing the resist mask. The W film is selectively etched using CF 4 , Cl 2 and O 2 as etching gases. At this time, second shape conductive layers 5017 to 5020 (first conductive layers 5017a to 5020a and second conductive layers 5017b to 5020b) are formed by the second etching process. At this time, in the gate insulating film 5006, the second shape conductive layers 5017 to 5020 are used.
The region not covered with is further etched by about 20 to 50 [nm] to form a thinned region.

W膜やTa膜のCF4とCl2の混合ガスによるエッチング反応は、生成されるラジカル
またはイオン種と反応生成物の蒸気圧から推測することが出来る。WとTaのフッ化物と
塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6が極端に高く、その他のWCl5
、TaF5、TaCl5は同程度である。従って、CF4とCl2の混合ガスではW膜及びT
a膜共にエッチングされる。しかし、この混合ガスに適量のO2を添加するとCF4とO2
が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。その結果、フ
ッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、TaはFが増大しても相
対的にエッチング速度の増加は少ない。また、TaはWに比較して酸化されやすいので、
2を添加することでTaの表面が酸化される。Taの酸化物はフッ素や塩素と反応しな
いためさらにTa膜のエッチング速度は低下する。従って、W膜とTa膜とのエッチング
速度に差を作ることが可能となりW膜のエッチング速度をTa膜よりも大きくすることが
可能となる。
The etching reaction of the W film or Ta film with the mixed gas of CF 4 and Cl 2 can be estimated from the generated radicals or ion species and the vapor pressure of the reaction product. When the vapor pressures of W and Ta fluorides and chlorides are compared, WF 6, which is a fluoride of W, is extremely high, and other WCl 5
, TaF 5 and TaCl 5 are comparable. Therefore, in the mixed gas of CF 4 and Cl 2 , the W film and T
Both a films are etched. However, when an appropriate amount of O 2 is added to this mixed gas, CF 4 and O 2
Reacts to CO and F, and a large amount of F radicals or F ions are generated. As a result, the etching rate of the W film having a high fluoride vapor pressure is increased. On the other hand, the increase in etching rate of Ta is relatively small even when F increases. Also, Ta is more easily oxidized than W, so
The surface of Ta is oxidized by adding O 2 . Since the Ta oxide does not react with fluorine or chlorine, the etching rate of the Ta film further decreases. Therefore, it is possible to make a difference in the etching rate between the W film and the Ta film, and the etching rate of the W film can be made larger than that of the Ta film.

続いて、第2のドーピング処理を行う。この場合、第1のドーピング処理よりもドーズ
量を下げて高い加速電圧の条件としてn型を付与する不純物元素をドーピングする。例え
ば、加速電圧を70〜120[keV]とし、1×1013[atoms/cm2]のドーズ量で行い、図1
2(B)で島状半導体層に形成された第1の不純物領域の内側に新たな不純物領域を形成す
る。ドーピングは、第2の形状の導電層5017〜5020を不純物元素に対するマスク
として用い、第1の導電層5017a〜5020aの下側の領域の半導体層にも不純物元
素が添加されるようにドーピングする。こうして、第2の不純物領域5021〜5023
が形成される。この第2の不純物領域5021〜5023に添加されたリン(P)の濃度は
、第1の導電層5017a〜5020aのテーパー部の膜厚に従って緩やかな濃度勾配を
有している。具体的には、第1の導電層5017a〜5020aのテーパー部と重なる半
導体層において、第1の導電層5017a〜5020aのテーパー部の端部から内側に向
かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である(図12(C))
Subsequently, a second doping process is performed. In this case, an impurity element imparting n-type conductivity is doped as a condition of a high acceleration voltage by lowering the dose than in the first doping process. For example, the acceleration voltage is set to 70 to 120 [keV] and the dose is 1 × 10 13 [atoms / cm 2 ].
In 2 (B), a new impurity region is formed inside the first impurity region formed in the island-shaped semiconductor layer. Doping is performed using the second shape conductive layers 5017 to 5020 as masks against the impurity elements so that the impurity elements are also added to the semiconductor layers in the lower regions of the first conductive layers 5017 a to 5020 a. Thus, the second impurity regions 5021 to 5023 are obtained.
Is formed. The concentration of phosphorus (P) added to the second impurity regions 5021 to 5023 has a gradual concentration gradient according to the thickness of the tapered portions of the first conductive layers 5017a to 5020a. Specifically, in the semiconductor layer overlapping the tapered portions of the first conductive layers 5017a to 5020a, the impurity concentration is slightly lower from the end of the tapered portions of the first conductive layers 5017a to 5020a toward the inside. However, the concentration is almost the same (FIG. 12C)
.

続いて、図12(D)に示すように第3のエッチング処理を行う。エッチングガスにCH
6を用い、反応性イオンエッチング法(RIE法)を用いて行う。第3のエッチング処理
により、第1の導電層5017a〜5020aのテーパー部を部分的にエッチングして、
第1の導電層が半導体層と重なる領域が縮小される。
第3のエッチング処理によって、第3の形状の導電層5024〜5027(第1の導電層
5024a〜5027aと第2の導電層5024b〜5027b)を形成する。このとき
、ゲート絶縁膜5006においては、第3の形状の導電層5024〜5027で覆われな
い領域はさらに20〜50[nm]程度エッチングされ薄くなった領域が形成される。
Subsequently, a third etching process is performed as shown in FIG. CH as etching gas
Using F 6 , a reactive ion etching method (RIE method) is used. By the third etching process, the tapered portions of the first conductive layers 5017a to 5020a are partially etched,
The region where the first conductive layer overlaps with the semiconductor layer is reduced.
By the third etching process, third shape conductive layers 5024 to 5027 (first conductive layers 5024a to 5027a and second conductive layers 5024b to 5027b) are formed. At this time, in the gate insulating film 5006, regions that are not covered with the third shape conductive layers 5024 to 5027 are further etched and thinned by about 20 to 50 [nm].

第3のエッチング処理によって、第2の不純物領域5021〜5023の一部、つまり
、第1の導電層5024a〜5027aと重ならない領域に、第3の不純物領域5028
〜5030が形成される(図12(D))。
By the third etching treatment, the third impurity region 5028 is formed in a part of the second impurity regions 5021 to 5023, that is, in a region which does not overlap with the first conductive layers 5024a to 5027a.
˜5030 are formed (FIG. 12D).

そして、図13(A)に示すように、新たにレジストマスク5031を形成し、Pチャネ
ル型TFTを形成する島状半導体層5003に、第1の導電型とは逆の導電型の第4の不
純物領域5032を形成する。第1導電層5025bを不純物元素に対するマスクとして
用い、自己整合的に不純物領域を形成する。このとき、不純物領域5032においては、
一部にそれぞれ異なる濃度でリンが添加されているが、ジボラン(B26)のドーズ量をリ
ンのドーズ量よりも十分に高くすることにより、P型を付与することが出来る。なお、不
純物領域5032においては、そのいずれの領域においても不純物濃度が2×1020〜2
×1021[atoms/cm3]となるようにする。
Then, as shown in FIG. 13A, a resist mask 5031 is newly formed, and an island-like semiconductor layer 5003 for forming a P-channel TFT is provided with a fourth conductivity type opposite to the first conductivity type. Impurity regions 5032 are formed. Using the first conductive layer 5025b as a mask for the impurity element, an impurity region is formed in a self-aligning manner. At this time, in the impurity region 5032,
Phosphorus is added to each of the parts at different concentrations, but P-type can be imparted by making the dose amount of diborane (B 2 H 6 ) sufficiently higher than the dose amount of phosphorus. Note that, in the impurity region 5032, the impurity concentration is 2 × 10 20 to 2 in any region.
× 10 21 [atoms / cm 3 ].

以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と
重なる第3の形状の導電層5024、5025、5027がゲート電極として機能する。
また、5026はソース信号線として機能する。
Through the above steps, impurity regions are formed in each island-like semiconductor layer. The third shape conductive layers 5024, 5025, and 5027 overlapping with the island-shaped semiconductor layers function as gate electrodes.
Reference numeral 5026 functions as a source signal line.

レジストマスク5031を除去した後、導電型の制御を目的として、それぞれの島状半
導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール
炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマ
ルアニール法(RTA法)を適用することが出来る。熱アニール法では酸素濃度が1[ppm]
以下、好ましくは0.1[ppm]以下の窒素雰囲気中で400〜700[℃]、代表的には5
00〜600[℃]で行うものであり、本実施例では500[℃]で4時間の熱処理を行う。
ただし、第3の形状の導電層5024〜5027に用いた配線材料が熱に弱い場合には、
配線等を保護するため層間絶縁膜(シリコンを主成分とする)を形成した後で活性化を行う
ことが好ましい。
After the resist mask 5031 is removed, a process of activating the impurity element added to each island-shaped semiconductor layer is performed for the purpose of controlling the conductivity type. This step is performed by a thermal annealing method using a furnace annealing furnace. In addition, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied. In the thermal annealing method, the oxygen concentration is 1 [ppm]
In the following, preferably in a nitrogen atmosphere of 0.1 [ppm] or less, 400 to 700 [° C.], typically 5
The heat treatment is performed at 00 to 600 [° C.], and in this embodiment, heat treatment is performed at 500 [° C.] for 4 hours.
However, when the wiring material used for the third shape conductive layers 5024 to 5027 is weak against heat,
In order to protect the wiring and the like, activation is preferably performed after an interlayer insulating film (having silicon as a main component) is formed.

さらに、3〜100[%]の水素を含む雰囲気中で、300〜450[℃]で1〜12時間
の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水
素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として
、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。
Further, a heat treatment is performed at 300 to 450 [° C.] for 1 to 12 hours in an atmosphere containing 3 to 100 [%] hydrogen to perform a step of hydrogenating the island-shaped semiconductor layer. This step is a step of terminating dangling bonds in the semiconductor layer with thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.

次いで、図13(B)に示すように、第1の層間絶縁膜5033は酸化窒化シリコン膜
から100〜200[nm]の厚さで形成する。その上に有機絶縁物材料から成る第2の層間
絶縁膜5034を形成する。第2の層間絶縁膜については、基板表面を十分に平坦化する
目的もある。次いで、コンタクトホールを形成するためのエッチング工程を行う。
Next, as shown in FIG. 13B, the first interlayer insulating film 5033 is formed from a silicon oxynitride film to a thickness of 100 to 200 [nm]. A second interlayer insulating film 5034 made of an organic insulating material is formed thereon. The second interlayer insulating film also has the purpose of sufficiently planarizing the substrate surface. Next, an etching process for forming a contact hole is performed.

その後、配線5035〜5039、およびゲート信号線5040を形成する。   Thereafter, wirings 5035 to 5039 and gate signal lines 5040 are formed.

なお、本実施例では、書き込み用TFTは、ダブルゲート構造で示したが、シングルゲ
ート構造やトリプルゲート構造でも構わないし、マルチゲート構造でも構わない。
In this embodiment, the writing TFT has a double gate structure, but may have a single gate structure, a triple gate structure, or a multi-gate structure.

以上のようにして、Nチャネル型TFT、Pチャネル型TFTを有する駆動回路部と、
書き込み用TFT、保持容量を有する画素部とを同一基板上に形成することができる。本
明細書中ではこのような基板をアクティブマトリクス基板と呼ぶ。
As described above, a driver circuit portion having an N-channel TFT and a P-channel TFT,
The writing TFT and the pixel portion having a storage capacitor can be formed over the same substrate. In this specification, such a substrate is called an active matrix substrate.

また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォト
マスクの数を5枚(島状半導体層パターン、第1配線パターン(ソース信号線、容量配線)
、Pチャネル領域のマスクパターン、コンタクトホールパターン、第2配線パターン)と
することができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄
与することができる。
Further, according to the steps shown in this embodiment, the number of photomasks necessary for the production of the active matrix substrate is 5 (island-like semiconductor layer pattern, first wiring pattern (source signal line, capacitor wiring)
, P channel region mask pattern, contact hole pattern, second wiring pattern). As a result, the process can be shortened, and the manufacturing cost can be reduced and the yield can be improved.

続いて、第3の層間絶縁膜5041を形成した後、コンタクトホールを形成する。その
後、画素部に画素電極をパターニングによって形成する。
Subsequently, after a third interlayer insulating film 5041 is formed, a contact hole is formed. Thereafter, a pixel electrode is formed in the pixel portion by patterning.

次いで、画素電極上に、透明液体と帯電粒子とを封入したマイクロカプセル5043を
塗布する。マイクロカプセル5043は、前述の通り一般的には80[μm]前後であるの
で、印刷法等による塗布が可能であり、画素部の所望の位置にのみマイクロカプセルを塗
布すれば良い。
Next, a microcapsule 5043 enclosing a transparent liquid and charged particles is applied on the pixel electrode. Since the microcapsules 5043 are generally around 80 [μm] as described above, they can be applied by a printing method or the like, and the microcapsules need only be applied at desired positions in the pixel portion.

その後、透明導電膜でなる対向電極5044を形成する。透明導電膜の材料としては、
代表的には酸化インジウム・スズ(Indium Tin Oxide:ITO)等を用いれば良い。
Thereafter, a counter electrode 5044 made of a transparent conductive film is formed. As a material of the transparent conductive film,
Typically, indium tin oxide (ITO) or the like may be used.

最後に、表面を保護するための保護膜5045を形成し、図13(C)に示すようなア
クティブマトリクス型電気泳動表示装置が完成する。なお、保護膜は、図13(C)にお
いては、基板全面に形成しているが、画素部のみに形成されていても良いし、FPC上を
除く全面に形成されていても良い。
Finally, a protective film 5045 for protecting the surface is formed to complete an active matrix electrophoretic display device as shown in FIG. Note that although the protective film is formed over the entire surface of the substrate in FIG. 13C, it may be formed only over the pixel portion or over the entire surface except on the FPC.

なお、上記の行程により作成されるアクティブマトリクス型液晶表示装置におけるTF
Tはトップゲート構造をとっているが、ボトムゲート構造のTFTやデュアルゲート構造
その他の構造のTFTに対しても本実施例は容易に適用され得る。
Note that the TF in the active matrix type liquid crystal display device produced by the above process.
Although T has a top gate structure, the present embodiment can be easily applied to a TFT having a bottom gate structure, a dual gate structure, and other structures.

また、本実施例においては、ガラス基板上を使用しているが、ガラス基板に限らず、プ
ラスチック基板、ステンレス基板、単結晶ウェハ等、ガラス基板以外のものを使用するこ
とによっても実施が可能である。特に、弾性に富む基板を用いることによって、表示装置
自体にフレキシブル性を持たせることも出来る。
In this embodiment, the glass substrate is used. However, the present invention is not limited to the glass substrate, and can be implemented by using a substrate other than the glass substrate, such as a plastic substrate, a stainless steel substrate, and a single crystal wafer. is there. In particular, by using a substrate rich in elasticity, the display device itself can be flexible.

本実施例は、実施例1乃至実施例3と自由に組み合わせて実施することが可能である。   This embodiment can be implemented by being freely combined with Embodiments 1 to 3.

本発明の電気泳動表示装置には様々な用途がある。本実施例では、本発明の電気泳動表
示装置を電子機器に適用した例について述べる。
The electrophoretic display device of the present invention has various uses. In this embodiment, an example in which the electrophoretic display device of the present invention is applied to an electronic device will be described.

液晶表示装置を組み込んだ半導体装置には、携帯情報端末(電子手帳、モバイルコンピ
ュータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレ
ビ等が挙げられる。それらの一例を図14および図15に示す。
Examples of semiconductor devices incorporating a liquid crystal display device include portable information terminals (electronic notebooks, mobile computers, mobile phones, and the like), video cameras, digital cameras, personal computers, televisions, and the like. Examples of these are shown in FIGS.

図14(A)は携帯電話であり、本体3001、音声出力部3002、音声入力部300
3、表示部3004、操作スイッチ3005、アンテナ3006から構成されている。本
発明は表示部3004に適用することができる。
FIG. 14A illustrates a mobile phone, which includes a main body 3001, an audio output unit 3002, and an audio input unit 300.
3, a display unit 3004, an operation switch 3005, and an antenna 3006. The present invention can be applied to the display portion 3004.

図14(B)はビデオカメラであり、本体3011、表示部3012、音声入力部301
3、操作スイッチ3014、バッテリー3015、受像部3016から成っている。本発
明は表示部3012に適用することができる。
FIG. 14B illustrates a video camera, which includes a main body 3011, a display portion 3012, and an audio input portion 301.
3, an operation switch 3014, a battery 3015, and an image receiving unit 3016. The present invention can be applied to the display portion 3012.

図14(C)はパーソナルコンピュータであり、本体3021、表示部3022、キーボ
ード3023等で構成される。本発明は表示部3022に適用することができる。
FIG. 14C illustrates a personal computer, which includes a main body 3021, a display portion 3022, a keyboard 3023, and the like. The present invention can be applied to the display portion 3022.

図14(D)は携帯情報端末であり、本体3031、スタイラスペン3032、表示部3
033、操作ボタン3034、外部インターフェイス3035で構成されている。本発明
は表示部3033に適用することができる。
FIG. 14D illustrates a portable information terminal, which includes a main body 3031, a stylus pen 3032, and a display portion 3.
033, an operation button 3034, and an external interface 3035. The present invention can be applied to the display portion 3033.

図15(A)はデジタルカメラであり、本体3101、表示部(A)3102、接眼部3
103、操作スイッチ3104、表示部(B)3105、受像部(図示しない)、バッテリ
ー3106等で構成される。本発明は表示部(A)3102および表示部(B)3105
に適用することができる。
FIG. 15A illustrates a digital camera, which includes a main body 3101, a display portion (A) 3102, and an eyepiece unit 3.
103, an operation switch 3104, a display unit (B) 3105, an image receiving unit (not shown), a battery 3106, and the like. The present invention includes a display portion (A) 3102 and a display portion (B) 3105.
Can be applied to.

図15(B)は携帯書籍であり、本体3111、表示部3112、記憶媒体3113、操
作スイッチ3114等から構成されており、ミニディスク(MD)やDVD(Digita
l Versatile Disc)に記憶されたデータや、受信したデータを表示する
ものである。本発明は表示部3112に適用することができる。
FIG. 15B illustrates a portable book, which includes a main body 3111, a display portion 3112, a storage medium 3113, an operation switch 3114, and the like, and includes a mini disc (MD) and a DVD (Digital).
l Versatile Disc) and the received data are displayed. The present invention can be applied to the display portion 3112.

図15(C)はテレビであり、本体3121、スピーカー3122、表示部3123、受
信装置3124、増幅装置3125等で構成される。本発明は表示部3123に適用する
ことができる。
FIG. 15C illustrates a television set including a main body 3121, a speaker 3122, a display portion 3123, a receiving device 3124, an amplifying device 3125, and the like. The present invention can be applied to the display portion 3123.

図15(D)はプログラムを記録した記録媒体を用いるプレーヤーであり、本体3131
、表示部3132、スピーカー部3133、記録媒体3134、操作スイッチ3135で
構成される。なお、この装置は記録媒体としてDVD(Digital Versatile Disc)、CD等
を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表
示部3132に適用することができる。
FIG. 15D shows a player using a recording medium on which a program is recorded.
, A display portion 3132, a speaker portion 3133, a recording medium 3134, and an operation switch 3135. This apparatus uses a DVD (Digital Versatile Disc), CD, or the like as a recording medium, and can perform music appreciation, movie appreciation, games, and the Internet. The present invention can be applied to the display portion 3132.

Claims (1)

複数の画素電極上に、複数の帯電粒子を内蔵したマイクロカプセルを配置し、
前記画素電極の電位により前記帯電粒子を制御することによって明暗を表示することを特徴とした表示装置において、
前記表示装置は画素と同一基板上にソース信号線またはゲート信号線を駆動する駆動回路を形成したことを特徴とする表示装置。
Microcapsules containing a plurality of charged particles are disposed on a plurality of pixel electrodes,
In the display device characterized by displaying light and dark by controlling the charged particles by the potential of the pixel electrode,
In the display device, a driving circuit for driving a source signal line or a gate signal line is formed over the same substrate as the pixel.
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