JP2019186953A - Photoelectric conversion element, image reading device, and image forming apparatus - Google Patents

Photoelectric conversion element, image reading device, and image forming apparatus Download PDF

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Abstract

To reduce a fixed pattern noise while ensuring a necessary response speed.SOLUTION: A photoelectric conversion element includes: a light receiving element that generates a charge according to the amount of received light; a buffer part that buffers a voltage signal according to the charge generated by the light receiving element and outputs the voltage signal; a current control circuit that controls a current flowing in the buffer part to be a predetermined current amount when the buffer part outputs the voltage signal; and an elimination circuit that eliminates a high frequency component of a predetermined bandwidth or higher from the voltage signal output from the buffer part.SELECTED DRAWING: Figure 8

Description

本発明は、光電変換素子、画像読取装置及び画像形成装置に関する。   The present invention relates to a photoelectric conversion element, an image reading apparatus, and an image forming apparatus.

スキャナに使用される光電変換素子は、従来CCDが使われていたが、近年の高速化の要求により、CMOSリニアイメージセンサ(CMOSセンサ)が注目されている。CMOSセンサは、入射光をフォトダイオード(PD)によって光電変換する点はCCDと同じである。しかし、CMOSセンサは、画素付近で電荷−電圧変換を行って後段に出力する点がCCDとは異なる。また、CMOSセンサは、CMOSプロセスが使用されることからADC(Analog Digital Converter)等の回路を内蔵することが可能であり、高速性の面でCCDより有利となる。   Conventionally, a CCD is used as a photoelectric conversion element used in a scanner, but a CMOS linear image sensor (CMOS sensor) is attracting attention due to a recent demand for higher speed. The CMOS sensor is the same as the CCD in that incident light is photoelectrically converted by a photodiode (PD). However, the CMOS sensor is different from the CCD in that it performs charge-voltage conversion in the vicinity of the pixel and outputs it to the subsequent stage. In addition, since a CMOS process is used, a CMOS sensor can incorporate a circuit such as an ADC (Analog Digital Converter) and is advantageous over a CCD in terms of high speed.

CMOSリニアイメージセンサでは、画素毎にソースフォロワと、ソースフォロワにバイアス電流を供給する電流負荷が構成され、これにより高速な信号読み出しを実現している。しかし、電流負荷を追加、つまりソースフォロワに流す電流を増やすとノイズが悪化するという問題がある。特に、高周波ノイズはCDS(Correlated−Double−Sampling)で除去できない為、FPN(固定パターンノイズ)の原因となり画像上に縦スジが発生してしまう。   In the CMOS linear image sensor, a source follower and a current load for supplying a bias current to the source follower are configured for each pixel, thereby realizing high-speed signal readout. However, there is a problem that noise is worsened by adding a current load, that is, increasing the current flowing to the source follower. In particular, since high frequency noise cannot be removed by CDS (Correlated-Double-Sampling), it causes FPN (fixed pattern noise) and causes vertical stripes on the image.

上記の問題に対して、例えば特許文献1には、光電変換部から出力された信号を増幅する増幅トランジスタが容量のみを負荷とし、書き込みスイッチ部が、容量に対する初期化が行われた後、増幅トランジスタが飽和領域動作からサブスレッショルド領域動作に移行して準安定状態になる期間、増幅トランジスタから出力された信号を容量へ出力して容量への書き込みを行う増幅型固体撮像装置が開示されている。   For example, in Patent Document 1, an amplification transistor that amplifies a signal output from a photoelectric conversion unit uses only a capacitor as a load, and a write switch unit performs amplification after the capacitor is initialized. An amplifying solid-state imaging device that outputs a signal output from an amplifying transistor to a capacitor and writes to the capacitor during a period in which the transistor shifts from a saturation region operation to a sub-threshold region operation and becomes a metastable state is disclosed. .

しかしながら、特許文献1に開示された増幅型固体撮像装置では、信号の応答速度が制限されることによってFPNが悪化してしまうという問題があった。   However, the amplification type solid-state imaging device disclosed in Patent Document 1 has a problem in that FPN deteriorates due to a limited signal response speed.

本発明は、上記に鑑みてなされたものであって、必要な応答速度を確保しつつ、固定パターンノイズを低減することができる光電変換素子、画像読取装置及び画像形成装置を提供することを目的とする。   The present invention has been made in view of the above, and an object of the present invention is to provide a photoelectric conversion element, an image reading apparatus, and an image forming apparatus that can reduce fixed pattern noise while ensuring a necessary response speed. And

上述した課題を解決し、目的を達成するために、本発明は、受光量に応じて電荷を発生させる受光素子と、前記受光素子毎に設けられ、前記受光素子が発生させた電荷に応じて電圧変換を行った電圧信号をバッファリングして後段に出力するバッファ部と、前記バッファ部が前記電圧信号を出力する場合に、前記バッファ部に流れる電流を所定の電流量とするように制御する電流制御回路と、前記バッファ部が出力する前記電圧信号から、前記バッファ部の信号応答性に影響を与えない範囲で予め定められた帯域以上の高周波成分を除去する除去回路と、を有する。   In order to solve the above-described problems and achieve the object, the present invention provides a light receiving element that generates an electric charge according to the amount of received light, and an electric charge that is provided for each of the light receiving elements, and that corresponds to the electric charge generated by the light receiving element. A buffer unit that buffers the voltage signal that has been subjected to voltage conversion and outputs the voltage signal to the subsequent stage, and when the buffer unit outputs the voltage signal, the current flowing through the buffer unit is controlled to have a predetermined amount of current. A current control circuit; and a removal circuit that removes a high-frequency component in a predetermined band or more in a range that does not affect the signal response of the buffer unit from the voltage signal output from the buffer unit.

本発明によれば、必要な応答速度を確保しつつ、固定パターンノイズを低減することができるという効果を奏する。   According to the present invention, it is possible to reduce the fixed pattern noise while ensuring a necessary response speed.

図1は、光電変換素子の全体構成を例示する図である。FIG. 1 is a diagram illustrating the overall configuration of the photoelectric conversion element. 図2は、光電変換素子が有する画素、画素回路及び記憶部の構成を示す図である。FIG. 2 is a diagram illustrating a configuration of a pixel, a pixel circuit, and a storage portion included in the photoelectric conversion element. 図3は、画素回路からメモリ容量に信号が書き込まれるタイミングを示す図である。FIG. 3 is a diagram illustrating timing at which a signal is written from the pixel circuit to the memory capacity. 図4は、光電変換素子におけるノイズスペクトルを示す図である。FIG. 4 is a diagram illustrating a noise spectrum in the photoelectric conversion element. 図5は、ノイズ低減のための画素部の構成例を示す図である。FIG. 5 is a diagram illustrating a configuration example of a pixel unit for noise reduction. 図6は、画素回路から記憶部へ読み出される信号の様子を示す図である。FIG. 6 is a diagram illustrating a state of a signal read from the pixel circuit to the storage unit. 図7は、図5に示した構成を備えた光電変換素子におけるノイズスペクトルを示す図である。FIG. 7 is a diagram showing a noise spectrum in the photoelectric conversion element having the configuration shown in FIG. 図8は、実施形態にかかる光電変換素子の画素部の構成例を示す図である。FIG. 8 is a diagram illustrating a configuration example of a pixel portion of the photoelectric conversion element according to the embodiment. 図9は、画素回路から帯域制限部を介して記憶部に読み出される信号を示す図である。FIG. 9 is a diagram illustrating a signal read from the pixel circuit to the storage unit via the band limiting unit. 図10は、図8に示した画素部を備える光電変換素子のノイズスペクトルを示す図である。FIG. 10 is a diagram illustrating a noise spectrum of a photoelectric conversion element including the pixel portion illustrated in FIG. 図11は、図2に示した構成に対して回路追加を抑えた画素部の構成を示す図である。FIG. 11 is a diagram illustrating a configuration of a pixel portion in which circuit addition is suppressed with respect to the configuration illustrated in FIG. 図12は、図11に示した画素回路から記憶部に読み出される信号を示す図である。FIG. 12 is a diagram illustrating signals read from the pixel circuit illustrated in FIG. 11 to the storage unit. 図13は、CDS部を備えた光電変換素子における画素部の構成を示す図である。FIG. 13 is a diagram illustrating a configuration of a pixel portion in a photoelectric conversion element including a CDS portion. 図14は、高周波ノイズがCDSでは補正できない理由を示す図である。FIG. 14 is a diagram illustrating the reason why high frequency noise cannot be corrected by CDS. 図15は、帯域制限部に対応する機能を有する画素部の構成例を示す図である。FIG. 15 is a diagram illustrating a configuration example of a pixel unit having a function corresponding to the band limiting unit. 図16は、図15に示した画素部を備えた光電変換素子の動作を示す図である。FIG. 16 is a diagram illustrating an operation of the photoelectric conversion element including the pixel portion illustrated in FIG. 図17は、記憶部を具備する画素部を有する光電変換素子のノイズスペクトルを示す図である。FIG. 17 is a diagram illustrating a noise spectrum of a photoelectric conversion element having a pixel portion including a storage portion. 図18は、実施形態にかかる光電変換素子の構成を例示する図である。FIG. 18 is a diagram illustrating the configuration of the photoelectric conversion element according to the embodiment. 図19は、帯域制限の調整方法を示すフローチャートである。FIG. 19 is a flowchart showing a method for adjusting the bandwidth limitation. 図20は、調整前の状態を示す図である。FIG. 20 is a diagram illustrating a state before adjustment. 図21は、調整後の状態を示す図である。FIG. 21 is a diagram illustrating a state after adjustment. 図22は、例えば光電変換素子を有する画像読取装置を備えた画像形成装置の概要を示す図である。FIG. 22 is a diagram illustrating an outline of an image forming apparatus including an image reading apparatus having, for example, a photoelectric conversion element.

まず、本発明をするに至った背景について説明する。図1は、CMOSリニアイメージセンサ(光電変換素子)10の全体構成を例示する図である。PIX(R)20、PIX(G)22、及びPIX(B)24は、それぞれ約7000個のPD(フォトダイオード:受光素子)を有し、RGBの色毎に構成されている。PDは、受光する光の色毎に一方向に配列され、受光量に応じて電荷を発生させる。また、PIX_BLK(R)21、PIX_BLK(G)23、及びPIX_BLK(B)25は、それぞれ約7000個の画素回路(PIX_BLK)を有し、RGBの色毎に構成されている。つまり、各PDには画素回路(PIX_BLK)がそれぞれ設けられている。   First, the background that led to the present invention will be described. FIG. 1 is a diagram illustrating the overall configuration of a CMOS linear image sensor (photoelectric conversion element) 10. Each of the PIX (R) 20, PIX (G) 22, and PIX (B) 24 has about 7000 PDs (photodiodes: light receiving elements), and is configured for each of RGB colors. The PDs are arranged in one direction for each color of light to be received, and generate charges according to the amount of received light. Each of PIX_BLK (R) 21, PIX_BLK (G) 23, and PIX_BLK (B) 25 has about 7000 pixel circuits (PIX_BLK), and is configured for each RGB color. That is, each PD is provided with a pixel circuit (PIX_BLK).

各画素回路(PIX_BLK)は、PDが蓄積した電荷をそれぞれ電圧信号に変換し、読出線を通してアナログメモリに信号を出力する。PIX_BLKには、PDの電荷をフローティングディフュージョン(FD)に転送する転送トランジスタ、FDをリセットするリセットトランジスタ、及びFD電圧をバッファリングして読出線に出力するソースフォロワトランジスタが構成されている。リニアセンサは、エリアセンサとは異なり、RGB各画素から独立に信号が読み出されるため、読出し線が画素毎に独立に存在する。   Each pixel circuit (PIX_BLK) converts the charge accumulated in the PD into a voltage signal, and outputs a signal to the analog memory through the readout line. The PIX_BLK includes a transfer transistor that transfers the charge of PD to the floating diffusion (FD), a reset transistor that resets the FD, and a source follower transistor that buffers the FD voltage and outputs it to the read line. Unlike an area sensor, a linear sensor reads signals independently from each pixel of RGB, so that a readout line exists independently for each pixel.

AMEM26は、例えばRGBの色毎にそれぞれ約7000個のアナログメモリ(後述するCsなど)を有し、画素毎に信号を保持して、カラム単位で画像信号を順次に出力する。このAMEM26が信号を保持することにより、PIX及びPIX_BLKの動作タイミング、つまり露光タイミングがRGBで同時となるグローバルシャッタ方式が実現される。   The AMEM 26 has, for example, about 7000 analog memories (Cs, which will be described later) for each of RGB colors, holds signals for each pixel, and sequentially outputs image signals in units of columns. When the AMEM 26 holds the signal, a global shutter system is realized in which the operation timing of PIX and PIX_BLK, that is, the exposure timing is the same for RGB.

ADC27は、カラム数と同じ数のAD変換器を有し、カラム単位で画像信号を順次にAD変換する。ADC27は、カラム数と同じ数のAD変換器を有して並列処理を行うことにより、AD変換器の動作速度を抑えつつ、光電変換素子としての高速化を実現している。   The ADC 27 has the same number of AD converters as the number of columns, and sequentially AD-converts image signals in units of columns. The ADC 27 has the same number of AD converters as the number of columns and performs parallel processing, thereby realizing high-speed operation as a photoelectric conversion element while suppressing the operation speed of the AD converter.

ADC27がAD変換した信号は、パラレル−シリアル変換部(P/S)28によって画素毎に保持され、保持された信号がLVDS29に順次出力される。光電変換素子10は、P/S28よりも上流側では、主走査方向の各画素に対して並列処理したパラレルデータを処理するが、P/S28から下流側ではRGB色毎のシリアルデータを処理する。P/S28が出力した信号は、LVDS29が低電圧差動シリアル信号に変換し、後段に対して出力する。タイミング制御部(TG)30は、光電変換素子10を構成する各部を制御する。   The signal AD-converted by the ADC 27 is held for each pixel by the parallel-serial converter (P / S) 28, and the held signal is sequentially output to the LVDS 29. The photoelectric conversion element 10 processes parallel data processed in parallel for each pixel in the main scanning direction on the upstream side of the P / S 28, but processes serial data for each RGB color on the downstream side of the P / S 28. . The signal output from the P / S 28 is converted into a low-voltage differential serial signal by the LVDS 29 and output to the subsequent stage. The timing control unit (TG) 30 controls each unit constituting the photoelectric conversion element 10.

図2は、光電変換素子10が有する画素200、画素回路(PIX_BLK)210、及び記憶部261の構成を示す図である。画素200、画素回路210及び記憶部261は、光電変換素子10内で画素部を構成する。光電変換素子10は、各色それぞれに例えば約7000個の画素部を有する。具体的には、光電変換素子10は、例えばPIX(R)20が約7000個の画素200を具備し、PIX_BLK(R)21が約7000個の画素回路210を具備し、AMEM26が約7000個の記憶部261を有する。他の色(GB)についても同様である。   FIG. 2 is a diagram illustrating a configuration of the pixel 200, the pixel circuit (PIX_BLK) 210, and the storage unit 261 included in the photoelectric conversion element 10. The pixel 200, the pixel circuit 210, and the storage unit 261 constitute a pixel unit in the photoelectric conversion element 10. The photoelectric conversion element 10 has, for example, about 7000 pixel portions for each color. Specifically, in the photoelectric conversion element 10, for example, PIX (R) 20 includes approximately 7000 pixels 200, PIX_BLK (R) 21 includes approximately 7000 pixel circuits 210, and AMEM 26 includes approximately 7000 pixels. Storage unit 261. The same applies to the other colors (GB).

画素200は、入射光を光電変換するPD(フォトダイオード:受光素子)を有する。PDは、蓄積した電荷を画素回路210に対して出力する。画素回路210は、電荷−電圧変換を行うフローティングディフュージョン(FD)、FDをリセットするリセットトランジスタ、PDの電荷をFDに転送する転送トランジスタ、後段に信号をバッファリングして出力するソースフォロワ(SF)を有する。SFからの信号は読出配線を介して後段に読み出される。つまり、SFは、PDが発生させた電荷に応じた電圧信号をバッファリングして出力するバッファ部となっている。また、画素回路210の後段には記憶部261が接続されている。   The pixel 200 includes a PD (photodiode: light receiving element) that photoelectrically converts incident light. The PD outputs the accumulated charge to the pixel circuit 210. The pixel circuit 210 includes a floating diffusion (FD) that performs charge-voltage conversion, a reset transistor that resets the FD, a transfer transistor that transfers the charge of the PD to the FD, and a source follower (SF) that buffers and outputs a signal in the subsequent stage Have A signal from the SF is read out to the subsequent stage through a read wiring. That is, SF is a buffer unit that buffers and outputs a voltage signal corresponding to the charge generated by the PD. A storage unit 261 is connected to the subsequent stage of the pixel circuit 210.

記憶部261は、画素200を選択する選択スイッチ(SL)、SFにバイアス電流を供給する電流源(Is)、当該記憶部261を選択する選択スイッチ(S)、メモリ容量(アナログメモリ:Cs)を有する。記憶部261は、上述したAD変換器に対して信号を出力する。電流源(Is)は、バッファ部が電圧信号を出力する場合に、バッファ部に流れる電流を所定の電流量とするように制御する電流制御回路である。   The storage unit 261 includes a selection switch (SL) that selects the pixel 200, a current source (Is) that supplies a bias current to the SF, a selection switch (S) that selects the storage unit 261, and a memory capacity (analog memory: Cs). Have The storage unit 261 outputs a signal to the above-described AD converter. The current source (Is) is a current control circuit that controls the current flowing through the buffer unit to have a predetermined amount when the buffer unit outputs a voltage signal.

なお、光電変換素子10は、メモリ容量(Cs)への書き込み動作がRGB全画素に対して一斉に動作するグローバルシャッタであるが、メモリ容量(Cs)からの読み出し動作以降についてはRGB3画素が順次後段に読み出されるシリアル処理となっている。   The photoelectric conversion element 10 is a global shutter in which the writing operation to the memory capacity (Cs) is performed simultaneously for all the RGB pixels, but after the reading operation from the memory capacity (Cs), the RGB three pixels are sequentially added. Serial processing is read out to the subsequent stage.

図3は、画素回路210からメモリ容量(Cs)に信号が書き込まれるタイミングを示す図である。光電変換素子10は、PDに蓄積された信号を読み出す場合、SF出力、つまり読出配線での信号(Vsf)が出力され、画素選択スイッチ(SL)とメモリ容量選択スイッチ(S)がONする。光信号を読み出す場合、信号は初期状態(リセットレベル)から光信号に応じた信号レベルに低下する信号となる。   FIG. 3 is a diagram illustrating timing at which a signal is written from the pixel circuit 210 to the memory capacity (Cs). When the photoelectric conversion element 10 reads a signal accumulated in the PD, an SF output, that is, a signal (Vsf) at the readout wiring is output, and the pixel selection switch (SL) and the memory capacity selection switch (S) are turned on. When reading an optical signal, the signal is a signal that decreases from an initial state (reset level) to a signal level corresponding to the optical signal.

このとき、画素回路210は、記憶部261が電流源(Is)を有しているためにVsfの信号変化を高速に応答させることができ、メモリ容量(Cs)への信号の書き込みも高速に行うことができる。これは、電流源(Is)があることによりメモリ容量(Cs)の充放電(ここでは放電)に必要な電流を十分に確保できているためである。   At this time, since the storage unit 261 includes the current source (Is), the pixel circuit 210 can respond to the signal change of Vsf at high speed, and can write the signal to the memory capacity (Cs) at high speed. It can be carried out. This is because the current source (Is) ensures a sufficient current required for charging / discharging (discharging here) of the memory capacity (Cs).

しかし、電流源を備えるとノイズを増加させてしまうという問題がある。これは電流源によって高速に信号が応答する反面、高周波ノイズの追従も許容してしまうためである。例えば、図3に示したVsfのように、高周波ノイズが発生している場合、メモリ容量(Cs)への書込期間終了タイミング(ホールドタイミング)でのVsfは変動し、メモリ容量(Cs)に書き込まれる信号レベル(Vs)が本来のレベル(図3:点線)に対して誤差(△)を生じて書き込まれる。   However, there is a problem that noise is increased if a current source is provided. This is because the current source responds to the signal at a high speed but also allows high-frequency noise to be tracked. For example, when high-frequency noise is generated like Vsf shown in FIG. 3, Vsf at the write period end timing (hold timing) to the memory capacity (Cs) fluctuates, and the memory capacity (Cs) The signal level (Vs) to be written is written with an error (Δ) with respect to the original level (FIG. 3: dotted line).

このとき、一般に誤差△(ノイズの発生)は画素毎に異なるため、FPN(Fixed−Pattern−Noise)となり画像上に縦スジが生じてしまう。なお、図3においては説明のために高周波ノイズを単一の周波数としたが、実際は様々な周波数成分を含むホワイトノイズである。また、図3には示していないが、Vsfは制御信号RSがONしている間はリセットレベルとなり、RSがOFFしTがONすると信号レベルとなる。   At this time, the error Δ (generation of noise) generally differs for each pixel, so that it becomes FPN (Fixed-Pattern-Noise) and a vertical stripe is generated on the image. In FIG. 3, the high-frequency noise is a single frequency for the sake of explanation, but it is actually white noise containing various frequency components. Although not shown in FIG. 3, Vsf is at the reset level while the control signal RS is ON, and is at the signal level when RS is OFF and T is ON.

以上のように、電流源Isは、高速に信号を読出すことを可能にする半面、ノイズ増加によるFPNの問題を生じさせ、画質劣化を引き起こす。また、上記の高周波ノイズの影響はCDS(Correlated−Double−Sampling)で除去することができないため、ノイズそのものを抑える必要がある。   As described above, the current source Is makes it possible to read a signal at a high speed, but causes a problem of FPN due to an increase in noise and causes image quality degradation. Further, since the influence of the high frequency noise cannot be removed by CDS (Correlated-Double-Sampling), it is necessary to suppress the noise itself.

図4は、光電変換素子10におけるノイズスペクトルを示す図である。図4(a)に示すように、光電変換素子10は、ノイズが全周波数帯で存在し、高周波側になるにつれてノイズ強度が低下するような特性をもつ(1/fノイズ)。   FIG. 4 is a diagram illustrating a noise spectrum in the photoelectric conversion element 10. As shown in FIG. 4A, the photoelectric conversion element 10 has characteristics in which noise exists in all frequency bands and noise intensity decreases as the frequency becomes higher (1 / f noise).

しかし、図4(b)に示すように、光電変換素子10は、累積ノイズ(単位周波数とノイズ量の積:エネルギースペクトル)としては高周波側の方が圧倒的に帯域(周波数幅)が広いため、ノイズの寄与率としては高周波側ほど高くなる。したがって、FPNやエイリアシングノイズを低減するためには高周波ノイズを抑制することが重要となる。   However, as shown in FIG. 4B, the photoelectric conversion element 10 has an overwhelmingly wider band (frequency width) on the high frequency side as cumulative noise (product of unit frequency and noise amount: energy spectrum). The contribution ratio of noise increases as the frequency increases. Therefore, it is important to suppress high-frequency noise in order to reduce FPN and aliasing noise.

図5は、ノイズ低減のための画素部の構成例を示す図である。図5に示した画素部は、図2に示した画素部に対して電流源Isが存在しない記憶部262を備えている点が異なっている。   FIG. 5 is a diagram illustrating a configuration example of a pixel unit for noise reduction. The pixel unit illustrated in FIG. 5 is different from the pixel unit illustrated in FIG. 2 in that the pixel unit includes a storage unit 262 in which the current source Is does not exist.

図6は、画素回路210から記憶部262へ読み出される信号の様子を示す図である。PDに蓄積された信号が読み出される場合、SF出力(Vsf)が初期状態(リセットレベル)から光信号に応じた信号レベルに低下する点は図3と同じである。しかし、記憶部262には電流源(Is)が設けられていないため、SFはほとんど電流が流れずに動作することになる(サブスレッショルド領域動作)。そのため、Vsfの信号の応答が制限され、それに応じてメモリ容量(Cs)への信号の書き込み速度も制限される。これはメモリ容量(Cs)の充放電(ここでは放電)に必要な電流が少ないために、応答に時間が掛かるからである。   FIG. 6 is a diagram illustrating a state of a signal read from the pixel circuit 210 to the storage unit 262. When the signal accumulated in the PD is read, the SF output (Vsf) is the same as in FIG. 3 in that the signal level is lowered from the initial state (reset level) to the signal level corresponding to the optical signal. However, since the current source (Is) is not provided in the storage unit 262, the SF operates with almost no current (sub-threshold region operation). For this reason, the response of the Vsf signal is limited, and the signal writing speed to the memory capacity (Cs) is also limited accordingly. This is because the current required for charging / discharging (discharging in this case) of the memory capacity (Cs) is small, so that the response takes time.

なお、図3に示したVsにおける初期電圧は低いレベルに設定されているが、図2に示した構成ではメモリ容量(Cs)の放電パスが存在しないために、Vs電位は電圧低下方向にしか変化することができないからである。   Note that the initial voltage at Vs shown in FIG. 3 is set to a low level, but in the configuration shown in FIG. 2, the discharge path of the memory capacity (Cs) does not exist, so the Vs potential is only in the voltage decreasing direction. Because it cannot change.

上述したサブスレッショルド領域動作の場合、Vsfの応答速度、つまり信号帯域は制限されている状態である。したがって、図3に示した高周波ノイズは抑制され、ノイズによるVsの誤差は発生しない。しかし、同時に信号の応答速度が制限されるため、Vsfが所望のレベルに到達するのに時間が掛かる。これは光電変換素子10の動作速度が遅い場合には特に問題とならないが、高速動作をする場合は所望の信号レベルに到達する前にVsを確定(ホールド)させることになってしまう。したがって、図3に示した場合と同様に、本来書き込まれる信号レベル(点線)に対して誤差(△)を持つことになり、高周波ノイズ起因のFPNを抑える代わりに応答が制限されることによるFPNが発生してしまう。   In the case of the sub-threshold region operation described above, the response speed of Vsf, that is, the signal band is limited. Therefore, the high frequency noise shown in FIG. 3 is suppressed, and an error of Vs due to the noise does not occur. However, since the signal response speed is limited at the same time, it takes time for Vsf to reach a desired level. This is not particularly problematic when the operation speed of the photoelectric conversion element 10 is slow, but when operating at high speed, Vs is determined (held) before reaching a desired signal level. Therefore, as in the case shown in FIG. 3, there is an error (Δ) with respect to the originally written signal level (dotted line), and the FPN due to the response being limited instead of suppressing the FPN caused by high frequency noise. Will occur.

以上のように、光電変換素子10は、電流源Isをなくしたサブスレッショルド領域動作とする場合、ノイズ自体は抑制できるものの、信号の応答が制限されることによるFPNが新たに発生してしまう。   As described above, when the photoelectric conversion element 10 operates in the subthreshold region without the current source Is, noise itself can be suppressed, but FPN is newly generated due to limited signal response.

図7は、図5に示した構成を備えた光電変換素子10におけるノイズスペクトルを示す図である。ノイズは全周波数帯で存在し、高周波側になるにつれてノイズ強度は低下するような特性をもつ点は図4(a)に示した例と変わらない。しかし、図5に示した構成では信号の応答性(帯域)が大きく制限されるため、全体的にノイズが低減される。   FIG. 7 is a diagram showing a noise spectrum in the photoelectric conversion element 10 having the configuration shown in FIG. Noise is present in all frequency bands, and the characteristic that noise intensity decreases as the frequency becomes higher is the same as the example shown in FIG. However, in the configuration shown in FIG. 5, since the response (bandwidth) of the signal is greatly limited, noise is reduced as a whole.

なお、図7における周波数faまでの帯域は、Vsfの信号応答に必要な帯域を示している。これは低周波側の信号帯域と等価であり、この帯域が制限されていることは信号の応答性が制限されていることを意味する。   Note that the band up to the frequency fa in FIG. 7 indicates the band necessary for the signal response of Vsf. This is equivalent to the signal band on the low frequency side, and the fact that this band is limited means that the response of the signal is limited.

図8は、実施形態にかかる光電変換素子の画素部の構成例を示す図である。FPNを低減するためには、必要な信号の応答性を確保しつつ、ノイズ帯域を制限することが必要となる。実施形態にかかる光電変換素子の画素部は、記憶部261が電流源(Is)を有し、画素回路210のソースフォロワとは独立してノイズ帯域を制限する帯域制限部400を有する。具体的には、図8に示すように、実施形態にかかる光電変換素子の画素部は、画素回路210のSFの後段に帯域制限部(LIM)400が設けられている。   FIG. 8 is a diagram illustrating a configuration example of a pixel portion of the photoelectric conversion element according to the embodiment. In order to reduce FPN, it is necessary to limit the noise band while ensuring the response of the necessary signals. In the pixel unit of the photoelectric conversion element according to the embodiment, the storage unit 261 includes a current source (Is), and includes a band limiting unit 400 that limits the noise band independently of the source follower of the pixel circuit 210. Specifically, as illustrated in FIG. 8, the pixel unit of the photoelectric conversion element according to the embodiment is provided with a band limiting unit (LIM) 400 in the subsequent stage of the SF of the pixel circuit 210.

帯域制限部400は、例えばスイッチ(VR)によって構成され、画素回路210と記憶部261との間に直列に配置されている。帯域制限部400は、スイッチ(VR)のON抵抗とメモリ容量(Cs)でフィルタを構成することにより、SF出力信号の帯域を容易に制限することができる。つまり、帯域制限部400は、バッファ部が出力する電圧信号から、予め定められた帯域以上の高周波成分を除去する除去回路である。スイッチ(VR)による電圧は直流電圧であり、画素回路210から信号を読み出す場合にはスイッチ(VR)は常にON状態とされる。   The band limiting unit 400 is configured by a switch (VR), for example, and is arranged in series between the pixel circuit 210 and the storage unit 261. The band limiting unit 400 can easily limit the band of the SF output signal by configuring a filter with the ON resistance of the switch (VR) and the memory capacity (Cs). That is, the band limiting unit 400 is a removal circuit that removes high frequency components of a predetermined band or higher from the voltage signal output from the buffer unit. The voltage by the switch (VR) is a DC voltage, and when reading a signal from the pixel circuit 210, the switch (VR) is always turned on.

ここで、帯域制限部400とメモリ容量(Cs)による帯域は必要な信号の応答性を確保しつつ(信号の追従性に影響を与えない範囲で)ノイズ帯域を制限するように設定される。また、スイッチ(VR)のON抵抗は、スイッチサイズや制御信号電圧を設定することによって容易に任意の値が設定される。   Here, the band formed by the band limiting unit 400 and the memory capacity (Cs) is set so as to limit the noise band while ensuring the necessary signal response (in a range that does not affect the signal followability). The ON resistance of the switch (VR) can be easily set to an arbitrary value by setting the switch size and control signal voltage.

図9は、画素回路210から帯域制限部400を介して記憶部261に読み出される信号を示す図である。図9に示した例では、PDに蓄積された信号を読み出す場合、SF出力(Vsf)が初期状態(リセットレベル)から信号レベル分低下し、Vsfに高周波ノイズが重畳している点は図3に示した例と同じである。   FIG. 9 is a diagram illustrating signals read from the pixel circuit 210 to the storage unit 261 via the band limiting unit 400. In the example shown in FIG. 9, when the signal accumulated in the PD is read, the SF output (Vsf) is reduced by the signal level from the initial state (reset level), and high-frequency noise is superimposed on Vsf. It is the same as the example shown in.

しかし、Vsfで重畳していた高周波ノイズは帯域制限部400が帯域を制限するので、Vlimでは高周波ノイズが抑制される。ここで図8に示した構成では、帯域制限部400がソースフォロワとは独立に構成されているため、ソースフォロワ自体は高速動作を維持したままSF出力信号の帯域を制限できるようになるため、信号の応答性(メモリ容量(Cs)への書込期間)に影響を与えないよう帯域を制限する最適化が可能となっている。したがって、図8に示した構成では、図6のように応答不足に陥るようなこともなくなり、ノイズが抑制された信号Vlimがメモリ容量(Cs)に保持される。   However, since the band limiting unit 400 limits the band of the high frequency noise superimposed by Vsf, the high frequency noise is suppressed at Vlim. In the configuration shown in FIG. 8, since the band limiting unit 400 is configured independently of the source follower, the source follower itself can limit the band of the SF output signal while maintaining high speed operation. Optimization that limits the bandwidth so as not to affect the responsiveness of the signal (writing period to the memory capacity (Cs)) is possible. Therefore, in the configuration shown in FIG. 8, there is no shortage of response as shown in FIG. 6, and the signal Vlim in which noise is suppressed is held in the memory capacity (Cs).

以上のように、電流源Isを備えた記憶部261と、画素回路210との間に帯域制限部400が設けられることにより、メモリ容量(Cs)への書込期間に影響を与えないよう帯域を制限することが可能となるため、高周波ノイズや信号の応答不足によるFPNを抑制することができる。   As described above, the band limiting unit 400 is provided between the storage unit 261 having the current source Is and the pixel circuit 210, so that the writing period to the memory capacity (Cs) is not affected. Therefore, FPN due to high frequency noise or insufficient signal response can be suppressed.

図10は、図8に示した画素部を備える光電変換素子のノイズスペクトルを示す図である。図10において、ノイズは全周波数帯で存在し、高周波側になるにつれてノイズ強度は低下するような特性をもつ点は図4(a)と同じである。しかし、図10に示すように、図8に示した画素部の構成では、図4(a)に示した特性(点線)に対して、高周波側のノイズが低減される。   FIG. 10 is a diagram illustrating a noise spectrum of a photoelectric conversion element including the pixel portion illustrated in FIG. 10 is the same as FIG. 4A in that noise is present in all frequency bands and the noise intensity decreases as the frequency becomes higher. However, as shown in FIG. 10, in the configuration of the pixel portion shown in FIG. 8, noise on the high frequency side is reduced with respect to the characteristic (dotted line) shown in FIG.

ここで、信号の応答性を確保するために低周波側のノイズは低減されていない。しかし、図4を用いて説明したように、光電変換素子における回路ノイズとしては高周波側のノイズが圧倒的に大きいため影響は小さい。なお、図7を用いて説明したように、周波数faまでの帯域はVsfの信号応答に必要な帯域を示しており、図8に示した画素部は帯域を最適化することによってVsfの応答性を確保している。   Here, the noise on the low frequency side is not reduced in order to ensure the response of the signal. However, as described with reference to FIG. 4, the influence of the noise on the high frequency side is extremely small as the circuit noise in the photoelectric conversion element. Note that, as described with reference to FIG. 7, the band up to the frequency fa indicates a band necessary for the signal response of Vsf, and the pixel unit illustrated in FIG. 8 has a Vsf response by optimizing the band. Is secured.

図11は、図2に示した構成に対して回路追加を抑えた画素部の構成を示す図である。図8に示した構成では帯域制限部400がソースフォロワ(SF)とは独立に設けられていたが、図11に示すように、記憶部263が具備するスイッチを用いることによって帯域制限することも可能である。即ち、記憶部263は、画素選択スイッチ(SL)が帯域制限機能を兼ねる構成となっている。画素部が記憶部263を備えている場合、帯域を制限する効果は図8に示された構成と変わらない。   FIG. 11 is a diagram illustrating a configuration of a pixel portion in which circuit addition is suppressed with respect to the configuration illustrated in FIG. In the configuration shown in FIG. 8, the band limiting unit 400 is provided independently of the source follower (SF). However, as shown in FIG. 11, the band limiting unit 400 may be band limited by using a switch included in the storage unit 263. Is possible. That is, the storage unit 263 has a configuration in which the pixel selection switch (SL) also functions as a band limiting function. When the pixel unit includes the storage unit 263, the effect of limiting the band is not different from the configuration shown in FIG.

図12は、図11に示した画素回路210から記憶部263に読み出される信号を示す図である。図12に示すように、メモリ容量(Cs)に信号を書き込む場合、画素スイッチSLとメモリ選択スイッチSの制御信号をHighレベルとすることでONにするが、記憶部263は画素スイッチSLの制御信号のHighレベルが低く設定されることによって帯域を制限する。   FIG. 12 is a diagram illustrating signals read out from the pixel circuit 210 illustrated in FIG. 11 to the storage unit 263. As shown in FIG. 12, when a signal is written to the memory capacity (Cs), the control signal of the pixel switch SL and the memory selection switch S is turned on by setting it to a high level, but the storage unit 263 controls the pixel switch SL. The band is limited by setting the high level of the signal low.

記憶部263は、ゲート電圧を変えることによってMOSトランジスタのON抵抗が変わることを利用している。記憶部263は、画素スイッチSLに対するHighレベルが記憶部261よりも低く設定されることによってON抵抗を増加させて帯域制限を行う。画素スイッチSLのゲートに入力される信号は、画素スイッチSLのON/OFF状態を切り替える制御信号であるが、このON/OFF切替は図3と同様に行われる。なお、記憶部263の画素スイッチSL(MOSスイッチ)はNMOSであるためHighレベルの値が変えられているが、PMOSで構成される場合はLowレベルの値が変えられればよい。また、画素スイッチSLのゲートは、光電変換素子10の内部で任意の電圧を印加可能にされたノードとなっているが、端子を介して外部から任意の電圧を印加可能にされたノードであってもよい。   The storage unit 263 utilizes the fact that the ON resistance of the MOS transistor is changed by changing the gate voltage. The storage unit 263 performs band limitation by increasing the ON resistance when the High level for the pixel switch SL is set lower than that of the storage unit 261. The signal input to the gate of the pixel switch SL is a control signal for switching the ON / OFF state of the pixel switch SL. This ON / OFF switching is performed in the same manner as in FIG. Since the pixel switch SL (MOS switch) of the storage unit 263 is an NMOS, the value of the high level is changed. However, if the pixel switch SL is configured of the PMOS, the value of the low level may be changed. Further, the gate of the pixel switch SL is a node that can be applied with an arbitrary voltage inside the photoelectric conversion element 10, but is a node that can be applied with an arbitrary voltage from the outside via a terminal. May be.

記憶部263の画素スイッチSLに入力される制御信号SLのHighレベルは変更可能にされている。これによってVsfに重畳される高周波ノイズが各PDでばらつく場合でも適切に帯域制限を設定することが可能となっている。以上のように、記憶部263が備える画素スイッチSL(MOSスイッチ)によって帯域制限をする場合、制御信号SLの振幅を変更することによって制限帯域を変更することにより、PDの個体差によって生じるFPNを低減することができる。   The high level of the control signal SL input to the pixel switch SL of the storage unit 263 can be changed. As a result, even when the high frequency noise superimposed on Vsf varies among PDs, it is possible to set the band limit appropriately. As described above, when band limiting is performed by the pixel switch SL (MOS switch) included in the storage unit 263, the FPN caused by the individual difference of PD can be reduced by changing the limiting band by changing the amplitude of the control signal SL. Can be reduced.

なお、記憶部263は、画素選択スイッチ(SL)が上述した帯域制限部400の機能を備えているが、メモリ容量選択スイッチ(S)が帯域制限部400の機能を備えるように構成されてもよい。また、記憶部263は、帯域を変更可能にするためにMOSスイッチのON抵抗を変更可能にされているが、メモリ容量値が変更可能となるように構成されてもよい。   The storage unit 263 has the pixel selection switch (SL) having the function of the band limiting unit 400 described above, but the memory capacity selection switch (S) may be configured to have the function of the band limiting unit 400. Good. In addition, the storage unit 263 can change the ON resistance of the MOS switch so that the band can be changed. However, the storage unit 263 may be configured so that the memory capacity value can be changed.

次に、相関2重サンプリングを行うCDS部を備えた光電変換素子における画素部の構成について説明する。図13は、CDS部を備えた光電変換素子における画素部の構成を示す図である。光電変換素子には信号レベルを記憶部264のメモリ容量(Cs)に保持するだけでなく、リセットレベルをメモリ容量(Cr)に保持することによってCDSを実現しているものがある。CDSは画素の信号レベルからリセットレベルを減算することによって正味の信号レベルのみを抽出してFPNを補正する技術であるが、CDSでは高周波ノイズの影響を除去することができない。   Next, the configuration of the pixel portion in the photoelectric conversion element including the CDS portion that performs correlated double sampling will be described. FIG. 13 is a diagram illustrating a configuration of a pixel portion in a photoelectric conversion element including a CDS portion. Some photoelectric conversion elements realize not only the signal level in the memory capacity (Cs) of the storage unit 264 but also the CDS by holding the reset level in the memory capacity (Cr). CDS is a technique for correcting the FPN by extracting only the net signal level by subtracting the reset level from the signal level of the pixel, but CDS cannot remove the influence of high frequency noise.

図14は、高周波ノイズがCDSでは補正できない理由を示す図である。図13に示した画素部を用いてCDSを行う場合、画素選択スイッチSLがONしている状態で、メモリ容量選択スイッチRがON状態となり、最初にリセットレベルがメモリ容量に書き込まれる。次いで、メモリ容量選択スイッチ(S)がON状態となり、信号レベルが書き込まれる。   FIG. 14 is a diagram illustrating the reason why high frequency noise cannot be corrected by CDS. When CDS is performed using the pixel portion shown in FIG. 13, the memory capacity selection switch R is turned on while the pixel selection switch SL is turned on, and the reset level is first written into the memory capacity. Next, the memory capacity selection switch (S) is turned on, and the signal level is written.

図14(a)は、高周波ノイズが重畳している場合のCDS動作を示している。リセットレベルの書込期間の終了時に信号がホールドされVrが決定するが、書き込み終了時のVsfのレベルはノイズがない理想レベル(点線)と同じであるため、Vrは理想レベルが書き込まれる。次いで、信号レベルの書き込み期間終了時にVsが決定するが、Vsの書き込み終了時のVsfのレベルはノイズの影響を受けて理想レベルからずれたレベルになっているため、Vsでは理想レベルから△ずれたレベルが書き込まれる。この結果、CDSで減算されるVs−Vrは理想レベルから△の誤差が残り、CDSでは高周波ノイズの影響を補正することができない。   FIG. 14A shows the CDS operation when high frequency noise is superimposed. A signal is held and Vr is determined at the end of the reset period writing period. Since the level of Vsf at the end of writing is the same as the ideal level (dotted line) without noise, Vr is written with the ideal level. Next, Vs is determined at the end of the signal level writing period, but the level of Vsf at the end of Vs writing is shifted from the ideal level due to the influence of noise. Level is written. As a result, Vs−Vr subtracted by CDS has an error of Δ from the ideal level, and CDS cannot correct the influence of high frequency noise.

一方、図14(b)は、低周波ノイズが重畳している場合のCDS動作を示している。Vr、Vsが決まる過程は同じだが、Vrではノイズによる誤差(△r)をもって書き込まれ、Vsでは△rとほぼ同じ誤差(△s)で書き込まれる点が異なっている。これは、低周波ノイズの場合、レベルが変化する時間が長いため、CDSのサンプリング周期(リセットレベルの書き込みと信号レベルの書き込みの間隔)がノイズ周期に対して短い場合、リセットレベルと信号レベルでの信号変化にほとんど差異がないからである。   On the other hand, FIG. 14B shows the CDS operation when low frequency noise is superimposed. The process for determining Vr and Vs is the same, except that Vr is written with an error (Δr) due to noise, and Vs is written with almost the same error (Δs) as Δr. This is because, in the case of low-frequency noise, the level changes for a long time. Therefore, if the CDS sampling period (interval between reset level writing and signal level writing) is shorter than the noise period, This is because there is almost no difference in signal changes.

したがって、CDSで減算されるVs−Vrは理想レベルからのずれが小さく、CDSでは低周波ノイズの影響を補正することができる。なお、低周波ノイズに対するCDSの効果はノイズ周期とCDSサンプリング周期で決まり、通常、CDS周期の2倍程度以上の周期を持つノイズであれば影響を除去することが可能である。   Therefore, Vs−Vr subtracted by CDS has a small deviation from the ideal level, and CDS can correct the influence of low frequency noise. Note that the effect of CDS on low-frequency noise is determined by the noise period and the CDS sampling period, and it is usually possible to eliminate the influence if the noise has a period of about twice or more the CDS period.

以上のように、CDSでは低周波ノイズの影響は除去することができるが、高周波ノイズを除去することができない。なお、図14においては簡略化のため暗時出力状態(リセットレベル≒信号レベル)の例としている。   As described above, CDS can remove the influence of low-frequency noise, but cannot remove high-frequency noise. In FIG. 14, for the sake of simplicity, an example of an output state in the dark (reset level≈signal level) is shown.

図15は、帯域制限部400に対応する機能、メモリ容量(Cs)及びメモリ容量(Cr)を備えた記憶部265を有する画素部の構成例を示す図である。CDSは高周波ノイズを除去することができないと上述したが、逆に言えば、低周波ノイズの影響は除去できるということである。また、図10に示したように、図8に示した構成では応答性を確保するため、低周波ノイズを制限することができない。   FIG. 15 is a diagram illustrating a configuration example of a pixel unit having a storage unit 265 having a function corresponding to the band limiting unit 400, a memory capacity (Cs), and a memory capacity (Cr). Although CDS has been described above as being unable to remove high frequency noise, conversely, the effect of low frequency noise can be removed. Further, as shown in FIG. 10, the configuration shown in FIG. 8 ensures responsiveness, and thus low frequency noise cannot be limited.

記憶部265は、画素選択スイッチ(SL)がCDSでは補正できない帯域を制限する帯域制限部として設定されることにより、制限する帯域、つまり応答性への影響を最小限とすることができる。以上のように、記憶部265を備えた画素部を有する光電変換素子は、高周波ノイズを記憶部265が抑制し、低周波ノイズをCDSによって補正することを可能にするため、FPNを全周波数帯で抑制することを可能にする。   The storage unit 265 is set as a band limiting unit that limits a band in which the pixel selection switch (SL) cannot be corrected by the CDS, thereby minimizing the influence on the band to be limited, that is, the responsiveness. As described above, the photoelectric conversion element having the pixel unit including the storage unit 265 suppresses the high frequency noise by the storage unit 265 and enables the low frequency noise to be corrected by CDS. It is possible to suppress with.

図16は、図15に示した画素部を備えた光電変換素子の動作を示す図である。図16(a)は、図15に示した画素部において高周波ノイズが重畳している場合のCDS動作を示している。リセットレベル/信号レベルの書き込みは図14と同じである。しかし、図16(a)においては、記憶部265によってVlimではVsfに重畳していた高周波ノイズが抑制されている。これによってVr/Vsともに誤差のないレベルが書き込まれる。したがって、CDSで減算されるVs−Vrにも誤差が生じない。   FIG. 16 is a diagram illustrating an operation of the photoelectric conversion element including the pixel portion illustrated in FIG. FIG. 16A shows a CDS operation in the case where high-frequency noise is superimposed in the pixel portion shown in FIG. The reset level / signal level writing is the same as in FIG. However, in FIG. 16A, the high-frequency noise superimposed on Vsf at Vlim is suppressed by the storage unit 265. As a result, a level with no error is written in both Vr / Vs. Therefore, no error occurs in Vs−Vr subtracted by CDS.

一方、図16(b)は、低周波ノイズが重畳している場合のCDS動作を示している。
記憶部265は、低周波ノイズを制限できないため、Vsfで重畳しているノイズはVlimでも同様に重畳される。以降の動作は図14(b)と同じであり、低周波ノイズであるためにCDSで減算されるVs−Vrでのずれは小さく影響を補正することができる。
On the other hand, FIG. 16B shows a CDS operation when low frequency noise is superimposed.
Since the storage unit 265 cannot limit low-frequency noise, the noise superimposed on Vsf is also superimposed on Vlim in the same manner. The subsequent operation is the same as that in FIG. 14B, and since it is low-frequency noise, the deviation in Vs−Vr subtracted by CDS is small and the influence can be corrected.

以上のように、記憶部265を具備する画素部を有する光電変換素子は、高周波ノイズを記憶部265によって抑制し、低周波ノイズはCDSで補正することを可能にするため、FPNを全周波数帯で抑制することが可能となる。   As described above, the photoelectric conversion element having the pixel portion including the storage unit 265 suppresses high-frequency noise by the storage unit 265, and enables low-frequency noise to be corrected by CDS. Can be suppressed.

図17は、記憶部265を具備する画素部を有する光電変換素子のノイズスペクトルを示す図である。ノイズは全周波数帯で存在し、高周波側になるにつれてノイズ強度は低下するような特性をもつ点は図10と変わらない。しかし、図17においては図4(a)に示した例(点線)に対して、高周波側のノイズが低減される。ここで、信号の応答性を確保するため低周波側のノイズは低減されておらず、CDSで補正可能なノイズ帯域を制限していない点が図10と異なる。この場合、応答に必要な帯域よりもCDSで補正可能な帯域の方が高周波側にあるため、CDS帯域を制限しないことで応答性への影響を最小限とすることができる。   FIG. 17 is a diagram illustrating a noise spectrum of a photoelectric conversion element having a pixel portion provided with a storage portion 265. Noise is present in all frequency bands, and the characteristic that noise intensity decreases with increasing frequency is the same as in FIG. However, in FIG. 17, the noise on the high frequency side is reduced compared to the example (dotted line) shown in FIG. Here, in order to ensure the response of the signal, the noise on the low frequency side is not reduced, and the noise band that can be corrected by the CDS is not limited, which is different from FIG. In this case, since the band that can be corrected by CDS is on the higher frequency side than the band necessary for response, the influence on the responsiveness can be minimized by not limiting the CDS band.

なお、図7において述べたように周波数faまでの帯域はVsfの信号応答に必要な帯域を示しており、fbまでの帯域はCDSで補正可能なノイズ帯域を示している。また、図17に示した例ではCDSで補正可能な帯域の外側、つまり補正できない帯域から制限する様子を示しているが、CDSで補正可能な帯域から記憶部265が帯域を制限してもよい。   Note that, as described in FIG. 7, the band up to the frequency fa indicates a band necessary for the signal response of Vsf, and the band up to fb indicates a noise band that can be corrected by the CDS. In addition, although the example shown in FIG. 17 shows a state in which the band is limited from outside the band that can be corrected by CDS, that is, the band that cannot be corrected, the storage unit 265 may limit the band from the band that can be corrected by CDS. .

図18は、実施形態にかかる光電変換素子10aの構成を例示する図である。なお、図18に示した光電変換素子10aの構成部分のうち、光電変換素子10(図1)に示した構成部分と実質的に同じものには、同一の符号が付してある。AMEM26aは、帯域制限部列40を有する。帯域制限部列40は、例えば帯域制限部400を色毎にそれぞれ約7000個備え、高周波ノイズを抑制する。また、AMEM26aは、メモリ容量(Cs)及びメモリ容量(Cr)を有する。なお、AMEM26aは、帯域制限部列40に替えて、色毎にそれぞれ約7000個の記憶部265を有するように構成されてもよい。   FIG. 18 is a diagram illustrating the configuration of the photoelectric conversion element 10a according to the embodiment. Note that, among the components of the photoelectric conversion element 10a illustrated in FIG. 18, the same components as those illustrated in the photoelectric conversion element 10 (FIG. 1) are denoted by the same reference numerals. The AMEM 26 a has a band limiting unit row 40. The band limiting unit row 40 includes, for example, about 7000 band limiting units 400 for each color, and suppresses high frequency noise. The AMEM 26a has a memory capacity (Cs) and a memory capacity (Cr). The AMEM 26a may be configured to have about 7000 storage units 265 for each color instead of the band limiting unit row 40.

そして、AMEM26aによってノイズが抑制された信号は、同じくAMEM26a内にある各メモリ容量に読み出され画素毎に信号が保持され、保持された信号はRGBで順次ADCに読み出される。このAMEM26aで信号を保持することによって、画素200及び画素回路210の動作タイミング、つまり露光タイミングがRGBで同時であるグローバルシャッタ方式が実現される。   Then, the signal whose noise is suppressed by the AMEM 26a is read out to each memory capacity in the AMEM 26a and the signal is held for each pixel, and the held signal is sequentially read out to the ADC in RGB. By holding the signal in the AMEM 26a, a global shutter system is realized in which the operation timing of the pixel 200 and the pixel circuit 210, that is, the exposure timing is simultaneous with RGB.

ADC27は、カラム数と同じ数のAD変換器を有し、カラム単位で画像信号を順次にAD変換する。DCDS(デジタルCDS)31は、ADC27から出力されるリセットレベル/信号レベルを用いてCDSを行う。タイミング制御部(TG)30aは、光電変換素子10aを構成する各部を制御する。帯域制限部400は、画素回路210に含まれるように構成されてもよい。   The ADC 27 has the same number of AD converters as the number of columns, and sequentially AD-converts image signals in units of columns. The DCDS (digital CDS) 31 performs CDS using the reset level / signal level output from the ADC 27. The timing control unit (TG) 30a controls each unit constituting the photoelectric conversion element 10a. The band limiting unit 400 may be configured to be included in the pixel circuit 210.

光電変換素子10aは、FPNに起因した縦スジを抑制することが可能となる。なお、エリアセンサの場合は2次元に配置された画素毎にFPNが発生するためS/N劣化は生じるが、縦スジほど致命的な画質低下にはならない。   The photoelectric conversion element 10a can suppress vertical stripes due to FPN. In the case of an area sensor, SPN deterioration occurs because FPN occurs for each two-dimensionally arranged pixel, but the image quality is not as fatal as vertical stripes.

次に、帯域制限の調整方法について説明する。図19は、帯域制限の調整方法を示すフローチャートである。図11に示した画素部においては、帯域制限部400での制限帯域を変更可能にすることでPDのノイズの個体差に対応することができるが、FPNのレベルを検出しながら帯域を調整すると個体毎に最適な帯域とすることが可能となる。   Next, a method for adjusting the bandwidth limitation will be described. FIG. 19 is a flowchart showing a method for adjusting the bandwidth limitation. In the pixel unit shown in FIG. 11, it is possible to cope with individual differences in PD noise by making it possible to change the band limit in the band limit unit 400, but if the band is adjusted while detecting the FPN level, It becomes possible to set the optimum band for each individual.

図19に示すように、調整が開始されると、ユーザは、まずFPNデータを取得する(S100)。FPNデータは暗時状態での画像データを取得することによって容易に取得できる。ユーザは、“FPNデータ取得”で取得されたレベルが閾値以下かどうかを判定する(S102)。ユーザは、閾値以下なら調整を完了する(S102:Yes)が、閾値を超えている場合(S102:No)は“制限帯域調整”にて制限帯域を変更する(S104)。   As shown in FIG. 19, when the adjustment is started, the user first acquires FPN data (S100). FPN data can be easily acquired by acquiring image data in a dark state. The user determines whether the level acquired by “FPN data acquisition” is equal to or less than a threshold value (S102). If the user is below the threshold, the adjustment is completed (S102: Yes), but if the threshold is exceeded (S102: No), the limited bandwidth is changed by “limited bandwidth adjustment” (S104).

S104の処理では、図11に示したように、VR電圧を変更することで帯域を変更していき、この場合はFPNレベルを小さくするために帯域をより制限していく方向に可変する。そしてユーザは、再度FPNデータを取得し(S100)、閾値以下かどうかを判定する(S102)。以上のように、制限帯域を調整することで個体毎に最適な帯域を設定することができる。尚、上記は基本的な調整方法を示しており、閾値判定と帯域調整のループ処理回数に上限を設けたり、ループ処理回数を減らすためにFPNレベルの値に応じて制限帯域を演算で算出するなどしてもよい。   In the process of S104, as shown in FIG. 11, the band is changed by changing the VR voltage. In this case, the band is changed in a direction of further limiting in order to reduce the FPN level. Then, the user obtains FPN data again (S100), and determines whether it is equal to or less than a threshold value (S102). As described above, an optimum band can be set for each individual by adjusting the limited band. Note that the above shows a basic adjustment method, in which an upper limit is set for the number of loop processes for threshold determination and band adjustment, or a limited band is calculated according to the value of the FPN level in order to reduce the number of loop processes. Etc.

次に、帯域制限調整時の光電変換素子の動作について説明する。図20は、調整前の状態を示しており、上図は暗時状態での主走査出力データであり、下図はノイズスペクトルである。ここでは、主走査方向の出力データにおいて出力レベル分布の最大値と最小値の差をFPNレベルと定義している。   Next, the operation of the photoelectric conversion element at the time of band limitation adjustment will be described. FIG. 20 shows a state before adjustment. The upper diagram shows main scanning output data in a dark state, and the lower diagram shows a noise spectrum. Here, the difference between the maximum value and the minimum value of the output level distribution in the output data in the main scanning direction is defined as the FPN level.

ノイズスペクトルにおいて周波数fbはCDSで補正可能なノイズ周波数上限であり、fcは帯域制限部で制限される帯域のカットオフ周波数を示している。図20に示す帯域調整前は、ノイズスペクトルで見るとfcがfbよりも高い値となっているため、CDSで補正できない帯域を完全に制限できていない。したがって、主走査レベル分布で示すように、FPNレベルがある程度生じている。   In the noise spectrum, the frequency fb is the upper limit of the noise frequency that can be corrected by CDS, and fc indicates the cutoff frequency of the band limited by the band limiting unit. Before the band adjustment shown in FIG. 20, fc is higher than fb in terms of the noise spectrum, and therefore the band that cannot be corrected by CDS cannot be completely limited. Therefore, as shown by the main scanning level distribution, the FPN level is generated to some extent.

図21は、調整後の状態を示している。帯域調整では制限する帯域を変更していき、調整後は図21のようにfcがfbを下回るようになる。すると、図20で制限できていなかったCDSで補正できないノイズ帯域を制限するようになり、主走査レベル分布に示すようにFPNレベルが低減することになる。   FIG. 21 shows a state after adjustment. In the band adjustment, the band to be limited is changed, and after the adjustment, fc becomes lower than fb as shown in FIG. Then, the noise band that cannot be corrected by the CDS that could not be limited in FIG. 20 is limited, and the FPN level is reduced as shown in the main scanning level distribution.

次に、実施形態にかかる光電変換素子10aを有する画像読取装置を備えた画像形成装置について説明する。図22は、例えば光電変換素子10aを有する画像読取装置60を備えた画像形成装置50の概要を示す図である。画像形成装置50は、画像読取装置60と画像形成部70とを有する例えば複写機やMFP(Multifunction Peripheral)などである。   Next, an image forming apparatus including an image reading apparatus having the photoelectric conversion element 10a according to the embodiment will be described. FIG. 22 is a diagram illustrating an outline of an image forming apparatus 50 including an image reading device 60 having, for example, a photoelectric conversion element 10a. The image forming apparatus 50 is, for example, a copying machine or an MFP (Multifunction Peripheral) having an image reading device 60 and an image forming unit 70.

画像読取装置60は、例えば光電変換素子10a、LEDドライバ(LED_DRV)600及びLED602を有する。LEDドライバ600は、タイミング制御部(TG)30aが出力するライン同期信号などに同期して、LED602を駆動する。LED602は、原稿に対して光を照射する。光電変換素子10aは、ライン同期信号などに同期して、原稿からの反射光を受光して図示しない複数のPDが電荷を発生させて蓄積を開始する。そして、光電変換素子10aは、AD変換及びパラレルシリアル変換等を行った後に、画像データを画像形成部70に対して出力する。   The image reading device 60 includes, for example, a photoelectric conversion element 10a, an LED driver (LED_DRV) 600, and an LED 602. The LED driver 600 drives the LED 602 in synchronization with a line synchronization signal output from the timing control unit (TG) 30a. The LED 602 irradiates the original with light. The photoelectric conversion element 10a receives reflected light from a document in synchronization with a line synchronization signal or the like, and a plurality of PDs (not shown) generate charges and start accumulation. The photoelectric conversion element 10a outputs image data to the image forming unit 70 after performing AD conversion, parallel serial conversion, and the like.

画像形成部70は、処理部80とプリンタエンジン82とを有し、処理部80とプリンタエンジン82とがインターフェイス(I/F)84を介して接続されている。   The image forming unit 70 includes a processing unit 80 and a printer engine 82, and the processing unit 80 and the printer engine 82 are connected via an interface (I / F) 84.

処理部80は、LVDS800、画像処理部802及びCPU804を有する。CPU804は、光電変換素子10aなどの画像形成装置50を構成する各部を制御する。また、CPU804(又はタイミング制御部30)は、各PDが受光量に応じて電荷を発生させることを略同時に開始するよう制御する。   The processing unit 80 includes an LVDS 800, an image processing unit 802, and a CPU 804. The CPU 804 controls each part of the image forming apparatus 50 such as the photoelectric conversion element 10a. In addition, the CPU 804 (or the timing control unit 30) controls each PD to start generating charges according to the amount of received light substantially simultaneously.

光電変換素子10aは、LVDS800に対して例えば画像読取装置60が読取った画像の画像データ、ライン同期信号及び伝送クロックなどを出力する。LVDS800は、受入れた画像データ、ライン同期信号及び伝送クロックなどをパラレル10ビットデータに変換する。画像処理部802は、変換された10ビットデータを用いて画像処理を行い、画像データなどをプリンタエンジン82に対して出力する。プリンタエンジン82は、受入れた画像データを用いて印刷を行う。   The photoelectric conversion element 10a outputs, for example, image data of an image read by the image reading device 60, a line synchronization signal, a transmission clock, and the like to the LVDS 800. The LVDS 800 converts received image data, a line synchronization signal, a transmission clock, and the like into parallel 10-bit data. The image processing unit 802 performs image processing using the converted 10-bit data, and outputs image data and the like to the printer engine 82. The printer engine 82 performs printing using the received image data.

10,10a 光電変換素子
20 PIX(R)
21 PIX_BLK(R)
22 PIX(G)
23 PIX_BLK(G)
24 PIX(B)
25 PIX_BLK(B)
26 AMEM
27 ADC
28 P/S
29 LVDS
30,30a TG
31 DCDS
40 帯域制限部列
50 画像形成装置
60 画像読取装置
70 画像形成部
200 画素
210 画素回路
261〜265 記憶部
400 帯域制限部
10, 10a Photoelectric conversion element 20 PIX (R)
21 PIX_BLK (R)
22 PIX (G)
23 PIX_BLK (G)
24 PIX (B)
25 PIX_BLK (B)
26 AMEM
27 ADC
28 P / S
29 LVDS
30, 30a TG
31 DCDS
40 Band Limiting Unit Row 50 Image Forming Device 60 Image Reading Device 70 Image Forming Unit 200 Pixel 210 Pixel Circuits 261 to 265 Storage Unit 400 Band Limiting Unit

特開2010−178117号公報JP 2010-178117 A

Claims (8)

受光量に応じて電荷を発生させる受光素子と、
前記受光素子毎に設けられ、前記受光素子が発生させた電荷に応じて電圧変換を行った電圧信号をバッファリングして後段に出力するバッファ部と、
前記バッファ部が前記電圧信号を出力する場合に、前記バッファ部に流れる電流を所定の電流量とするように制御する電流制御回路と、
前記バッファ部が出力する前記電圧信号から、前記バッファ部の信号応答性に影響を与えない範囲で予め定められた帯域以上の高周波成分を除去する除去回路と、
を有することを特徴とする光電変換素子。
A light receiving element that generates an electric charge according to the amount of light received;
A buffer unit provided for each of the light receiving elements, for buffering a voltage signal obtained by performing voltage conversion according to the electric charge generated by the light receiving element, and outputting the buffered signal to a subsequent stage;
A current control circuit that controls the current flowing through the buffer unit to have a predetermined current amount when the buffer unit outputs the voltage signal;
A removal circuit that removes a high-frequency component of a predetermined band or more in a range that does not affect the signal response of the buffer unit from the voltage signal output by the buffer unit;
A photoelectric conversion element comprising:
前記除去回路は、
MOSトランジスタを有し、
前記MOSトランジスタのオン抵抗の大きさによって、除去する高周波成分の帯域が予め定められていること
を特徴とする請求項1に記載の光電変換素子。
The removal circuit includes:
Having a MOS transistor,
The photoelectric conversion element according to claim 1, wherein a band of a high-frequency component to be removed is determined in advance according to a magnitude of an on-resistance of the MOS transistor.
前記除去回路は、
前記MOSトランジスタのオン抵抗の値を変更可能にするように、任意の電圧を印加可能にされたノードを有すること
を特徴とする請求項2に記載の光電変換素子。
The removal circuit includes:
The photoelectric conversion element according to claim 2, further comprising a node to which an arbitrary voltage can be applied so as to change a value of an on-resistance of the MOS transistor.
前記バッファ部が出力する前記電圧信号に対し、相関2重サンプリングを行うCDS部をさらに有し、
前記除去回路は、
前記バッファ部が出力する前記電圧信号から前記CDS部が除去可能な周波数成分の帯域よりも高い帯域の高周波成分を除去すること
を特徴とする請求項1乃至3のいずれか1項に記載の光電変換素子。
A CDS unit that performs correlated double sampling on the voltage signal output from the buffer unit;
The removal circuit includes:
4. The photoelectric device according to claim 1, wherein a high frequency component in a band higher than a frequency component band that can be removed by the CDS unit is removed from the voltage signal output from the buffer unit. 5. Conversion element.
前記受光素子は、
受光する光の色毎に一方向に配列されていること
を特徴とする請求項1乃至4のいずれか1項に記載の光電変換素子。
The light receiving element is
The photoelectric conversion element according to any one of claims 1 to 4, wherein the photoelectric conversion elements are arranged in one direction for each color of light to be received.
前記除去回路は、
前記受光素子に生じる固定パターンノイズが予め定められた閾値以下になるように高周波成分を除去すること
を特徴とする請求項5に記載の光電変換素子。
The removal circuit includes:
The photoelectric conversion element according to claim 5, wherein a high-frequency component is removed so that fixed pattern noise generated in the light receiving element is equal to or less than a predetermined threshold value.
請求項1乃至6のいずれか1項に記載の光電変換素子
を有することを特徴とする画像読取装置。
An image reading apparatus comprising the photoelectric conversion element according to claim 1.
請求項7に記載の画像読取装置と、
前記画像読取装置の出力に基づいて画像を形成する画像形成部と
を有することを特徴とする画像形成装置。
An image reading apparatus according to claim 7;
An image forming apparatus comprising: an image forming unit that forms an image based on an output of the image reading apparatus.
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