JP2019176321A - Differential amplifier circuit - Google Patents
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Abstract
Description
本明細書が開示する技術は、過電圧に対する保護機能を有する差動増幅回路に関する。 The technology disclosed in this specification relates to a differential amplifier circuit having a protection function against overvoltage.
外部入力端子に加わる静電気に対策するために、外部入力端子と定電圧部位（例えばグランド電圧部位）の間に接続されているＥＳＤ保護用のダイオードを備える差動増幅回路が知られている。ダイオードは、外部入力端子から定電圧部位に向けて逆方向となるように接続されている。これにより、外部入力端子に静電気が加わって外部入力端子と定電圧部位の間の電圧差がダイオードのブレークダウン電圧を超えたときに、ダイオードが導通して静電気の電荷を放電する。 In order to take measures against static electricity applied to the external input terminal, a differential amplifier circuit including an ESD protection diode connected between the external input terminal and a constant voltage part (for example, a ground voltage part) is known. The diodes are connected in the reverse direction from the external input terminal toward the constant voltage region. As a result, when static electricity is applied to the external input terminal and the voltage difference between the external input terminal and the constant voltage portion exceeds the breakdown voltage of the diode, the diode becomes conductive and discharges static electricity.
このような差動増幅回路では、高温動作時にダイオードを介して流れるリーク電流が問題となる。特許文献１は、外部入力端子と定電圧部位の間にＥＳＤ保護用の一対のダイオードを直列接続させる技術を開示する。この差動増幅回路は、一対のダイオードの接続点の電圧を外部入力端子の電圧と同電位となるように調整する。これにより、外部入力端子側に接続されているダイオードの両端電圧が等しくなり、そのダイオードを介して定電圧部位に向けて流れるリーク電流が抑えられる。
In such a differential amplifier circuit, a leakage current flowing through the diode during high temperature operation becomes a problem.
ＥＳＤ保護用のダイオードは導通しない電圧であって、差動増幅回路の電源電圧よりも高い直流電圧が、外部入力端子に印加されてしまう場合がある。例えば、配線トラブル等によって、外部入力端子が電圧線に短絡してしまった場合である。このような場合、差動増幅回路を構成する素子に耐圧を超えた電圧が印加されてしまい、差動増幅回路が破損してしまう場合がある。本明細書は、高い過電圧保護機能を備えた差動増幅回路を提供することを目的とする。 The ESD protection diode is a voltage that does not conduct, and a DC voltage that is higher than the power supply voltage of the differential amplifier circuit may be applied to the external input terminal. For example, this is a case where the external input terminal is short-circuited to the voltage line due to wiring trouble or the like. In such a case, a voltage exceeding the withstand voltage may be applied to the elements constituting the differential amplifier circuit, and the differential amplifier circuit may be damaged. It is an object of the present specification to provide a differential amplifier circuit having a high overvoltage protection function.
本明細書が開示する差動増幅回路の一実施形態は、信号入力端子を備える。第１入力端子と、第２入力端子を備えたオペアンプを備える。第３入力端子および第４入力端子を備えたバッファアンプを備える。ドレイン端子に信号入力端子が接続され、ソース端子にオペアンプの第１入力端子が接続されている第１ＭＯＳＦＥＴを備える。一端が信号入力端子と第１ＭＯＳＦＥＴのドレイン端子との接続経路上に接続されている第１の静電気保護回路を備える。一端が第１の静電気保護回路の他端に第１接続点で接続され、他端が基準電圧部位に接続されている第２の静電気保護回路を備える。ドレイン端子に第１接続点が接続され、ソース端子にバッファアンプの第３入力端子が接続されている第２ＭＯＳＦＥＴを備える。ドレイン端子に第１接続点が接続され、ソース端子にバッファアンプの出力端子が接続されている第３ＭＯＳＦＥＴを備える。オペアンプの第２入力端子は、バッファアンプの第４入力端子に接続されている。第１、第２および第３ＭＯＳＦＥＴの各々は、ｎ型である。第１、第２および第３ＭＯＳＦＥＴの各々は、ソース端子にバックゲートが接続されている。第１、第２および第３ＭＯＳＦＥＴの各々のゲート端子には、信号入力端子に入力される信号電圧よりもしきい値電圧以上高い所定電圧が印加される。 One embodiment of the differential amplifier circuit disclosed in this specification includes a signal input terminal. An operational amplifier having a first input terminal and a second input terminal is provided. A buffer amplifier having a third input terminal and a fourth input terminal is provided. A first MOSFET having a signal input terminal connected to the drain terminal and a first input terminal of an operational amplifier connected to the source terminal; A first electrostatic protection circuit having one end connected on a connection path between the signal input terminal and the drain terminal of the first MOSFET is provided. A second electrostatic protection circuit having one end connected to the other end of the first electrostatic protection circuit at a first connection point and the other end connected to a reference voltage portion is provided. A second MOSFET has a first connection point connected to the drain terminal and a third input terminal of the buffer amplifier connected to the source terminal. A third MOSFET having a first connection point connected to the drain terminal and an output terminal of the buffer amplifier connected to the source terminal is provided. The second input terminal of the operational amplifier is connected to the fourth input terminal of the buffer amplifier. Each of the first, second and third MOSFETs is n-type. Each of the first, second, and third MOSFETs has a back gate connected to the source terminal. A predetermined voltage higher than the threshold voltage than the signal voltage input to the signal input terminal is applied to the gate terminal of each of the first, second and third MOSFETs.
第１、第２および第３ＭＯＳＦＥＴの各々のゲート端子には、信号電圧よりもしきい値電圧以上高い所定電圧が印加されているため、通常動作時においては、第１、第２および第３ＭＯＳＦＥＴはオン状態である。よって、ドレイン電圧がソース端子に伝達され、ドレイン電圧とソース電圧は同等となる。すなわち、第１、第２および第３ＭＯＳＦＥＴは、導電経路として機能する。一方、信号入力端子に高電圧が印加され、第１、第２および第３ＭＯＳＦＥＴのドレイン電圧が上昇すると、ソース電圧もドレイン電圧に追従して上昇する。またソース端子にバックゲートが接続されているため、バックゲート電圧もソース電圧に追従して上昇する。そしてソース電圧の上昇に従い、ゲート−ソース間電圧が第１、第２および第３ＭＯＳＦＥＴのしきい値電圧よりも小さくなると、第１、第２および第３ＭＯＳＦＥＴがオフになる。ドレイン電圧がソース端子に伝達されることがない。ソース端子に接続されているオペアンプおよびバッファアンプに、耐圧を超えた電圧が印加されてしまうことを防止することが可能となる。 Since a predetermined voltage higher than the signal voltage is applied to the gate terminals of the first, second, and third MOSFETs, the first, second, and third MOSFETs are turned on during normal operation. State. Therefore, the drain voltage is transmitted to the source terminal, and the drain voltage and the source voltage are equal. That is, the first, second, and third MOSFETs function as conductive paths. On the other hand, when a high voltage is applied to the signal input terminal and the drain voltages of the first, second, and third MOSFETs increase, the source voltage also increases following the drain voltage. In addition, since the back gate is connected to the source terminal, the back gate voltage also increases following the source voltage. When the gate-source voltage becomes lower than the threshold voltage of the first, second, and third MOSFETs as the source voltage increases, the first, second, and third MOSFETs are turned off. The drain voltage is not transmitted to the source terminal. It is possible to prevent a voltage exceeding the withstand voltage from being applied to the operational amplifier and the buffer amplifier connected to the source terminal.
第１ＭＯＳＦＥＴのソース端子とオペアンプの第１入力端子の接続経路上に備えられる第１抵抗器と、第２ＭＯＳＦＥＴのソース端子とバッファアンプの第３入力端子の接続経路上に備えられる第２抵抗器と、第３ＭＯＳＦＥＴのソース端子とバッファアンプの出力端子の接続経路上に備えられる第３抵抗器と、をさらに備えていてもよい。効果の詳細は実施例で説明する。 A first resistor provided on a connection path between the source terminal of the first MOSFET and the first input terminal of the operational amplifier; a second resistor provided on a connection path between the source terminal of the second MOSFET and the third input terminal of the buffer amplifier; And a third resistor provided on a connection path between the source terminal of the third MOSFET and the output terminal of the buffer amplifier. Details of the effect will be described in Examples.
第１、第２および第３ＭＯＳＦＥＴは、ＳＯＩ基板に形成されたトランジスタであってもよい。効果の詳細は実施例で説明する。 The first, second, and third MOSFETs may be transistors formed on an SOI substrate. Details of the effect will be described in Examples.
第１の静電気保護回路は、信号入力端子と第１接続点との間に接続されており、信号入力端子から第１接続点に向けて逆方向となるように接続されている第１ダイオードと、第１ダイオードに対して並列に接続されており、信号入力端子から第１接続点に向けて順方向となるように接続されている第２ダイオードと、を備えていてもよい。第２の静電気保護回路は、第１接続点と基準電圧部位との間に接続されており、第１接続点から基準電圧部位に向けて逆方向となるように接続されている第３ダイオードを備えていてもよい。 The first static electricity protection circuit is connected between the signal input terminal and the first connection point, and is connected to the first diode connected in the reverse direction from the signal input terminal toward the first connection point. And a second diode connected in parallel to the first diode and connected in a forward direction from the signal input terminal toward the first connection point. The second electrostatic protection circuit includes a third diode connected between the first connection point and the reference voltage portion and connected in the reverse direction from the first connection point toward the reference voltage portion. You may have.
（チャージアンプ１の構成)
図１に、本実施形態に係るチャージアンプ１の回路構成図を示す。チャージアンプ１は、差動増幅回路２、キャパシタＣ１１およびＣ１２、抵抗器Ｒ１１、信号源３、参照電圧部位４、出力端子Ｔ４を備える。信号源３は、例えば圧電型加速度センサである。信号源３の一端は、キャパシタＣ１２を介して信号入力端子Ｔ１に接続されている。信号源３の他端は、参照電圧部位４を介して信号入力端子Ｔ２に接続されている。参照電圧部位４は、参照電圧Ｖｒｅｆを供給する部位である。本実施形態では、参照電圧Ｖｒｅｆは２．５Ｖである。信号入力端子Ｔ１の信号電圧ＶＭ、および信号入力端子Ｔ２の信号電圧ＶＰは、参照電圧Ｖｒｅｆ近傍の値であり、約２．５Ｖである。キャパシタＣ１１の一端は信号入力端子Ｔ１に接続され、他端は出力端子Ｔ３およびＴ４に接続されている。抵抗器Ｒ１１の一端は信号入力端子Ｔ１に接続され、他端は出力端子Ｔ３およびＴ４に接続されている。
(Configuration of charge amplifier 1)
FIG. 1 shows a circuit configuration diagram of a
チャージアンプ１の近傍には、外部配線Ｗ１が配置されている。外部配線Ｗ１には、第２定電圧部位によって第２所定電圧ＶＤＤＨが印加されている。第２所定電圧ＶＤＤＨは、後述する第３ダイオードＤ３のブレークダウン電圧よりは低い電圧であるが、オペアンプＯＰ１およびバッファアンプＯＰ２の耐圧よりは高い電圧である。本実施形態では、第２所定電圧ＶＤＤＨは１２Ｖである。
In the vicinity of the
（差動増幅回路２の構成）
差動増幅回路２は、信号入力端子Ｔ１およびＴ２、出力端子Ｔ３、オペアンプＯＰ１、バッファアンプＯＰ２、第１の静電気保護回路１１、第２の静電気保護回路１２、第１ＭＯＳＦＥＴ（Ｍ１）、第２ＭＯＳＦＥＴ（Ｍ２）、第３ＭＯＳＦＥＴ（Ｍ３）、第１抵抗器Ｒ１、第２抵抗器Ｒ２、第３抵抗器Ｒ３、を備える。信号入力端子Ｔ１には、信号源３のセンサ出力信号Ｖｉｎが入力されている。信号入力端子Ｔ２には、参照電圧Ｖｒｅｆが入力されている。出力端子Ｔ３は、チャージアンプ１の出力端子Ｔ４に接続されている。オペアンプＯＰ１は、信号入力端子Ｔ１に入力するセンサ出力信号Ｖｉｎを出力電圧ＶＯに変換し、出力端子Ｔ３を介して出力端子Ｔ４へ出力する。
(Configuration of differential amplifier circuit 2)
The
第１ＭＯＳＦＥＴ（Ｍ１）のドレイン端子には、信号入力端子Ｔ１が接続されている。第１ＭＯＳＦＥＴ（Ｍ１）のソース端子には、第１抵抗器Ｒ１を介してオペアンプＯＰ１の反転入力端子が接続されている。第１の静電気保護回路１１の一端は、信号入力端子Ｔ１と第１ＭＯＳＦＥＴ（Ｍ１）のドレイン端子との接続経路上に、第２接続点Ｎ２で接続されている。第２の静電気保護回路１２の一端は、第１の静電気保護回路１１の他端に第１接続点Ｎ１で接続されている。第２の静電気保護回路１２の他端は、基準電圧部位に接続されている。基準電圧部位の電圧は、グランド電圧ＧＮＤに固定されている。本実施形態では、グランド電圧ＧＮＤは０Ｖである。第２ＭＯＳＦＥＴ（Ｍ２）のドレイン端子には、第１接続点Ｎ１が接続されている。第２ＭＯＳＦＥＴ（Ｍ２）のソース端子には、第２抵抗器Ｒ２を介してバッファアンプＯＰ２の反転入力端子が接続されている。第３ＭＯＳＦＥＴ（Ｍ３）のドレイン端子には、第１接続点Ｎ１が接続されている。第３ＭＯＳＦＥＴ（Ｍ３）のソース端子には、第３抵抗器Ｒ３を介してバッファアンプＯＰ２の出力端子が接続されている。オペアンプＯＰ１の非反転入力端子は、信号入力端子Ｔ２およびバッファアンプＯＰ２の非反転入力端子に接続されている。
A signal input terminal T1 is connected to the drain terminal of the first MOSFET (M1). The inverting input terminal of the operational amplifier OP1 is connected to the source terminal of the first MOSFET (M1) via the first resistor R1. One end of the first electrostatic protection circuit 11 is connected at a second connection point N2 on a connection path between the signal input terminal T1 and the drain terminal of the first MOSFET (M1). One end of the second
第１の静電気保護回路１１は、第１ダイオードＤ１と第２ダイオードＤ２を備えている。第１ダイオードＤ１は、信号入力端子Ｔ１と第１接続点Ｎ１との間に、信号入力端子Ｔ１から第１接続点Ｎ１に向けて逆方向となるように接続されている。第２ダイオードＤ２は、第１ダイオードＤ１に対して並列に、信号入力端子Ｔ１から第１接続点Ｎ１に向けて順方向となるように接続されている。第２の静電気保護回路１２は、第３ダイオードＤ３を備えている。第３ダイオードＤ３は、第１接続点Ｎ１と基準電圧部位との間に、第１接続点Ｎ１から基準電圧部位に向けて逆方向となるように接続されている。
The first electrostatic protection circuit 11 includes a first diode D1 and a second diode D2. The first diode D1 is connected between the signal input terminal T1 and the first connection point N1 in the reverse direction from the signal input terminal T1 toward the first connection point N1. The second diode D2 is connected in parallel to the first diode D1 so as to be in the forward direction from the signal input terminal T1 toward the first connection point N1. The second
第１、第２および第３ＭＯＳＦＥＴの各々は、ｎ型ＭＯＳＦＥＴである。本実施形態では、第１、第２および第３ＭＯＳＦＥＴの各々のしきい値電圧ＶＴＨは、０Ｖである。第１、第２および第３ＭＯＳＦＥＴの各々のゲート端子は、第１定電圧部位に接続されている。第１、第２および第３ＭＯＳＦＥＴの各々のゲート端子には、第１定電圧部位によって第１所定電圧ＶＤＤが印加されている。本実施形態では、第１所定電圧ＶＤＤは５Ｖである。すなわち、信号入力端子Ｔ１に入力される信号電圧ＶＭ（２．５Ｖ）よりもしきい値電圧ＶＴＨ以上高い第１所定電圧ＶＤＤ（５Ｖ）が、第１、第２および第３ＭＯＳＦＥＴの各々のゲート端子に印加されている。またオペアンプＯＰ１およびバッファアンプＯＰ２には、第１所定電圧ＶＤＤおよびグランド電圧ＧＮＤが供給されている。 Each of the first, second and third MOSFETs is an n-type MOSFET. In the present embodiment, the threshold voltage VTH of each of the first, second, and third MOSFETs is 0V. The gate terminals of the first, second and third MOSFETs are connected to the first constant voltage region. A first predetermined voltage VDD is applied to the gate terminals of the first, second, and third MOSFETs by the first constant voltage region. In the present embodiment, the first predetermined voltage VDD is 5V. That is, a first predetermined voltage VDD (5 V) that is higher than the threshold voltage VTH than the signal voltage VM (2.5 V) input to the signal input terminal T1 is applied to the gate terminals of the first, second, and third MOSFETs. Applied. The operational amplifier OP1 and the buffer amplifier OP2 are supplied with the first predetermined voltage VDD and the ground voltage GND.
図２に、第１ＭＯＳＦＥＴ（Ｍ１）の断面概略図を示す。図２の領域Ａ１に示すように、ソース端子にバックゲートが接続されている。また、Ｐｗｅｌｌ領域２３は、ＳｉＯ２層２２によって基板２１から絶縁されている。すなわち第１ＭＯＳＦＥＴ（Ｍ１）は、ＳＯＩ（Silicon on Insulator）技術に基づいたトレンチ分離素子である。
FIG. 2 shows a schematic cross-sectional view of the first MOSFET (M1). As shown in region A1 of FIG. 2, a back gate is connected to the source terminal. The
トレンチ分離素子の効果を説明する。ＳｉＯ２層２２を有さないバルク基板に第１ＭＯＳＦＥＴ（Ｍ１）を形成する場合には、Ｐｗｅｌｌ領域２３と、ｎ型の基板２１との間に寄生ダイオードが形成され、リーク電流が発生してしまう。トレンチ分離素子を用いることで、このリーク電流を防止できる。また同時に、第１ＭＯＳＦＥＴ（Ｍ１）の耐圧を高めることができる。なお、第２ＭＯＳＦＥＴ（Ｍ２）および第３ＭＯＳＦＥＴ（Ｍ３）の構造および効果も、上述した第１ＭＯＳＦＥＴ（Ｍ１）と同様であるため、説明を省略する。
The effect of the trench isolation element will be described. When the first MOSFET (M1) is formed on the bulk substrate that does not have the SiO 2 layer 22, a parasitic diode is formed between the
第１抵抗器Ｒ１〜第３抵抗器Ｒ３の効果を説明する。第１抵抗器Ｒ１〜第３抵抗器Ｒ３を挿入することにより、信号入力端子Ｔ１からオペアンプＯＰ１までの接続経路、および、信号入力端子Ｔ１からバッファアンプＯＰ２までの接続経路の時定数を上げることができる。よって静電気などのサージ電圧が信号入力端子Ｔ１に入力された場合においても、サージ電圧のパルス波形を鈍らせることで、ピーク電圧を低下させることができる。すなわち第１抵抗器Ｒ１〜第３抵抗器Ｒ３は、静電気の保護回路として機能する。 The effects of the first resistor R1 to the third resistor R3 will be described. By inserting the first resistor R1 to the third resistor R3, the time constant of the connection path from the signal input terminal T1 to the operational amplifier OP1 and the connection path from the signal input terminal T1 to the buffer amplifier OP2 can be increased. it can. Therefore, even when a surge voltage such as static electricity is input to the signal input terminal T1, the peak voltage can be lowered by blunting the pulse waveform of the surge voltage. That is, the first resistor R1 to the third resistor R3 function as a static electricity protection circuit.
また、第１抵抗器Ｒ１〜第３抵抗器Ｒ３の配置位置は、図１に示すように、第１、第２および第３ＭＯＳＦＥＴの各々のソース端子側であることが好ましい。理由を説明する。例えば、第２ＭＯＳＦＥＴ（Ｍ２）および第３ＭＯＳＦＥＴ（Ｍ３）のドレイン端子側に抵抗器を配置すると、第１接続点Ｎ１とドレイン端子との接続経路上で電圧降下が発生してしまう。すると、後述する「バッファアンプＯＰ２が、第１接続点Ｎ１の電圧を、信号入力端子Ｔ１の電圧と同電位となるように調整する」という機能が発揮できなくなり、リーク電流が発生してしまうためである。 Moreover, it is preferable that the arrangement positions of the first resistor R1 to the third resistor R3 are on the source terminal side of each of the first, second, and third MOSFETs, as shown in FIG. Explain why. For example, if a resistor is disposed on the drain terminal side of the second MOSFET (M2) and the third MOSFET (M3), a voltage drop occurs on the connection path between the first connection point N1 and the drain terminal. As a result, the function of “the buffer amplifier OP2 adjusts the voltage of the first connection point N1 to be the same potential as the voltage of the signal input terminal T1”, which will be described later, cannot be performed, and leak current is generated. It is.
（バッファアンプＯＰ２の機能）
バッファアンプＯＰ２は、第１の静電気保護回路１１と第２の静電気保護回路１２との接続点である第１接続点Ｎ１の電圧を、信号入力端子Ｔ１の信号電圧ＶＭと同電位となるように調整する機能を有している。具体的に説明する。バッファアンプＯＰ２は、非反転入力端子が信号入力端子Ｔ２に接続されているとともに、出力端子が第１接続点Ｎ１に接続されている。バーチャルショートによって信号入力端子Ｔ１の信号電圧ＶＭと信号入力端子Ｔ２の信号電圧ＶＰが等しい。バッファアンプＯＰ２は、信号電圧ＶＰ（即ち、信号電圧ＶＭ）を出力する。このため、第１接続点Ｎ１の電圧が信号入力端子Ｔ１の信号電圧ＶＭと同電位となるように調整される。よって、第２接続点Ｎ２と第１接続点Ｎ１の間に接続されている第１ダイオードＤ１と第２ダイオードＤ２の各々の両端電圧が等しくなる。これら第１ダイオードＤ１と第２ダイオードＤ２を介して基準電圧部位（ＧＮＤ）に向けて流れるリーク電流を、抑えることができる。
(Function of buffer amplifier OP2)
The buffer amplifier OP2 is configured such that the voltage at the first connection point N1, which is the connection point between the first electrostatic protection circuit 11 and the second
（静電気に対する保護機能）
静電気に対する保護機能について説明する。信号入力端子Ｔ１に静電気が加わると、信号入力端子Ｔ１の信号電圧ＶＭが基準電圧部位（ＧＮＤ）の電圧に対して正の向きに大きくなる。信号入力端子Ｔ１と基準電圧部位（ＧＮＤ）の電位差が第３ダイオードＤ３のブレークダウン電圧を超えたときに、第３ダイオードＤ３が導通する。これにより、静電気の電荷は、信号入力端子Ｔ１から第２ダイオードＤ２と第３ダイオードＤ３を介して基準電圧部位（ＧＮＤ）に放電される。この結果、オペアンプＯＰ１の内部回路に過電圧が印加されてしまうことが抑えられる。
(Protective function against static electricity)
The protection function against static electricity will be described. When static electricity is applied to the signal input terminal T1, the signal voltage VM at the signal input terminal T1 increases in a positive direction with respect to the voltage at the reference voltage portion (GND). When the potential difference between the signal input terminal T1 and the reference voltage portion (GND) exceeds the breakdown voltage of the third diode D3, the third diode D3 becomes conductive. Thereby, the electrostatic charge is discharged from the signal input terminal T1 to the reference voltage portion (GND) through the second diode D2 and the third diode D3. As a result, it is possible to prevent an overvoltage from being applied to the internal circuit of the operational amplifier OP1.
第２ダイオードＤ２が信号入力端子Ｔ１から基準電圧部位（ＧＮＤ）に向けて順方向となるように接続されているので、信号入力端子Ｔ１と基準電圧部位（ＧＮＤ）の間の保護電圧の大きさは、実質的に第３ダイオードＤ３のみに依存する。したがって、信号入力端子Ｔ１に加わる静電気に対する過電圧保護機能を、第２ダイオードＤ２が備えられていない場合に比して、低い保護電圧で発揮することができる。 Since the second diode D2 is connected in a forward direction from the signal input terminal T1 toward the reference voltage portion (GND), the magnitude of the protective voltage between the signal input terminal T1 and the reference voltage portion (GND) Depends substantially only on the third diode D3. Therefore, an overvoltage protection function against static electricity applied to the signal input terminal T1 can be exhibited with a lower protection voltage than when the second diode D2 is not provided.
また、信号入力端子Ｔ１の信号電圧ＶＭが基準電圧部位（ＧＮＤ）の電圧よりも低くなったときには、第３ダイオードＤ３と第１ダイオードＤ１を介して電流が流れ、信号入力端子Ｔ１の信号電圧ＶＭが負の向きに大きくなることが防止される。このように、信号入力端子Ｔ１の信号電圧ＶＭと基準電圧部位（ＧＮＤ）の電位差が広がる場合にも、また、信号入力端子Ｔ１の信号電圧ＶＭが基準電圧部位（ＧＮＤ）の電圧よりも低くなる場合にも、オペアンプＯＰ１の内部回路を過電圧から保護することができる。 When the signal voltage VM at the signal input terminal T1 becomes lower than the voltage at the reference voltage portion (GND), a current flows through the third diode D3 and the first diode D1, and the signal voltage VM at the signal input terminal T1. Is prevented from increasing in the negative direction. Thus, also when the potential difference between the signal voltage VM of the signal input terminal T1 and the reference voltage portion (GND) widens, the signal voltage VM of the signal input terminal T1 becomes lower than the voltage of the reference voltage portion (GND). Even in this case, the internal circuit of the operational amplifier OP1 can be protected from overvoltage.
（直流高電圧に対する保護機能）
第１ＭＯＳＦＥＴ（Ｍ１）〜第３ＭＯＳＦＥＴ（Ｍ３）による保護機能について説明する。代表例として、第１ＭＯＳＦＥＴ（Ｍ１）について以下に説明する。図３は、第１ＭＯＳＦＥＴ（Ｍ１）に印加される各種電圧の時間変化を示すグラフである。図３（ａ）の縦軸は、信号電圧ＶＭ、および、第１ＭＯＳＦＥＴ（Ｍ１）のドレイン電圧ＶＤである。信号電圧ＶＭとドレイン電圧ＶＤは、同電位である。図３（ｂ）の縦軸は、第１ＭＯＳＦＥＴ（Ｍ１）のソース電圧ＶＳおよびバックゲート電圧ＶＢである。第１ＭＯＳＦＥＴ（Ｍ１）のバックゲートはソース端子に接続されているため、ソース電圧ＶＳとバックゲート電圧ＶＢは同電位である。図３（ｃ）の縦軸は、第１ＭＯＳＦＥＴ（Ｍ１）のゲート−ソース間電圧ＶＧＳ、および、ゲート−バックゲート間電圧ＶＧＢである。第１ＭＯＳＦＥＴ（Ｍ１）のバックゲートはソース端子に接続されているため、ゲート−ソース間電圧ＶＧＳとゲート−バックゲート間電圧ＶＧＢとは同電位である。図３（ｄ）の縦軸は、第１ＭＯＳＦＥＴ（Ｍ１）の状態を簡易的に２値化して示している。
(Protection function against DC high voltage)
The protection function by the first MOSFET (M1) to the third MOSFET (M3) will be described. As a representative example, the first MOSFET (M1) will be described below. FIG. 3 is a graph showing temporal changes of various voltages applied to the first MOSFET (M1). The vertical axis in FIG. 3A represents the signal voltage VM and the drain voltage VD of the first MOSFET (M1). The signal voltage VM and the drain voltage VD are at the same potential. The vertical axis in FIG. 3B represents the source voltage VS and the back gate voltage VB of the first MOSFET (M1). Since the back gate of the first MOSFET (M1) is connected to the source terminal, the source voltage VS and the back gate voltage VB are at the same potential. The vertical axis in FIG. 3C represents the gate-source voltage VGS and the gate-back gate voltage VGB of the first MOSFET (M1). Since the back gate of the first MOSFET (M1) is connected to the source terminal, the gate-source voltage VGS and the gate-back gate voltage VGB are at the same potential. The vertical axis of FIG. 3D shows the state of the first MOSFET (M1) in a simplified binarized manner.
まず、定常状態の第１ＭＯＳＦＥＴ（Ｍ１）の動作を、図３の期間Ｐ１を用いて説明する。信号電圧ＶＭは、参照電圧Ｖｒｅｆ近傍の値であり、２．５Ｖである。従って、第１ＭＯＳＦＥＴ（Ｍ１）のドレイン電圧ＶＤ、ソース電圧ＶＳ、およびバックゲート電圧ＶＢも、２．５Ｖである。第１ＭＯＳＦＥＴ（Ｍ１）のゲート電圧ＶＧは、第１所定電圧ＶＤＤ（５Ｖ）である。すると、ゲート−ソース間電圧ＶＧＳ（２．５Ｖ）は、しきい値電圧ＶＴＨ（０Ｖ）よりも大きいため、第１ＭＯＳＦＥＴ（Ｍ１）はオン状態となる（図３（ｃ）（ｄ）参照）。よって、信号電圧ＶＭがオペアンプＯＰ１に入力される。 First, the operation of the first MOSFET (M1) in the steady state will be described using the period P1 in FIG. The signal voltage VM is a value near the reference voltage Vref and is 2.5V. Therefore, the drain voltage VD, the source voltage VS, and the back gate voltage VB of the first MOSFET (M1) are also 2.5V. The gate voltage VG of the first MOSFET (M1) is the first predetermined voltage VDD (5V). Then, since the gate-source voltage VGS (2.5 V) is larger than the threshold voltage VTH (0 V), the first MOSFET (M1) is turned on (see FIGS. 3C and 3D). Therefore, the signal voltage VM is input to the operational amplifier OP1.
次に、図３の時刻ｔ１で、信号入力端子Ｔ１に対する第２所定電圧ＶＤＤＨ（１２Ｖ）の印加が開始されたものとする。例えば、図１の矢印Ｙ１に示すように、信号入力端子Ｔ１に接続している配線に外部配線Ｗ１が短絡した場合などに、信号入力端子Ｔ１に第２所定電圧ＶＤＤＨが印加されてしまう。第２所定電圧ＶＤＤＨが印加されると、信号電圧ＶＭおよびドレイン電圧ＶＤは２．５Ｖから上昇する（図３（ａ）、期間Ｐ２）。よってゲート−ソース間電圧ＶＧＳおよびゲート−バックゲート間電圧ＶＧＢは、２．５Ｖから低下する（図３（ｃ）、期間Ｐ２）。しかし、期間Ｐ２の間は、ゲート−ソース間電圧ＶＧＳはしきい値電圧ＶＴＨ（０Ｖ）より大きい状態に維持されるため、第１ＭＯＳＦＥＴ（Ｍ１）はオン状態が維持される（図３（ｄ））。よってソース電圧ＶＳおよびバックゲート電圧ＶＢも、ドレイン電圧ＶＤに追従して上昇する（図３（ｂ）、期間Ｐ２）。 Next, it is assumed that application of the second predetermined voltage VDDH (12 V) to the signal input terminal T1 is started at time t1 in FIG. For example, as shown by the arrow Y1 in FIG. 1, when the external wiring W1 is short-circuited to the wiring connected to the signal input terminal T1, the second predetermined voltage VDDH is applied to the signal input terminal T1. When the second predetermined voltage VDDH is applied, the signal voltage VM and the drain voltage VD rise from 2.5 V (FIG. 3A, period P2). Therefore, the gate-source voltage VGS and the gate-back gate voltage VGB are reduced from 2.5 V (FIG. 3C, period P2). However, during the period P2, the gate-source voltage VGS is maintained in a state higher than the threshold voltage VTH (0 V), so that the first MOSFET (M1) is maintained in the ON state (FIG. 3D). ). Therefore, the source voltage VS and the back gate voltage VB also increase following the drain voltage VD (FIG. 3B, period P2).
図３の時刻ｔ２において、ソース電圧ＶＳが５Ｖまで上昇すると、ゲート−ソース間電圧ＶＧＳはしきい値電圧ＶＴＨ（０Ｖ）以下になる（図３（ｃ））。よって第１ＭＯＳＦＥＴ（Ｍ１）はオフ状態へ遷移する（図３（ｄ）、時刻ｔ２）。すなわち、信号電圧ＶＭのオペアンプＯＰ１への入力が遮断される。 When the source voltage VS rises to 5 V at time t2 in FIG. 3, the gate-source voltage VGS becomes equal to or lower than the threshold voltage VTH (0 V) (FIG. 3C). Therefore, the first MOSFET (M1) transitions to the off state (FIG. 3 (d), time t2). That is, the input of the signal voltage VM to the operational amplifier OP1 is blocked.
ここで、第１ＭＯＳＦＥＴ（Ｍ１）において、バックゲートをソース端子に接続していることの効果を説明する。比較例として、第１ＭＯＳＦＥＴ（Ｍ１）のバックゲートを基準電圧部位（ＧＮＤ）に接続する場合を考える。この場合、図３の時刻ｔ２においてソース電圧ＶＳが５Ｖまで上昇しても、バックゲート電圧ＶＢはグランド電圧ＧＮＤに固定されることになる。よってゲート−ソース間電圧ＶＧＳがしきい値電圧ＶＴＨ（０Ｖ）以下になっても、ゲート−バックゲート間電圧ＶＧＢはしきい値電圧ＶＴＨ（０Ｖ）以下にならない。すると、第１ＭＯＳＦＥＴ（Ｍ１）のチャネルに反転層が形成されている状態が維持され、第１ＭＯＳＦＥＴ（Ｍ１）がオフ状態に遷移しない事態が発生しうる。そこで本実施例の第１ＭＯＳＦＥＴ（Ｍ１）では、バックゲートをソース端子に接続することで、ソース電圧ＶＳの変動にバックゲート電圧ＶＢを追従させている。これにより、ゲート−ソース間電圧ＶＧＳがしきい値電圧ＶＴＨ以下になった場合に、第１ＭＯＳＦＥＴ（Ｍ１）を確実にオフ状態に遷移させることが可能となる。 Here, the effect of connecting the back gate to the source terminal in the first MOSFET (M1) will be described. As a comparative example, consider the case where the back gate of the first MOSFET (M1) is connected to the reference voltage region (GND). In this case, even when the source voltage VS rises to 5 V at time t2 in FIG. 3, the back gate voltage VB is fixed to the ground voltage GND. Therefore, even when the gate-source voltage VGS becomes equal to or lower than the threshold voltage VTH (0 V), the gate-back gate voltage VGB does not become lower than the threshold voltage VTH (0 V). Then, the state where the inversion layer is formed in the channel of the first MOSFET (M1) is maintained, and a situation may occur in which the first MOSFET (M1) does not transition to the off state. Therefore, in the first MOSFET (M1) of this embodiment, the back gate voltage VB is made to follow the fluctuation of the source voltage VS by connecting the back gate to the source terminal. As a result, when the gate-source voltage VGS becomes equal to or lower than the threshold voltage VTH, the first MOSFET (M1) can be reliably shifted to the off state.
期間Ｐ３において、信号電圧ＶＭおよびドレイン電圧ＶＤは上昇し続ける（図３（ａ））。一方、ソース電圧ＶＳおよびバックゲート電圧ＶＢは、第１ＭＯＳＦＥＴ（Ｍ１）がオフ状態であるため、５Ｖの状態が維持される（図３（ｂ））。５Ｖは、オペアンプＯＰ１に供給されている第１所定電圧ＶＤＤと同等であるため、オペアンプＯＰ１の回路が過電圧で破損することはない。 In the period P3, the signal voltage VM and the drain voltage VD continue to rise (FIG. 3A). On the other hand, the source voltage VS and the back gate voltage VB are maintained at 5V because the first MOSFET (M1) is in the off state (FIG. 3B). Since 5V is equivalent to the first predetermined voltage VDD supplied to the operational amplifier OP1, the circuit of the operational amplifier OP1 is not damaged by the overvoltage.
図３の時刻ｔ３において、信号電圧ＶＭおよびドレイン電圧ＶＤが１２Ｖまで到達すると、以後は１２Ｖの状態が維持される（図３（ａ）、期間Ｐ４）。一方、ソース電圧ＶＳおよびバックゲート電圧ＶＢは、第１ＭＯＳＦＥＴ（Ｍ１）がオフ状態であるため、５Ｖの状態を維持することができる（図３（ｂ）、期間Ｐ４）。
When the signal voltage VM and the drain
以上説明したように、第１ＭＯＳＦＥＴ（Ｍ１）によって、オペアンプＯＰ１を構成する素子に、耐圧を超えた電圧が印加されてしまう事態を防止できる。従って、信号入力端子Ｔ１に接続している配線と外部配線Ｗ１との短絡状態が解消されれば、差動増幅回路２を正常な状態に復帰させることができる。
As described above, the first MOSFET (M1) can prevent a situation where a voltage exceeding the withstand voltage is applied to the elements constituting the operational amplifier OP1. Therefore, if the short circuit state between the wiring connected to the signal input terminal T1 and the external wiring W1 is eliminated, the
なお、第２ＭＯＳＦＥＴ（Ｍ２）および第３ＭＯＳＦＥＴ（Ｍ３）も、上述した第１ＭＯＳＦＥＴ（Ｍ１）と同様の保護機能および効果を有している。よって、第２ＭＯＳＦＥＴ（Ｍ２）および第３ＭＯＳＦＥＴ（Ｍ３）の保護機能および効果についての説明は、省略する。 Note that the second MOSFET (M2) and the third MOSFET (M3) also have the same protective function and effect as the first MOSFET (M1) described above. Therefore, description of the protection function and effect of the second MOSFET (M2) and the third MOSFET (M3) is omitted.
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.
（変形例）
第１、第２および第３ＭＯＳＦＥＴのしきい値電圧ＶＴＨが０Ｖである場合を説明したが、この形態に限られない。しきい値電圧ＶＴＨは自由に設定可能である。
(Modification)
Although the case where the threshold voltage VTH of the first, second, and third MOSFETs is 0 V has been described, the present invention is not limited to this form. The threshold voltage VTH can be freely set.
第１の静電気保護回路１１および第２の静電気保護回路１２の回路構成は一例である。静電気に対する保護機能を有する回路構成であれば、何れの構成であってもよい。
The circuit configuration of the first electrostatic protection circuit 11 and the second
オペアンプＯＰ１の反転入力端子は、第１入力端子の一例である。オペアンプＯＰ１の非反転入力端子は、第２入力端子の一例である。バッファアンプＯＰ２の反転入力端子は、第３入力端子の一例である。バッファアンプＯＰ２の非反転入力端子は、第４入力端子の一例である。第１所定電圧ＶＤＤは、所定電圧の一例である。 The inverting input terminal of the operational amplifier OP1 is an example of a first input terminal. The non-inverting input terminal of the operational amplifier OP1 is an example of a second input terminal. The inverting input terminal of the buffer amplifier OP2 is an example of a third input terminal. The non-inverting input terminal of the buffer amplifier OP2 is an example of a fourth input terminal. The first predetermined voltage VDD is an example of a predetermined voltage.
１１：第１の静電気保護回路、１２：第２の静電気保護回路、ＧＮＤ：グランド電圧、Ｍ１：第１ＭＯＳＦＥＴ、Ｍ２：第２ＭＯＳＦＥＴ、Ｍ３：第３ＭＯＳＦＥＴ、ＯＰ１：オペアンプ、ＯＰ２：バッファアンプ、Ｒ１：第１抵抗器、Ｒ２：第２抵抗器、Ｒ３：第３抵抗器、Ｔ１：信号入力端子、ＶＤＤ：第１所定電圧、ＶＤＤＨ：第２所定電圧 11: first electrostatic protection circuit, 12: second electrostatic protection circuit, GND: ground voltage, M1: first MOSFET, M2: second MOSFET, M3: third MOSFET, OP1: operational amplifier, OP2: buffer amplifier, R1: first 1 resistor, R2: second resistor, R3: third resistor, T1: signal input terminal, VDD: first predetermined voltage, VDDH: second predetermined voltage
Claims (4)
信号入力端子と、
第１入力端子と、第２入力端子を備えたオペアンプと、
第３入力端子および第４入力端子を備えたバッファアンプと、
ドレイン端子に前記信号入力端子が接続され、ソース端子に前記オペアンプの前記第１入力端子が接続されている第１ＭＯＳＦＥＴと、
一端が前記信号入力端子と前記第１ＭＯＳＦＥＴのドレイン端子との接続経路上に接続されている第１の静電気保護回路と、
一端が前記第１の静電気保護回路の他端に第１接続点で接続され、他端が基準電圧部位に接続されている第２の静電気保護回路と、
ドレイン端子に前記第１接続点が接続され、ソース端子に前記バッファアンプの前記第３入力端子が接続されている第２ＭＯＳＦＥＴと、
ドレイン端子に前記第１接続点が接続され、ソース端子に前記バッファアンプの出力端子が接続されている第３ＭＯＳＦＥＴと、
を備え、
前記オペアンプの第２入力端子は、前記バッファアンプの第４入力端子に接続されており、
前記第１、第２および第３ＭＯＳＦＥＴの各々は、ｎ型であり、
前記第１、第２および第３ＭＯＳＦＥＴの各々は、前記ソース端子にバックゲートが接続されており、
前記第１、第２および第３ＭＯＳＦＥＴの各々のゲート端子には、前記信号入力端子に入力される信号電圧よりもしきい値電圧以上高い所定電圧が印加される、差動増幅回路。 A differential amplifier circuit,
A signal input terminal;
An operational amplifier having a first input terminal and a second input terminal;
A buffer amplifier having a third input terminal and a fourth input terminal;
A first MOSFET having a drain terminal connected to the signal input terminal and a source terminal connected to the first input terminal of the operational amplifier;
A first electrostatic protection circuit having one end connected on a connection path between the signal input terminal and the drain terminal of the first MOSFET;
A second electrostatic protection circuit having one end connected to the other end of the first electrostatic protection circuit at a first connection point and the other end connected to a reference voltage site;
A second MOSFET having a drain terminal connected to the first connection point and a source terminal connected to the third input terminal of the buffer amplifier;
A third MOSFET having a drain terminal connected to the first connection point and a source terminal connected to the output terminal of the buffer amplifier;
With
A second input terminal of the operational amplifier is connected to a fourth input terminal of the buffer amplifier;
Each of the first, second and third MOSFETs is n-type,
Each of the first, second and third MOSFETs has a back gate connected to the source terminal,
A differential amplifier circuit in which a predetermined voltage higher than a threshold voltage by a signal voltage input to the signal input terminal is applied to each gate terminal of the first, second and third MOSFETs.
前記第２ＭＯＳＦＥＴのソース端子と前記バッファアンプの第３入力端子の接続経路上に備えられる第２抵抗器と、
前記第３ＭＯＳＦＥＴのソース端子と前記バッファアンプの出力端子の接続経路上に備えられる第３抵抗器と、
をさらに備える、請求項１に記載の差動増幅回路。 A first resistor provided on a connection path between a source terminal of the first MOSFET and a first input terminal of the operational amplifier;
A second resistor provided on a connection path between a source terminal of the second MOSFET and a third input terminal of the buffer amplifier;
A third resistor provided on a connection path between the source terminal of the third MOSFET and the output terminal of the buffer amplifier;
The differential amplifier circuit according to claim 1, further comprising:
前記信号入力端子と前記第１接続点との間に接続されており、前記信号入力端子から前記第１接続点に向けて逆方向となるように接続されている第１ダイオードと、
前記第１ダイオードに対して並列に接続されており、前記信号入力端子から前記第１接続点に向けて順方向となるように接続されている第２ダイオードと、を備え、
前記第２の静電気保護回路は、前記第１接続点と前記基準電圧部位との間に接続されており、第１接続点から前記基準電圧部位に向けて逆方向となるように接続されている第３ダイオードを備える、請求項１〜３の何れか１項に記載の差動増幅回路。 The first electrostatic protection circuit includes:
A first diode connected between the signal input terminal and the first connection point, and connected in a reverse direction from the signal input terminal toward the first connection point;
A second diode connected in parallel to the first diode and connected in a forward direction from the signal input terminal toward the first connection point;
The second electrostatic protection circuit is connected between the first connection point and the reference voltage part, and is connected in the reverse direction from the first connection point toward the reference voltage part. The differential amplifier circuit according to claim 1, comprising a third diode.
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