JP2019165045A - Mounting board and mounting structure - Google Patents
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Abstract
Description
本発明は、実装基板および実装構造に関する。 The present invention relates to a mounting substrate and a mounting structure.
半導体IC(Integrated Circuit)などの電子部品を樹脂でモールドしたパッケージ部品が広く用いられている。このようなパッケージ部品の中には、電気信号用の端子に加えて、実装面(底面)に大面積のサーマルパッドを持つものがある。このサーマルパッドは、回路基板のサーマルランドにはんだ付けされて、電子部品で発生した熱を回路基板側に放熱する機構を形成する。 A package component obtained by molding an electronic component such as a semiconductor IC (Integrated Circuit) with a resin is widely used. Among such package parts, there are those having a large-area thermal pad on the mounting surface (bottom surface) in addition to terminals for electrical signals. This thermal pad is soldered to the thermal land of the circuit board to form a mechanism for radiating heat generated in the electronic component to the circuit board side.
サーマルパッドとサーマルランドのはんだ付けでは、はんだ接合面が大面積であるため、加熱中に発生したガスが、はんだ内に残留しボイド(空洞)が発生する場合がある。ボイドがあると、放熱性、接合強度、信頼性などが低下するという問題がある。 In the soldering of the thermal pad and the thermal land, since the solder joint surface has a large area, a gas generated during heating may remain in the solder and a void (cavity) may be generated. If there is a void, there is a problem that heat dissipation, bonding strength, reliability, and the like are lowered.
そこで、ボイドが発生しにくいサーマルランドの構造が提案されている。例えば、特許文献1には、レジストでサーマルランドを複数の領域に区分する技術が開示されている。この技術によれば、はんだが連続する領域が小さくなることにより、加熱中に発生したガスが、はんだから抜けやすくなり、ボイドの発生が抑制できる。
Therefore, a structure of a thermal land in which voids are less likely to occur has been proposed. For example,
また特許文献2には、サーマルランドの導電層に基材面が露出するスリットを形成して、はんだが塗られる領域を分割する技術が開示されている。この技術によれば、特許文献1の技術と同様に、はんだが連続する領域が小さくなりガスが抜けやすくなる。加えて、はんだの無いスリット部を通してガスが抜ける経路ができるため、ボイドの発生が抑制できる。
しかしながら、特許文献1の技術では、1つ1つの領域がレジストの壁で囲まれ、サーマルパッドとサーマルランドとで上下が塞がれているため、各領域から発生したガスが外部に放出される経路が無い。その結果ボイドの抑制効果が限られていた。
However, in the technique of
また特許文献2の技術では、加熱時に、はんだが流動すると隣接する領域に塗られた、はんだ同士がスリットを超えて接触して、一体化してしまう場合があった。このような場合、はんだが連続する体積が大きくなり、ガスが抜け難くなってしまうという問題があった。また、複数の領域のはんだが一体化した部分と、分離した部分ができて、放熱性に偏りが生じるという問題もあった。
Moreover, in the technique of
本発明は、上記の問題に鑑みてなされたものであり、放熱部におけるボイドの発生を効率よく抑制できる実装基板を提供することを目的としている。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a mounting substrate that can efficiently suppress the generation of voids in the heat dissipation portion.
上記の課題を解決するため、実装基板は、絶縁性の基材と、導体膜と、仕切り壁とを有している。導体膜は、はんだと接合する材料からなり、基材上に一連の膜として積層されている。仕切り壁は、導体膜上に形成され、導体膜を複数の区画に仕切る。仕切り壁は、はんだと反応しない材料からなり、導体膜の上面から第1の高さの第1の壁部と、第1の高さより低い第2の高さの第2の壁部とを有している。各区画にはんだを供給し、仕切り壁の上方にパッケージ部品のサーマルパッドを接合すると、それぞれの区画のはんだは、互いに分離した状態で、サーマルパッドと導体膜とを接続する。そして、隣接するはんだ間には、底面が第2の壁部で規定される隙間ができる。この隙間を介して、はんだから発生したガスが外部に放出され、はんだにボイドが発生することを抑制することができる。 In order to solve the above problems, the mounting substrate includes an insulating base material, a conductor film, and a partition wall. The conductor film is made of a material to be joined with solder, and is laminated as a series of films on the base material. The partition wall is formed on the conductor film and partitions the conductor film into a plurality of sections. The partition wall is made of a material that does not react with solder, and has a first wall portion having a first height from the upper surface of the conductor film and a second wall portion having a second height lower than the first height. is doing. When solder is supplied to each compartment and the thermal pad of the package component is joined above the partition wall, the solder in each compartment connects the thermal pad and the conductor film in a state of being separated from each other. And the clearance gap where a bottom face is prescribed | regulated by the 2nd wall part is made between adjacent solders. It is possible to suppress the generation of voids in the solder by releasing the gas generated from the solder to the outside through this gap.
本発明の効果は、放熱部におけるボイドの発生を効率よく抑制できる実装基板を提供できることである。 The effect of this invention is providing the mounting board | substrate which can suppress efficiently generation | occurrence | production of the void in a thermal radiation part.
以下、図面を参照しながら、本発明の実施形態を詳細に説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。なお各図面の同様の構成要素には同じ番号を付し、説明を省略する場合がある。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. However, the preferred embodiments described below are technically preferable for carrying out the present invention, but the scope of the invention is not limited to the following. In addition, the same number is attached | subjected to the same component of each drawing, and description may be abbreviate | omitted.
(第1の実施形態)
図1は、第1の実施形態の実装基板を示す平面図である。実装基板は、基材1と、導体膜2と、仕切り壁3とを有している。
(First embodiment)
FIG. 1 is a plan view showing the mounting substrate of the first embodiment. The mounting substrate has a
基材1は、絶縁性の材料でできており、平板形状を有している。
The
導体膜2は、基材1上に一連の膜として積層されている。導体膜2は、はんだ濡れ性に優れ、はんだと反応する材料で形成されている。
The
仕切り壁3は、導体膜2上に形成され、導体膜2を複数の区画に仕切る。仕切り壁3は、導体膜2の上面から第1の高さに上面がある第1の壁部3aと、第1の高さより低い第2の高さに上面がある第2の壁部3bとを有している。仕切り壁3は、はんだと反応せず、はんだ濡れ性の悪い材料で形成されている。
The
上記の構成により、仕切り壁3で仕切られた各区画には、はんだと接合可能な導体膜2で形成された底面と、はんだと反応しない仕切り壁3で囲まれた空間ができる。そして、それぞれの仕切り壁3は、第1の壁部3aより低い第2の壁部3bを有することになる。
With the above configuration, each partition partitioned by the
上記の構成で、各区画にはんだを供給し、仕切り壁3の上方にパッケージ部品のサーマルパッドを接合すると、それぞれの区画に配置されたはんだは互いに分離した状態で、サーマルパッドと導体膜2とを接続する。そして、ある区画のはんだと、隣接する区画のはんだとの間には、底面が第2の壁部3bで規定される隙間ができる。はんだを加熱した際に、ガスが発生した場合、ガスは、この隙間を介して導電膜2の外部に放出される。その結果、はんだにボイドが発生することを抑制することができる。
In the above configuration, when solder is supplied to each compartment and the thermal pad of the package component is joined above the
以上説明したように、本実施形態の実装基板では、放熱部におけるボイドの発生を効率よく抑制することができる。 As described above, in the mounting substrate of this embodiment, the generation of voids in the heat radiating portion can be efficiently suppressed.
(第2の実施形態)
図2は、第2の実施形態の実装基板100を示す平面図である。実装基板100は、基材110と、サーマルランド120と、仕切り壁130とを有している。またサーマルランド120と離間した外周部には端子ランド140を有している。
(Second Embodiment)
FIG. 2 is a plan view showing the
図3(a)は、図2のA−A´における断面を示す断面図、図3(b)は、図2のB−B´における断面を示す断面図である。 3A is a cross-sectional view showing a cross section taken along the line AA ′ of FIG. 2, and FIG. 3B is a cross-sectional view showing a cross section taken along the line BB ′ of FIG.
実装基板100は、パッケージ部品を実装するための平板状の基板であり、基材110は、絶縁性の材料からなる。
The mounting
サーマルランド120は、基材110上に積層された一連の膜、いわゆるベタ膜として積層された、はんだと接合可能な導体である。パッケージ部品のサーマルパッドをサーマルランド120に、はんだ接続することで、パッケージ部品で発生した熱を、実装基板100側に放熱することができる。
The
端子ランド140は、パッケージ部品の端子と接続するための導体である。端子ランド140は、例えば、サーマルランド120と同じ導体で形成することができる。
The
仕切り壁130は、サーマルランド120上に形成され、サーマルランド120を複数の区画に仕切る壁である。仕切り壁130は、所定の第1の高さを有する第1の壁部130aと、第1の壁部より低い高さを有する第2の壁部130bとを有する。この例では、仕切り壁の交差部に第1の壁部を配置し、辺の部分に第2の壁部を配置している。仕切り壁130は、はんだ濡れ性が悪く、はんだと反応しない材料を用いて形成されている。仕切り壁の材料には、例えば、ソルダーレジストを用いることができる。
The
図3(a)、(b)に示すように、仕切り壁130は、高さgの第1の壁部130aと、gより低い高さhの第2の壁部130bを有する。
As shown in FIGS. 3A and 3B, the
図4は、実装基板100に実装するパッケージ部品200を示す平面図である。パッケージ部品200は、図示していない電子部品を封止するモールド210と、電子部品に接続する端子220と、サーマルパッド230とを有している。端子220は、電子部品と外部回路を接続する接点であり、サーマルパッド230は、外部の放熱板等に熱的に接続して、電子部品の発生する熱を放熱するためのものである。
FIG. 4 is a plan view showing the
図5は、実装基板100に、パッケージ部品200をはんだ接続した実装構造を示す平面図である。この例では、サーマルランド120とサーマルパッド230とは同じ外形となっている。両者の接続部は仕切り壁130によって複数(ここでは12)の区画に仕切られている。そして、第1の壁部130aを仕切り壁130の交差部に配置し、第2の壁部130bを隣接する区画を仕切る辺の部分に配置している。図示はしていないが、各区画には、はんだが充填され、サーマルパッド230とサーマルランド120とを接続している。
FIG. 5 is a plan view showing a mounting structure in which the
図6(a)、(b)は図5のC−C´、D−D´における断面図である。ここでは、端子220と端子ランド140とが、はんだ150で接続され、サーマルパッド230とサーマルランド120とが、はんだ接続されている。
6A and 6B are cross-sectional views taken along line CC ′ and DD ′ in FIG. Here, the terminal 220 and the
図6(a)の断面では、隣接する区画に配置された、はんだ150を仕切るのは第1の壁部130aである。仕切り壁130は、はんだ150を、はじくため、はんだ150の断面は、サーマルパッド230、サーマルランド120との接合部では仕切り壁130の縁一杯まで広がり、中間部では仕切り壁130との間に隙間ができている。
In the cross section of FIG. 6A, it is the
図6(b)の断面では、隣接する区画の、はんだ150は、第2の壁部130bで仕切られている。第2の壁部130bの上面は、第1の壁部130aの上面より低いため、サーマルパッド230と第2の壁部130bとの間には、隙間160が形成されている。
In the cross section of FIG. 6B, the
図7は、上記の接続構造300におけるガスの流れGを模式的に描いた平面図である。図7に示した、はんだ150は、厚み方向中央部の断面として描いている。図6(a)で説明したように、厚み方向中央部では、仕切り壁130が、はんだ150をはじく作用により、はんだ150と仕切り壁130との間には隙間ができている。また、隣接する区画のはんだ150同士の間には、第2の壁部130bの上面を底面とする隙間160が存在する。図7で斜線を付した、はんだ150で発生したガスは、これらの隙間を通って、接続構造300の外部に放出される。このため、ガスが、はんだ150に閉じ込められてボイドになる確率が低くなる。
FIG. 7 is a plan view schematically illustrating the gas flow G in the connection structure 300 described above. The
(実施例1)
第2の実施形態の実装基板を以下の方法により作製した。
(Example 1)
The mounting substrate of the second embodiment was produced by the following method.
まず、ガラスエポキシ基板上にCu膜でサーマルランドを形成した。 First, a thermal land was formed with a Cu film on a glass epoxy substrate.
次に、ソルダーレジストを厚さ100μmで塗布し、フォトリソグラフィー法により、第2の壁部のパターンを形成した。第2の壁部の幅は0.2mmとした。各区画の大きさは1.4mm×1.2mmとした。 Next, a solder resist was applied at a thickness of 100 μm, and a second wall pattern was formed by photolithography. The width of the second wall portion was 0.2 mm. The size of each section was set to 1.4 mm × 1.2 mm.
次にソルダーレジストを厚さ50μmで塗布し、フォトリソグラフィー法により、第2の壁部の交差部に、長さが0.6mmの十字となるように第1の壁部を形成した。 Next, a solder resist was applied at a thickness of 50 μm, and the first wall portion was formed at the intersection of the second wall portion so as to form a cross having a length of 0.6 mm by photolithography.
以上説明したように、本実施形態によれば、はんだから発生したガスを外部に逃がして、ボイドの発生を抑制することができる。 As described above, according to the present embodiment, the gas generated from the solder can escape to the outside, and the generation of voids can be suppressed.
(第3の実施形態)
第2の実施形態では、サーマルランド120とサーマルパッド230の外周部では、両者の間が開放した構造であったが、外周部に仕切り壁と同様の構造を持つ外周壁を設けても良い。図8はこのような構造を持つ実装基板101を示す平面図である。
(Third embodiment)
In the second embodiment, the outer peripheral portion of the
実装基板101は、第2の実施形態の構成に加えて、外周壁131を有している。外周壁131は、サーマルランド120の外周に設けられ、第1の壁部130aと同じ高さを持つ第3の壁部131と、第3の壁部131aより低い第4の壁部131bとを有している。第4の壁部131bの高さは、例えば第2の壁部130bと同じとすることができるが、異なっていても良い。外周壁31があることにより、はんだ150がサーマルランド120の外側に流出することを阻止できる。
The mounting substrate 101 has an outer
この実装基板101にパッケージ部品200を実装した場合、外周部には、第4の壁部に対応した隙間ができる。この隙間を通して、ガスを外部に放出することができる。図8では、仮想的に置いたはんだ150で発生したガスが、隙間を通って放出されるガスの流れGを模式的に描いている。
When the
図9(a)、(b)は、それぞれ図8のE−E´、F−F´における断面図である。図9(a)に示すように、E−E´の断面は、高さがgの第3の壁部131aであり、F−F´の断面は、高さがhの第4の壁部131bである。このため、上部からパッケージ部品を実装した場合、F−F´の断面には、高さが(g−h)の隙間ができる。
9A and 9B are cross-sectional views taken along lines EE ′ and FF ′ in FIG. 8, respectively. As shown in FIG. 9A, the cross section EE ′ is a
以上説明したように、本実施形態によれば、外周部から、はんだが流れ出ることを阻止する壁を設けつつ、ガスの逃げる経路を確保して、ボイドの発生を抑制することができる。 As described above, according to the present embodiment, it is possible to suppress the generation of voids by providing a path through which gas escapes while providing a wall that prevents the solder from flowing out from the outer peripheral portion.
(第4の実施形態)
第1から第3の実施形態では、隣接する区画の間すべてに第2の壁部を設けて隙間を確保していたが、隙間は必ずしも全ての区画間になくても良い。例えば、図10のように、図の上下方向の隣接区画間に第2の壁部を設けて、図の左右方には設けない構成とすることができる。
(Fourth embodiment)
In the first to third embodiments, the second wall portion is provided between all adjacent sections to secure the gap, but the gap does not necessarily have to be between all the sections. For example, as shown in FIG. 10, the second wall portion may be provided between adjacent sections in the vertical direction in the figure, and not provided on the left and right sides in the figure.
このような構成の場合、各区画から外部まで連続して、第2の壁部130bおよび第4の壁部131bが並ぶ配置が取れればよい。当然のことながら、第2の壁部および第4の壁部のレイアウトは図10の例に限られるものではなく、上記の条件を満たす任意のレイアウトとすることができる。
In the case of such a configuration, it is sufficient that the
(第5の実施形態)
第1から第4の実施の形態では、仕切り壁に囲まれたサーマルランドの区画を矩形としていたが、矩形以外の任意の形状とすることができる。例えば、図11に示す実装基板102のように区画が円形であったり、楕円形その他の形状であったりしても良い。この場合も、第1から第4の実施形態と同様に、サーマルパッドを第1の壁部130aで支持し、各区画の少なくとも1つの隣接区画との間に、第2の壁部130bを設け、外部まで隙間が連続するようにすれば良い。
(Fifth embodiment)
In the first to fourth embodiments, the section of the thermal land surrounded by the partition wall is rectangular, but can be any shape other than rectangular. For example, as in the mounting substrate 102 shown in FIG. 11, the section may be circular, elliptical, or other shapes. Also in this case, as in the first to fourth embodiments, the thermal pad is supported by the
(第6の実施形態)
図12は、第6の実施形態の実装基板103を示す平面図である。本実施形態の実装基板103は、第2の壁部130bに、第2の壁部130bの上面から基材110の裏面まで貫通するスルーホール170を設けている。
(Sixth embodiment)
FIG. 12 is a plan view showing a mounting substrate 103 according to the sixth embodiment. In the mounting substrate 103 of the present embodiment, a through
図13は、図12のI−I´における断面図である。図13に示すように、スルーホール170は、第2の壁部130bの上面と基材110の裏面までを貫通している。スルーホール170を通して、はんだで発生したガスが、外部に抜けることができるため、効率よくガスを放出することができる。その結果、ボイドの発生を抑制することができる。
FIG. 13 is a cross-sectional view taken along the line II ′ of FIG. As shown in FIG. 13, the through
以上、上述した実施形態を模範的な例として本発明を説明した。しかしながら、本発明は、上記実施形態には限定されない。即ち、本発明は、本発明のスコープ内において、当業者が理解し得る様々な態様を適用することができる。 The present invention has been described above using the above-described embodiment as an exemplary example. However, the present invention is not limited to the above embodiment. That is, the present invention can apply various modes that can be understood by those skilled in the art within the scope of the present invention.
1、110 基材
2 導体膜
3、130 仕切り壁
100、101、102、103 実装基板
120 サーマルランド
130a 第1の壁部
130b 第2の壁部
131 外周壁
140 端子ランド
150 はんだ
160 隙間
170 スルーホール
200 パッケージ部品
210 モールド
220 端子
230 サーマルパッド
DESCRIPTION OF SYMBOLS 1,110
Claims (10)
前記基材上に積層された導体膜と、
前記導体膜上に設けられ、前記導体膜を複数の区画に区画する絶縁性の仕切り壁と
を有し、
前記仕切り壁は、
前記導体膜の上面から第1の高さに上面がある第1の壁部と、
前記第1の高さより低い第2の高さに上面がある第2の壁部と
を有することを特徴とする実装基板。 An insulating substrate;
A conductor film laminated on the substrate;
An insulating partition wall provided on the conductor film and dividing the conductor film into a plurality of sections;
The partition wall is
A first wall having an upper surface at a first height from the upper surface of the conductor film;
And a second wall having an upper surface at a second height lower than the first height.
少なくとも1つの隣接区画との間に前記第2の壁部を有する
ことを特徴とする請求項1に記載の実装基板。 Each said compartment
The mounting board according to claim 1, wherein the second wall portion is provided between at least one adjacent section.
前記外周壁が、
前記第1の壁部と同じ高さの第3の壁部と、
前記第3の壁部より低い第4の壁部と
を有することを特徴とする請求項1または請求項2に記載の実装基板。 An outer peripheral wall on the outer periphery of the conductor film;
The outer peripheral wall is
A third wall having the same height as the first wall;
The mounting board according to claim 1, further comprising: a fourth wall portion lower than the third wall portion.
ことを特徴とする請求項1乃至3のいずれか一項に記載の実装基板。 The mounting substrate according to any one of claims 1 to 3, wherein the section is rectangular.
ことを特徴とする請求項1乃至3のいずれか一項に記載の実装基板。 The mounting substrate according to any one of claims 1 to 3, wherein the section is elliptical.
ことを特徴とする請求項1乃至5のいずれか一項に記載の実装基板。 The mounting substrate according to claim 1, further comprising a through hole penetrating from an upper surface of the second wall portion to a back surface of the base material.
前記導体膜に対応するサーマルパッドを有するパッケージ部品と、
前記区画に充填された、はんだ、と
を有し、
前記第1の壁部で前記サーマルパッドを支持し、
前記はんだで前記サーマルパッドと前記導体膜とを接続している
ことを特徴とする接続構造。 The mounting substrate according to any one of claims 1 to 6,
A package component having a thermal pad corresponding to the conductor film;
Solder filled in the compartment, and
Supporting the thermal pad with the first wall,
The connection structure, wherein the thermal pad and the conductor film are connected by the solder.
前記導体膜上に、前記導体膜を複数の区画に区画する絶縁性の仕切り壁を形成し、
前記仕切り壁には、
前記導体膜の上面から第1の高さに上面がある第1の壁部と、
前記第1の高さより低い第2の高さに上面がある第2の壁部とを形成する
ことを特徴とする実装基板の製造方法。 Form a conductor film on an insulating base material,
On the conductor film, an insulating partition wall that divides the conductor film into a plurality of sections is formed,
In the partition wall,
A first wall having an upper surface at a first height from the upper surface of the conductor film;
And forming a second wall portion having an upper surface at a second height lower than the first height.
少なくとも1つの隣接区画との間に前記第2の壁部を形成する
ことを特徴とする請求項8に記載の実装基板の製造方法。 Of each said compartment,
The method for manufacturing a mounting substrate according to claim 8, wherein the second wall portion is formed between at least one adjacent section.
前記導体膜に対応するサーマルパッドを有するパッケージ部品の前記サーマルパッドを、前記第1の壁部で支持し、
前記はんだを加熱して、
前記サーマルパッドと前記導体膜とをはんだ接続する
ことを特徴とする接続構造の作製方法。 Filling the section of the mounting substrate according to any one of claims 1 to 6 with solder,
The thermal pad of a package component having a thermal pad corresponding to the conductor film is supported by the first wall portion,
Heating the solder,
A method for producing a connection structure, wherein the thermal pad and the conductor film are connected by solder.
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Cited By (2)
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---|---|---|---|---|
JP2021040931A (en) * | 2019-09-11 | 2021-03-18 | 株式会社三共 | Game machine |
JP2021040930A (en) * | 2019-09-11 | 2021-03-18 | 株式会社三共 | Game machine |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002026468A (en) * | 2000-06-30 | 2002-01-25 | Internatl Business Mach Corp <Ibm> | Printed wiring board and semiconductor device |
JP2006147723A (en) * | 2004-11-17 | 2006-06-08 | Sharp Corp | Electric circuit board for semiconductor element |
JP2008098328A (en) * | 2006-10-11 | 2008-04-24 | Canon Inc | Structure for surface-mounting electronic components |
JP2009105212A (en) * | 2007-10-23 | 2009-05-14 | Toshiba Corp | Printed circuit board and electronic device |
US20120119341A1 (en) * | 2010-11-16 | 2012-05-17 | Conexant Systems, Inc. | Semiconductor packages with reduced solder voiding |
JP2016077092A (en) * | 2014-10-07 | 2016-05-12 | 三菱電機株式会社 | Motor, air conditioner, and manufacturing method of motor |
JP2018006655A (en) * | 2016-07-06 | 2018-01-11 | 株式会社デンソー | Electronic device |
-
2018
- 2018-03-19 JP JP2018050472A patent/JP7147205B2/en active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002026468A (en) * | 2000-06-30 | 2002-01-25 | Internatl Business Mach Corp <Ibm> | Printed wiring board and semiconductor device |
JP2006147723A (en) * | 2004-11-17 | 2006-06-08 | Sharp Corp | Electric circuit board for semiconductor element |
JP2008098328A (en) * | 2006-10-11 | 2008-04-24 | Canon Inc | Structure for surface-mounting electronic components |
JP2009105212A (en) * | 2007-10-23 | 2009-05-14 | Toshiba Corp | Printed circuit board and electronic device |
US20120119341A1 (en) * | 2010-11-16 | 2012-05-17 | Conexant Systems, Inc. | Semiconductor packages with reduced solder voiding |
JP2016077092A (en) * | 2014-10-07 | 2016-05-12 | 三菱電機株式会社 | Motor, air conditioner, and manufacturing method of motor |
JP2018006655A (en) * | 2016-07-06 | 2018-01-11 | 株式会社デンソー | Electronic device |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021040931A (en) * | 2019-09-11 | 2021-03-18 | 株式会社三共 | Game machine |
JP2021040930A (en) * | 2019-09-11 | 2021-03-18 | 株式会社三共 | Game machine |
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