JP2019161268A - 移相回路、移相装置、アンテナ装置およびアレイアンテナ - Google Patents

Abstract

【課題】アレイアンテナの指向性の制御範囲を広くすることができる移相回路、移相装置、アンテナ装置およびアレイアンテナを提供する。【解決手段】実施の形態にかかる移相回路は、第１の端子と、第２の端子と、第１のキャパシタ素子と、第２のキャパシタ素子と、第１の伝送線路と、第２の伝送線路と、スイッチング素子とを備える。第１のキャパシタ素子および第２のキャパシタ素子は、外部からの第１および第２の制御信号に応じてキャパシタンスを変化させる。第１の伝送線路は、第１の端子と外部とに交流的に入力または出力される信号にとっての長さが波長の１／４となる。第２の伝送線路は、この信号に、インダクタンス性のインピーダンスを与える。スイッチ素子は、外部からの第３の制御信号に応じて、第２の端子とグラウンドとを遮断または短絡する。【選択図】図７

Description

本発明の実施の形態は、移相回路、移相装置、アンテナ装置およびアレイアンテナに関する。

複数のアンテナ装置それぞれに供給する送信信号、および、複数のアンテナ装置それぞれにより受信された受信信号を移相することにより、送信信号および受信信号の指向性を、アンテナの物理的な方向を変えずに制御するアレイアンテナが知られている。アレイアンテナに含まれる複数の素子それぞれにおいて信号を移相するために、ディジタル的な遅延量が設定される多数の実時間移相器を用い、信号に遅延を与える実時間移相器の数を変更する方法が知られている。

しかしながら、上記移相方法によれば、多数の実時間移相器を制御するための回路規模が多くなってしまう。一方、アレイアンテナにおいては、隣り合うアンテナ装置に含まれるアンテナ同士の距離が、信号の波長に対して短くなるに従い、信号の指向性を制御可能な範囲が限定されることが知られている。従って、実時間移相器を用いてアレイアンテナに含まれる複数の素子それぞれにおいて信号を移相する方法をとると、信号の周波数が高くなっても、アンテナ装置の回路規模を小さくできず、アレイアンテナの指向性を制御可能な範囲が限定されてしまう。

特開２０１７−１４３３５６号公報

本発明の実施の形態は上述した問題を解消するためになされ、アレイアンテナに含まれる複数のアンテナ装置の回路規模を小さくでき、アレイアンテナの指向性の制御範囲を広くすることができる移相回路、移相装置、アンテナ装置およびアレイアンテナを提供することを課題とする。

上記に記載された課題を解決するために、実施の形態にかかる移相回路は、第１の端子と、第２の端子と、第１のキャパシタ素子と、第２のキャパシタ素子と、第１の伝送線路と、第２の伝送線路と、スイッチング素子と、を備える。第１のキャパシタ素子は、第１の端子に交流的に接続され、外部からの第１の制御信号に応じてキャパシタンスを変化させる。第１の伝送線路は、第１の端子に交流的に第１の端部が接続され、第１の端子と外部とに交流的に入力または出力される信号にとっての長さが波長の１／４となる。第２のキャパシタ素子は、第１の伝送線路の第２の端部とグラウンドとに交流的に接続され、外部からの第２の制御信号に応じてキャパシタンスを変化させる。

第２の伝送線路は、第１の伝送線路の第２の端部に交流的に第１の端部が接続され、第２の端子が交流的にグラウンドに短絡されたときに、第１の端子から入力または出力される信号に、第１の伝送線路の第２の端部とグラウンドとの間におけるインダクタンス性のインピーダンスを与える。スイッチ素子は、第２の伝送線路の第２の端部とグラウンドとに交流的に接続され、外部からの第３の制御信号に応じて、第２の伝送線路の第２の端部とグラウンドとを遮断または短絡する。第２の端子は、第２の伝送線路の第２の端部に接続され、外部との間で交流的に信号を入力または出力する。

実施の形態にかかるアレイアンテナシステムの構成を示す図 図１に示されたアレイアンテナの信号送受信面を例示する図 図１，図２に示されたアレイアンテナの指向性のうちの１つの定義を示す図 アレイアンテナの指向性を実現するために係数記憶装置に記憶される係数の組み合わせに含まれる１つの係数を示す図 図１，図２に示されたアレイアンテナの構成を示す図 図１，図２，図５に示されたアンテナ装置の構成を示す図 図６に示された第１の移相回路および第２の移相回路の構成を示す図 図６，図７に示された第１の移相回路および第２の移相回路のインピーダンスの変化をスミスチャートの形式で示す図 図６に示されたＰＩＮダイオードにより、伝送線路の他端とグラウンドとが交流的に短絡されているときの第１の移相回路および第２の移相回路の等価回路を示す図 図１に示されたアレイアンテナ制御装置の制御装置の制御用コンピュータおよび信号処理装置のハードウェアを例示する図 図２，図５，図６に示されたアレイアンテナのアンテナ装置の代わりに用いられるアンテナ装置を示す図

以下、第１の実施の形態について、図面を参照しながら詳細に説明する。なお、各図において、同じ構成要素および同じ処理には同じ符号が付される。

［アレイアンテナシステム１の構成］
図１は、実施の形態にかかるアレイアンテナシステム１の構成を示す図である。図２は、図１に示されたアレイアンテナ２の信号送受信面を例示する図である。図１に示されたアレイアンテナ２は、図２に示されるようにｎ個の第１のアンテナ装置４−１〜４−ｎを含む。なお、図２には、ｎ＝２１の場合が示される。また、以下、図２に示されるように、アレイアンテナ２の信号送受信面の横方向がＸ軸とされ、縦方向がＹ軸とされ、垂直方向がＺ軸とされる。

図１，図２に示されるように、アレイアンテナシステム１は、ｍ種類の指向性（Ｄｉｒｅｃｔｉｏｎａｌ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）ＤＣ１〜ＤＣｍを実現するアレイアンテナ２を備える。また、アレイアンテナシステム１は、アレイアンテナ２に指向性ＤＣ１〜ＤＣｍを実現させ、信号の送信および受信を行わせるアレイアンテナ制御装置３を備える。

図３は、図１，図２に示されたアレイアンテナ２の指向性ＤＣ１〜ＤＣｍのうちの１つの指向性ＤＣｅの定義を示す図である。なお、ｅは１〜ｍのいずれかの整数である。図３に示されるように、指向性ＤＣｅは、指向性ＤＣｅにおけるアレイアンテナ２の伝送パターンのうち、最も利得が高いメインビームの利得Ｇｅと、メインビームの方向のＸ軸、Ｙ軸およびＺ軸それぞれに対する角度θｘｅ，θｙｅ，θｚｅとにより定義される。

なお、「アンテナ装置４−１〜４−ｎ」など、複数、存在しうる構成要素が特定されずに示されるときには、単に「アンテナ装置４」などと略記されることがある。また、ｎは２以上の整数であり、ｍはｎより大きい整数であり、ｅは１〜ｍのいずれかの整数である。また、アレイアンテナ２の指向性ＤＣ１〜ＤＣｍのいずれかの指向性ＤＣｅは、アンテナ装置４それぞれに設定される移相量および振幅値の組み合わせＷｅ（Ｗｅ１，・・・，Ｗｅｆ，・・・Ｗｅｎ）により実現される。なお、ｆは、１〜ｎのいずれかの整数であり、一般に、ｍは、実際にはｎよりも非常に大きい値（ｍ＞＞ｎ）である。

図１に示されたアレイアンテナ制御装置３は、アレイアンテナ制御装置３の各構成要素の動作を制御する制御装置１０と、制御装置１０に接続された信号処理装置１２とを備える。制御装置１０は、制御用コンピュータ１００と、表示装置などの出力装置とキーボードなどの入力装置とを含み、制御用コンピュータ１００に接続された入出力装置１０２とを備える。制御装置１０は、アレイアンテナシステム１のオペレータの入出力装置１０２への操作に応じて、信号処理装置１２の各構成要素の動作を制御する。

信号処理装置１２は、アレイアンテナ２の指向性ＤＣ１〜ＤＣｍを実現するためにアレイアンテナ２に設定される係数のｍ種類の組み合わせＷ１（Ｗ１１，Ｗ１２，・・・，Ｗ１ｎ），・・・，Ｗｅ（Ｗe１，Ｗｅ２，・・・，Ｗｅｆ，・・・，Ｗeｎ），・・・，Ｗｍ（Ｗｍ１，Ｗｍ２，・・・，Ｗｍｎ）の全てを記憶する係数記憶装置１２０を備える。

図４は、アレイアンテナ２の指向性ＤＣ１〜ＤＣｍを実現するために係数記憶装置１２０に記憶される係数の組み合わせＷｅ（Ｗe１，・・・，Ｗｅｆ，・・・，Ｗeｎ）に含まれる１つの係数Ｗｅｆを示す図である。なお、ｆは、１〜ｎの整数である。係数の組み合わせＷｅに含まれる係数Ｗｅｆは、図４に示されるように複素数の形式をとる。係数Ｗｅｆの実数軸に対する角度θは、指向性ＤＣｅを実現するためにアンテナ装置４−ｆに設定される移相量θｅｆに対応する。また、係数Ｗｅｆのノルム｜Ｗｅｆ｜は、下式１に示されるように定義される。

｜Ｗef｜ ＝ （（Ｉｍ（Ｗef））²＋（Ｒｅ（Ｗef））²）^1/2 ・・・（式１）
ただし、０ ≦｜Ｗef｜ ≦１である。

図１に示された係数記憶装置１２０は、制御装置１０の制御に従って、上式１に定義された係数Ｗｅｆのノルム｜Ｗｅｆ｜から、指向性ＤＣｅを実現するためにアンテナ装置４−ｆに設定される減衰量データＡＴ１１，・・・，ＡＴ１ｎ，・・・，ＡＴｅ１，・・・，ＡＴｅｆ，・・・，ＡＴｅｎ，・・・，ＡＴｎ１，・・・，ＡＴｍｎ（以下、ＡＴｅｆと記される）を生成し（｜Ｗｅｆ｜＝ＡＴｅｆ）、アンテナ装置４−ｆに出力する。このように生成された減衰量データＡＴｅｆは、アンテナ装置４−ｆにおいて、送信信号（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｓｉｇｎａｌ）ＴＳｆおよび受信信号（Ｒｅｃｅｉｖｉｎｇ Ｓｉｇｎａｌ）ＲＳｆに与えられる減衰量を示す。

さらに、係数記憶装置１２０は、制御装置１０の制御に従って、係数記憶装置１２０に記憶された係数の組み合わせＷｅに含まれる係数Ｗｅｆから、移相量データθ１１，・・・，θ１ｎ，・・・，θｅ１，・・・，θｅｆ，・・・，θｅｎ，θｍ１，・・・，θｍｎ（以下、θｅｆと記載される）を生成する。生成された移相量データθｅｆは、アンテナ装置４−ｆにおいて、送信信号ＴＳｆおよび受信信号ＲＳｆに与えられる移相量を示す。係数記憶装置１２０は、生成された移相量データθｅｆをさらに処理して、アンテナ装置４−ｆにおいて、送信信号ＴＳｆおよび受信信号ＲＳｆに与えられる移相量に対応するアナログ形式の電圧信号Ｖθｅｆ１，Ｖθｅｆ２を生成し、アンテナ装置４に出力する。

また、係数設定装置１２２は、アンテナ装置４における送信と受信との切り替えを行うためのアナログ形式の電圧信号ＳＷ１および電圧信号ＳＷ２を生成し、アンテナ装置４に出力する。なお、電圧信号Ｖθｅｆ１，Ｖθｅｆ２および切り替えのための電圧信号ＳＷ１および電圧信号ＳＷ２は、図７〜図９の参照によりさらに詳細に説明される。

図１に示された信号処理装置１２は、マイクロ波におけるＸバンド、Ｋｕバンド、Ｋバンドなどの高周波信号をパルス変調して送信信号ＴＳを生成し、アレイアンテナ２に出力する送信処理装置１２４をさらに備える。また、信号処理装置１２は、アレイアンテナ２に接続された受信処理装置１２６と、受信処理装置１２６に接続された物体検出装置１２８とをさらに備える。

受信処理装置１２６は、アレイアンテナ２により送信された送信信号ＴＳが物体により反射され、再びアレイアンテナ２により受信されて得られる受信信号ＲＳを増幅する。つまり、送信信号ＴＳの周波数と受信信号ＲＳの周波数とは、ほぼ同じである。さらに、受信処理装置１２６は、増幅されたアナログ形式の受信信号ＲＳを、必要に応じて周波数変換し、アナログ形式の受信信号ＲＳをディジタル形式の値に変換処理し、物体検出装置１２８に出力する。物体検出装置１２８は、受信処理装置１２６から入力されたディジタル形式の受信信号ＲＳの電力値を処理して、送信信号ＴＳを反射した物体と、アレイアンテナ２との相対的な方向と距離とを検出する。

［アレイアンテナ２］
図５は、図１，図２に示されたアレイアンテナ２の構成を示す図である。図５に示されるように、アレイアンテナ２は、図２に示されたアンテナ装置４−１〜４−ｎと、アンテナ装置４−１〜４−ｎに接続された分配回路２０と、合成回路２２とを備える。分配回路２０は、アレイアンテナ制御装置３から入力された送信信号ＴＳを、アンテナ装置４−１〜４−ｎに等分し、送信信号ＴＳ１〜ＴＳｎとして分配する。合成回路２２は、アンテナ装置４−１〜４−ｎから入力された受信信号ＲＳ１〜ＲＳｎを加算して合成し、受信信号ＲＳとしてアレイアンテナ制御装置３に出力する。

［アンテナ装置４］
図６は、図１，図２，図５に示されたアンテナ装置４−ｆの構成を示す図である。図６に示されるように、アンテナ装置４−ｆは、図６に示された分配回路２０から入力された送信信号ＴＳｆに、図３に示された指向性ＤＣｅｆに対応する減衰量データＡＴｅｆ（図４）が示す値を乗算して減衰させる可変アッテネータ（ＡＴＴ）４００−ｆを備える。

また、アンテナ装置４−ｆは、ＡＴＴ４００−ｆにより減衰された送信信号ＴＳｆを増幅し、純抵抗のインピーダンス５０Ωで出力する送信アンプ４０２−ｆを備える。また、アンテナ装置４−ｆは、送信アンプ４０２−ｆの出力に接続された第１の移相回路４２−ｆを備える。

第１の移相回路４２−ｆは、送信信号ＴＳｆのパルスが送信されるときは正の値をとり、送信信号ＴＳｆのパルスが送信されないときは負の値をとる電圧信号ＳＷ１と、所望の移相量θｅｆを与える電圧信号Ｖθｅｆ１の値に従って移相を行う。つまり、電圧信号ＳＷ１が正の値をとるとき、第１の移相回路４２−ｆは、送信アンプ４０２−ｆにより増幅された送信信号ＴＳｆのパルスを素通しして第１のアンテナ４０４−ｆを介して送信する。

また、電圧信号ＳＷ１が負の値をとるとき、第１の移相回路４２−ｆは、第１のアンテナ４０４−ｆにより受信された受信信号ＲＳｆを、電圧信号Ｖθｅｆ１により与えられる移相量だけ移相する。さらに、第１の移相回路４２−ｆは、移相された受信信号ＲＳｆを、第１のアンテナ４０４−ｆから第２のアンテナ４０６に戻す。このような第１の移相回路４２−ｆの機能により、受信信号ＲＳｆに、所望の移相量θｅｆが与えられる。

また、アンテナ装置４−ｆは、第２のアンテナ４０６に接続された第２の移相回路４４−ｆを備える。第２の移相回路４４−ｆは、送信信号ＴＳｆのパルスが送信されるときは負の値をとり、送信信号ＴＳｆのパルスが送信されていないときは正の値をとる電圧信号ＳＷ２と、所望の移相量θｅｆを与える電圧信号Ｖθｅｆ２の値に従って移相を行う。つまり、電圧信号ＳＷ２が正の値をとるとき、第２の移相回路４４−ｆは、第２のアンテナ４０６により受信された受信信号ＲＳｆを素通しして、第２の移相回路４４−ｆの出力に接続された受信アンプ４０８の入力に出力する。

また、電圧信号ＳＷ１が負の値をとるとき、第２の移相回路４４−ｆは、第２のアンテナ４０６−ｆにより受信された送信信号ＴＳｆを、電圧信号Ｖθｅｆ２により与えられる移相量だけ移相する。さらに、第２の移相回路４４−ｆは、移相された送信信号ＴＳｆを、第２のアンテナ４０６を介して送信する。このような第２の移相回路４４−ｆの機能により、送信信号ＴＳｆに、所望の移相量θｅｆが与えられる。

受信アンプ４０８−ｆは、入力インピーダンスが純抵抗の５０Ωで、第１の移相回路４２−ｆから入力される受信信号ＲＳｆを増幅する受信アンプ４０８−ｆを備える。また、アンテナ装置４−ｆは、受信アンプ４０８−ｆから出力された受信信号ＲＳｆに、減衰量データＡＴｅｆ（図４）が示す値を乗算して減衰させ、図６に示された合成回路２２に出力するＡＴＴ４１０−ｆを備える。

［第１の移相回路４２−ｆ，第２の移相回路４４−ｆ］
以下、図７〜図９の参照により、第１の移相回路４２および第２の移相回路４４の構成および機能がさらに説明される、図７は、図６に示された第１の移相回路４２−ｆおよび第２の移相回路４４−ｆの構成を示す図である。図７に示されるように、第１の移相回路４２−ｆおよび第２の移相回路４４−ｆは、送信アンプ４０２の出力または第２のアンテナ４０６の入力に接続されるアンプ端子と、第１のアンテナ４０４−ｆまたは第２のアンテナ４０６−ｆに接続されるアンテナ端子とを備える。

アンテナ端子には、インダクタ（Ｌ）４２０を介して、係数設定装置１２２から印加される電圧信号Ｖθｅｆ１または電圧信号Ｖθｅｆ２の正の電圧値に応じて容量が変化するＰＩＮダイオード４２２のカソードが接続される。Ｌ４２０は、送信信号ＴＳｆおよび受信信号ＲＳｆを遮断するために必要十分なインダクタンスを有し、集中定数の部品、または、送信信号ＴＳｆおよび受信信号ＲＳｆに対してλ_０／４となる伝送線路により構成される（他のＬも同じ）。なお、λ_０は送信信号ＴＳｆおよび受信信号ＲＳｆの波長を示す。

ＰＩＮダイオード４２２のアノードはグラウンドに接続される。アンテナ端子には、キャパシタ（Ｃ）４２８を介して、送信信号Ｔｓｆまたは受信信号ＲＳｆに対してλ_０／４となる伝送線路４２６の一端がさらに接続される。Ｃ４２８は、直流電流を遮断し、送信信号Ｔｓｆまたは受信信号ＲＳｆを素通しするために必要十分なキャパシタンスを有する（他のＣも同じ）。

伝送線路４２６の他端には、係数設定装置１２２からＬ４３０を介して印加される電圧信号Ｖθｅｆ１またはＶθｅｆ２の電圧値に応じて容量が変化するＰＩＮダイオード４３２のアノードが、Ｃ４２８を介して接続される。ＰＩＮダイオード４３２のカソードはグラウンドに接続される。また、ＰＩＮダイオード４３２のカソードには、送信信号Ｔｓｆまたは受信信号ＲＳｆに対してλ_０／８となる伝送線路４３４の一端が接続される。伝送線路４３４の他端は、Ｃ４３６を介してアンプ端子にさらに接続される。

アンプ端子には、Ｃ４３６を介して伝送線路４３４の他端が接続される。また、アンプ端子には、係数設定装置１２２からＬ４３８を介して印加される電圧信号ＳＷ１または電圧信号ＳＷ２の電圧値が負のときにはＯＮ状態となり、正のときにはＯＦＦ状態となるＰＩＮダイオード４４０のアノードがさらに接続される。

カソードに正の値の電圧信号ＳＷ１または電圧信号ＳＷ２が印加され、ＰＩＮダイオード４４０がＯＮ状態になると、アンプ端子とグラウンドとが、送信信号ＴＳｆおよび受信信号ＲＳｆの周波数において交流的に短絡される。一方、カソードに負の値の電圧信号ＳＷ１または電圧信号ＳＷ２が印加され、ＰＩＮダイオード４４０がＯＦＦ状態になると、アンプ端子とグラウンドとが、送信信号ＴＳｆおよび受信信号ＲＳｆの周波数において交流的に遮断される。

図６に示された第１の移相回路４２−ｆにおいては、電圧信号ＳＷ１が、ＰＩＮダイオード４４０のカソードにＬ４３８を介して印加される。既に述べたように、送信アンプ４０２から送信信号ＴＳｆのパルスが出力されるとき、電圧信号ＳＷ１は負の電圧値をとり、ＰＩＮダイオード４４０は、アンプ端子とグラウンドとを交流的に遮断する。

一方、送信アンプ４０２から送信信号ＴＳｆのパルスが出力されないとき、電圧信号ＳＷ１は正の電圧値をとり、ＰＩＮダイオード４４０は伝送線路４３４の他端とグラウンドとを交流的に短絡する。この短絡により、アンテナ端子から第１の移相回路４２−ｆに入力された受信信号ＲＳｆは、ＰＩＮダイオード４４０により反射されてアンテナ端子側に戻される。

図６に示された第２の移相回路４４−ｆにおいては、ＰＩＮダイオード４４０に電圧信号ＳＷ２がＬ４３８を介して印加される。既に述べたように、送信アンプ４０２から送信信号ＴＳｆのパルスが出力されないとき、電圧信号ＳＷ２は負の値をとり、ＰＩＮダイオード４４０は、アンプ端子とグラウンドとを交流的に遮断する。

一方、送信アンプ４０２から送信信号ＴＳｆのパルスが出力されるとき、電圧信号ＳＷ１は正の電圧値をとり、ＰＩＮダイオード４４０は、アンプ端子とグラウンドとを交流的に短絡する。この短絡により、アンテナ端子から第２の移相回路４４−ｆに入力された受信信号ＲＳｆは、ＰＩＮダイオード４４０により反射されてアンテナ端子側に戻される。

図８は、図６，図７に示された第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスの変化をスミスチャートの形式で示す図である。図９は、図６に示されたＰＩＮダイオード４４０により、伝送線路４３４の他端とグラウンドとが交流的に短絡されているときの第１の移相回路４２−ｆおよび第２の移相回路４４−ｆの等価回路を示す図である。

図６に示されたＰＩＮダイオード４４０により、第１の移相回路４２−ｆの伝送線路４３４の他端とグラウンドとが交流的に遮断され、電圧信号Ｖθｅｆ１が最小値で、ＰＩＮダイオード４２２，４３２のキャパシタンスが最小（≒０Ｆ）になる場合を想定する。この場合には、アンテナ端子から見た第１の移相回路４２−ｆのインピーダンスは、図８において点ｃが付されて示される純抵抗５０Ωとなる。

同様に、ＰＩＮダイオード４４０により、第１の移相回路４４−ｆの伝送線路４３４の他端とグラウンドとが交流的に遮断され、電圧信号Ｖθｅｆ２が最小値となり、ＰＩＮダイオード４２２，４３２のキャパシタンスが最小（≒０Ｆ）になる場合を想定する。この場合には、アンテナ端子から見た第１の移相回路４４−ｆのインピーダンスは、図８において点ｃが付されて示される純抵抗５０Ωとなる。

つまり、第１の移相回路４２−ｆから送信信号ＴＳｆのパルスが出力されるときは、第１の移相回路４２−ｆにおいて、アンプ端子から入力される送信信号ＴＳｆは、アンテナ端子まで素通しされる。一方、第１の移相回路４２−ｆから送信信号ＴＳｆのパルスが出力されないときは、第２の移相回路４４−ｆにおいて、アンテナ端子から入力される受信信号ＲＳｆはアンプ端子まで素通しされる。

電圧信号ＳＷ１および電圧信号ＳＷ２が負の値をとるとき、第１の移相回路４２−ｆおよび第２の移相回路４４−ｆの等価回路は、図９に示される通りとなる。つまり、このとき、アンテナ端子から見た第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスは、伝送線路４２６，４３４と、ＰＩＮダイオード４２２，４３２のキャパシタンスにより定まる値となる。

ＰＩＮダイオード４２２，４３２のキャパシタンスが最小のときには、アンテナ端子から見た第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスは、図８において、図ａを付して示される＋ｊ５０Ωとなる。一方、ＰＩＮダイオード４２２，４３２のキャパシタンスが最大値は、このときに、アンテナ端子から見た第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスが、図８において、点ｂを付して示される−ｊ５０Ωになるように設定される。

［インピーダンスの変化］
第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスの変化をさらに説明する。ＰＩＮダイオード４４０がＯＮ状態で、電圧信号Ｖθｅｆ１および電圧信号Ｖθｅｆ２の電圧値が最大になっている場合を想定する。この場合において、ＰＩＮダイオード４２２，４３２のキャパシタンスは最小（≒０Ｆ）になり、アンテナ端子から見た第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスは、伝送線路４３４の影響により、図８において、点ａを付して示されるように＋ｊ５０Ωとなる。

この場合において、さらに、電圧信号Ｖθｅｆ１および電圧信号Ｖθｅｆ２の電圧値が次第に下がる場合を想定する。この場合には、ＰＩＮダイオード４２２，４３２のキャパシタンスは次第に増える。従って、アンテナ端子から見た第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスは、図８において点ａを付して示した＋ｊ５０Ωから開放状態を通る実線の矢印の上を移動する。開放状態は、図９示された伝送線路４３４のインダクタンスとＰＩＮダイオード４２２，４３２の合成キャパシタンスとの並列共振状態を示す。ＰＩＮダイオード４２２，４３２のキャパシタンスが最大になったときに、アンテナ端子から見た第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスは、図８において点ｂを付して示した−ｊ５０Ωに至る。

つまり、ＰＩＮダイオード４４０の状態がＯＮであるときに、電圧信号Ｖθｅｆ１および電圧信号Ｖθｅｆ２の電圧値を最大値から最小値まで変化させることにより、アンテナ端子から見た第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスは、＋ｊ５０Ωから、開放状態を経て−ｊ５０Ωまで変化させられる。

また、ＰＩＮダイオード４４０がＯＮ状態で、電圧信号Ｖθｅｆ１および電圧信号Ｖθｅｆ２の電圧値が最小値になっている場合を想定する。この場合において、ＰＩＮダイオード４２２，４３２のキャパシタンスは最大になる。さらに、この場合において、電圧信号Ｖθｅｆ１および電圧信号Ｖθｅｆ２の電圧値が次第に上がる場合を想定する。この場合には、ＰＩＮダイオード４２２，４３２のキャパシタンスは次第に減る。

従って、アンテナ端子から見た第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスは、図８において点ｂを付して示した−ｊ５０Ωから、短絡状態を通る破線の矢印の上を移動する。短絡状態は、図９示された伝送線路４３４のインダクタンスとＰＩＮダイオード４２２，４３２の合成キャパシタンスとの直列共振状態を示す。ＰＩＮダイオード４２２，４３２のキャパシタンスが最小（≒０Ｆ）になったときに、アンテナ端子から見た第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスは、図８において点ａを付して示した＋ｊ５０Ωに至る。

つまり、ＰＩＮダイオード４４０の状態がＯＮであるときに、電圧信号Ｖθｅｆ１および電圧信号Ｖθｅｆ２の電圧値を最大値から最小値まで変化させることにより、アンテナ端子から見た第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスは、−ｊ５０Ωから、短絡状態を経て＋ｊ５０Ωまで変化させられる。

以上説明されたように、アンテナ端子から見た第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスは、図９に示された実線および破線上を、＋ｊ５０Ω、開放状態、−ｊ５０Ωと短絡状態との間で変化し得る。つまり、第１の移相回路４２−ｆおよび第２の移相回路４４−ｆは、アンテナ端子から入力された送信信号ＴＳｆおよび受信信号ＲＳｆに損失を生じさせることなく、これらの信号に、０°〜３６０°（０〜２π）の任意の値の移相量を与えることができる。

既に述べられたように、第２のアンテナ４０６−ｆにより受信され、第２の移相回路４４−ｆを素通しされた受信信号ＲＳｆは、受信アンプ４０８の入力により純抵抗の５０Ωで終端される。一方、第１のアンテナ４０４−ｆにより受信され、第１の移相回路４２−ｆにより移相された受信信号ＲＳｆは、第１のアンテナ４０４−ｆおよび第２のアンテナ４０６−ｆを介して第２の移相回路４４−ｆに戻される。第２の移相回路４４−ｆに戻された受信信号ＲＳｆは、受信アンプ４０８の入力により純抵抗の５０Ωで終端される。この結果、第１のアンテナ４０４−ｆおよび第２のアンテナ４０２−ｆにより受信された受信信号ＲＳｆに、所望の移相量が与えられる。

一方、送信アンプ４０２−ｆにより増幅された送信信号ＴＳｆは、第１の移相回路４２−ｆを素通しされ、第１のアンテナ４０４−ｆを介して送信される。第１のアンテナ４０４−ｆを介して送信された送信信号ＴＳｆの一部は、第２のアンテナ４０６−ｆにより受信され、第２の移相回路４４−ｆにより移相され、第２のアンテナ４０６−ｆから送信される。この結果、第１のアンテナ４０４−ｆおよび第２のアンテナ４０２−ｆにより送信された送信信号ＴＳｆに、所望の移相量が与えられる。

［ハードウェア１８］
図１０は、図１に示されたアレイアンテナ制御装置３の制御装置１０の制御用コンピュータ１００および信号処理装置１２のハードウェア１８を例示する図である。図１０に示されるように、ハードウェア１８は、バス１９０を介して相互に接続されたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１８０と、メモリ１８２と、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）回路１８４と、記録装置１８６とを備える。制御装置１０の制御用コンピュータ１００のハードウェア１８は、入出力装置１０２をさらに備える。信号処理装置１２用のハードウェア１８は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などを含む信号処理回路１８８をさらに備える。

ＣＰＵ１８０および信号処理回路１８８は、ＣＰＵおよびＤＳＰ本体の他に、クロック回路および割り込み制御回路など、これらの処理に必要とされる周辺回路を含む。メモリ１８２は、ＲＯＭおよびＲＡＭを含む。Ｉ／Ｏ回路１８４は、アレイアンテナシステム１の他の構成要素とを接続する。

記録装置１８６は、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔａｉｌｅ Ｄｉｓｋ）、ＨＤ（Ｈａｒｄ Ｄｉｓｋ）およびフラッシュメモリの不揮発性記録媒体に対してデータの書き込みおよび読み出しを行う。信号処理回路１８８は、送信信号ＴＳおよび受信信号ＲＳまたはこれらいずれかの処理を行う。アレイアンテナシステム１は、これらの構成要素により、アレイアンテナ２の指向性ＤＣ１〜ＤＣｍを実現し、送信信号ＴＳを送信し、受信信号ＲＳを受信する。

信号処理装置１２の各構成要素は、専用のハードウェアによっても、ソフトウェアによって実現され得る。図１に示された信号処理装置１２の各構成要素がソフトウェア的に実現されるときには、不揮発性記録媒体を介して各構成要素を実現するための命令コードがハードウェア１８に供給され、メモリ１８２にロードされる。メモリ１８２にロードされた命令コードは、ＣＰＵ１８０および信号処理回路１８８の制御により実行され、各構成要素の処理を実現する。なお、メモリ１８２に含まれるＲＡＭは、命令コード実行の際のワークメモリとしても利用される。

［アレイアンテナシステム１の動作］
以下、アレイアンテナシステム１の動作を説明する。アレイアンテナ制御装置３において、図１に示された制御装置１０の制御用コンピュータ１００は、図１，図２，図５に示されたアレイアンテナ２により実現される指向性ＤＣ１〜ＤＣｍに対応する係数の組み合わせＷ１，・・・，Ｗｅ，・・・Ｗｍ（Ｗ１１〜Ｗ１ｎ，・・・，Ｗｅ１〜Ｗｅｎ，・・・，Ｗｍ１〜Ｗｍｎ）を算出する。

なお、制御用コンピュータ１００によるアレイアンテナ２の指向性ＤＣ１〜ＤＣｍに対応する係数の組み合わせＷ１〜Ｗｍの算出は、アレイアンテナ２の送信動作または受信動作のシミュレーションにより行われる。あるいは、制御用コンピュータ１００による指向性ＤＣ１〜ＤＣｍに対応する係数の組み合わせＷ１〜Ｗｍの算出は、アレイアンテナシステム１のユーザの操作に従ったアレイアンテナシステム１の送信動作または送信動作の実測結果に基づいて行われる。

制御用コンピュータ１００は、算出された係数の組み合わせＷ１〜Ｗｍを、信号処理装置１２の係数記憶装置１２０に記憶させる。係数記憶装置１２０は、記憶した係数の組み合わせＷ１〜Ｗｍを、係数設定装置１２２および行列生成装置１６０における処理のために、係数設定装置１２２および行列生成装置１６０に参照させる。

制御用コンピュータ１００は、入出力装置１０２に対するアレイアンテナシステム１のオペレータによる操作に応じて係数記憶装置１２０を制御する。係数記憶装置１２０は、記憶された指向性ＤＣ１〜ＤＣｍに対応する係数の組み合わせＷ１〜Ｗｍを係数設定装置１２２に出力する。

係数設定装置１２２は、図２，図５，図６に示されたアレイアンテナ２のアンテナ装置４−ｆにおいて、係数記憶装置１２０から入力された係数の組み合わせＷ１〜Ｗｍを処理し、図４に示される減衰量データＡＴｅｆおよび移相量データθｅｆを生成する。さらに、係数設定装置１２２は、移相量データθｅｆから、アナログ形式の電圧信号Ｖθｅｆ１，Ｖθｅｆ２を生成する。さらに、係数設定装置１２２は、電圧信号ＳＷ１および電圧信号ＳＷ２を生成する。係数設定装置１２２は、生成された減衰量データＡＴｅｆ，電圧信号Ｖθｅｆ１，Ｖθｅｆ２，ＳＷ１，ＳＷ２を、図２，図５，図６に示されたアレイアンテナ２のアンテナ装置４−ｆに出力する。

図１に示された信号処理装置１２の送信処理装置１２４は、パルス変調されたＸバント、ＫｕバンドまたはＫバンドの周波数の送信信号ＴＳを生成し、アレイアンテナ２に出力する。アレイアンテナ２において、図５に示された分配回路２０は、送信処理装置１２４から入力された送信信号ＴＳを等分した送信信号ＴＳ１〜ＴＳｎそれぞれを、アンテナ装置４−１〜４−ｎそれぞれに出力する。

図６に示されたＡＴＴ４００−ｆは、入力された減衰量データＡＴｅｆが示す値を、入力された送信信号ＴＳｆに乗算する。送信アンプ４０２−ｆは、送信信号ＴＳｆを電力増幅し、第１の移相回路４２を介して第１のアンテナ４０４から送信する。第２の移相回路４４−ｆは、電圧信号Ｖθｅｆ２，ＳＷ２の電圧値に応じて、第２のアンテナ４０６から入力された送信信号ＴＳｆを移相し、第２のアンテナ４０６から送信する。以上に記載された処理により、アレイアンテナ２に含まれるアンテナ装置４−１，・・・，４−ｆ，・・・４−ｎは、全体として、図３に示された指向性ＤＣｅを、送信信号ＴＳについて実現する。

第２の移相回路４４−ｆは、送信信号ＴＳｆが送信されていないとき、電圧信号ＳＷ２の値に応じて、第２のアンテナ４０６により受信された受信信号ＲＳｆを受信アンプ４０８の入力に素通しする。第１の移相回路４２−ｆは、電圧信号Ｖθｅｆ１，ＳＷ１の電圧値に応じて、第２のアンテナ４０６から入力された受信信号ＲＳｆを移相し、第１のアンテナ４０４を介して第２のアンテナ４０６に出力する。ＡＴＴ４１０は、入力された減衰量データＡＴｅｆが示す値を、入力された受信信号ＲＳｆに乗算する。以上に記載された処理により、アレイアンテナ２に含まれるアンテナ装置４−１，・・・，４−ｆ，・・・４−ｎは、全体として、指向性ＤＣｅを、受信信号ＲＳについて実現する。

図５に示された合成回路２２は、アンテナ装置４−１〜４−ｎのＡＴＴ４１０−１〜４１０−ｎから入力された受信信号ＲＳ１〜ＲＳｎを合成し、図１に示された受信処理装置１２６に受信信号ＲＳとして出力する。受信処理装置１２６は、合成回路２２から入力された受信信号ＲＳを処理し、物体検出装置１２８に出力する。物体検出装置１２８は、受信信号ＲＳを反射した物体の方向と位置とを検出し、制御装置１０に出力する。制御装置１０は、受信処理装置１２６に処理結果を制御用コンピュータ１００に出力する。制御用コンピュータ１００は、受信信号ＲＳを反射した物体の方向と位置とを示す情報を、入出力装置１０２に表示する。

図１１は、図２，図５，図６に示されたアレイアンテナ２において、アンテナ装置４−ｆの代わりに用いられるアンテナ装置５−ｆを示す図である。図１０に示されるように、第２のアンテナ装置５−ｆは、図６に示された第１のアンテナ装置４−ｆから、ＡＴＴ４００−ｆ，４１０−ｆを除いた構成をとる。

アレイアンテナ２において、アンテナ装置４−ｆがアンテナ装置５−ｆにより置換されると、送信信号ＴＳｆおよび受信信号ＲＳｆは減衰されない。このように、ＡＴＴ４００−ｆ，４１０−ｆを含まないアンテナ装置５−ｆが用いられても、アンテナ装置５−１〜５−ｎ全体として、送信信号ＴＳおよび受信信号ＲＳについて、図３に示された指向性ＤＣ１〜ＤＣｍが実現され得る。なお、アレイアンテナ２において、アンテナ装置４−ｆの代わりにアンテナ装置５−ｆを用いるときには、図４の参照により説明された係数Ｗｅｆｇのノルム｜ＡＴｅｆ｜（＝Ｉｍ(Ｗｅｆｇ）²＋Ｒｅ(Ｗｅｆｇ）²）^1/2の値を常に１に保てばよい。

なお、アレイアンテナ２において、隣り合うアンテナ同士の距離がλ_０／２以上になると、図２に示されたアレイアンテナ２の信号送受信面に対して垂直な方向の指向性、つまり、図３に示されたθｚｅの値が４５°以上にされ得ないことが一般に知られている。アンテナ装置４−ｆ，５−ｆは、それぞれに２つずつのアンテナ、つまり、第１のアンテナ４０４および第２のアンテナ４０６を含む。従って、アレイアンテナ２におけるアンテナ同士の距離が、ＫｕバンドおよびＫバンドといった波長が短い送信信号ＴＳの送信および受信信号ＲＳの受信においても、容易にλ_０／２以下とされ得る。つまり、アンテナ装置４−ｆ，５−ｆにおいては、サーキュレータにより第１のアンテナ４０４と第２のアンテナ４０６とが共用されないので、アレイアンテナ２の指向性の範囲が、容易に広くされ得る。

また、送信信号ＴＳｆのパルスが送信されているとき、第２の移相回路４４―ｆのアンテナ端子入力が単にインピーダンス５０Ωで終端される場合を想定する。この場合には、アンテナ装置４−ｆ，５−ｆの第１のアンテナ４０４から送信された送信信号ＴＳｆの約半分の電力が、第２のアンテナ４０６に受信されて失われてしまう。しかしながら、送信信号ＴＳｆは、第１の移相回路４２−ｆおよび第２の移相回路４４−ｆの両方を用いて移相されるので、送信信号ＴＳｆの損失は、著しく少なくされ得る。

同様に、受信信号ＲＳｆが受信されているとき、第１の移相回路４２−ｆのアンテナ端子が単にインピーダンス５０Ωで終端される場合を想定する。この場合、アンテナ装置４−ｆ，５−ｆにおいて、受信信号ＲＳｆの電力は、第１のアンテナ４０４と第２のアンテナ４０６とに半分ずつ分配されてしまう。しかしながら、受信信号ＲＳｆも、第１の移相回路４２−ｆおよび第２の移相回路４４−ｆの両方を用いて移相されるので、受信信号ＲＳｆの損失は、著しく少なくされ得る。

また、ＰＩＮダイオード４４０がＯＮ状態にされた第１の移相回路４２−ｆおよび第２の移相回路４４−ｆにおいては、送信信号ＴＳｆおよび受信信号ＲＳｆのインピーダンスは、＋ｊ５０Ωから、開放状態を経て−ｊ５０Ωまで変化させられる。また、ＰＩＮダイオード４４０がＯＮ状態にされた第１の移相回路４２−ｆおよび第２の移相回路４４−ｆにおいては、送信信号ＴＳｆおよび受信信号ＲＳｆのインピーダンスは、−ｊ５０Ωから、短絡状態を経て＋ｊ５０Ωまで変化させられる。従って、第１の移相回路４２−ｆおよび第２の移相回路４４−ｆにおいては、送信信号ＴＳｆおよび受信信号ＲＳｆに、移相に伴う損失が原理的には生じない。

また、ＰＩＮダイオード４４０がＯＮ状態にされた第１の移相回路４２−ｆおよび第２の移相回路４４−ｆの等価回路は、図９に示される通りである。従って、送信信号ＴＳｆおよび受信信号ＲＳｆを、図８に示されたように移相するためのＰＩＮダイオード４２２，４３２の最大容量は小さい値に抑えられる。ＰＩＮダイオード４２２，４３２の最大容量が小さい値で済むと、第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのＱが高く保たれる。従って、この点からも、第１の移相回路４２−ｆおよび第２の移相回路４４−ｆにおける送信信号ＴＳｆおよび受信信号ＲＳｆの損失が小さくなる。

なお、以上説明された第１の実施形態および第２の実施形態においては、電圧信号Ｖθｅｆ１と電圧信号Ｖθｅｆ２とは別々の信号とされたが、これら電圧信号Ｖθｅｆ１，Ｖθｅｆ２は単一の電圧信号Ｖθｅｆとされ得る。また、図３に示された指向性ＤＣｅは、メインビームの利得Ｇｅ、メインビームのＸ軸、Ｙ軸およびＺ軸それぞれに対する角度θｘｅ，θｙｅ，θｚｅにより定義されたが、図１０を参照して説明したように、アレイアンテナ２においてアンテナ装置５−ｆが用いられたときには、角度θｘｅ，θｙｅ，θｚｅのみにより定義されてもよい。

なお、第１の実施形態および第２の実施形態に示されたインピーダンスの値などの具体的な数値は単なる例示であって、アレイアンテナ２の構成、用途などに応じて適宜、変更されうる。また、第１の移相回路４２−ｆおよび第２の移相回路４４−ｆと第１のアンテナ４０４−ｆおよび第２のアンテナ４０６−ｆとの間に、整合回路などがさらに挿入されうる。同様に、第１の移相回路４２−ｆおよび第２の移相回路４４−ｆと送信アンプ４０２−ｆと受信アンプ４０８−ｆとの間に、整合回路などがさらに挿入されうる。

本発明の実施の形態を説明したが、この実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ アレイアンテナシステム、１０ 制御装置、１００ 制御用コンピュータ、１０２ 入出力装置、１２ 信号処理装置、係数記憶装置、１２２ 係数設定装置、１２４ 送信処理装置、１２６ 受信処理装置、１２８ 物体検出装置、２ アレイアンテナ、２０ 分配回路、２２ 合成回路、３ アレイアンテナ制御装置、４，５ アンテナ装置、４００，４１０ ＡＴＴ、４０２ 送信アンプ、４０４ 第１のアンテナ、４０６ 第２のアンテナ、４０８ 受信アンプ、４２，４４ 移相回路、４２０ 第１の移相回路、４２０，４３０，４３８ インダクタ（Ｌ）、４２４，４２８，４３６ キャパシタ（Ｃ）、４２６，４３４ 伝送線路、４２２，４３２，４４０ ＰＩＮダイオード

Claims (18)

1. 第１の端子に交流的に接続され、外部からの第１の制御信号の値に応じてキャパシタンスが変化する第１のキャパシタ素子と、
   前記第１の端子に交流的に第１の端部が接続され、前記第１の端子と外部とに交流的に入力または出力される信号にとっての長さが波長の１／４となる第１の伝送線路と、
   前記第１の伝送線路の第２の端部とグラウンドとに交流的に接続され、外部からの第２の制御信号の値に応じてキャパシタンスが変化する第２のキャパシタ素子と、
   前記第１の伝送線路の第２の端部に交流的に第１の端部が接続され、第２の端部と前記グラウンドとが交流的に短絡されたときに、前記第１の端子から入力または出力される信号に、前記第１の伝送線路の第２の端部と前記グラウンドとの間におけるインダクタンス性のインピーダンスを与える第２の伝送線路と、
   前記第２の伝送線路の第２の端部と前記グラウンドとに交流的に接続され、外部からの第３の制御信号の値に応じて、前記第２の伝送線路の第２の端部と前記グラウンドとを交流的に遮断または短絡するスイッチ素子と、
   前記第２の伝送線路の第２の端部に交流的に接続され、外部と交流的に前記信号を入力または出力する第２の端子と、
   を備える移相回路。
2. 前記第１のキャパシタ素子は、カソードが前記第１の伝送線路の第１の端部に交流的に接続され、アノードが前記グラウンドに接続され、逆方向の電圧の第１の制御信号がカソードに印加されるＰＩＮダイオードである、
   請求項１に記載の移相回路。
3. 前記第２のキャパシタ素子は、カソードが前記第１の伝送線路の第２の端部に交流的に接続され、アノードが前記グラウンドに接続され、逆方向の電圧の第２の制御信号がカソードに印加されるＰＩＮダイオードである、
   請求項１または２に記載の移相回路。
4. 前記スイッチ素子は、カソードが前記グラウンドに接続され、アノードが前記第２の伝送線路の第２の端部に交流的に接続され、順方向の電圧の第３の制御信号がこのカソードに印加されたときに、前記第２の伝送線路の第２の端部と前記グラウンドとを交流的に短絡し、逆方向の電圧の前記第３の制御信号がこのカソードに印加されたときに、前記第２の伝送線路の第２の端部と前記グラウンドとを交流的に遮断するＰＩＮダイオードである、
   請求項１〜３のいずれか１項に記載の移相回路。
5. 前記第２の伝送線路の長さは、前記第１の端子から入力または出力される信号にとって波長の１／８である、
   請求項１〜４のいずれか１項に記載の移相回路。
6. 前記スイッチ素子により前記第２の伝送線路の第２の端部と前記グラウンドとが交流的に遮断され、前記第１のキャパシタおよび前記第２のキャパシタのキャパシタンスが最小とされたときに、前記第１の伝送線路、前記第２の伝送線路、前記第１のキャパシタおよび前記第２のキャパシタは、前記第１の端子から入力または出力される信号に、前記第１の伝送線路の第２の端部と前記グラウンドとにおいて、前記第２の伝送線路が与えるインダクタンス性のインピーダンスと同じ大きさの抵抗性のインピーダンスを与える、
   請求項１〜５のいずれか１項に記載の移相回路。
7. 前記スイッチ素子により前記第２の伝送線路の第２の端部と前記グラウンドとが交流的に遮断され、前記第１のキャパシタおよび前記第２のキャパシタのキャパシタンスが最小とされたときに、前記第１の伝送線路、前記第２の伝送線路、前記第１のキャパシタおよび前記第２のキャパシタは、前記第１の端子と前記第２の端子とで、前記第１の端子と外部とに交流的に入力または出力される信号を素通しする、
   請求項１〜６のいずれか１項に記載の移相回路。
8. 外部からの前記第１の制御信号と前記第２の制御信号とは同じ信号である
   請求項１〜７のいずれか１項に記載の移相回路。
9. 前記抵抗性のインピーダンスは、前記第１の端子に接続されるアンテナのインピーダンスに等しい
   請求項８に記載の移相回路。
10. 前記抵抗性のインピーダンスは、前記第２の端子に接続される増幅回路の入力または出力のインピーダンスに等しい
    請求項８または９に記載の移相回路。
11. 前記第１の伝送線路、前記第２の伝送線路、前記第１のキャパシタおよび前記第２のキャパシタは、前記スイッチ素子により前記第２の伝送線路の第２の端部と前記グラウンドとが交流的に短絡され、前記第１のキャパシタおよび前記第２のキャパシタのキャパシタンスが最大とされたときに、前記第１の端子から入力または出力される信号に、前記第１の伝送線路の第２の端部と前記グラウンドとにおいて、前記第２の伝送線路が与えるインダクタンス性のインピーダンスと逆符号のキャパシタンス性のインピーダンスを与える、
    請求項８〜１０のいずれか１項に記載の移相回路。
12. 前記第１の伝送線路、前記第２の伝送線路、前記第１のキャパシタおよび前記第２のキャパシタは、
    前記スイッチ素子により前記第２の端子と前記グランドとが交流的に短絡され、前記第１のキャパシタおよび前記第２のキャパシタのキャパシタンスが最小から最大に変化したときに、前記第１の端子から入力または出力される信号に、前記第１の制御信号および前記第２の制御信号の値に応じて、前記第１の端子と前記グラウンドとの間に、前記第２の伝送線路が与えるインダクタンス性のインピーダンスから開放状態を経て、前記第２の伝送線路が与えるインダクタンス性のインピーダンスと逆符号のキャパシタンス性のインピーダンスまでの任意のインピーダンスを与え、
    前記スイッチ素子により前記第２の端子と前記グラウンドとが交流的に短絡され、前記第１のキャパシタおよび前記第２のキャパシタのキャパシタンスが最大から最小に変化したときに、前記第２の伝送線路が与えるインダクタンス性のインピーダンスと逆符号のキャパシタンス性のインピーダンスまでの任意のインピーダンスから短絡状態を経て、前記第２の伝送線路が与えるインダクタンス性のインピーダンスまでの任意のインピーダンスを与える
    請求項１１に記載の移相回路。
13. 前記第１の端子から入力または出力される信号に、０°から３６０°までの任意の移相量を与える、
    請求項１２に記載の移相回路。
14. 請求項１〜１３のいずれか１項に記載の移相回路を２つ
    備える移相装置。
15. ２つの前記移相回路のうちの第１の移相回路の第１の端子は、第１のアンテナに接続され、
    前記第１の移相回路の第２の端子は、前記増幅回路の出力に接続され、
    ２つの前記移相回路の内の第２の移相回路の第１の端子は、第２のアンテナに接続され、
    前記第２の移相回路の第２の端子は、前記増幅回路の入力に接続される、
    請求項１４に記載の移相装置。
16. 前記第１のアンテナは、
    送信信号が前記第１の移相回路から入力されているときは、前記第１の移相回路から入力された送信信号を送信し、
    前記送信信号が前記第１の移相回路から入力されていないときは、受信信号を受信して前記第１の移相回路に出力し、前記第１の移相回路に出力され、前記第１の移相回路により移相されて戻された前記受信信号を、前記第２のアンテナに出力し、
    前記第２のアンテナは、
    前記送信信号が前記第１の移相回路から前記第１のアンテナに入力されていないときは、前記受信信号と、前記第１の移相回路により移相され、前記第１のアンテナから出力された前記受信信号とを受信し、
    前記送信信号が前記第１の移相回路から前記第１のアンテナに入力されているときは、前記第１のアンテナから送信された前記送信信号を受信して前記第２の移相回路に出力し、前記第２の移相回路に出力され、前記第２の移相回路により移相されて戻された前記送信信号を送信し、
    前記第１の移相回路は、
    前記増幅回路の出力から出力された送信信号を前記第１の端子から前記第１のアンテナに入力し、
    前記送信信号を前記第１のアンテナに入力しないときは、前記第１のアンテナにより受信された前記受信信号を移相して前記第１のアンテナに戻し、
    前記第２の移相回路は、
    前記送信信号が前記第１の移相回路から前記第１のアンテナに入力されているときは、前記第２のアンテナにより出力された前記送信信号を移相して前記第２のアンテナに戻し、
    前記送信信号が前記第１の移相回路から前記第１のアンテナに入力されていないときは、前記第２のアンテナにより出力された前記受信信号と、前記第１のアンテナにより出力された前記受信信号とを移相して、これらの受信信号を終端する前記増幅回路の入力に入力する
    請求項１５に記載の移相装置。
17. 請求項１５または１６に記載の移相装置、
    を備えるアンテナ装置。
18. 複数の請求項１７に記載のアンテナ装置、
    を備えるアレイアンテナ。

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