JP2019161268A

JP2019161268A - Phase shift circuit, phase shift device, antenna device, and array antenna

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Publication number: JP2019161268A
Application number: JP2018041133A
Authority: JP
Inventors: 治夫小島; Haruo Kojima
Original assignee: Toshiba Corp; Toshiba Infrastructure Systems and Solutions Corp
Current assignee: Toshiba Corp; Toshiba Infrastructure Systems and Solutions Corp
Priority date: 2018-03-07
Filing date: 2018-03-07
Publication date: 2019-09-19

Abstract

To provide a phase shift circuit, a phase shift device, an antenna device, and an array antenna that can widen the control range of the directivity of the array antenna.SOLUTION: A phase shift circuit according to an embodiment includes a first terminal, a second terminal, a first capacitor element, a second capacitor element, a first transmission line, a second transmission line, and a switching element. The first capacitor element and the second capacitor element change the capacitance according to first and second control signals from the outside. The length of the first transmission line for a signal input or output in an alternating manner to the first terminal and the outside is 1/4 of the wavelength. The second transmission line gives an inductive impedance to this signal. The switch element cuts off or short-circuits the second terminal and the ground according to a third control signal from the outside.SELECTED DRAWING: Figure 7

Description

本発明の実施の形態は、移相回路、移相装置、アンテナ装置およびアレイアンテナに関する。 Embodiments described herein relate generally to a phase shift circuit, a phase shift device, an antenna device, and an array antenna.

複数のアンテナ装置それぞれに供給する送信信号、および、複数のアンテナ装置それぞれにより受信された受信信号を移相することにより、送信信号および受信信号の指向性を、アンテナの物理的な方向を変えずに制御するアレイアンテナが知られている。アレイアンテナに含まれる複数の素子それぞれにおいて信号を移相するために、ディジタル的な遅延量が設定される多数の実時間移相器を用い、信号に遅延を与える実時間移相器の数を変更する方法が知られている。 By shifting the phase of the transmission signal supplied to each of the plurality of antenna devices and the reception signal received by each of the plurality of antenna devices, the directivity of the transmission signal and the reception signal can be changed without changing the physical direction of the antenna. There are known array antennas that can be controlled. In order to phase-shift the signal in each of the plurality of elements included in the array antenna, a number of real-time phase shifters with digital delay amounts set are used, and the number of real-time phase shifters that give a delay to the signal is determined. How to change is known.

しかしながら、上記移相方法によれば、多数の実時間移相器を制御するための回路規模が多くなってしまう。一方、アレイアンテナにおいては、隣り合うアンテナ装置に含まれるアンテナ同士の距離が、信号の波長に対して短くなるに従い、信号の指向性を制御可能な範囲が限定されることが知られている。従って、実時間移相器を用いてアレイアンテナに含まれる複数の素子それぞれにおいて信号を移相する方法をとると、信号の周波数が高くなっても、アンテナ装置の回路規模を小さくできず、アレイアンテナの指向性を制御可能な範囲が限定されてしまう。 However, according to the phase shifting method, the circuit scale for controlling a large number of real-time phase shifters increases. On the other hand, in an array antenna, it is known that the range in which the directivity of a signal can be controlled is limited as the distance between the antennas included in adjacent antenna devices becomes shorter with respect to the wavelength of the signal. Therefore, if a method of shifting the signal in each of a plurality of elements included in the array antenna using a real-time phase shifter, the circuit scale of the antenna device cannot be reduced even if the signal frequency increases, and the array The range in which the directivity of the antenna can be controlled is limited.

特開２０１７−１４３３５６号公報JP 2017-143356 A

本発明の実施の形態は上述した問題を解消するためになされ、アレイアンテナに含まれる複数のアンテナ装置の回路規模を小さくでき、アレイアンテナの指向性の制御範囲を広くすることができる移相回路、移相装置、アンテナ装置およびアレイアンテナを提供することを課題とする。 Embodiments of the present invention are made to solve the above-described problems, and can reduce the circuit scale of a plurality of antenna devices included in an array antenna, and can widen the directivity control range of the array antenna. An object is to provide a phase shift device, an antenna device, and an array antenna.

上記に記載された課題を解決するために、実施の形態にかかる移相回路は、第１の端子と、第２の端子と、第１のキャパシタ素子と、第２のキャパシタ素子と、第１の伝送線路と、第２の伝送線路と、スイッチング素子と、を備える。第１のキャパシタ素子は、第１の端子に交流的に接続され、外部からの第１の制御信号に応じてキャパシタンスを変化させる。第１の伝送線路は、第１の端子に交流的に第１の端部が接続され、第１の端子と外部とに交流的に入力または出力される信号にとっての長さが波長の１／４となる。第２のキャパシタ素子は、第１の伝送線路の第２の端部とグラウンドとに交流的に接続され、外部からの第２の制御信号に応じてキャパシタンスを変化させる。 In order to solve the problems described above, a phase shift circuit according to an embodiment includes a first terminal, a second terminal, a first capacitor element, a second capacitor element, and a first A transmission line, a second transmission line, and a switching element. The first capacitor element is connected to the first terminal in an alternating manner, and changes the capacitance according to the first control signal from the outside. The first transmission line has a first end connected to the first terminal in an alternating manner, and the length for a signal input or output from the first terminal to the outside in an alternating manner is 1 / wavelength of the wavelength. 4. The second capacitor element is connected to the second end of the first transmission line and the ground in an alternating manner, and changes the capacitance according to a second control signal from the outside.

第２の伝送線路は、第１の伝送線路の第２の端部に交流的に第１の端部が接続され、第２の端子が交流的にグラウンドに短絡されたときに、第１の端子から入力または出力される信号に、第１の伝送線路の第２の端部とグラウンドとの間におけるインダクタンス性のインピーダンスを与える。スイッチ素子は、第２の伝送線路の第２の端部とグラウンドとに交流的に接続され、外部からの第３の制御信号に応じて、第２の伝送線路の第２の端部とグラウンドとを遮断または短絡する。第２の端子は、第２の伝送線路の第２の端部に接続され、外部との間で交流的に信号を入力または出力する。 The second transmission line has a first end connected to the second end of the first transmission line in an alternating manner and the second terminal is short-circuited to the ground in an alternating manner. An inductance impedance between the second end of the first transmission line and the ground is given to a signal input or output from the terminal. The switch element is connected to the second end of the second transmission line and the ground in an alternating manner, and in response to a third control signal from the outside, the second end of the second transmission line and the ground Shut off or short circuit. The second terminal is connected to the second end of the second transmission line, and inputs or outputs a signal in an alternating manner with the outside.

実施の形態にかかるアレイアンテナシステムの構成を示す図The figure which shows the structure of the array antenna system concerning embodiment 図１に示されたアレイアンテナの信号送受信面を例示する図The figure which illustrates the signal transmission / reception surface of the array antenna shown by FIG. 図１，図２に示されたアレイアンテナの指向性のうちの１つの定義を示す図The figure which shows the definition of one of the directivity of the array antenna shown by FIG. 1, FIG. アレイアンテナの指向性を実現するために係数記憶装置に記憶される係数の組み合わせに含まれる１つの係数を示す図The figure which shows one coefficient contained in the combination of the coefficient memorize | stored in a coefficient memory | storage device in order to implement | achieve the directivity of an array antenna 図１，図２に示されたアレイアンテナの構成を示す図The figure which shows the structure of the array antenna shown by FIG. 1, FIG. 図１，図２，図５に示されたアンテナ装置の構成を示す図The figure which shows the structure of the antenna apparatus shown by FIG.1, FIG.2, FIG.5 図６に示された第１の移相回路および第２の移相回路の構成を示す図The figure which shows the structure of the 1st phase shift circuit and 2nd phase shift circuit which were shown by FIG. 図６，図７に示された第１の移相回路および第２の移相回路のインピーダンスの変化をスミスチャートの形式で示す図The figure which shows the change of the impedance of the 1st phase shift circuit shown by FIG. 6, FIG. 7 and the 2nd phase shift circuit in the format of a Smith chart 図６に示されたＰＩＮダイオードにより、伝送線路の他端とグラウンドとが交流的に短絡されているときの第１の移相回路および第２の移相回路の等価回路を示す図The figure which shows the equivalent circuit of the 1st phase-shift circuit and the 2nd phase-shift circuit when the other end of a transmission line and ground are short-circuited by the PIN diode shown by FIG. 図１に示されたアレイアンテナ制御装置の制御装置の制御用コンピュータおよび信号処理装置のハードウェアを例示する図The figure which illustrates the computer for control of the control apparatus of the array antenna control apparatus shown in FIG. 1, and the hardware of a signal processing apparatus 図２，図５，図６に示されたアレイアンテナのアンテナ装置の代わりに用いられるアンテナ装置を示す図The figure which shows the antenna apparatus used instead of the antenna apparatus of the array antenna shown in FIG.2, FIG.5, FIG.6.

以下、第１の実施の形態について、図面を参照しながら詳細に説明する。なお、各図において、同じ構成要素および同じ処理には同じ符号が付される。 Hereinafter, the first embodiment will be described in detail with reference to the drawings. In each figure, the same constituent elements and the same processes are denoted by the same reference numerals.

［アレイアンテナシステム１の構成］
図１は、実施の形態にかかるアレイアンテナシステム１の構成を示す図である。図２は、図１に示されたアレイアンテナ２の信号送受信面を例示する図である。図１に示されたアレイアンテナ２は、図２に示されるようにｎ個の第１のアンテナ装置４−１〜４−ｎを含む。なお、図２には、ｎ＝２１の場合が示される。また、以下、図２に示されるように、アレイアンテナ２の信号送受信面の横方向がＸ軸とされ、縦方向がＹ軸とされ、垂直方向がＺ軸とされる。 [Configuration of array antenna system 1]
FIG. 1 is a diagram illustrating a configuration of an array antenna system 1 according to the embodiment. FIG. 2 is a diagram illustrating a signal transmission / reception surface of the array antenna 2 shown in FIG. The array antenna 2 shown in FIG. 1 includes n first antenna devices 4-1 to 4-n as shown in FIG. FIG. 2 shows a case where n = 21. Further, hereinafter, as shown in FIG. 2, the horizontal direction of the signal transmission / reception surface of the array antenna 2 is the X axis, the vertical direction is the Y axis, and the vertical direction is the Z axis.

図１，図２に示されるように、アレイアンテナシステム１は、ｍ種類の指向性（ＤｉｒｅｃｔｉｏｎａｌＣｈａｒａｃｔｅｒｉｓｔｉｃｓ）ＤＣ１〜ＤＣｍを実現するアレイアンテナ２を備える。また、アレイアンテナシステム１は、アレイアンテナ２に指向性ＤＣ１〜ＤＣｍを実現させ、信号の送信および受信を行わせるアレイアンテナ制御装置３を備える。 As shown in FIG. 1 and FIG. 2, the array antenna system 1 includes an array antenna 2 that realizes m types of directivity (Direct Characteristics) DC1 to DCm. In addition, the array antenna system 1 includes an array antenna control device 3 that causes the array antenna 2 to achieve directivity DC1 to DCm and perform signal transmission and reception.

図３は、図１，図２に示されたアレイアンテナ２の指向性ＤＣ１〜ＤＣｍのうちの１つの指向性ＤＣｅの定義を示す図である。なお、ｅは１〜ｍのいずれかの整数である。図３に示されるように、指向性ＤＣｅは、指向性ＤＣｅにおけるアレイアンテナ２の伝送パターンのうち、最も利得が高いメインビームの利得Ｇｅと、メインビームの方向のＸ軸、Ｙ軸およびＺ軸それぞれに対する角度θｘｅ，θｙｅ，θｚｅとにより定義される。 FIG. 3 is a diagram showing the definition of one directivity DCe among the directivities DC1 to DCm of the array antenna 2 shown in FIGS. Note that e is an integer from 1 to m. As shown in FIG. 3, the directivity DCe includes the gain Ge of the main beam having the highest gain among the transmission patterns of the array antenna 2 in the directivity DCe, and the X axis, Y axis, and Z axis in the direction of the main beam. It is defined by angles θxe, θye, and θze for each.

なお、「アンテナ装置４−１〜４−ｎ」など、複数、存在しうる構成要素が特定されずに示されるときには、単に「アンテナ装置４」などと略記されることがある。また、ｎは２以上の整数であり、ｍはｎより大きい整数であり、ｅは１〜ｍのいずれかの整数である。また、アレイアンテナ２の指向性ＤＣ１〜ＤＣｍのいずれかの指向性ＤＣｅは、アンテナ装置４それぞれに設定される移相量および振幅値の組み合わせＷｅ（Ｗｅ１，・・・，Ｗｅｆ，・・・Ｗｅｎ）により実現される。なお、ｆは、１〜ｎのいずれかの整数であり、一般に、ｍは、実際にはｎよりも非常に大きい値（ｍ＞＞ｎ）である。 In addition, when a plurality of possible components such as “antenna devices 4-1 to 4-n” are indicated without being specified, they may be simply abbreviated as “antenna device 4”. Moreover, n is an integer greater than or equal to 2, m is an integer larger than n, and e is an integer in any one of 1-m. The directivity DCe of any one of directivity DC1 to DCm of the array antenna 2 is a combination We (We1,..., Wef,... Wen) of the phase shift amount and the amplitude value set in each antenna device 4. ). Note that f is an integer from 1 to n. In general, m is actually a value (m >> n) that is much larger than n.

図１に示されたアレイアンテナ制御装置３は、アレイアンテナ制御装置３の各構成要素の動作を制御する制御装置１０と、制御装置１０に接続された信号処理装置１２とを備える。制御装置１０は、制御用コンピュータ１００と、表示装置などの出力装置とキーボードなどの入力装置とを含み、制御用コンピュータ１００に接続された入出力装置１０２とを備える。制御装置１０は、アレイアンテナシステム１のオペレータの入出力装置１０２への操作に応じて、信号処理装置１２の各構成要素の動作を制御する。 The array antenna control device 3 shown in FIG. 1 includes a control device 10 that controls the operation of each component of the array antenna control device 3, and a signal processing device 12 connected to the control device 10. The control device 10 includes a control computer 100, an output device such as a display device, and an input device such as a keyboard, and includes an input / output device 102 connected to the control computer 100. The control device 10 controls the operation of each component of the signal processing device 12 according to the operation of the operator of the array antenna system 1 to the input / output device 102.

信号処理装置１２は、アレイアンテナ２の指向性ＤＣ１〜ＤＣｍを実現するためにアレイアンテナ２に設定される係数のｍ種類の組み合わせＷ１（Ｗ１１，Ｗ１２，・・・，Ｗ１ｎ），・・・，Ｗｅ（Ｗe１，Ｗｅ２，・・・，Ｗｅｆ，・・・，Ｗeｎ），・・・，Ｗｍ（Ｗｍ１，Ｗｍ２，・・・，Ｗｍｎ）の全てを記憶する係数記憶装置１２０を備える。 The signal processing device 12 includes m combinations W1 (W11, W12,..., W1n) of coefficients set in the array antenna 2 in order to realize the directivities DC1 to DCm of the array antenna 2. A coefficient storage device 120 that stores all of We (We1, We2,..., Wef,..., Wen),..., Wm (Wm1, Wm2,..., Wmn) is provided.

図４は、アレイアンテナ２の指向性ＤＣ１〜ＤＣｍを実現するために係数記憶装置１２０に記憶される係数の組み合わせＷｅ（Ｗe１，・・・，Ｗｅｆ，・・・，Ｗeｎ）に含まれる１つの係数Ｗｅｆを示す図である。なお、ｆは、１〜ｎの整数である。係数の組み合わせＷｅに含まれる係数Ｗｅｆは、図４に示されるように複素数の形式をとる。係数Ｗｅｆの実数軸に対する角度θは、指向性ＤＣｅを実現するためにアンテナ装置４−ｆに設定される移相量θｅｆに対応する。また、係数Ｗｅｆのノルム｜Ｗｅｆ｜は、下式１に示されるように定義される。 FIG. 4 shows one of the coefficient combinations We (We1,..., Wef,..., Wen) stored in the coefficient storage device 120 for realizing the directivities DC1 to DCm of the array antenna 2. It is a figure which shows the coefficient Wef. Note that f is an integer of 1 to n. The coefficient Wef included in the coefficient combination We takes a complex number format as shown in FIG. The angle θ of the coefficient Wef with respect to the real number axis corresponds to the phase shift amount θef set in the antenna device 4-f in order to realize the directivity DCe. Further, the norm | Wef | of the coefficient Wef is defined as shown in the following expression 1.

｜Ｗef｜＝（（Ｉｍ（Ｗef））²＋（Ｒｅ（Ｗef））²）^1/2 ・・・（式１）
ただし、０ ≦｜Ｗef｜ ≦１である。 | Wef | = ((Im (Wef)) ² + (Re (Wef)) ² ) ^1/2 (Formula 1)
However, 0 ≦ | Wef | ≦ 1.

図１に示された係数記憶装置１２０は、制御装置１０の制御に従って、上式１に定義された係数Ｗｅｆのノルム｜Ｗｅｆ｜から、指向性ＤＣｅを実現するためにアンテナ装置４−ｆに設定される減衰量データＡＴ１１，・・・，ＡＴ１ｎ，・・・，ＡＴｅ１，・・・，ＡＴｅｆ，・・・，ＡＴｅｎ，・・・，ＡＴｎ１，・・・，ＡＴｍｎ（以下、ＡＴｅｆと記される）を生成し（｜Ｗｅｆ｜＝ＡＴｅｆ）、アンテナ装置４−ｆに出力する。このように生成された減衰量データＡＴｅｆは、アンテナ装置４−ｆにおいて、送信信号（ＴｒａｎｓｍｉｓｓｉｏｎＳｉｇｎａｌ）ＴＳｆおよび受信信号（ＲｅｃｅｉｖｉｎｇＳｉｇｎａｌ）ＲＳｆに与えられる減衰量を示す。 The coefficient storage device 120 shown in FIG. 1 is set to the antenna device 4-f in order to realize the directivity DCe from the norm | Wef | of the coefficient Wef defined in the above equation 1 according to the control of the control device 10. , ATn1, ..., ATef, ..., ATn, ..., ATn1, ..., ATmn (hereinafter referred to as ATef). ) Is generated (| Wef | = ATef) and output to the antenna device 4-f. The attenuation amount data ATef generated in this manner indicates the amount of attenuation given to the transmission signal (Transmission Signal) TSf and the reception signal (Receiving Signal) RSf in the antenna device 4-f.

さらに、係数記憶装置１２０は、制御装置１０の制御に従って、係数記憶装置１２０に記憶された係数の組み合わせＷｅに含まれる係数Ｗｅｆから、移相量データθ１１，・・・，θ１ｎ，・・・，θｅ１，・・・，θｅｆ，・・・，θｅｎ，θｍ１，・・・，θｍｎ（以下、θｅｆと記載される）を生成する。生成された移相量データθｅｆは、アンテナ装置４−ｆにおいて、送信信号ＴＳｆおよび受信信号ＲＳｆに与えられる移相量を示す。係数記憶装置１２０は、生成された移相量データθｅｆをさらに処理して、アンテナ装置４−ｆにおいて、送信信号ＴＳｆおよび受信信号ＲＳｆに与えられる移相量に対応するアナログ形式の電圧信号Ｖθｅｆ１，Ｖθｅｆ２を生成し、アンテナ装置４に出力する。 Furthermore, the coefficient storage device 120 performs phase shift amount data θ11,..., Θ1n,... From the coefficient Wef included in the coefficient combination We stored in the coefficient storage device 120 according to the control of the control device 10. , θef,..., θen, θm1,..., θmn (hereinafter referred to as θef) are generated. The generated phase shift amount data θef indicates the amount of phase shift given to the transmission signal TSf and the reception signal RSf in the antenna device 4-f. The coefficient storage device 120 further processes the generated phase shift amount data θef, and in the antenna device 4-f, the analog voltage signal Vθef1, corresponding to the phase shift amount given to the transmission signal TSf and the reception signal RSf. Vθef2 is generated and output to the antenna device 4.

また、係数設定装置１２２は、アンテナ装置４における送信と受信との切り替えを行うためのアナログ形式の電圧信号ＳＷ１および電圧信号ＳＷ２を生成し、アンテナ装置４に出力する。なお、電圧信号Ｖθｅｆ１，Ｖθｅｆ２および切り替えのための電圧信号ＳＷ１および電圧信号ＳＷ２は、図７〜図９の参照によりさらに詳細に説明される。 Further, the coefficient setting device 122 generates an analog voltage signal SW1 and voltage signal SW2 for switching between transmission and reception in the antenna device 4 and outputs them to the antenna device 4. The voltage signals Vθef1 and Vθef2, and the voltage signal SW1 and voltage signal SW2 for switching will be described in more detail with reference to FIGS.

図１に示された信号処理装置１２は、マイクロ波におけるＸバンド、Ｋｕバンド、Ｋバンドなどの高周波信号をパルス変調して送信信号ＴＳを生成し、アレイアンテナ２に出力する送信処理装置１２４をさらに備える。また、信号処理装置１２は、アレイアンテナ２に接続された受信処理装置１２６と、受信処理装置１２６に接続された物体検出装置１２８とをさらに備える。 The signal processing device 12 shown in FIG. 1 generates a transmission signal TS by pulse-modulating high-frequency signals such as X band, Ku band, and K band in the microwave, and outputs the transmission signal TS to the array antenna 2. Further prepare. The signal processing device 12 further includes a reception processing device 126 connected to the array antenna 2 and an object detection device 128 connected to the reception processing device 126.

受信処理装置１２６は、アレイアンテナ２により送信された送信信号ＴＳが物体により反射され、再びアレイアンテナ２により受信されて得られる受信信号ＲＳを増幅する。つまり、送信信号ＴＳの周波数と受信信号ＲＳの周波数とは、ほぼ同じである。さらに、受信処理装置１２６は、増幅されたアナログ形式の受信信号ＲＳを、必要に応じて周波数変換し、アナログ形式の受信信号ＲＳをディジタル形式の値に変換処理し、物体検出装置１２８に出力する。物体検出装置１２８は、受信処理装置１２６から入力されたディジタル形式の受信信号ＲＳの電力値を処理して、送信信号ＴＳを反射した物体と、アレイアンテナ２との相対的な方向と距離とを検出する。 The reception processing device 126 amplifies the reception signal RS obtained by the transmission signal TS transmitted by the array antenna 2 being reflected by the object and received by the array antenna 2 again. That is, the frequency of the transmission signal TS and the frequency of the reception signal RS are substantially the same. Further, the reception processing device 126 converts the frequency of the amplified analog reception signal RS as necessary, converts the analog reception signal RS into a digital value, and outputs the digital signal to the object detection device 128. . The object detection device 128 processes the power value of the digital reception signal RS input from the reception processing device 126 to determine the relative direction and distance between the object reflecting the transmission signal TS and the array antenna 2. To detect.

［アレイアンテナ２］
図５は、図１，図２に示されたアレイアンテナ２の構成を示す図である。図５に示されるように、アレイアンテナ２は、図２に示されたアンテナ装置４−１〜４−ｎと、アンテナ装置４−１〜４−ｎに接続された分配回路２０と、合成回路２２とを備える。分配回路２０は、アレイアンテナ制御装置３から入力された送信信号ＴＳを、アンテナ装置４−１〜４−ｎに等分し、送信信号ＴＳ１〜ＴＳｎとして分配する。合成回路２２は、アンテナ装置４−１〜４−ｎから入力された受信信号ＲＳ１〜ＲＳｎを加算して合成し、受信信号ＲＳとしてアレイアンテナ制御装置３に出力する。 [Array antenna 2]
FIG. 5 is a diagram showing the configuration of the array antenna 2 shown in FIGS. As shown in FIG. 5, the array antenna 2 includes an antenna device 4-1 to 4-n shown in FIG. 2, a distribution circuit 20 connected to the antenna devices 4-1 to 4-n, and a combining circuit. 22. The distribution circuit 20 equally divides the transmission signal TS input from the array antenna control device 3 into the antenna devices 4-1 to 4-n and distributes them as transmission signals TS1 to TSn. The combining circuit 22 adds and combines the reception signals RS1 to RSn input from the antenna devices 4-1 to 4-n, and outputs the combined signals to the array antenna control device 3 as the reception signals RS.

［アンテナ装置４］
図６は、図１，図２，図５に示されたアンテナ装置４−ｆの構成を示す図である。図６に示されるように、アンテナ装置４−ｆは、図６に示された分配回路２０から入力された送信信号ＴＳｆに、図３に示された指向性ＤＣｅｆに対応する減衰量データＡＴｅｆ（図４）が示す値を乗算して減衰させる可変アッテネータ（ＡＴＴ）４００−ｆを備える。 [Antenna device 4]
FIG. 6 is a diagram showing a configuration of the antenna device 4-f shown in FIGS. As shown in FIG. 6, the antenna device 4-f adds attenuation data ATef (corresponding to the directivity DCef shown in FIG. 3 to the transmission signal TSf inputted from the distribution circuit 20 shown in FIG. A variable attenuator (ATT) 400-f that multiplies and attenuates the value shown in FIG.

また、アンテナ装置４−ｆは、ＡＴＴ４００−ｆにより減衰された送信信号ＴＳｆを増幅し、純抵抗のインピーダンス５０Ωで出力する送信アンプ４０２−ｆを備える。また、アンテナ装置４−ｆは、送信アンプ４０２−ｆの出力に接続された第１の移相回路４２−ｆを備える。 The antenna device 4-f includes a transmission amplifier 402-f that amplifies the transmission signal TSf attenuated by the ATT 400-f and outputs the amplified signal with an impedance of 50Ω as a pure resistance. The antenna device 4-f includes a first phase shift circuit 42-f connected to the output of the transmission amplifier 402-f.

第１の移相回路４２−ｆは、送信信号ＴＳｆのパルスが送信されるときは正の値をとり、送信信号ＴＳｆのパルスが送信されないときは負の値をとる電圧信号ＳＷ１と、所望の移相量θｅｆを与える電圧信号Ｖθｅｆ１の値に従って移相を行う。つまり、電圧信号ＳＷ１が正の値をとるとき、第１の移相回路４２−ｆは、送信アンプ４０２−ｆにより増幅された送信信号ＴＳｆのパルスを素通しして第１のアンテナ４０４−ｆを介して送信する。 The first phase shift circuit 42-f takes a positive value when a pulse of the transmission signal TSf is transmitted, and takes a negative value when a pulse of the transmission signal TSf is not transmitted, and a desired signal The phase is shifted according to the value of the voltage signal Vθef1 giving the phase shift amount θef. That is, when the voltage signal SW1 takes a positive value, the first phase shift circuit 42-f passes the pulse of the transmission signal TSf amplified by the transmission amplifier 402-f and passes through the first antenna 404-f. Send through.

また、電圧信号ＳＷ１が負の値をとるとき、第１の移相回路４２−ｆは、第１のアンテナ４０４−ｆにより受信された受信信号ＲＳｆを、電圧信号Ｖθｅｆ１により与えられる移相量だけ移相する。さらに、第１の移相回路４２−ｆは、移相された受信信号ＲＳｆを、第１のアンテナ４０４−ｆから第２のアンテナ４０６に戻す。このような第１の移相回路４２−ｆの機能により、受信信号ＲＳｆに、所望の移相量θｅｆが与えられる。 When the voltage signal SW1 takes a negative value, the first phase shift circuit 42-f outputs the reception signal RSf received by the first antenna 404-f by the amount of phase shift given by the voltage signal Vθef1. Phase shift. Further, the first phase shift circuit 42-f returns the phase-shifted received signal RSf from the first antenna 404-f to the second antenna 406. With the function of the first phase shift circuit 42-f, a desired phase shift amount θef is given to the reception signal RSf.

また、アンテナ装置４−ｆは、第２のアンテナ４０６に接続された第２の移相回路４４−ｆを備える。第２の移相回路４４−ｆは、送信信号ＴＳｆのパルスが送信されるときは負の値をとり、送信信号ＴＳｆのパルスが送信されていないときは正の値をとる電圧信号ＳＷ２と、所望の移相量θｅｆを与える電圧信号Ｖθｅｆ２の値に従って移相を行う。つまり、電圧信号ＳＷ２が正の値をとるとき、第２の移相回路４４−ｆは、第２のアンテナ４０６により受信された受信信号ＲＳｆを素通しして、第２の移相回路４４−ｆの出力に接続された受信アンプ４０８の入力に出力する。 The antenna device 4-f includes a second phase shift circuit 44-f connected to the second antenna 406. The second phase shift circuit 44-f takes a negative value when the pulse of the transmission signal TSf is transmitted, and takes a positive value when the pulse of the transmission signal TSf is not transmitted, The phase shift is performed according to the value of the voltage signal Vθef2 that gives the desired phase shift amount θef. That is, when the voltage signal SW2 has a positive value, the second phase shift circuit 44-f passes the reception signal RSf received by the second antenna 406 and passes through the second phase shift circuit 44-f. Output to the input of the receiving amplifier 408 connected to the output of.

また、電圧信号ＳＷ１が負の値をとるとき、第２の移相回路４４−ｆは、第２のアンテナ４０６−ｆにより受信された送信信号ＴＳｆを、電圧信号Ｖθｅｆ２により与えられる移相量だけ移相する。さらに、第２の移相回路４４−ｆは、移相された送信信号ＴＳｆを、第２のアンテナ４０６を介して送信する。このような第２の移相回路４４−ｆの機能により、送信信号ＴＳｆに、所望の移相量θｅｆが与えられる。 When the voltage signal SW1 takes a negative value, the second phase shift circuit 44-f outputs the transmission signal TSf received by the second antenna 406-f by the amount of phase shift given by the voltage signal Vθef2. Phase shift. Further, the second phase shift circuit 44-f transmits the phase-shifted transmission signal TSf via the second antenna 406. With the function of the second phase shift circuit 44-f, a desired phase shift amount θef is given to the transmission signal TSf.

受信アンプ４０８−ｆは、入力インピーダンスが純抵抗の５０Ωで、第１の移相回路４２−ｆから入力される受信信号ＲＳｆを増幅する受信アンプ４０８−ｆを備える。また、アンテナ装置４−ｆは、受信アンプ４０８−ｆから出力された受信信号ＲＳｆに、減衰量データＡＴｅｆ（図４）が示す値を乗算して減衰させ、図６に示された合成回路２２に出力するＡＴＴ４１０−ｆを備える。 The reception amplifier 408-f includes a reception amplifier 408-f that amplifies the reception signal RSf input from the first phase shift circuit 42-f with an input impedance of 50Ω, which is a pure resistance. Further, the antenna device 4-f multiplies the reception signal RSf output from the reception amplifier 408-f by the value indicated by the attenuation amount data ATef (FIG. 4) to attenuate the signal, and the synthesis circuit 22 shown in FIG. ATT410-f is output.

［第１の移相回路４２−ｆ，第２の移相回路４４−ｆ］
以下、図７〜図９の参照により、第１の移相回路４２および第２の移相回路４４の構成および機能がさらに説明される、図７は、図６に示された第１の移相回路４２−ｆおよび第２の移相回路４４−ｆの構成を示す図である。図７に示されるように、第１の移相回路４２−ｆおよび第２の移相回路４４−ｆは、送信アンプ４０２の出力または第２のアンテナ４０６の入力に接続されるアンプ端子と、第１のアンテナ４０４−ｆまたは第２のアンテナ４０６−ｆに接続されるアンテナ端子とを備える。 [First phase shift circuit 42-f, second phase shift circuit 44-f]
Hereinafter, the configurations and functions of the first phase shift circuit 42 and the second phase shift circuit 44 will be further described with reference to FIGS. 7 to 9. FIG. 7 shows the first phase shift circuit 42 shown in FIG. It is a figure which shows the structure of phase circuit 42-f and 2nd phase shift circuit 44-f. As shown in FIG. 7, the first phase shift circuit 42-f and the second phase shift circuit 44-f include an amplifier terminal connected to the output of the transmission amplifier 402 or the input of the second antenna 406, An antenna terminal connected to the first antenna 404-f or the second antenna 406-f.

アンテナ端子には、インダクタ（Ｌ）４２０を介して、係数設定装置１２２から印加される電圧信号Ｖθｅｆ１または電圧信号Ｖθｅｆ２の正の電圧値に応じて容量が変化するＰＩＮダイオード４２２のカソードが接続される。Ｌ４２０は、送信信号ＴＳｆおよび受信信号ＲＳｆを遮断するために必要十分なインダクタンスを有し、集中定数の部品、または、送信信号ＴＳｆおよび受信信号ＲＳｆに対してλ_０／４となる伝送線路により構成される（他のＬも同じ）。なお、λ_０は送信信号ＴＳｆおよび受信信号ＲＳｆの波長を示す。 The antenna terminal is connected via an inductor (L) 420 to the cathode of a PIN diode 422 whose capacitance changes according to the positive voltage value of the voltage signal Vθef1 or the voltage signal Vθef2 applied from the coefficient setting device 122. . L420 is composed of a transmission signal TSf and have necessary and sufficient inductance for blocking the received signal RSf, parts of lumped or transmission lines to be lambda _0/4 with respect to the transmission signal TSf and received signals RSf, (Other L's are the same). Note that λ ₀ indicates the wavelengths of the transmission signal TSf and the reception signal RSf.

ＰＩＮダイオード４２２のアノードはグラウンドに接続される。アンテナ端子には、キャパシタ（Ｃ）４２８を介して、送信信号Ｔｓｆまたは受信信号ＲＳｆに対してλ_０／４となる伝送線路４２６の一端がさらに接続される。Ｃ４２８は、直流電流を遮断し、送信信号Ｔｓｆまたは受信信号ＲＳｆを素通しするために必要十分なキャパシタンスを有する（他のＣも同じ）。 The anode of the PIN diode 422 is connected to ground. The antenna terminal, via a capacitor (C) 428, one end of the transmission line 426 is further connected to the lambda _0/4 with respect to the transmission signal Tsf or receive signals RSf. C428 has a necessary and sufficient capacitance to cut off the direct current and pass the transmission signal Tsf or the reception signal RSf (the same applies to the other C).

伝送線路４２６の他端には、係数設定装置１２２からＬ４３０を介して印加される電圧信号Ｖθｅｆ１またはＶθｅｆ２の電圧値に応じて容量が変化するＰＩＮダイオード４３２のアノードが、Ｃ４２８を介して接続される。ＰＩＮダイオード４３２のカソードはグラウンドに接続される。また、ＰＩＮダイオード４３２のカソードには、送信信号Ｔｓｆまたは受信信号ＲＳｆに対してλ_０／８となる伝送線路４３４の一端が接続される。伝送線路４３４の他端は、Ｃ４３６を介してアンプ端子にさらに接続される。 The other end of the transmission line 426 is connected to the anode of a PIN diode 432 whose capacitance changes according to the voltage value of the voltage signal Vθef1 or Vθef2 applied from the coefficient setting device 122 via L430 via C428. . The cathode of the PIN diode 432 is connected to the ground. Further, the cathode of the PIN diode 432, one end of the transmission line 434 is connected to the lambda _0/8 with respect to the transmission signal Tsf or receive signals RSf. The other end of the transmission line 434 is further connected to an amplifier terminal via C436.

アンプ端子には、Ｃ４３６を介して伝送線路４３４の他端が接続される。また、アンプ端子には、係数設定装置１２２からＬ４３８を介して印加される電圧信号ＳＷ１または電圧信号ＳＷ２の電圧値が負のときにはＯＮ状態となり、正のときにはＯＦＦ状態となるＰＩＮダイオード４４０のアノードがさらに接続される。 The other end of the transmission line 434 is connected to the amplifier terminal via C436. Further, the amplifier terminal has an anode of the PIN diode 440 that is turned on when the voltage value of the voltage signal SW1 or the voltage signal SW2 applied from the coefficient setting device 122 via the L438 is negative and turned off when the voltage value is positive. Further connected.

カソードに正の値の電圧信号ＳＷ１または電圧信号ＳＷ２が印加され、ＰＩＮダイオード４４０がＯＮ状態になると、アンプ端子とグラウンドとが、送信信号ＴＳｆおよび受信信号ＲＳｆの周波数において交流的に短絡される。一方、カソードに負の値の電圧信号ＳＷ１または電圧信号ＳＷ２が印加され、ＰＩＮダイオード４４０がＯＦＦ状態になると、アンプ端子とグラウンドとが、送信信号ＴＳｆおよび受信信号ＲＳｆの周波数において交流的に遮断される。 When positive voltage signal SW1 or voltage signal SW2 is applied to the cathode and PIN diode 440 is turned on, the amplifier terminal and ground are short-circuited in an alternating manner at the frequency of transmission signal TSf and reception signal RSf. On the other hand, when a negative voltage signal SW1 or voltage signal SW2 is applied to the cathode and the PIN diode 440 is turned off, the amplifier terminal and the ground are AC-blocked at the frequency of the transmission signal TSf and the reception signal RSf. The

図６に示された第１の移相回路４２−ｆにおいては、電圧信号ＳＷ１が、ＰＩＮダイオード４４０のカソードにＬ４３８を介して印加される。既に述べたように、送信アンプ４０２から送信信号ＴＳｆのパルスが出力されるとき、電圧信号ＳＷ１は負の電圧値をとり、ＰＩＮダイオード４４０は、アンプ端子とグラウンドとを交流的に遮断する。 In the first phase shift circuit 42-f shown in FIG. 6, the voltage signal SW1 is applied to the cathode of the PIN diode 440 through L438. As described above, when the pulse of the transmission signal TSf is output from the transmission amplifier 402, the voltage signal SW1 takes a negative voltage value, and the PIN diode 440 cuts off the amplifier terminal and the ground in an AC manner.

一方、送信アンプ４０２から送信信号ＴＳｆのパルスが出力されないとき、電圧信号ＳＷ１は正の電圧値をとり、ＰＩＮダイオード４４０は伝送線路４３４の他端とグラウンドとを交流的に短絡する。この短絡により、アンテナ端子から第１の移相回路４２−ｆに入力された受信信号ＲＳｆは、ＰＩＮダイオード４４０により反射されてアンテナ端子側に戻される。 On the other hand, when the pulse of the transmission signal TSf is not output from the transmission amplifier 402, the voltage signal SW1 takes a positive voltage value, and the PIN diode 440 short-circuits the other end of the transmission line 434 and ground. Due to this short circuit, the received signal RSf input from the antenna terminal to the first phase shift circuit 42-f is reflected by the PIN diode 440 and returned to the antenna terminal side.

図６に示された第２の移相回路４４−ｆにおいては、ＰＩＮダイオード４４０に電圧信号ＳＷ２がＬ４３８を介して印加される。既に述べたように、送信アンプ４０２から送信信号ＴＳｆのパルスが出力されないとき、電圧信号ＳＷ２は負の値をとり、ＰＩＮダイオード４４０は、アンプ端子とグラウンドとを交流的に遮断する。 In the second phase shift circuit 44-f shown in FIG. 6, the voltage signal SW2 is applied to the PIN diode 440 via L438. As already described, when the pulse of the transmission signal TSf is not output from the transmission amplifier 402, the voltage signal SW2 takes a negative value, and the PIN diode 440 cuts off the amplifier terminal and the ground in an AC manner.

一方、送信アンプ４０２から送信信号ＴＳｆのパルスが出力されるとき、電圧信号ＳＷ１は正の電圧値をとり、ＰＩＮダイオード４４０は、アンプ端子とグラウンドとを交流的に短絡する。この短絡により、アンテナ端子から第２の移相回路４４−ｆに入力された受信信号ＲＳｆは、ＰＩＮダイオード４４０により反射されてアンテナ端子側に戻される。 On the other hand, when the pulse of the transmission signal TSf is output from the transmission amplifier 402, the voltage signal SW1 takes a positive voltage value, and the PIN diode 440 short-circuits the amplifier terminal and the ground in an AC manner. Due to this short circuit, the reception signal RSf input from the antenna terminal to the second phase shift circuit 44-f is reflected by the PIN diode 440 and returned to the antenna terminal side.

図８は、図６，図７に示された第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスの変化をスミスチャートの形式で示す図である。図９は、図６に示されたＰＩＮダイオード４４０により、伝送線路４３４の他端とグラウンドとが交流的に短絡されているときの第１の移相回路４２−ｆおよび第２の移相回路４４−ｆの等価回路を示す図である。 FIG. 8 is a diagram showing changes in impedance of the first phase shift circuit 42-f and the second phase shift circuit 44-f shown in FIGS. 6 and 7 in the form of a Smith chart. 9 shows the first phase shift circuit 42-f and the second phase shift circuit when the other end of the transmission line 434 and the ground are short-circuited in an AC manner by the PIN diode 440 shown in FIG. It is a figure which shows the equivalent circuit of 44-f.

図６に示されたＰＩＮダイオード４４０により、第１の移相回路４２−ｆの伝送線路４３４の他端とグラウンドとが交流的に遮断され、電圧信号Ｖθｅｆ１が最小値で、ＰＩＮダイオード４２２，４３２のキャパシタンスが最小（≒０Ｆ）になる場合を想定する。この場合には、アンテナ端子から見た第１の移相回路４２−ｆのインピーダンスは、図８において点ｃが付されて示される純抵抗５０Ωとなる。 The other end of the transmission line 434 of the first phase shift circuit 42-f and the ground are AC-cut off by the PIN diode 440 shown in FIG. 6, and the voltage signal Vθef1 is the minimum value, and the PIN diodes 422 and 432 Is assumed to be the minimum (≈0F). In this case, the impedance of the first phase shift circuit 42-f viewed from the antenna terminal is a pure resistance 50Ω indicated by a point c in FIG.

同様に、ＰＩＮダイオード４４０により、第１の移相回路４４−ｆの伝送線路４３４の他端とグラウンドとが交流的に遮断され、電圧信号Ｖθｅｆ２が最小値となり、ＰＩＮダイオード４２２，４３２のキャパシタンスが最小（≒０Ｆ）になる場合を想定する。この場合には、アンテナ端子から見た第１の移相回路４４−ｆのインピーダンスは、図８において点ｃが付されて示される純抵抗５０Ωとなる。 Similarly, the PIN diode 440 interrupts the other end of the transmission line 434 of the first phase shift circuit 44-f and the ground in an alternating manner, the voltage signal Vθef2 becomes the minimum value, and the capacitances of the PIN diodes 422 and 432 are reduced. Assume a minimum (≈0F). In this case, the impedance of the first phase shift circuit 44-f viewed from the antenna terminal is a pure resistance of 50Ω indicated by a point c in FIG.

つまり、第１の移相回路４２−ｆから送信信号ＴＳｆのパルスが出力されるときは、第１の移相回路４２−ｆにおいて、アンプ端子から入力される送信信号ＴＳｆは、アンテナ端子まで素通しされる。一方、第１の移相回路４２−ｆから送信信号ＴＳｆのパルスが出力されないときは、第２の移相回路４４−ｆにおいて、アンテナ端子から入力される受信信号ＲＳｆはアンプ端子まで素通しされる。 That is, when the pulse of the transmission signal TSf is output from the first phase shift circuit 42-f, the transmission signal TSf input from the amplifier terminal is passed through the antenna terminal in the first phase shift circuit 42-f. Is done. On the other hand, when the pulse of the transmission signal TSf is not output from the first phase shift circuit 42-f, the reception signal RSf input from the antenna terminal is passed through to the amplifier terminal in the second phase shift circuit 44-f. .

電圧信号ＳＷ１および電圧信号ＳＷ２が負の値をとるとき、第１の移相回路４２−ｆおよび第２の移相回路４４−ｆの等価回路は、図９に示される通りとなる。つまり、このとき、アンテナ端子から見た第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスは、伝送線路４２６，４３４と、ＰＩＮダイオード４２２，４３２のキャパシタンスにより定まる値となる。 When the voltage signal SW1 and the voltage signal SW2 take negative values, the equivalent circuits of the first phase shift circuit 42-f and the second phase shift circuit 44-f are as shown in FIG. That is, at this time, the impedances of the first phase shift circuit 42-f and the second phase shift circuit 44-f viewed from the antenna terminal are values determined by the capacitances of the transmission lines 426, 434 and the PIN diodes 422, 432. It becomes.

ＰＩＮダイオード４２２，４３２のキャパシタンスが最小のときには、アンテナ端子から見た第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスは、図８において、図ａを付して示される＋ｊ５０Ωとなる。一方、ＰＩＮダイオード４２２，４３２のキャパシタンスが最大値は、このときに、アンテナ端子から見た第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスが、図８において、点ｂを付して示される−ｊ５０Ωになるように設定される。 When the capacitances of the PIN diodes 422 and 432 are minimum, the impedances of the first phase shift circuit 42-f and the second phase shift circuit 44-f viewed from the antenna terminal are shown in FIG. + J50Ω shown. On the other hand, the maximum capacitances of the PIN diodes 422 and 432 indicate that the impedances of the first phase shift circuit 42-f and the second phase shift circuit 44-f viewed from the antenna terminal are as shown in FIG. It is set to −j50Ω shown with a point b.

［インピーダンスの変化］
第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスの変化をさらに説明する。ＰＩＮダイオード４４０がＯＮ状態で、電圧信号Ｖθｅｆ１および電圧信号Ｖθｅｆ２の電圧値が最大になっている場合を想定する。この場合において、ＰＩＮダイオード４２２，４３２のキャパシタンスは最小（≒０Ｆ）になり、アンテナ端子から見た第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスは、伝送線路４３４の影響により、図８において、点ａを付して示されるように＋ｊ５０Ωとなる。 [Change in impedance]
The change in impedance of the first phase shift circuit 42-f and the second phase shift circuit 44-f will be further described. Assume that the voltage values of the voltage signal Vθef1 and the voltage signal Vθef2 are maximum when the PIN diode 440 is ON. In this case, the capacitances of the PIN diodes 422 and 432 are minimum (≈0F), and the impedances of the first phase shift circuit 42-f and the second phase shift circuit 44-f viewed from the antenna terminal are the transmission line. Due to the influence of 434, + j50Ω is obtained as shown with a point a in FIG.

この場合において、さらに、電圧信号Ｖθｅｆ１および電圧信号Ｖθｅｆ２の電圧値が次第に下がる場合を想定する。この場合には、ＰＩＮダイオード４２２，４３２のキャパシタンスは次第に増える。従って、アンテナ端子から見た第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスは、図８において点ａを付して示した＋ｊ５０Ωから開放状態を通る実線の矢印の上を移動する。開放状態は、図９示された伝送線路４３４のインダクタンスとＰＩＮダイオード４２２，４３２の合成キャパシタンスとの並列共振状態を示す。ＰＩＮダイオード４２２，４３２のキャパシタンスが最大になったときに、アンテナ端子から見た第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスは、図８において点ｂを付して示した−ｊ５０Ωに至る。 In this case, it is assumed that the voltage values of the voltage signal Vθef1 and the voltage signal Vθef2 gradually decrease. In this case, the capacitances of the PIN diodes 422 and 432 gradually increase. Therefore, the impedances of the first phase shift circuit 42-f and the second phase shift circuit 44-f viewed from the antenna terminal are solid arrows passing through the open state from + j50Ω indicated by a point a in FIG. Move over. The open state indicates a parallel resonance state between the inductance of the transmission line 434 shown in FIG. 9 and the combined capacitance of the PIN diodes 422 and 432. When the capacitances of the PIN diodes 422 and 432 are maximized, the impedance of the first phase shift circuit 42-f and the second phase shift circuit 44-f viewed from the antenna terminal is indicated by a point b in FIG. -J50Ω as shown.

つまり、ＰＩＮダイオード４４０の状態がＯＮであるときに、電圧信号Ｖθｅｆ１および電圧信号Ｖθｅｆ２の電圧値を最大値から最小値まで変化させることにより、アンテナ端子から見た第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスは、＋ｊ５０Ωから、開放状態を経て−ｊ５０Ωまで変化させられる。 That is, when the state of the PIN diode 440 is ON, the voltage values of the voltage signal Vθef1 and the voltage signal Vθef2 are changed from the maximum value to the minimum value, so that the first phase shift circuit 42-f viewed from the antenna terminal is obtained. The impedance of the second phase shift circuit 44-f is changed from + j50Ω to −j50Ω through the open state.

また、ＰＩＮダイオード４４０がＯＮ状態で、電圧信号Ｖθｅｆ１および電圧信号Ｖθｅｆ２の電圧値が最小値になっている場合を想定する。この場合において、ＰＩＮダイオード４２２，４３２のキャパシタンスは最大になる。さらに、この場合において、電圧信号Ｖθｅｆ１および電圧信号Ｖθｅｆ２の電圧値が次第に上がる場合を想定する。この場合には、ＰＩＮダイオード４２２，４３２のキャパシタンスは次第に減る。 Further, it is assumed that the voltage values of the voltage signal Vθef1 and the voltage signal Vθef2 are minimum values when the PIN diode 440 is ON. In this case, the capacitance of the PIN diodes 422 and 432 is maximized. Furthermore, in this case, it is assumed that the voltage values of the voltage signal Vθef1 and the voltage signal Vθef2 gradually increase. In this case, the capacitance of the PIN diodes 422 and 432 gradually decreases.

従って、アンテナ端子から見た第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスは、図８において点ｂを付して示した−ｊ５０Ωから、短絡状態を通る破線の矢印の上を移動する。短絡状態は、図９示された伝送線路４３４のインダクタンスとＰＩＮダイオード４２２，４３２の合成キャパシタンスとの直列共振状態を示す。ＰＩＮダイオード４２２，４３２のキャパシタンスが最小（≒０Ｆ）になったときに、アンテナ端子から見た第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスは、図８において点ａを付して示した＋ｊ５０Ωに至る。 Therefore, the impedance of the first phase shift circuit 42-f and the second phase shift circuit 44-f viewed from the antenna terminal is a broken line passing through the short-circuit state from −j50Ω indicated by a point b in FIG. Move over the arrow. The short circuit state indicates a series resonance state between the inductance of the transmission line 434 shown in FIG. 9 and the combined capacitance of the PIN diodes 422 and 432. When the capacitances of the PIN diodes 422 and 432 are minimized (≈0F), the impedances of the first phase shift circuit 42-f and the second phase shift circuit 44-f viewed from the antenna terminal are shown in FIG. It reaches + j50Ω indicated by the point a.

つまり、ＰＩＮダイオード４４０の状態がＯＮであるときに、電圧信号Ｖθｅｆ１および電圧信号Ｖθｅｆ２の電圧値を最大値から最小値まで変化させることにより、アンテナ端子から見た第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスは、−ｊ５０Ωから、短絡状態を経て＋ｊ５０Ωまで変化させられる。 That is, when the state of the PIN diode 440 is ON, the voltage values of the voltage signal Vθef1 and the voltage signal Vθef2 are changed from the maximum value to the minimum value, so that the first phase shift circuit 42-f viewed from the antenna terminal is obtained. The impedance of the second phase shift circuit 44-f is changed from −j50Ω to + j50Ω through a short circuit state.

以上説明されたように、アンテナ端子から見た第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのインピーダンスは、図９に示された実線および破線上を、＋ｊ５０Ω、開放状態、−ｊ５０Ωと短絡状態との間で変化し得る。つまり、第１の移相回路４２−ｆおよび第２の移相回路４４−ｆは、アンテナ端子から入力された送信信号ＴＳｆおよび受信信号ＲＳｆに損失を生じさせることなく、これらの信号に、０°〜３６０°（０〜２π）の任意の値の移相量を与えることができる。 As described above, the impedance of the first phase shift circuit 42-f and the second phase shift circuit 44-f viewed from the antenna terminal is + j50Ω on the solid line and the broken line shown in FIG. The state can vary between −j50Ω and the short circuit state. That is, the first phase shift circuit 42-f and the second phase shift circuit 44-f do not cause a loss in the transmission signal TSf and the reception signal RSf input from the antenna terminal, and 0 An arbitrary amount of phase shift from 0 to 360 ° (0 to 2π) can be provided.

既に述べられたように、第２のアンテナ４０６−ｆにより受信され、第２の移相回路４４−ｆを素通しされた受信信号ＲＳｆは、受信アンプ４０８の入力により純抵抗の５０Ωで終端される。一方、第１のアンテナ４０４−ｆにより受信され、第１の移相回路４２−ｆにより移相された受信信号ＲＳｆは、第１のアンテナ４０４−ｆおよび第２のアンテナ４０６−ｆを介して第２の移相回路４４−ｆに戻される。第２の移相回路４４−ｆに戻された受信信号ＲＳｆは、受信アンプ４０８の入力により純抵抗の５０Ωで終端される。この結果、第１のアンテナ４０４−ｆおよび第２のアンテナ４０２−ｆにより受信された受信信号ＲＳｆに、所望の移相量が与えられる。 As described above, the reception signal RSf received by the second antenna 406-f and passed through the second phase shift circuit 44-f is terminated with a pure resistance of 50Ω by the input of the reception amplifier 408. . On the other hand, the received signal RSf received by the first antenna 404-f and phase-shifted by the first phase shift circuit 42-f is transmitted via the first antenna 404-f and the second antenna 406-f. The signal is returned to the second phase shift circuit 44-f. The reception signal RSf returned to the second phase shift circuit 44-f is terminated with a pure resistance of 50Ω by the input of the reception amplifier 408. As a result, a desired phase shift amount is given to the reception signal RSf received by the first antenna 404-f and the second antenna 402-f.

一方、送信アンプ４０２−ｆにより増幅された送信信号ＴＳｆは、第１の移相回路４２−ｆを素通しされ、第１のアンテナ４０４−ｆを介して送信される。第１のアンテナ４０４−ｆを介して送信された送信信号ＴＳｆの一部は、第２のアンテナ４０６−ｆにより受信され、第２の移相回路４４−ｆにより移相され、第２のアンテナ４０６−ｆから送信される。この結果、第１のアンテナ４０４−ｆおよび第２のアンテナ４０２−ｆにより送信された送信信号ＴＳｆに、所望の移相量が与えられる。 On the other hand, the transmission signal TSf amplified by the transmission amplifier 402-f passes through the first phase shift circuit 42-f and is transmitted through the first antenna 404-f. A part of the transmission signal TSf transmitted through the first antenna 404-f is received by the second antenna 406-f, phase-shifted by the second phase shift circuit 44-f, and the second antenna Sent from 406-f. As a result, a desired phase shift amount is given to the transmission signal TSf transmitted by the first antenna 404-f and the second antenna 402-f.

［ハードウェア１８］
図１０は、図１に示されたアレイアンテナ制御装置３の制御装置１０の制御用コンピュータ１００および信号処理装置１２のハードウェア１８を例示する図である。図１０に示されるように、ハードウェア１８は、バス１９０を介して相互に接続されたＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）１８０と、メモリ１８２と、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）回路１８４と、記録装置１８６とを備える。制御装置１０の制御用コンピュータ１００のハードウェア１８は、入出力装置１０２をさらに備える。信号処理装置１２用のハードウェア１８は、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）などを含む信号処理回路１８８をさらに備える。 [Hardware 18]
FIG. 10 is a diagram illustrating the control computer 100 of the control device 10 and the hardware 18 of the signal processing device 12 of the array antenna control device 3 shown in FIG. As shown in FIG. 10, the hardware 18 includes a CPU (Central Processing Unit) 180, a memory 182, an I / O (Input / Output) circuit 184, and a recording device, which are connected to each other via a bus 190. 186. The hardware 18 of the control computer 100 of the control device 10 further includes an input / output device 102. The hardware 18 for the signal processing device 12 further includes a signal processing circuit 188 including a DSP (Digital Signal Processor).

ＣＰＵ１８０および信号処理回路１８８は、ＣＰＵおよびＤＳＰ本体の他に、クロック回路および割り込み制御回路など、これらの処理に必要とされる周辺回路を含む。メモリ１８２は、ＲＯＭおよびＲＡＭを含む。Ｉ／Ｏ回路１８４は、アレイアンテナシステム１の他の構成要素とを接続する。 The CPU 180 and the signal processing circuit 188 include peripheral circuits required for these processes, such as a clock circuit and an interrupt control circuit, in addition to the CPU and the DSP main body. The memory 182 includes a ROM and a RAM. The I / O circuit 184 connects to other components of the array antenna system 1.

記録装置１８６は、ＤＶＤ（ＤｉｇｉｔａｌＶｅｒｓａｔａｉｌｅＤｉｓｋ）、ＨＤ（ＨａｒｄＤｉｓｋ）およびフラッシュメモリの不揮発性記録媒体に対してデータの書き込みおよび読み出しを行う。信号処理回路１８８は、送信信号ＴＳおよび受信信号ＲＳまたはこれらいずれかの処理を行う。アレイアンテナシステム１は、これらの構成要素により、アレイアンテナ２の指向性ＤＣ１〜ＤＣｍを実現し、送信信号ＴＳを送信し、受信信号ＲＳを受信する。 The recording device 186 writes and reads data to and from a nonvolatile recording medium such as a DVD (Digital Versatile Disk), HD (Hard Disk), and flash memory. The signal processing circuit 188 performs transmission signal TS and reception signal RS or any one of these processes. The array antenna system 1 realizes the directivities DC1 to DCm of the array antenna 2 by these components, transmits the transmission signal TS, and receives the reception signal RS.

信号処理装置１２の各構成要素は、専用のハードウェアによっても、ソフトウェアによって実現され得る。図１に示された信号処理装置１２の各構成要素がソフトウェア的に実現されるときには、不揮発性記録媒体を介して各構成要素を実現するための命令コードがハードウェア１８に供給され、メモリ１８２にロードされる。メモリ１８２にロードされた命令コードは、ＣＰＵ１８０および信号処理回路１８８の制御により実行され、各構成要素の処理を実現する。なお、メモリ１８２に含まれるＲＡＭは、命令コード実行の際のワークメモリとしても利用される。 Each component of the signal processing device 12 can be realized by dedicated hardware or software. When each component of the signal processing device 12 shown in FIG. 1 is realized by software, an instruction code for realizing each component is supplied to the hardware 18 via the nonvolatile recording medium, and the memory 182 is provided. To be loaded. The instruction code loaded in the memory 182 is executed under the control of the CPU 180 and the signal processing circuit 188, and realizes processing of each component. The RAM included in the memory 182 is also used as a work memory when executing instruction codes.

［アレイアンテナシステム１の動作］
以下、アレイアンテナシステム１の動作を説明する。アレイアンテナ制御装置３において、図１に示された制御装置１０の制御用コンピュータ１００は、図１，図２，図５に示されたアレイアンテナ２により実現される指向性ＤＣ１〜ＤＣｍに対応する係数の組み合わせＷ１，・・・，Ｗｅ，・・・Ｗｍ（Ｗ１１〜Ｗ１ｎ，・・・，Ｗｅ１〜Ｗｅｎ，・・・，Ｗｍ１〜Ｗｍｎ）を算出する。 [Operation of Array Antenna System 1]
Hereinafter, the operation of the array antenna system 1 will be described. In the array antenna control device 3, the control computer 100 of the control device 10 shown in FIG. 1 corresponds to directivity DC1 to DCm realized by the array antenna 2 shown in FIGS. Coefficient combinations W1,..., We,... Wm (W11 to W1n,..., We1 to Wen,..., Wm1 to Wmn) are calculated.

なお、制御用コンピュータ１００によるアレイアンテナ２の指向性ＤＣ１〜ＤＣｍに対応する係数の組み合わせＷ１〜Ｗｍの算出は、アレイアンテナ２の送信動作または受信動作のシミュレーションにより行われる。あるいは、制御用コンピュータ１００による指向性ＤＣ１〜ＤＣｍに対応する係数の組み合わせＷ１〜Ｗｍの算出は、アレイアンテナシステム１のユーザの操作に従ったアレイアンテナシステム１の送信動作または送信動作の実測結果に基づいて行われる。 The calculation of the coefficient combinations W1 to Wm corresponding to the directivities DC1 to DCm of the array antenna 2 by the control computer 100 is performed by simulation of the transmission operation or the reception operation of the array antenna 2. Alternatively, the calculation of the coefficient combinations W1 to Wm corresponding to the directivities DC1 to DCm by the control computer 100 is based on the transmission operation of the array antenna system 1 or the measurement result of the transmission operation according to the operation of the user of the array antenna system 1. Based on.

制御用コンピュータ１００は、算出された係数の組み合わせＷ１〜Ｗｍを、信号処理装置１２の係数記憶装置１２０に記憶させる。係数記憶装置１２０は、記憶した係数の組み合わせＷ１〜Ｗｍを、係数設定装置１２２および行列生成装置１６０における処理のために、係数設定装置１２２および行列生成装置１６０に参照させる。 The control computer 100 stores the calculated coefficient combinations W1 to Wm in the coefficient storage device 120 of the signal processing device 12. The coefficient storage device 120 causes the coefficient setting device 122 and the matrix generation device 160 to refer to the stored coefficient combinations W1 to Wm for processing in the coefficient setting device 122 and the matrix generation device 160.

制御用コンピュータ１００は、入出力装置１０２に対するアレイアンテナシステム１のオペレータによる操作に応じて係数記憶装置１２０を制御する。係数記憶装置１２０は、記憶された指向性ＤＣ１〜ＤＣｍに対応する係数の組み合わせＷ１〜Ｗｍを係数設定装置１２２に出力する。 The control computer 100 controls the coefficient storage device 120 according to the operation of the array antenna system 1 by the operator with respect to the input / output device 102. The coefficient storage device 120 outputs coefficient combinations W1 to Wm corresponding to the stored directivities DC1 to DCm to the coefficient setting device 122.

係数設定装置１２２は、図２，図５，図６に示されたアレイアンテナ２のアンテナ装置４−ｆにおいて、係数記憶装置１２０から入力された係数の組み合わせＷ１〜Ｗｍを処理し、図４に示される減衰量データＡＴｅｆおよび移相量データθｅｆを生成する。さらに、係数設定装置１２２は、移相量データθｅｆから、アナログ形式の電圧信号Ｖθｅｆ１，Ｖθｅｆ２を生成する。さらに、係数設定装置１２２は、電圧信号ＳＷ１および電圧信号ＳＷ２を生成する。係数設定装置１２２は、生成された減衰量データＡＴｅｆ，電圧信号Ｖθｅｆ１，Ｖθｅｆ２，ＳＷ１，ＳＷ２を、図２，図５，図６に示されたアレイアンテナ２のアンテナ装置４−ｆに出力する。 The coefficient setting device 122 processes the coefficient combinations W1 to Wm input from the coefficient storage device 120 in the antenna device 4-f of the array antenna 2 shown in FIG. 2, FIG. 5, and FIG. The indicated attenuation data ATef and phase shift data θef are generated. Further, the coefficient setting device 122 generates analog voltage signals Vθef1 and Vθef2 from the phase shift amount data θef. Furthermore, the coefficient setting device 122 generates a voltage signal SW1 and a voltage signal SW2. The coefficient setting device 122 outputs the generated attenuation data ATef and the voltage signals Vθef1, Vθef2, SW1, and SW2 to the antenna device 4-f of the array antenna 2 shown in FIGS.

図１に示された信号処理装置１２の送信処理装置１２４は、パルス変調されたＸバント、ＫｕバンドまたはＫバンドの周波数の送信信号ＴＳを生成し、アレイアンテナ２に出力する。アレイアンテナ２において、図５に示された分配回路２０は、送信処理装置１２４から入力された送信信号ＴＳを等分した送信信号ＴＳ１〜ＴＳｎそれぞれを、アンテナ装置４−１〜４−ｎそれぞれに出力する。 The transmission processing device 124 of the signal processing device 12 shown in FIG. 1 generates a pulse-modulated transmission signal TS having an X-band, Ku-band, or K-band frequency and outputs the transmission signal TS to the array antenna 2. In the array antenna 2, the distribution circuit 20 shown in FIG. 5 converts the transmission signals TS1 to TSn obtained by equally dividing the transmission signal TS input from the transmission processing device 124 into the antenna devices 4-1 to 4-n, respectively. Output.

図６に示されたＡＴＴ４００−ｆは、入力された減衰量データＡＴｅｆが示す値を、入力された送信信号ＴＳｆに乗算する。送信アンプ４０２−ｆは、送信信号ＴＳｆを電力増幅し、第１の移相回路４２を介して第１のアンテナ４０４から送信する。第２の移相回路４４−ｆは、電圧信号Ｖθｅｆ２，ＳＷ２の電圧値に応じて、第２のアンテナ４０６から入力された送信信号ＴＳｆを移相し、第２のアンテナ４０６から送信する。以上に記載された処理により、アレイアンテナ２に含まれるアンテナ装置４−１，・・・，４−ｆ，・・・４−ｎは、全体として、図３に示された指向性ＤＣｅを、送信信号ＴＳについて実現する。 The ATT 400-f shown in FIG. 6 multiplies the input transmission signal TSf by the value indicated by the input attenuation amount data ATef. The transmission amplifier 402-f amplifies the power of the transmission signal TSf and transmits it from the first antenna 404 via the first phase shift circuit 42. The second phase shift circuit 44-f shifts the phase of the transmission signal TSf input from the second antenna 406 in accordance with the voltage values of the voltage signals Vθef2 and SW2, and transmits it from the second antenna 406. Through the processing described above, the antenna devices 4-1,..., 4-f,..., 4-n included in the array antenna 2 as a whole change the directivity DCe shown in FIG. This is realized for the transmission signal TS.

第２の移相回路４４−ｆは、送信信号ＴＳｆが送信されていないとき、電圧信号ＳＷ２の値に応じて、第２のアンテナ４０６により受信された受信信号ＲＳｆを受信アンプ４０８の入力に素通しする。第１の移相回路４２−ｆは、電圧信号Ｖθｅｆ１，ＳＷ１の電圧値に応じて、第２のアンテナ４０６から入力された受信信号ＲＳｆを移相し、第１のアンテナ４０４を介して第２のアンテナ４０６に出力する。ＡＴＴ４１０は、入力された減衰量データＡＴｅｆが示す値を、入力された受信信号ＲＳｆに乗算する。以上に記載された処理により、アレイアンテナ２に含まれるアンテナ装置４−１，・・・，４−ｆ，・・・４−ｎは、全体として、指向性ＤＣｅを、受信信号ＲＳについて実現する。 When the transmission signal TSf is not transmitted, the second phase shift circuit 44-f passes the reception signal RSf received by the second antenna 406 to the input of the reception amplifier 408 according to the value of the voltage signal SW2. To do. The first phase shift circuit 42-f shifts the phase of the received signal RSf input from the second antenna 406 in accordance with the voltage values of the voltage signals Vθef1 and SW1, and the second phase shift circuit 42-f receives the second signal via the first antenna 404. Output to the antenna 406. The ATT 410 multiplies the input received signal RSf by the value indicated by the input attenuation amount data ATef. Through the processing described above, the antenna devices 4-1,..., 4-f,..., 4-n included in the array antenna 2 as a whole realize directional DCe for the received signal RS. .

図５に示された合成回路２２は、アンテナ装置４−１〜４−ｎのＡＴＴ４１０−１〜４１０−ｎから入力された受信信号ＲＳ１〜ＲＳｎを合成し、図１に示された受信処理装置１２６に受信信号ＲＳとして出力する。受信処理装置１２６は、合成回路２２から入力された受信信号ＲＳを処理し、物体検出装置１２８に出力する。物体検出装置１２８は、受信信号ＲＳを反射した物体の方向と位置とを検出し、制御装置１０に出力する。制御装置１０は、受信処理装置１２６に処理結果を制御用コンピュータ１００に出力する。制御用コンピュータ１００は、受信信号ＲＳを反射した物体の方向と位置とを示す情報を、入出力装置１０２に表示する。 The combining circuit 22 shown in FIG. 5 combines the reception signals RS1 to RSn input from the ATTs 410-1 to 410-n of the antenna devices 4-1 to 4-n, and the reception processing device shown in FIG. The received signal RS is output to 126. The reception processing device 126 processes the reception signal RS input from the synthesis circuit 22 and outputs it to the object detection device 128. The object detection device 128 detects the direction and position of the object reflecting the reception signal RS and outputs the detected direction and position to the control device 10. The control device 10 outputs the processing result to the reception processing device 126 to the control computer 100. The control computer 100 displays information indicating the direction and position of the object reflecting the reception signal RS on the input / output device 102.

図１１は、図２，図５，図６に示されたアレイアンテナ２において、アンテナ装置４−ｆの代わりに用いられるアンテナ装置５−ｆを示す図である。図１０に示されるように、第２のアンテナ装置５−ｆは、図６に示された第１のアンテナ装置４−ｆから、ＡＴＴ４００−ｆ，４１０−ｆを除いた構成をとる。 FIG. 11 is a diagram showing an antenna device 5-f used in place of the antenna device 4-f in the array antenna 2 shown in FIG. 2, FIG. 5, and FIG. As shown in FIG. 10, the second antenna device 5-f has a configuration in which the ATTs 400-f and 410-f are removed from the first antenna device 4-f shown in FIG.

アレイアンテナ２において、アンテナ装置４−ｆがアンテナ装置５−ｆにより置換されると、送信信号ＴＳｆおよび受信信号ＲＳｆは減衰されない。このように、ＡＴＴ４００−ｆ，４１０−ｆを含まないアンテナ装置５−ｆが用いられても、アンテナ装置５−１〜５−ｎ全体として、送信信号ＴＳおよび受信信号ＲＳについて、図３に示された指向性ＤＣ１〜ＤＣｍが実現され得る。なお、アレイアンテナ２において、アンテナ装置４−ｆの代わりにアンテナ装置５−ｆを用いるときには、図４の参照により説明された係数Ｗｅｆｇのノルム｜ＡＴｅｆ｜（＝Ｉｍ(Ｗｅｆｇ）²＋Ｒｅ(Ｗｅｆｇ）²）^1/2の値を常に１に保てばよい。 In the array antenna 2, when the antenna device 4-f is replaced with the antenna device 5-f, the transmission signal TSf and the reception signal RSf are not attenuated. Thus, even when the antenna device 5-f that does not include the ATTs 400-f and 410-f is used, the transmission signal TS and the reception signal RS are shown in FIG. Directed DC1 to DCm can be realized. When the antenna device 5-f is used instead of the antenna device 4-f in the array antenna 2, the norm of the coefficient Wefg described with reference to FIG. 4 | ATef | (= Im (Wefg) ² + Re (Wefg) ²⁾ it may be maintained ^1/2 of the value always to 1.

なお、アレイアンテナ２において、隣り合うアンテナ同士の距離がλ_０／２以上になると、図２に示されたアレイアンテナ２の信号送受信面に対して垂直な方向の指向性、つまり、図３に示されたθｚｅの値が４５°以上にされ得ないことが一般に知られている。アンテナ装置４−ｆ，５−ｆは、それぞれに２つずつのアンテナ、つまり、第１のアンテナ４０４および第２のアンテナ４０６を含む。従って、アレイアンテナ２におけるアンテナ同士の距離が、ＫｕバンドおよびＫバンドといった波長が短い送信信号ＴＳの送信および受信信号ＲＳの受信においても、容易にλ_０／２以下とされ得る。つまり、アンテナ装置４−ｆ，５−ｆにおいては、サーキュレータにより第１のアンテナ４０４と第２のアンテナ４０６とが共用されないので、アレイアンテナ２の指向性の範囲が、容易に広くされ得る。 Incidentally, in the array antenna 2, the distance of the antenna adjacent to each other becomes lambda _0/2 or more, the directivity of the direction perpendicular to the signal transmission and reception surface of the array antenna 2 shown in FIG. 2, that is, in FIG. 3 It is generally known that the indicated value of θze cannot be greater than 45 °. Each of the antenna devices 4-f and 5-f includes two antennas, that is, a first antenna 404 and a second antenna 406. Therefore, the distance of the antenna between the array antenna 2, even in the transmission and reception of the reception signal RS of Ku-band and K transmission wavelength bands such as a short signal TS, can be easily lambda _0/2 or less. That is, in the antenna devices 4-f and 5-f, since the first antenna 404 and the second antenna 406 are not shared by the circulator, the directivity range of the array antenna 2 can be easily widened.

また、送信信号ＴＳｆのパルスが送信されているとき、第２の移相回路４４―ｆのアンテナ端子入力が単にインピーダンス５０Ωで終端される場合を想定する。この場合には、アンテナ装置４−ｆ，５−ｆの第１のアンテナ４０４から送信された送信信号ＴＳｆの約半分の電力が、第２のアンテナ４０６に受信されて失われてしまう。しかしながら、送信信号ＴＳｆは、第１の移相回路４２−ｆおよび第２の移相回路４４−ｆの両方を用いて移相されるので、送信信号ＴＳｆの損失は、著しく少なくされ得る。 Further, it is assumed that when the pulse of the transmission signal TSf is transmitted, the antenna terminal input of the second phase shift circuit 44-f is simply terminated with an impedance of 50Ω. In this case, about half of the power of the transmission signal TSf transmitted from the first antenna 404 of the antenna devices 4-f and 5-f is received by the second antenna 406 and lost. However, since the transmission signal TSf is phase-shifted using both the first phase shift circuit 42-f and the second phase shift circuit 44-f, the loss of the transmission signal TSf can be significantly reduced.

同様に、受信信号ＲＳｆが受信されているとき、第１の移相回路４２−ｆのアンテナ端子が単にインピーダンス５０Ωで終端される場合を想定する。この場合、アンテナ装置４−ｆ，５−ｆにおいて、受信信号ＲＳｆの電力は、第１のアンテナ４０４と第２のアンテナ４０６とに半分ずつ分配されてしまう。しかしながら、受信信号ＲＳｆも、第１の移相回路４２−ｆおよび第２の移相回路４４−ｆの両方を用いて移相されるので、受信信号ＲＳｆの損失は、著しく少なくされ得る。 Similarly, it is assumed that when the reception signal RSf is received, the antenna terminal of the first phase shift circuit 42-f is simply terminated with an impedance of 50Ω. In this case, in the antenna devices 4-f and 5-f, the power of the reception signal RSf is distributed to the first antenna 404 and the second antenna 406 by half. However, since the received signal RSf is also phase-shifted using both the first phase shift circuit 42-f and the second phase shift circuit 44-f, the loss of the received signal RSf can be significantly reduced.

また、ＰＩＮダイオード４４０がＯＮ状態にされた第１の移相回路４２−ｆおよび第２の移相回路４４−ｆにおいては、送信信号ＴＳｆおよび受信信号ＲＳｆのインピーダンスは、＋ｊ５０Ωから、開放状態を経て−ｊ５０Ωまで変化させられる。また、ＰＩＮダイオード４４０がＯＮ状態にされた第１の移相回路４２−ｆおよび第２の移相回路４４−ｆにおいては、送信信号ＴＳｆおよび受信信号ＲＳｆのインピーダンスは、−ｊ５０Ωから、短絡状態を経て＋ｊ５０Ωまで変化させられる。従って、第１の移相回路４２−ｆおよび第２の移相回路４４−ｆにおいては、送信信号ＴＳｆおよび受信信号ＲＳｆに、移相に伴う損失が原理的には生じない。 In the first phase shift circuit 42-f and the second phase shift circuit 44-f in which the PIN diode 440 is turned on, the impedances of the transmission signal TSf and the reception signal RSf are opened from + j50Ω. After that, it is changed to −j50Ω. In the first phase shift circuit 42-f and the second phase shift circuit 44-f in which the PIN diode 440 is turned on, the impedances of the transmission signal TSf and the reception signal RSf are short-circuited from −j50Ω. And then changed to + j50Ω. Therefore, in the first phase shift circuit 42-f and the second phase shift circuit 44-f, there is no theoretical loss in the transmission signal TSf and the reception signal RSf due to the phase shift.

また、ＰＩＮダイオード４４０がＯＮ状態にされた第１の移相回路４２−ｆおよび第２の移相回路４４−ｆの等価回路は、図９に示される通りである。従って、送信信号ＴＳｆおよび受信信号ＲＳｆを、図８に示されたように移相するためのＰＩＮダイオード４２２，４３２の最大容量は小さい値に抑えられる。ＰＩＮダイオード４２２，４３２の最大容量が小さい値で済むと、第１の移相回路４２−ｆおよび第２の移相回路４４−ｆのＱが高く保たれる。従って、この点からも、第１の移相回路４２−ｆおよび第２の移相回路４４−ｆにおける送信信号ＴＳｆおよび受信信号ＲＳｆの損失が小さくなる。 Also, an equivalent circuit of the first phase shift circuit 42-f and the second phase shift circuit 44-f in which the PIN diode 440 is turned on is as shown in FIG. Therefore, the maximum capacity of the PIN diodes 422 and 432 for shifting the phase of the transmission signal TSf and the reception signal RSf as shown in FIG. 8 is suppressed to a small value. When the maximum capacity of the PIN diodes 422 and 432 is small, the Q of the first phase shift circuit 42-f and the second phase shift circuit 44-f is kept high. Therefore, also from this point, the loss of the transmission signal TSf and the reception signal RSf in the first phase shift circuit 42-f and the second phase shift circuit 44-f is reduced.

なお、以上説明された第１の実施形態および第２の実施形態においては、電圧信号Ｖθｅｆ１と電圧信号Ｖθｅｆ２とは別々の信号とされたが、これら電圧信号Ｖθｅｆ１，Ｖθｅｆ２は単一の電圧信号Ｖθｅｆとされ得る。また、図３に示された指向性ＤＣｅは、メインビームの利得Ｇｅ、メインビームのＸ軸、Ｙ軸およびＺ軸それぞれに対する角度θｘｅ，θｙｅ，θｚｅにより定義されたが、図１０を参照して説明したように、アレイアンテナ２においてアンテナ装置５−ｆが用いられたときには、角度θｘｅ，θｙｅ，θｚｅのみにより定義されてもよい。 In the first and second embodiments described above, the voltage signal Vθef1 and the voltage signal Vθef2 are separate signals, but these voltage signals Vθef1 and Vθef2 are a single voltage signal Vθef. Can be. The directivity DCe shown in FIG. 3 is defined by the gain Ge of the main beam and the angles θxe, θye, and θze with respect to the X axis, the Y axis, and the Z axis of the main beam. As described above, when the antenna device 5-f is used in the array antenna 2, it may be defined only by the angles θxe, θye, and θze.

なお、第１の実施形態および第２の実施形態に示されたインピーダンスの値などの具体的な数値は単なる例示であって、アレイアンテナ２の構成、用途などに応じて適宜、変更されうる。また、第１の移相回路４２−ｆおよび第２の移相回路４４−ｆと第１のアンテナ４０４−ｆおよび第２のアンテナ４０６−ｆとの間に、整合回路などがさらに挿入されうる。同様に、第１の移相回路４２−ｆおよび第２の移相回路４４−ｆと送信アンプ４０２−ｆと受信アンプ４０８−ｆとの間に、整合回路などがさらに挿入されうる。 The specific numerical values such as the impedance values shown in the first embodiment and the second embodiment are merely examples, and can be appropriately changed according to the configuration, usage, and the like of the array antenna 2. In addition, a matching circuit or the like may be further inserted between the first phase shift circuit 42-f and the second phase shift circuit 44-f and the first antenna 404-f and the second antenna 406-f. . Similarly, a matching circuit or the like may be further inserted between the first phase shift circuit 42-f and the second phase shift circuit 44-f, the transmission amplifier 402-f, and the reception amplifier 408-f.

本発明の実施の形態を説明したが、この実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although the embodiment of the present invention has been described, this embodiment is presented as an example and is not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

１アレイアンテナシステム、１０制御装置、１００制御用コンピュータ、１０２入出力装置、１２信号処理装置、係数記憶装置、１２２係数設定装置、１２４送信処理装置、１２６受信処理装置、１２８物体検出装置、２アレイアンテナ、２０分配回路、２２合成回路、３アレイアンテナ制御装置、４，５アンテナ装置、４００，４１０ＡＴＴ、４０２送信アンプ、４０４第１のアンテナ、４０６第２のアンテナ、４０８受信アンプ、４２，４４移相回路、４２０第１の移相回路、４２０，４３０，４３８インダクタ（Ｌ）、４２４，４２８，４３６キャパシタ（Ｃ）、４２６，４３４伝送線路、４２２，４３２，４４０ＰＩＮダイオード DESCRIPTION OF SYMBOLS 1 Array antenna system 10 Control apparatus 100 Control computer 102 Input / output apparatus 12 Signal processing apparatus Coefficient storage apparatus 122 Coefficient setting apparatus 124 Transmission processing apparatus 126 Reception processing apparatus 128 Object detection apparatus 2 Array Antenna, 20 distribution circuit, 22 combining circuit, 3 array antenna control device, 4,5 antenna device, 400, 410 ATT, 402 transmission amplifier, 404 first antenna, 406 second antenna, 408 reception amplifier, 42, 44 Phase shift circuit, 420 First phase shift circuit, 420, 430, 438 Inductor (L), 424, 428, 436 Capacitor (C), 426, 434 Transmission line, 422, 432, 440 PIN diode

Claims

A first capacitor element that is connected to the first terminal in an alternating manner and whose capacitance changes in accordance with the value of the first control signal from the outside;
A first end is connected to the first terminal in an AC manner, and a length for a signal input or output in an AC manner to the first terminal and the outside is a quarter of a wavelength. Transmission line,
A second capacitor element that is connected to the second end of the first transmission line and the ground in an alternating manner, and whose capacitance changes according to the value of the second control signal from the outside;
When the first end is connected to the second end of the first transmission line in an alternating manner, and the second end and the ground are short-circuited in an alternating manner, the first terminal A second transmission line that provides an input or output signal with an inductive impedance between the second end of the first transmission line and the ground;
The second end of the second transmission line is connected to the second end of the second transmission line and the ground in an alternating manner, and depending on the value of the third control signal from the outside, the second end of the second transmission line A switch element that AC-blocks or short-circuits the ground;
A second terminal that is connected to the second end of the second transmission line in an alternating manner and that inputs or outputs the signal in an alternating manner with the outside;
A phase shift circuit comprising:

The first capacitor element has a cathode connected to the first end of the first transmission line in an alternating manner, an anode connected to the ground, and a first control signal having a reverse voltage applied to the cathode. A PIN diode applied,
The phase shift circuit according to claim 1.

The second capacitor element has a cathode connected to the second end of the first transmission line in an alternating manner, an anode connected to the ground, and a second control signal having a reverse voltage applied to the cathode. A PIN diode applied,
The phase shift circuit according to claim 1 or 2.

The switch element has a cathode connected to the ground, an anode connected to the second end of the second transmission line in an AC manner, and a third control signal having a forward voltage applied to the cathode. The second end of the second transmission line and the ground are short-circuited in an alternating manner, and when the third control signal having a reverse voltage is applied to the cathode, A PIN diode that AC cuts off the second end of the two transmission lines and the ground,
The phase shift circuit of any one of Claims 1-3.

The length of the second transmission line is 1/8 wavelength for a signal input or output from the first terminal.
The phase shift circuit of any one of Claims 1-4.

When the switching element interrupts the second end of the second transmission line and the ground in an alternating manner, and the capacitances of the first capacitor and the second capacitor are minimized, One transmission line, the second transmission line, the first capacitor, and the second capacitor are connected to a signal input or output from the first terminal to a second end of the first transmission line. A resistive impedance of the same magnitude as the inductive impedance provided by the second transmission line at a portion and the ground;
The phase shift circuit of any one of Claims 1-5.

When the switching element interrupts the second end of the second transmission line and the ground in an alternating manner, and the capacitances of the first capacitor and the second capacitor are minimized, The first transmission line, the second transmission line, the first capacitor, and the second capacitor are connected to each other between the first terminal and the second terminal, and are alternating between the first terminal and the outside. Through the signal input or output to the
The phase shift circuit of any one of Claims 1-6.

The phase shift circuit according to claim 1, wherein the first control signal and the second control signal from the outside are the same signal.

The phase shift circuit according to claim 8, wherein the resistive impedance is equal to an impedance of an antenna connected to the first terminal.

The phase shift circuit according to claim 8 or 9, wherein the resistive impedance is equal to an impedance of an input or an output of an amplifier circuit connected to the second terminal.

In the first transmission line, the second transmission line, the first capacitor, and the second capacitor, the second end of the second transmission line and the ground are exchanged by the switch element. When the capacitances of the first capacitor and the second capacitor are maximized, a signal input or output from the first terminal is output to the second end of the first transmission line. A capacitance impedance having a sign opposite to that of the inductance impedance provided by the second transmission line is provided at the portion and the ground.
The phase shift circuit of any one of Claims 8-10.

The first transmission line, the second transmission line, the first capacitor, and the second capacitor are:
When the switching element short-circuits the second terminal and the ground in an alternating manner, and the capacitances of the first capacitor and the second capacitor change from the minimum to the maximum, the input from the first terminal Alternatively, the output signal has an inductance characteristic provided by the second transmission line between the first terminal and the ground according to the values of the first control signal and the second control signal. An arbitrary impedance from an impedance through an open state to an inductance impedance given by the second transmission line and a capacitance impedance opposite in sign is given.
When the switching element causes the second terminal and the ground to be short-circuited in an alternating manner, and the capacitances of the first capacitor and the second capacitor change from maximum to minimum, the second transmission line is The shift according to claim 11, wherein an arbitrary impedance from an arbitrary impedance up to an inductance impedance given to a capacitance impedance opposite in sign to a inductance impedance given by the second transmission line is given through a short-circuit state. Phase circuit.

An arbitrary amount of phase shift from 0 ° to 360 ° is given to the signal input or output from the first terminal.
The phase shift circuit according to claim 12.

A phase shift device comprising two phase shift circuits according to claim 1.

The first terminal of the first phase shift circuit of the two phase shift circuits is connected to the first antenna,
A second terminal of the first phase shift circuit is connected to an output of the amplifier circuit;
The first terminal of the second phase shift circuit of the two phase shift circuits is connected to the second antenna;
A second terminal of the second phase shift circuit is connected to an input of the amplifier circuit;
The phase shift device according to claim 14.

The first antenna is
When the transmission signal is input from the first phase shift circuit, the transmission signal input from the first phase shift circuit is transmitted,
When the transmission signal is not input from the first phase shift circuit, the reception signal is received, output to the first phase shift circuit, output to the first phase shift circuit, and the first phase shift circuit. The received signal that has been phase-shifted back by the phase-shift circuit is output to the second antenna;
The second antenna is
When the transmission signal is not input from the first phase shift circuit to the first antenna, the received signal is phase-shifted by the first phase shift circuit and output from the first antenna. Receiving the received signal,
When the transmission signal is input from the first phase shift circuit to the first antenna, the transmission signal transmitted from the first antenna is received and output to the second phase shift circuit And transmitting the transmission signal output to the second phase shift circuit, phase-shifted by the second phase shift circuit, and returned.
The first phase shift circuit includes:
The transmission signal output from the output of the amplifier circuit is input from the first terminal to the first antenna,
When the transmission signal is not input to the first antenna, the received signal received by the first antenna is phase-shifted and returned to the first antenna,
The second phase shift circuit includes:
When the transmission signal is input from the first phase shift circuit to the first antenna, the transmission signal output by the second antenna is phase-shifted and returned to the second antenna;
When the transmission signal is not input to the first antenna from the first phase shift circuit, the reception signal output from the second antenna and the reception output from the first antenna The phase shift device according to claim 15, wherein the phase of the signal is shifted and the received signal is input to an input of the amplifier circuit that terminates the received signal.

The phase shift device according to claim 15 or 16,
An antenna device comprising:

A plurality of antenna devices according to claim 17,
An array antenna comprising: