JP2019149092A

JP2019149092A - 電流出力回路

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Publication number: JP2019149092A
Application number: JP2018034565A
Authority: JP
Inventors: 智彦客野; Tomohiko Kakuno
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2018-02-28
Filing date: 2018-02-28
Publication date: 2019-09-05
Anticipated expiration: 2038-02-28
Also published as: EP3534520A1; US10591940B2; CN110209237B; JP7003733B2; US20190265740A1; CN110209237A; EP3534520B1

Abstract

【課題】負荷からの信号又はノイズ等の入力にかかわらず安定に動作しうる電流出力回路を提供する。【解決手段】電流出力回路１００は、出力電圧を制御するＤＣ−ＤＣ電源部１１０と、ＤＣ−ＤＣ電源部１００の出力電圧で動作し、制御指示に基づく電流信号を生成し、負荷２００に出力する電流出力部１２０と、負荷２００の電圧をピークホールドし、ＤＣ−ＤＣ電源部１１０に電圧信号として出力する電圧検出部１３０とを備え、ＤＣ−ＤＣ電源部１１０は、電圧信号に基づいて、出力電圧を制御する。【選択図】図４

Description

本発明は、電流出力回路に関する。

従来、負荷に対して制御指示に基づく電流信号を出力する電流出力回路が知られている（例えば、特許文献１参照）。

特許４２０７１１４号公報

電流出力回路には、負荷から信号又はノイズ等が入力されることがある。一方で、電流出力回路は、負荷の電圧に基づいて、電源電圧の大きさを制御しうる。電流出力回路が電源電圧の大きさを制御している場合において、負荷からの信号又はノイズ等は、制御結果に影響を及ぼすことがある。

本発明は、上述の点に鑑みてなされたものであり、負荷からの信号又はノイズ等の入力にかかわらず安定に動作しうる電流出力回路を提供することを目的とする。

上記目的を達成する本発明の一実施形態に係る電流出力回路は、出力電圧を制御するＤＣ−ＤＣ電源部と、前記ＤＣ−ＤＣ電源部の出力電圧で動作し、制御指示に基づく電流信号を生成し、負荷に出力する電流出力部と、前記負荷の電圧をピークホールドし、前記ＤＣ−ＤＣ電源部に電圧信号として出力する電圧検出部とを備え、前記ＤＣ−ＤＣ電源部は、前記電圧信号に基づいて、前記出力電圧を制御する。

本発明の一実施形態に係る電流出力回路において、前記電圧検出部は、入力部と出力部とを有し、前記入力部は、前記負荷の電圧を取得する第１状態と、前記負荷の電圧を遮断する第２状態とのいずれか一方に、前記負荷の電圧に基づいて遷移し、前記出力部は、前記入力部が第１状態である場合、前記入力部が取得した電圧をホールドして出力し、前記入力部が第２状態である場合、前記入力部が第１状態である間にホールドした電圧を出力してよい。

本発明の一実施形態に係る電流出力回路において、前記出力部は、前記負荷に対して並列に接続するＲＣ並列回路を有してよい。

本発明の一実施形態に係る電流出力回路において、前記ＲＣ並列回路の時定数は、前記負荷の電圧が変動する周期より大きくてよい。

本発明の一実施形態に係る電流出力回路において、前記入力部は、整流素子を有してよい。

本発明の一実施形態に係る電流出力回路において、前記入力部は、スイッチング素子を有してよい。

本発明の一実施形態によれば、負荷からの信号又はノイズ等の入力にかかわらず安定に動作しうる電流出力回路が提供されうる。

一実施形態に係る電流出力回路の概略構成例を示すブロック図である。電流出力部の構成例を示す回路図である。負荷電圧と印加電圧との関係の一例を示すグラフである。電圧検出部の構成例を示す回路図である。電流出力回路とテスト回路との接続例を示す回路図である。電圧検出部の入力電圧と出力電圧との関係の一例を示すグラフである。比較例に係る電流出力回路を示すブロック図である。比較例に係る電流出力回路における入力電圧と出力電圧との関係を示すグラフである。電圧検出部の他の構成例を示す回路図である。

図１に示されるように、一実施形態に係る電流出力回路１００は、測定装置１０と接続する。電流出力回路１００は、測定装置１０に含まれてもよい。電流出力回路１００は、外部装置の負荷２００と接続し、負荷２００に電流信号を出力する。負荷２００は、一端において電流出力回路１００と接続し、他端において接地しているものとする。

測定装置１０は、電流出力回路１００に測定結果に対応づけられる電流信号を生成させる。電流出力回路１００は、測定結果に対応づけられる電流信号を負荷２００に出力することによって、外部装置に測定結果を通知しうる。つまり、測定装置１０は、電流出力回路１００によって測定結果を電流信号に変換して外部装置の負荷２００に出力する。電流出力回路１００は、測定装置１０からの制御指示に基づいて、負荷２００に出力する電流の大きさを所定範囲内で制御するともいえる。電流出力回路１００は、所定範囲内で可変な所定値の電流を出力するともいえる。

電流出力回路１００と外部装置の負荷２００とは、例えば４線式で接続してよい。配線が４線式の場合、４本の配線のうち２本１組の配線は、電源を供給するために用いられる。他の２本１組の配線は、信号を伝達するために用いられる。電流出力回路１００と外部装置の負荷２００とは、例えば２線式で接続してもよい。配線が２線式の場合、２本１組の配線は、電源電流の供給と、電流信号の伝達との両方を兼ねて用いられる。本実施形態に係る電流出力回路１００の構成は、配線が４線式であるか２線式であるかにかかわらず、適用されうる。

測定装置１０が外部装置に対して測定結果を通知するために用いる信号は、計装用標準信号ともいう。計装用標準信号は、例えば、４ｍＡ以上２０ｍＡ以下の大きさの電流を含む。つまり、計装用標準信号は、所定範囲内で電流の大きさが制御された電流信号である。測定装置１０は、例えば、ｐＨ測定装置であってよい。この場合、ｐＨ測定装置の測定結果を計装用標準信号に変換する構成は、液変換器ともいう。測定装置１０は、ｐＨ測定装置に限られず、他の種々の装置であってよい。測定装置１０の測定結果を計装用標準信号に変換する構成は、変換器又は伝送器等ともいう。つまり、電流出力回路１００は、変換器又は伝送器等で用いられうる。電流出力回路１００は、ＰＬＣ（Programmable Logic Controller）又はＤＣＳ（Distributed Control System）等で用いられてもよい。

図１に示されるように、一実施形態に係る電流出力回路１００は、ＤＣ−ＤＣ電源部１１０と、電流出力部１２０と、電圧検出部１３０とを備える。電流出力回路１００の各部は、接地しているものとする。電流出力部１２０及び電圧検出部１３０は、節点１４１を介して負荷２００の一端と接続している。負荷２００は、一端において節点１４１と接続し、他端において接地している。電流出力部１２０は、負荷２００と直列に接続しており、負荷２００に電流を出力する。電圧検出部１３０は、負荷２００と並列に接続しており、負荷２００の電圧を取得する。

電流出力部１２０は、ＤＣ−ＤＣ電源部１１０から印加される電圧によって動作する。電流出力部１２０は、測定装置１０から、出力する電流の大きさに関する制御指示を取得する。測定装置１０からの制御指示は、測定装置１０の測定結果に関する情報を含んでよいし、測定結果に対応づけられる電流信号の大きさに関する情報を含んでもよい。電流出力部１２０は、制御指示に基づいて電流信号を生成する。つまり、電流出力部１２０は、測定装置１０の測定結果に対応づけられる電流信号を生成する。電流出力部１２０は、生成した電流信号を負荷２００に出力する。

電圧検出部１３０は、負荷２００の電圧を取得する。電圧検出部１３０は、負荷２００の電圧に基づく電圧信号を、ＤＣ−ＤＣ電源部１１０に出力する。負荷２００の電圧は、節点１４１と接地点との間の電位差に対応する。

ＤＣ−ＤＣ電源部１１０は、電流出力部１２０に電圧を印加する。ＤＣ−ＤＣ電源部１１０は、スイッチングレギュレータであってよい。ＤＣ−ＤＣ電源部１１０が電流出力部１２０に印加する電圧は、出力電圧ともいう。ＤＣ−ＤＣ電源部１１０は、電圧検出部１３０から負荷２００の電圧に基づく電圧信号を取得する。ＤＣ−ＤＣ電源部１１０は、電圧信号に基づいて、出力電圧の大きさを制御する。ＤＣ−ＤＣ電源部１１０は、例えば商用電源から受電して動作してもよい。ＤＣ−ＤＣ電源部１１０は、測定装置１０から受電して動作してもよい。ＤＣ−ＤＣ電源部１１０は、負荷２００を備える外部装置から受電して動作してもよい。

図２に例示されるように、一実施形態に係る電流出力部１２０は、オペアンプＡ１及びＡ２、トランジスタＴ１及びＴ２、並びに、抵抗Ｒ１、Ｒ２及びＲ３を備える。オペアンプＡ１と、トランジスタＴ１と、抵抗Ｒ１とは、ローサイド部を構成する。オペアンプＡ２と、トランジスタＴ２と、抵抗Ｒ２及びＲ３とは、ハイサイド部を構成する。電流出力部１２０は、ＶＡＶＤＤと表される電圧入力端子を有する。ＤＣ−ＤＣ電源部１１０は、電流出力部１２０のＶＡＶＤＤに電圧を印加する。電流出力部１２０は、Ｉｏｕｔと表される電流出力端子を有する。電流出力部１２０は、生成した電流信号を、Ｉｏｕｔから負荷２００に出力する。

電流出力部１２０は、ＤＡＣ（Digital Analog Converter）と表される信号入力端子を備える。ＤＡＣは、測定装置１０からデジタル信号を制御指示として取得し、アナログ信号に変換してオペアンプＡ１の＋入力端子に出力する。測定装置１０から取得するデジタル信号は、例えば１２ビット又は１６ビット等のデジタル信号であってよい。デジタル信号は、パルス幅変調（ＰＷＭ：Pulse Width Modulation）信号であってもよい。ローサイド部は、ＤＡＣから入力された信号を電流信号に変換する。ＤＡＣから入力されたアナログ信号の電圧がＶ_ＤＡＣで表される場合、オペアンプＡ１の＋入力端子と−入力端子とが仮想ショートしているという前提で、ローサイド部のトランジスタＴ１に流れる電流は、例えば、Ｖ_ＤＡＣ／Ｒ１と表される。

ローサイド部に流れる電流は、ハイサイド部に伝達する。つまり、オペアンプＡ２の＋入力端子に入力される電圧は、ＶＡＶＤＤに印加されている電圧と、ローサイド部に流れる電流と、抵抗Ｒ２とで決定される。ハイサイド部は、オペアンプＡ２の＋入力端子に入力された電圧に基づいて、計装用標準信号を生成し、Ｉｏｕｔで表される端子から負荷２００に出力する。オペアンプＡ２の＋入力端子と−入力端子とが仮想ショートしているという前提で、負荷２００に出力される電流は、例えば、（Ｒ２／Ｒ３）×（Ｖ_ＤＡＣ／Ｒ１）で表される。

電流出力部１２０が電流信号を出力する場合、抵抗Ｒ３及びトランジスタＴ２に電圧がかかる。トランジスタＴ２にかかる電圧は、トランジスタＴ２のドレインとソースとの間にかかる電圧を含みうる。電流出力部１２０が制御指示に基づく電流信号を出力する場合に抵抗Ｒ３及びトランジスタＴ２にかかる電圧と負荷２００の電圧との和は、動作電圧ともいう。ＤＣ−ＤＣ電源部１１０の出力電圧は、動作電圧以上である必要がある。出力電圧が動作電圧より小さい場合、電流出力部１２０は、電圧の不足によって、電流信号を負荷２００に出力できない。外乱等に起因する出力電圧の変動、及び、負荷２００の電圧の変動を考慮すると、出力電圧は、動作電圧に余裕分の電圧を加えた電圧とされる。余裕分の電圧は、ヘッドルームともいう。出力電圧がヘッドルームを含むことによって、出力電圧の変動にかかわらず、電流出力部１２０が安定して電流信号を出力しうる。

電流出力部１２０の、ＶＡＶＤＤとＩｏｕｔとの間には、ＶＡＶＤＤへの印加電圧と負荷電圧との差に相当する電圧がかかる。つまり、ＶＡＶＤＤへの印加電圧が大きいほど、電流出力部１２０にかかる電圧が大きくなる。結果として、印加電圧が大きいほど、電流出力部１２０の消費電力が大きくなりうる。これは、発熱的にも限られた電力を有効に使う点から好ましくない。一方で、電流出力部１２０が安定に電流信号を出力するために、ヘッドルームの確保が必要とされる。

図３のグラフは、負荷２００の電圧と、ＶＡＶＤＤへの印加電圧との関係の一例を示している。負荷２００の電圧は、負荷電圧ともいう。ＶＡＶＤＤへの印加電圧は、単に印加電圧ともいう。横軸及び縦軸はそれぞれ、負荷電圧及び印加電圧を表している。破線は、印加電圧が負荷電圧と等しい場合の関係を表している。実際にＤＣ−ＤＣ電源部１１０が電流出力部１２０に印加する電圧は、負荷電圧に対して、Ｖｏｆｆｓｅｔで表されるオフセット電圧を加えた電圧とされる。オフセット電圧は、抵抗Ｒ３及びトランジスタＴ２にかかる電圧と、ヘッドルームに相当する電圧との和とされうる。負荷電圧が０に近づく場合、印加電圧は、オフセット電圧にかかわらず、電流出力部１２０の動作に必要とされる最低限の電圧（Ｖｍｉｎ）以上に維持されうる。ＤＣ−ＤＣ電源部１１０が負荷電圧の変動に追従するように印加電圧を決定することによって、ヘッドルームの確保と安定な電流信号の出力とが両立しうる。

図４に示されるように、一実施形態に係る電圧検出部１３０は、入力部１５０と出力部１６０とを備える。入力部１５０は、負荷２００と接続する端子１５１を有する。出力部１６０は、ＤＣ−ＤＣ電源部１１０と接続する端子１６１を有する。入力部１５０と出力部１６０との間には、端子１５８が位置するものとする。

入力部１５０は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１５２を有する。入力部１５０は、端子１５１とＭＯＳＦＥＴ１５２との間に直列に接続されている抵抗１５３と、負荷２００に対して並列に接続されている容量１５４とを有する。抵抗１５３と容量１５４とは、負荷電圧の入力に対してローパスフィルタとして機能しうる。ＤＣ−ＤＣ電源部１１０から電流出力部１２０と節点１４１と電圧検出部１３０の端子１５１とを通り、ＤＣ−ＤＣ電源部１１０に戻る経路は、正帰還回路を構成している。つまり、節点１４１に入力される負荷２００の電圧が高くなる場合、電圧検出部１３０からＤＣ−ＤＣ電源部１１０に高い電圧が入力され、電流出力部１２０への印加電圧が高くなる。ローパスフィルタが高周波数成分をカットすることによって、正帰還回路が発振しにくくなりうる。言い換えれば、入力部１５０が有するローパスフィルタのカットオフ周波数は、正帰還回路が発振しにくいように決定されうる。

ＭＯＳＦＥＴ１５２は、ゲートで抵抗１５３及び容量１５４で構成されるローパスフィルタと接続し、ドレインでＤＣ−ＤＣ電源部１１０と接続し、ソースで端子１５８と接続している。ＭＯＳＦＥＴ１５２は、ゲート電圧とソース電圧との差が閾値電圧以上となった場合にオンの状態となる。

出力部１６０は、負荷２００に対して並列に接続する容量１６２と抵抗１６３とを有する。出力部１６０は、負荷２００に対して並列に接続するＲＣ並列回路を有するともいえる。

負荷電圧が所定値以上となった場合、ＭＯＳＦＥＴ１５２は、オンの状態となる。ＭＯＳＦＥＴ１５２がオンの状態となっている間、出力部１６０の容量１６２は、ＤＣ−ＤＣ電源部１１０からの印加電圧によって充電される。容量１６２が充電されることによって、端子１５８の電圧が高くなる。つまり、ＭＯＳＦＥＴ１５２のソース電圧が高くなる。容量１６２の充電によって端子１５８の電圧が高くなった場合、又は、負荷電圧が低下した場合、ゲート電圧とソース電圧との差が閾値電圧未満となる。この場合、ＭＯＳＦＥＴ１５２がオフの状態となる。ＭＯＳＦＥＴ１５２がオフの状態となっている場合、容量１６２は、抵抗１６３に対して放電する。放電によって容量１６２の電圧は低下していく。容量１６２の放電によって端子１５８の電圧が低くなった場合、又は、負荷電圧が上昇した場合、ゲート電圧とソース電圧との差が閾値電圧以上となる。この場合、再び、ＭＯＳＦＥＴ１５２がオンの状態となる。このように、ＭＯＳＦＥＴ１５２がオンの状態とオフの状態との間で遷移しつつ、出力部１６０の容量１６２が充電と放電とを繰り返す。

図５に示されるように、電流出力回路１００がテスト回路３００に接続されるものと仮定する。テスト回路３００は、負荷２００として機能しうる。テスト回路３００は、直流電源３１０と、交流電源３２０と、制御部３３０と、抵抗３４０とを備える。

テスト回路３００は、電流出力回路１００に対して、ＨＡＲＴ（Highway Addressable Remote Transducer）信号等の信号又はノイズを仮定した電圧信号を出力しうる。テスト回路３００は、直流電源３１０と交流電源３２０とによって、電流出力回路１００に出力する電圧信号を生成しうる。

一方で、電流出力回路１００は、テスト回路３００に対して、計装用標準信号を出力するとともに、ＨＡＲＴ信号等の信号を重畳した電流信号を出力しうる。テスト回路３００は、電流出力回路１００から出力される電流信号を、抵抗３４０の電圧として制御部３３０で検出する。

ここで、テスト回路３００がＨＡＲＴ信号による通信に関する試験に用いられる電圧信号を電流出力回路１００に出力すると仮定する。試験に用いられる電圧信号は、直流電圧成分と交流電圧成分とを含む電圧信号であるものとする。

図６のグラフは、図５のテスト回路３００から電圧検出部１３０の端子１５１に印加される電圧信号と、電圧信号に基づく端子１５８の電圧の変動とを示している。図６のグラフの横軸及び縦軸はそれぞれ、時刻及び電圧を表している。端子１５１に印加される電圧信号の波形は、破線で例示されている。端子１５８の電圧の変動は、実線で例示されている。

端子１５１に印加される電圧が最初に高くなる場合（図６のＰ１）、ＭＯＳＦＥＴ１５２のゲート電圧がソース電圧よりも高くなるので、ＭＯＳＦＥＴ１５２はオンの状態となる。ＭＯＳＦＥＴ１５２がオンの状態であることによって、容量１６２が充電される。結果として、端子１５８の電圧は、端子１５１の電圧に近づく。

続いて、端子１５１に印加される電圧が低くなった場合（図６のＰ２）、ＭＯＳＦＥＴ１５２のゲート電圧がソース電圧よりも低くなるので、ＭＯＳＦＥＴ１５２はオフの状態となる。この場合、容量１６２が抵抗１６３に対して放電する。端子１５８の電圧は、容量１６２からの放電によって低下していく。

端子１５１に印加される電圧が再び高くなり、端子１５８の電圧よりも高くなった場合（図６のＰ３）、ＭＯＳＦＥＴ１５２がオンの状態となる。ＭＯＳＦＥＴ１５２がオフの状態であった間、容量１６２の電圧は、放電によって低下するが、ＭＯＳＦＥＴ１５２がオンの状態に遷移することによって、充電によって上昇する。ＲＣ並列回路の時定数が大きいほど、容量１６２の電圧の低下速度は遅い。つまり、時定数が適宜定められることによって、ＭＯＳＦＥＴ１５２がオフの状態である間、容量１６２の電圧は、ピーク電圧に近い電圧でホールドされうる。

続いて、端子１５１に印加される電圧が低くなった場合（図６のＰ４）、ＭＯＳＦＥＴ１５２がオフの状態となる。端子１５８の電圧は、図６のＰ２における状態と同様に、容量１６２の放電によって低下していくものの、ピーク電圧に近い電圧でホールドされうる。

図６に例示されているように、本実施形態に係る電圧検出部１３０は、端子１５１に入力された電圧信号を、電圧信号のピーク値又はピーク値に近い値でホールドする。言い換えれば、端子１５８の電圧は、出力部１６０によってピークホールドされた電圧である。電圧検出部１３０は、端子１５８の電圧を、端子１６１からＤＣ−ＤＣ電源部１１０に出力する。つまり、電圧検出部１３０がＤＣ−ＤＣ電源部１１０に出力する電圧信号は、端子１５１に印加された電圧信号をピークホールドした電圧信号である。電圧検出部１３０は、端子１５１に入力された電圧信号をピーク値の近傍で平滑化しているともいえる。電圧検出部１３０が端子１５１に印加された電圧信号をピークホールドすることによって、ローパスフィルタのカットオフ周波数が高くても、正帰還回路が発振しにくくなりうる。

ＭＯＳＦＥＴ１５２がオンの状態である場合、入力部１５０は、端子１５１に印加される電圧信号を取得する状態であるともいえる。入力部１５０が電圧信号を取得する状態は、第１状態ともいう。入力部１５０が第１状態である場合、出力部１６０は、入力部１５０から端子１５１に入力される電圧信号を、容量１６２の充電電圧としてホールドし、ＤＣ−ＤＣ電源部１１０に出力する。

ＭＯＳＦＥＴ１５２がオフの状態である場合、入力部１５０は、端子１５１に印加される電圧信号を遮断する状態であるともいえる。入力部１５０が電圧信号を遮断する状態は、第２状態ともいう。入力部１５０が第２状態である場合、出力部１６０は、入力部１５０が第１状態である間に容量１６２でホールドした電圧を、ＤＣ−ＤＣ電源部１１０に出力する。つまり、出力部１６０は、端子１５１に印加された電圧信号をピークホールドし、ＤＣ−ＤＣ電源部１１０に出力する。

入力部１５０は、端子１５１に印加される電圧に基づいて、第１状態及び第２状態のいずれか一方に遷移するといえる。入力部１５０が第１状態と第２状態との間で遷移することによって、出力部１６０は、入力部１５０に印加される電圧信号をピークホールドし、ＤＣ−ＤＣ電源部１１０に出力しうる。

出力部１６０のＲＣ並列回路の時定数は、容量１６２からの放電によって、容量１６２の電圧が１／ｅ（ｅ：自然対数）にまで減少する時間に対応する。出力部１６０のＲＣ並列回路の時定数は、例えば、負荷電圧が変動する周期より大きくなるように設定されてよい。時定数が負荷電圧が変動する周期より大きいことによって、入力部１５０が第２状態に遷移している状態において、容量１６２の電圧が低下しにくくなる。結果として、端子１５８の電圧がピーク電圧に近い電圧にホールドされやすくなる。

端子１５８の電圧がピーク電圧そのものではなく、ピーク電圧に近い電圧にホールドされる場合、電圧検出部１３０からＤＣ−ＤＣ電源部１１０にフィードバックされる電圧は、負荷電圧よりも低い電圧となりうる。オフセット電圧は、電圧検出部１３０においてピークホールドされた電圧と、負荷電圧との差を考慮して決定されてよい。

図７に示される比較例に係る電圧検出部１９０は、負荷２００と接続する端子１９１と、ＤＣ−ＤＣ電源部１１０と接続する端子１９２と、ローパスフィルタとして機能する抵抗１９３及び容量１９４とを有する。端子１９１に印加される電圧信号が図６の例と同様に変動する場合、端子１９１に印加される電圧信号の高周波数成分は、ローパスフィルタによってカットされる。

比較例に係る電圧検出部１９０は端子１９１に印加される電圧信号をピークホールドしない。比較例に係る電圧検出部１９０のローパスフィルタは、正帰還回路が発振しにくくなるように、より低い周波数をカットする必要がある。つまり、比較例に係る電圧検出部１９０のローパスフィルタのカットオフ周波数は、本実施形態に係る電圧検出部１３０のローパスフィルタのカットオフ周波数よりも低くされる必要がある。結果として、比較例に係る電圧検出部１９０が端子１９２から出力する電圧の周波数成分は、本実施形態に係る電圧検出部１３０が端子１６１から出力する電圧の周波数成分と比較して、より低い周波数成分に限定される。

低い周波数成分に限定された電圧は、直流電圧に近くなる。つまり、比較例においてＤＣ−ＤＣ電源部１１０にフィードバックされる電圧は、直流成分に近くなり、負荷電圧の変動に追従しきれなくなる。結果として、ＤＣ−ＤＣ電源部１１０の出力電圧は、端子１９１に印加される電圧に追従しきれなくなる。

例えば図８のグラフは、比較例に係る電圧検出部１９０にテスト回路３００から図６の例と同様の信号が入力された場合における、電流出力回路１００の出力を示している。横軸及び縦軸はそれぞれ、時刻及び電圧を表している。Ｖｉで表されている破線のグラフは、テスト回路３００の直流電源３１０と交流電源３２０とから印加される電圧信号を表している。一方で、Ｖｓで表されている実線のグラフは、電流出力回路１００からテスト回路３００に出力される電流信号によってテスト回路３００の抵抗３４０にかかる電圧を表している。本来、Ｖｓは、Ｖｉに追従することが期待される。しかし、図８の例において、Ｖｉがピーク電圧に達しているとき、Ｖｓは、飽和してしまっている。つまり、電流出力回路１００から出力される電流信号がＶｉの変化に追従できていない。ＶｓがＶｉに追従できない原因は、比較例に係る電圧検出部１９０がＶｉの高周波数成分をカットしてしまい、直流電圧に近い電圧をＤＣ−ＤＣ電源部１１０にフィードバックしていることにある。

一方で、本実施形態に係る電流出力回路１００は、負荷電圧をピークホールドした電圧をＤＣ−ＤＣ電源部１１０にフィードバックする電圧検出部１３０を備える。電圧検出部１３０が負荷電圧をピークホールドすることによって、入力部１５０が有するローパスフィルタのカットオフ周波数が比較的高くされうる。つまり、負荷電圧が高周波数成分を有する場合であっても、ＤＣ−ＤＣ電源部１１０にフィードバックされる電圧が負荷電圧に追従しやすくなる。結果として、ＤＣ−ＤＣ電源部１１０の出力電圧は、十分なヘッドルームを有しうる。

図９に示されるように、一実施形態に係る電流出力回路１００において、電圧検出部１３０の入力部１５０は、ダイオード１５５を備えてよい。ダイオード１５５は、抵抗１５３と並列に、端子１５１と端子１５８との間に接続する。ダイオード１５５は、図４のＭＯＳＦＥＴ１５２と類似に機能しうる。結果として、端子１５１の電圧と端子１５８の電圧は、図６に示される例と類似に変化しうる。

端子１５１に印加される電圧が最初に高くなる場合（図６のＰ１）、ダイオード１５５の端子１５１側の電圧は、端子１５８側の電圧よりも高い。この場合、ダイオード１５５はオンの状態となる。ダイオード１５５がオンの状態であることによって、容量１６２が充電される。結果として、端子１５８の電圧は、端子１５１の電圧に近づく。

続いて、端子１５１に印加される電圧が低くなった場合（図６のＰ２）、ダイオード１５５の端子１５１側の電圧が端子１５８側の電圧よりも低くなるので、ダイオード１５５はオフの状態となる。この場合、容量１６２が抵抗１６３に対して放電する。端子１５８の電圧は、容量１６２からの放電によって低下していくものの、ピーク電圧に近い電圧でホールドされうる。

ダイオード１５５は、ローパスフィルタとして機能する抵抗１５３及び容量１５４と並列に接続している。抵抗１５３及び容量１５４は、端子１５１に印加される電圧の直流成分を主に通過させる。一方で、ダイオード１５５は、端子１５１に印加される電圧の交流成分を主に通過させる。結果として、入力部１５０は、端子１５１に印加される電圧の交流成分を通過させつつ、出力部１６０においてピークホールドしうる。

電圧検出部１３０は、ＭＯＳＦＥＴ１５２及びダイオード１５５の一方を備えてよいし、両方を備えてもよい。ダイオード１５５は、整流素子ともいう。ＭＯＳＦＥＴ１５２は、スイッチング素子ともいう。スイッチング素子は、ＭＯＳＦＥＴ１５２に限られず、スイッチＩＣ（Integrated Circuit）等であってもよい。スイッチング素子は、ＭＯＳＦＥＴ以外のトランジスタであってもよい。ＭＯＳＦＥＴは、ゲートにおけるリーク電流が少ない点において、ＪＦＥＴ（Junction Field Effect Transistor）等よりも用いられやすい。スイッチング素子のリーク電流が少ないことによって、電流信号の精度が向上しうるとともに、消費電力が低減されうる。

ＤＣ−ＤＣ電源部１１０は、降圧型のスイッチングレギュレータであってもよいし、昇圧型のスイッチングレギュレータであってもよい。ＤＣ−ＤＣ電源部１１０が降圧型のスイッチングレギュレータである場合、ＤＣ−ＤＣ電源部１１０は、電源電圧を、電圧検出部１３０から入力される電圧に基づいて決定される出力電圧に降圧し、電流出力部１２０に印加する。ＤＣ−ＤＣ電源部１１０が昇圧型のスイッチングレギュレータである場合、ＤＣ−ＤＣ電源部１１０は、電源電圧を、電圧検出部１３０から入力される電圧に基づいて決定される出力電圧に昇圧し、電流出力部１２０に印加する。ＤＣ−ＤＣ電源部１１０が昇圧型のスイッチングレギュレータである場合、電源電圧より高い電圧を電流出力部１２０に印加できる。結果として、ＤＣ−ＤＣ電源部１１０が電流出力部１２０に印加する電圧の自由度が高められうる。

図２に例示している電流出力部１２０は、非反転アンプ型の定電流回路であるが、反転アンプ型の定電流回路であってもよい。図２に例示している電流出力部１２０は、カレントミラーを有しない定電流回路であるが、カレントミラーを有する定電流回路であってもよい。図２に例示している電流出力部１２０は、ハイサイド部で電流を検出する定電流回路であるが、ローサイド部で電流を検出する定電流回路であってもよい。

本実施形態に係る電流出力回路１００において、負荷電圧をピークホールドした電圧がＤＣ−ＤＣ電源部１１０にフィードバックされる。これによって、正帰還される信号に含まれる高周波数成分が減少する。結果として、電流出力回路１００に含まれる回路が発振しにくくなる。また、本実施形態に係る電流出力回路１００において、負荷電圧の交流成分が単にカットされた電圧がフィードバックされるのではなく、負荷電圧のピーク値に近い電圧で平滑化された電圧がフィードバックされる。これによって、負荷電圧が高周波数成分を含む場合であっても、ＤＣ−ＤＣ電源部１１０の出力電圧が動作電圧を下回りにくくなる。

また、電圧検出部１３０の出力部１６０は、端子１６１においてトランジスタを介してＤＣ−ＤＣ電源部１１０に電圧を出力してよい。この場合、ＤＣ−ＤＣ電源部１１０から端子１６１と接続するトランジスタを通り、ＤＣ−ＤＣ電源部１１０に戻る経路が設けられうる。この経路は、負帰還回路を構成しうる。つまり、本実施形態に係る電流出力回路１００は、多重ループ回路を含みうる。電流出力回路１００が多重ループ回路を含む場合であっても、ＤＣ−ＤＣ電源部１１０にフィードバックされる電圧がピークホールドされていることによって、発振又は不安定動作が発生しにくくなる。

負荷２００は、電流出力回路１００からの電流信号を電圧として検出するための抵抗を含む。負荷２００は、電圧を検出する抵抗だけでなく、他の種々の回路を含んでよい。例えば、負荷２００は、電流出力部１２０における発熱を分散するためのトランジスタを有する熱分散回路を含んでよい。負荷２００は、電流出力回路１００から電流信号を伝達するための配線にサージ電圧が入力される場合に備える、サージ対策回路を含んでよい。負荷２００は、負荷２００に含まれる各部における異常を検出するための異常検出回路を含んでよい。これらの回路は、負荷２００のインピーダンスを増大させうる。オフセット電圧は、これらの回路にかかる電圧を考慮して決定されてよい。

本開示に係る実施形態について、諸図面及び実施例に基づき説明してきたが、当業者であれば本開示に基づき種々の変形又は修正を行うことが容易であることに注意されたい。従って、これらの変形又は修正は本開示の範囲に含まれることに留意されたい。例えば、各構成部に含まれる機能などは論理的に矛盾しないように再配置可能であり、複数の構成部を１つに組み合わせたり、或いは分割したりすることが可能である。

１０測定装置
１００電流出力回路
１１０ＤＣ−ＤＣ電源部
１２０電流出力部
１３０電圧検出部
１４１節点
１５０入力部
１５１端子
１５２ＭＯＳＦＥＴ
１５３抵抗
１５４容量
１５５ダイオード
１５８端子
１６０出力部
１６１端子
１６２容量
１６３抵抗
２００負荷
３００テスト回路
３１０直流電源
３２０交流電源
３３０制御部
３４０抵抗

Claims

出力電圧を制御するＤＣ−ＤＣ電源部と、
前記ＤＣ−ＤＣ電源部の出力電圧で動作し、制御指示に基づく電流信号を生成し、負荷に出力する電流出力部と、
前記負荷の電圧をピークホールドし、前記ＤＣ−ＤＣ電源部に電圧信号として出力する電圧検出部と
を備え、
前記ＤＣ−ＤＣ電源部は、前記電圧信号に基づいて、前記出力電圧を制御する
電流出力回路。
前記電圧検出部は、入力部と出力部とを有し、
前記入力部は、前記負荷の電圧を取得する第１状態と、前記負荷の電圧を遮断する第２状態とのいずれか一方に、前記負荷の電圧に基づいて遷移し、
前記出力部は、前記入力部が第１状態である場合、前記入力部が取得した電圧をホールドして出力し、前記入力部が第２状態である場合、前記入力部が第１状態である間にホールドした電圧を出力する、請求項１に記載の電流出力回路。
前記出力部は、前記負荷に対して並列に接続するＲＣ並列回路を有する、請求項２に記載の電流出力回路。
前記ＲＣ並列回路の時定数は、前記負荷の電圧が変動する周期より大きい、請求項３に記載の電流出力回路。
前記入力部は、整流素子を有する、請求項２乃至４のいずれか一項に記載の電流出力回路。
前記入力部は、スイッチング素子を有する、請求項２乃至５のいずれか一項に記載の電流出力回路。