JP2019146414A - Control device - Google Patents
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Abstract
Description
本発明は制御装置に関する。 The present invention relates to a control device.
車両には、バッテリから負荷への給電を制御する制御装置(例えば、特許文献1を参照)が搭載されている。この制御装置は第1FET及び第2FETを備える。第1FET及び第2FETの型はNチャネル型である。第1FETのドレインは、第2FETのドレインに接続されている。第1FETのソースはバッテリの正極に接続されている。第2FETのソースは負荷の一端に接続されている。バッテリの負極は負荷の他端に接続されている。 A control device (see, for example, Patent Document 1) that controls power supply from a battery to a load is mounted on the vehicle. The control device includes a first FET and a second FET. The types of the first FET and the second FET are N-channel types. The drain of the first FET is connected to the drain of the second FET. The source of the first FET is connected to the positive electrode of the battery. The source of the second FET is connected to one end of the load. The negative electrode of the battery is connected to the other end of the load.
第1FET及び第2FET夫々について、ゲートの電圧が高い程、ドレイン及びソース間の抵抗値は小さい。従って、第1FET及び第2FETのゲートの電圧が高い場合、バッテリ及び負荷が電気的に接続され、第1FET及び第2FETを介してバッテリから負荷に電流が流れ、負荷に電力が供給される。第1FET及び第2FETのゲートの電圧が低い場合、バッテリ及び負荷間の電気的な接続が遮断され、第1FET及び第2FETを介して電流が流れず、負荷への給電が停止する。第1FET及び第2FETのゲートの電圧を調整することによって、バッテリから負荷への給電を制御する。 For each of the first FET and the second FET, the higher the gate voltage, the smaller the resistance value between the drain and the source. Therefore, when the gate voltages of the first FET and the second FET are high, the battery and the load are electrically connected, current flows from the battery to the load via the first FET and the second FET, and power is supplied to the load. When the voltage of the gates of the first FET and the second FET is low, the electrical connection between the battery and the load is cut off, current does not flow through the first FET and the second FET, and power supply to the load is stopped. The power supply from the battery to the load is controlled by adjusting the gate voltages of the first FET and the second FET.
特許文献1に記載の制御装置では、負荷に電力を供給する場合、第1FET及び第2FETのゲートの電圧は、バッテリの出力電圧よりも高い電圧に調整される。従って、第1FETのソース及びゲートが短絡している場合、第1FETのゲートの電圧は、バッテリの出力電圧であり、低い。
In the control device described in
第1FET及び第2FET夫々では、ドレイン及びソース夫々にカソード及びアノードが接続される寄生ダイオードが形成されている。第2FETのゲートの電圧が高い状態で第1FETのソース及びゲートが短絡した場合、第1FETのドレイン及びソース間の抵抗値が大きいため、電流が、第1FETの寄生ダイオード及び第2FETの順に流れる。寄生ダイオードを介して電流が流れた場合、第1FETの温度は急速に上昇し、第1FETが故障する可能性がある。このため、第1FETのソース及びゲートが短絡している場合、第1FET及び第2FETを介した給電を停止し、寄生ダイオードを介した通電を停止させる必要がある。 In each of the first FET and the second FET, a parasitic diode is formed in which the cathode and the anode are connected to the drain and the source, respectively. When the source and gate of the first FET are short-circuited while the voltage of the gate of the second FET is high, the resistance value between the drain and source of the first FET is large, so that current flows in the order of the parasitic diode of the first FET and the second FET. When current flows through the parasitic diode, the temperature of the first FET rises rapidly, and the first FET may fail. For this reason, when the source and gate of the first FET are short-circuited, it is necessary to stop the power supply via the first FET and the second FET and stop the energization via the parasitic diode.
また、バッテリから負荷への給電を制御する制御装置の中には、第1FETのソースが第2FETのドレインに接続される制御装置がある。この場合、第1FETのドレインがバッテリの正極に接続され、第2FETのソースが負荷の一端に接続され、バッテリの負極が負荷の他端に接続される。この場合において、第1FETのドレイン及びゲートが短絡した場合も、第1FETのゲートの電圧は、バッテリの出力電圧であり、低い。このとき、第1FETのゲートの電圧は、第1FETのドレイン及びゲートを介した通電を遮断することができる程、低くない。 Among the control devices that control power supply from the battery to the load, there is a control device in which the source of the first FET is connected to the drain of the second FET. In this case, the drain of the first FET is connected to the positive electrode of the battery, the source of the second FET is connected to one end of the load, and the negative electrode of the battery is connected to the other end of the load. In this case, even when the drain and gate of the first FET are short-circuited, the voltage of the gate of the first FET is the output voltage of the battery and is low. At this time, the voltage of the gate of the first FET is not so low that the current through the drain and gate of the first FET can be cut off.
従って、第2FETのゲートの電圧が高い状態で第1FETのドレイン及びゲートが短絡した場合、電流は、第1FET及び第2FETの順に流れる。このとき、第1FETのドレイン及びソース間の抵抗値は十分に小さくないため、第1FETで発生する熱の熱量が大きく、第1FETの温度が急速に上昇し、第1FETが故障する可能性がある。このため、第1FETのソースが第2FETのドレインに接続される構成では、第1FETのドレイン及びゲートが短絡している場合、第1FET及び第2FETを介した給電を停止し、寄生ダイオードを介した通電を停止させる必要がある。 Accordingly, when the drain and gate of the first FET are short-circuited with the gate voltage of the second FET being high, current flows in the order of the first FET and the second FET. At this time, since the resistance value between the drain and the source of the first FET is not sufficiently small, the amount of heat generated in the first FET is large, and the temperature of the first FET rises rapidly, and the first FET may break down. . For this reason, in the configuration in which the source of the first FET is connected to the drain of the second FET, when the drain and gate of the first FET are short-circuited, the power supply through the first FET and the second FET is stopped, and the parasitic FET is used. It is necessary to stop energization.
本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、第1FETのソース(又はドレイン)及びゲートが短絡している場合に第1FET及び第2FETを介した給電を停止する制御装置を提供することにある。 The present invention has been made in view of such circumstances, and its purpose is to stop power supply through the first FET and the second FET when the source (or drain) and gate of the first FET are short-circuited. It is in providing the control apparatus which performs.
本発明の一態様に係る制御装置は、Nチャネル型の第1FETと、前記第1FETのドレイン(又はソース)にドレインが接続されるNチャネル型の第2FETと、前記第1FET及び第2FETのゲート間に接続される第1抵抗と、前記第2FETのゲートに一端が接続される第2抵抗と、前記第2抵抗の他端に接続され、前記第2抵抗の他端の電圧を、前記第1FETのソース(又はドレイン)の電圧よりも高い所定電圧に上昇させる昇圧回路と、前記第2抵抗の一端の電圧を低下させる低下回路と、前記昇圧回路に前記第2抵抗の他端の上昇を指示する指示部とを備え、前記指示部は、前記昇圧回路に前記上昇を指示している場合にて、前記第2抵抗の一端の電圧が閾値電圧未満であるとき、前記低下回路に前記第2抵抗の一端の電圧の低下を指示し、前記閾値電圧は、前記所定電圧未満であり、前記閾値電圧は、前記第2抵抗の他端の電圧が前記所定電圧であり、かつ、前記第1FETのソース(又はドレイン)及びゲートが短絡している場合における前記第2抵抗の一端の電圧を超えている。 A control device according to an aspect of the present invention includes an N-channel first FET, an N-channel second FET having a drain connected to a drain (or source) of the first FET, and gates of the first FET and the second FET. A first resistor connected between the second resistor, a second resistor having one end connected to the gate of the second FET, and a second resistor connected to the other end of the second resistor. A booster circuit for raising the voltage to a predetermined voltage higher than the voltage of the source (or drain) of 1FET; a lowering circuit for lowering the voltage at one end of the second resistor; and a booster circuit for raising the other end of the second resistor. An instruction unit for instructing, wherein the instruction unit instructs the boost circuit to increase the voltage when the voltage at one end of the second resistor is less than a threshold voltage when the boost circuit is instructed to increase. Voltage at one end of two resistors The threshold voltage is less than the predetermined voltage, the threshold voltage is the voltage at the other end of the second resistor is the predetermined voltage, and the source (or drain) of the first FET and The voltage at one end of the second resistor when the gate is short-circuited is exceeded.
上記の態様によれば、第1FETのソース(又はドレイン)及びゲートが短絡している場合に第1FET及び第2FETを介した給電を停止する。 According to said aspect, when the source | sauce (or drain) and gate of 1st FET are short-circuited, the electric power feeding through 1st FET and 2nd FET is stopped.
[本発明の実施形態の説明]
最初に本発明の実施態様を列挙して説明する。以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
[Description of Embodiment of the Present Invention]
First, embodiments of the present invention will be listed and described. You may combine arbitrarily at least one part of embodiment described below.
(1)本発明の一態様に係る制御装置は、Nチャネル型の第1FETと、前記第1FETのドレイン(又はソース)にドレインが接続されるNチャネル型の第2FETと、前記第1FET及び第2FETのゲート間に接続される第1抵抗と、前記第2FETのゲートに一端が接続される第2抵抗と、前記第2抵抗の他端に接続され、前記第2抵抗の他端の電圧を、前記第1FETのソース(又はドレイン)の電圧よりも高い所定電圧に上昇させる昇圧回路と、前記第2抵抗の一端の電圧を低下させる低下回路と、前記昇圧回路に前記第2抵抗の他端の上昇を指示する指示部とを備え、前記指示部は、前記昇圧回路に前記上昇を指示している場合にて、前記第2抵抗の一端の電圧が閾値電圧未満であるとき、前記低下回路に前記第2抵抗の一端の電圧の低下を指示し、前記閾値電圧は、前記所定電圧未満であり、前記閾値電圧は、前記第2抵抗の他端の電圧が前記所定電圧であり、かつ、前記第1FETのソース(又はドレイン)及びゲートが短絡している場合における前記第2抵抗の一端の電圧を超えている。 (1) A control device according to an aspect of the present invention includes an N-channel first FET, an N-channel second FET whose drain is connected to a drain (or source) of the first FET, the first FET, A first resistor connected between the gates of the second FET, a second resistor connected at one end to the gate of the second FET, and a voltage at the other end of the second resistor connected to the other end of the second resistor. A step-up circuit for raising the voltage to a predetermined voltage higher than the source (or drain) voltage of the first FET, a lowering circuit for lowering the voltage at one end of the second resistor, and the other end of the second resistor at the step-up circuit. An instruction unit for instructing an increase of the voltage, and the instruction unit instructs the increase to the booster circuit, and when the voltage at one end of the second resistor is less than a threshold voltage, the decrease circuit One end of the second resistor The threshold voltage is less than the predetermined voltage, the threshold voltage is the voltage at the other end of the second resistor is the predetermined voltage, and the source (or drain) of the first FET ) And the voltage at one end of the second resistor when the gate is short-circuited.
上記の一態様にあっては、第2抵抗の他端の電圧の所定電圧への上昇を昇圧回路に指示している場合において、第1FETのソース(又はドレイン)及びゲートが短絡しているとき、第2抵抗の一端の電圧は閾値電圧未満である。このとき、第2抵抗の一端の電圧の低下を低下回路に指示する。これにより、第2FETのゲートの電圧が低下し、第2FETのドレイン及びソース間の抵抗値が上昇する。結果、第1FET及び第2FETを介した給電が停止する。 In the above aspect, when the booster circuit is instructed to increase the voltage at the other end of the second resistor to a predetermined voltage, the source (or drain) and gate of the first FET are short-circuited. The voltage at one end of the second resistor is less than the threshold voltage. At this time, the reduction circuit is instructed to lower the voltage at one end of the second resistor. As a result, the voltage of the gate of the second FET decreases, and the resistance value between the drain and source of the second FET increases. As a result, power supply through the first FET and the second FET is stopped.
(2)本発明の一態様に係る制御装置は、前記第1FETのソース及びゲート間の電圧を第2の所定電圧以下に維持する電圧維持体を備える。 (2) The control apparatus which concerns on 1 aspect of this invention is equipped with the voltage maintenance body which maintains the voltage between the source | sauce and gate of said 1st FET below a 2nd predetermined voltage.
上記の一態様にあっては、電圧維持体の作用により、第1FETのソース及びゲート間の電圧は第2の所定電圧以下に維持される。 In the above aspect, the voltage between the source and the gate of the first FET is maintained below the second predetermined voltage by the action of the voltage maintaining body.
(3)本発明の一態様に係る制御装置は、スイッチを備え、前記電圧維持体はツェナーダイオードであり、前記電圧維持体のカソードは、前記第1FETのソースに接続され、前記電圧維持体のアノードは、前記スイッチを介して前記第1FETのゲートに接続される。 (3) A control device according to an aspect of the present invention includes a switch, the voltage maintaining body is a Zener diode, a cathode of the voltage maintaining body is connected to a source of the first FET, and the voltage maintaining body The anode is connected to the gate of the first FET through the switch.
上記の一態様にあっては、スイッチがオフからオンに切替わった場合、第1FETのソース及びゲートが短絡され、第1FETのゲートの電圧が低下する。第1FETのドレインが第2FETのドレインに接続されていると仮定する。この場合、第1FETの寄生ダイオードのカソードは第2FETの寄生ダイオードのカソードに接続される。この構成では、スイッチがオフからオンに切替わったとき、第1FETのドレイン及びソース間の抵抗値が上昇し、電流が第2FETのソースから第1FETのソースに向けて電流が流れることが防止される。 In the above aspect, when the switch is switched from OFF to ON, the source and gate of the first FET are short-circuited, and the voltage of the gate of the first FET is lowered. Assume that the drain of the first FET is connected to the drain of the second FET. In this case, the cathode of the parasitic diode of the first FET is connected to the cathode of the parasitic diode of the second FET. In this configuration, when the switch is switched from OFF to ON, the resistance value between the drain and source of the first FET increases, and current is prevented from flowing from the source of the second FET toward the source of the first FET. The
また、スイッチの一端にツェナーダイオードのアノードが接続されているので、ツェナーダイオードからスイッチに電流が流れることが防止される。 In addition, since the anode of the Zener diode is connected to one end of the switch, it is possible to prevent current from flowing from the Zener diode to the switch.
(4)本発明の一態様に係る制御装置は、スイッチと、カソードが前記第1FETのソースに接続され、アノードが前記スイッチを介して前記第1FETのゲートに接続されるダイオードとを備える。 (4) A control device according to an aspect of the present invention includes a switch, and a diode having a cathode connected to the source of the first FET and an anode connected to the gate of the first FET via the switch.
上記の一態様にあっては、スイッチがオフからオンに切替わった場合、第1FETのソース及びゲートが短絡され、第1FETのゲートの電圧が低下する。第1FETのドレインが第2FETのドレインに接続されていると仮定する。この場合、第1FETの寄生ダイオードのカソードは第2FETの寄生ダイオードのカソードに接続される。この構成では、スイッチがオフからオンに切替わったとき、第1FETのドレイン及びソース間の抵抗値が上昇し、電流が第2FETのソースから第1FETのソースに向けて電流が流れることが防止される。 In the above aspect, when the switch is switched from OFF to ON, the source and gate of the first FET are short-circuited, and the voltage of the gate of the first FET is lowered. Assume that the drain of the first FET is connected to the drain of the second FET. In this case, the cathode of the parasitic diode of the first FET is connected to the cathode of the parasitic diode of the second FET. In this configuration, when the switch is switched from OFF to ON, the resistance value between the drain and source of the first FET increases, and current is prevented from flowing from the source of the second FET toward the source of the first FET. The
また、スイッチの一端にダイオードのアノードが接続されているので、ダイオードからスイッチに電流が流れることが防止される。 In addition, since the anode of the diode is connected to one end of the switch, it is possible to prevent current from flowing from the diode to the switch.
(5)本発明の一態様に係る制御装置は、前記指示部は、前記昇圧回路に前記上昇を指示している場合にて、前記第2抵抗の一端の電圧が前記閾値電圧未満である期間が所定期間以上であるとき、前記低下回路に前記第2抵抗の一端の電圧の低下を指示する。 (5) In the control device according to one aspect of the present invention, in the case where the instruction unit instructs the booster circuit to increase, the voltage at one end of the second resistor is less than the threshold voltage. Is equal to or longer than a predetermined period, the lowering circuit is instructed to lower the voltage at one end of the second resistor.
上記の一態様にあっては、第2抵抗の他端の電圧の所定電圧への上昇を昇圧回路に指示している場合において、第2抵抗の一端の電圧が閾値電圧未満である期間が所定期間以上となったとき、即ち、故障が発生している可能性が高いとき、第2抵抗の一端の電圧の低下を低下回路に指示する。これにより、第1FET及び第2FETを介した給電は停止する。 In the above aspect, when the booster circuit is instructed to increase the voltage at the other end of the second resistor to the predetermined voltage, the period during which the voltage at the one end of the second resistor is less than the threshold voltage is predetermined. When the period is exceeded, that is, when there is a high possibility that a failure has occurred, the lowering circuit is instructed to lower the voltage at one end of the second resistor. Thereby, the power supply through the first FET and the second FET is stopped.
(6)本発明の一態様に係る制御装置は、前記第1抵抗の数が2以上である。 (6) In the control device according to one aspect of the present invention, the number of the first resistors is two or more.
上記の一態様にあっては、複数の第1抵抗中の1つを介した通電が停止した場合であっても、他の第1抵抗を介した通電が行われるため、第1FET及び第2FETは適切に作用する。 In the above aspect, even when energization through one of the plurality of first resistors is stopped, energization through the other first resistors is performed, so the first FET and the second FET. Works properly.
[本発明の実施形態の詳細]
本発明の実施形態に係る電源システムの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
[Details of the embodiment of the present invention]
A specific example of a power supply system according to an embodiment of the present invention will be described below with reference to the drawings. In addition, this invention is not limited to these illustrations, is shown by the claim, and intends that all the changes within the meaning and range equivalent to a claim are included.
(実施形態1)
図1は、実施形態1における電源システム1の回路図である。電源システム1は、好適に車両に搭載され、制御装置10、バッテリ11、負荷12及び導体13を備える。制御装置10は、バッテリ11の正極が接続される正極端子T1と、負荷12の一端とに接続されている。バッテリ11の負極が接続される負極端子T2と、負荷12の他端とは導体13に接続されている。制御装置10は、更に、導体13と、外部装置G1とに接続されている。導体13は、例えば車両のボディである。導体13への接続は、所謂接地を意味する。
(Embodiment 1)
FIG. 1 is a circuit diagram of a
正極端子T1及び負極端子T2夫々にバッテリ11の正極及び負極が接続されている場合、バッテリ11の接続は正常接続である。正極端子T1及び負極端子T2夫々にバッテリ11の負極及び正極が接続されている場合、バッテリ11の接続は逆接続である。
When the positive electrode and the negative electrode of the
バッテリ11の接続が正常接続である場合、バッテリ11は、制御装置10を介して負荷12に電力を供給する。このとき、電流は、正極端子T1、制御装置10、負荷12、導体13及び負極端子T2の順に流れる。負荷12は車両に搭載された電気機器である。バッテリ11から負荷12に電力が供給されている場合、負荷12は作動する。バッテリ11から負荷12への給電が停止した場合、負荷12は動作を停止する。
When the connection of the
外部装置G1から制御装置10に制御信号が入力されている。制御信号は、ハイレベル電圧及びローレベル電圧によって構成される。
バッテリ11の接続が正常接続である場合において、制御信号が示す電圧がローレベル電圧からハイレベル電圧に切替わったとき、制御装置10は、正極端子T1及び負荷12を電気的に接続する。これにより、バッテリ11から負荷12に電力が供給され、負荷12が作動する。
A control signal is input to the
When the connection of the
バッテリ11の接続が正常接続である場合において、制御信号が示す電圧がハイレベル電圧からローレベル電圧に切替わったとき、制御装置10は、正極端子T1及び負荷12間の電気的な接続を遮断する。これにより、バッテリ11から負荷12への給電が停止され、負荷12が動作を停止する。
When the connection of the
バッテリ11の接続が逆接続である場合、制御装置10は、制御信号が示す電圧に無関係に、正極端子T1及び負荷12の電気的な接続を遮断する。このため、バッテリ11の接続が逆接続である場合、負荷12に電力が供給されることはない。
When the connection of the
制御装置10は、第1FET21、第2FET22、駆動機23、抵抗24,25a,25b,26,27,28、ダイオード29a,29b,30、ツェナーダイオード31a,31b及びスイッチ32を有する。第1FET21及び第2FET22の型は、Nチャネル型である。スイッチ32はNPN型のバイポーラトランジスタである。
The
第1FET21を製造した場合、寄生容量Cs1,Cd1及び寄生ダイオードDp1が形成される。寄生容量Cs1は、第1FET21のソース及びゲート間に接続されている。寄生容量Cd1は、第1FET21のドレイン及びゲート間に接続されている。寄生ダイオードDp1のカソード及びアノード夫々は、第1FET21のドレイン及びソースに接続されている。
When the
同様に、第2FET22を製造した場合、寄生容量Cs2,Cd2及び寄生ダイオードDp2が形成される。寄生容量Cs2は、第2FET22のソース及びゲート間に接続されている。寄生容量Cd2は、第2FET22のドレイン及びゲート間に接続されている。寄生ダイオードDp2のカソード及びアノード夫々は、第2FET22のドレイン及びソースに接続されている。
Similarly, when the
第1FET21のソースは正極端子T1に接続されている。第1FET21のドレインは、第2FET22のドレインに接続されている。第2FET22のソースは負荷12の一端に接続されている。第1FET21のソース及びゲート間に抵抗24が接続されている。第1FET21のゲートには、抵抗25a,25b夫々の一端が接続されている。抵抗25a,25b夫々の他端は、ダイオード29a,29bのカソードに接続されている。駆動機23と、ダイオード29a,29bのアノードとは、抵抗26を介して第2FET22のゲートに接続されている。
従って、抵抗25a,25b夫々は、第1FET21及び第2FET22のゲート間に接続されている。抵抗25a,25b夫々は第1抵抗として機能する。
The source of the
Accordingly, the
駆動機23は、更に、導体13と、外部装置G1とに各別に接続されている。第1FET21のソースには、更に、ツェナーダイオード31aのカソードが接続されている。ツェナーダイオード31aのアノードは、ツェナーダイオード31bのアノードが接続されている。ツェナーダイオード31bのカソードは、第1FET21のゲートに接続されている。ツェナーダイオード31aのアノードには、更に、スイッチ32のエミッタが接続されている。スイッチ32のコレクタは、第1FET21のゲートに接続されている。従って、ツェナーダイオード31aのアノードは、スイッチ32を介して第1FET21のゲートに接続されている。
The driving
スイッチ32のエミッタ及びベース間には抵抗27が接続されている。スイッチ32のベースには、更に、抵抗28の一端が接続されている。抵抗28の他端はダイオード30のカソードに接続されている。ダイオード30のアノードは導体13に接続されている。
A
第1FET21及び第2FET22夫々について、ソースの電位を基準としたゲートの電圧が上昇した場合、ドレイン及びソース間の抵抗値が低下する。バッテリ11の接続が正常接続である場合において、第1FET21のドレイン及びソース間の抵抗値と、第2FET22のドレイン及びソース間の抵抗値とが小さいとき、電流が正極端子T1、第1FET21、第2FET22、負荷12、導体13及び負極端子T2の順に流れる。このとき、正極端子T1から第1FET21のソースに電流が入力され、第1FET21のドレインから電流が出力される。第1FET21のドレインから第2FET22のドレインに電流が入力される。第2FET22のソースから負荷12に電流が出力される。
In each of the
外部装置G1は駆動機23に制御信号を出力している。駆動機23は、制御信号が示す電圧がローレベル電圧からハイレベル電圧に切替わった場合、導体13の電位を基準とした抵抗26の駆動機23側の一端の電圧を上昇させる。この電圧は、ダイオード29a及び抵抗25aを介して、又は、ダイオード29b及び抵抗25bを介して第1FET21のゲートに印加されるとともに、抵抗26を介して第2FET22のゲートに印加される。以下では、抵抗26の駆動機23側の一端の電圧を出力端電圧と記載する。出力端電圧はVeで表される。
The external device G1 outputs a control signal to the
以下では、バッテリ11の接続が正常接続であると仮定する。バッテリ11の接続が正常接続である場合、後述するように、スイッチ32はオフであり、スイッチ32のコレクタ及びエミッタ間を電流が流れることはない。
駆動機23が出力端電圧Veを上昇させた場合、電流が以下のように流れる。電流は、ダイオード29a及び抵抗25aを介して、又は、ダイオード29b及び抵抗25bを介して、第1FET21の寄生容量Cs1,Cd1に流れる。更に、電流は、抵抗26を介して寄生容量Cs2,Cd2に流れる。これにより、寄生容量Cs1,Cd1,Cs2,Cd2が充電される。寄生容量Cs1,Cd1,Cs2,Cd2が充電された場合、第1FET21及び第2FET22夫々において、ソースの電位を基準としたゲートの電圧が上昇し、ドレイン及びソース間の抵抗値が低下する。結果、正極端子T1及び負荷12が電気的に接続され、バッテリ11は、第1FET21及び第2FET22を介して負荷12に電力を供給する。
Hereinafter, it is assumed that the connection of the
When the
第1FET21及び第2FET22夫々において、ドレイン及びソース間の抵抗値が小さい場合、第1FET21及び第2FET22のソースの電圧は、バッテリ11の出力電圧に略一致している。このため、出力端電圧Veは、バッテリ11の出力電圧よりも高い。
In each of the
駆動機23は、制御信号が示す電圧がハイレベル電圧からローレベル電圧に切替わった場合、寄生容量Cs2,Cd2に放電させることによって、出力端電圧Veを低下させる。このとき、電流が、第2FET22のゲート側の一端から抵抗26及び駆動機23の順に流れる。寄生容量Cs2,Cd2が放電している間、寄生容量Cs1,Cd1は放電する。このとき、寄生容量Cs1,Cd1夫々について、電流は、第1FET21のゲート側の一端から抵抗24を流れる。寄生容量Cs1,Cd1,Cs2,Cd2が放電した場合、第1FET21及び第2FET22夫々において、ソースの電位を基準としたゲートの電圧が低下し、ドレイン及びソース間の抵抗値が上昇する。結果、正極端子T1及び負荷12間の電気的な接続が遮断され、負荷12への給電は停止する。
When the voltage indicated by the control signal is switched from the high level voltage to the low level voltage, the
ダイオード29a,29bは、バッテリ11が抵抗24,26を介して第2FET22のゲートに電圧を印加することを防止する。仮に、ダイオード29a,29bが存在せず、バッテリ11が第2FET22のゲートに印加された場合、第2FET22において、ソースの電位を基準としたゲートの電圧が中途半端な値となる。
The
この場合、第2FET22のドレイン及びソース間の抵抗値が十分に大きくないため、電流が寄生ダイオードDp1及び第2FET22の順に流れる。更に、第2FET22のドレイン及びソース間の抵抗値が十分に小さくないため、第2FET22で発生する熱の量が大きく、第2FET22が故障する可能性がある。第1FET21及び第2FET22夫々について、ソースの電位を基準としたゲートの電圧が中途半端な値となる現象はハーフオンと呼ばれる。
In this case, since the resistance value between the drain and source of the
ツェナーダイオード31a,31b夫々では、アノードの電位を基準としたカソードの電圧が降伏電圧未満である場合、カソードからアノードへ電流が流れることはない。そして、アノードの電位を基準としたカソードの電圧が降伏電圧以上である場合、カソードからアノードへ電流が流れ、カソード及びアノード間の電圧を降伏電圧に維持する。ツェナーダイオード31a,31bの降伏電圧は一定の電圧である。
In each of the
ツェナーダイオード31a,31b夫々について、電流がアノード及びカソードの順に流れた場合に生じる電圧を無視した場合、ツェナーダイオード31aは、第1FET21において、ゲートの電位を基準としたソースの電圧を降伏電圧以下に維持する。ツェナーダイオード31bは、第1FET21において、ソースの電位を基準としたゲートの電圧を降伏電圧以下に維持する。ツェナーダイオード31aは電圧維持体として機能し、ツェナーダイオード31aの降伏電圧は第2の所定電圧に相当する。
なお、ツェナーダイオード31a,31bの降伏電圧は、同一であってもよいし、互いに異なっていてもよい。
When the voltage generated when the current flows in the order of the anode and the cathode is ignored for each of the
The breakdown voltages of the
スイッチ32について、エミッタの電位を基準としたベースの電圧が正の一定電圧以上である場合、コレクタ及びエミッタ間を電流が流れることが可能である。このとき、スイッチ32はオンである。スイッチ32について、エミッタの電位を基準としたベースの電圧が正の一定電圧未満である場合、コレクタ及びエミッタを介して電流が流れることはない。このとき、スイッチ32はオフである。
With respect to the
バッテリ11の接続が正常接続である場合、ダイオード30の作用により、抵抗27に電流が流れることはない。このとき、スイッチ32において、エミッタの電位を基準としたベースの電圧が、ゼロVであり、前述した一定電圧未満である。このため、スイッチ32はオフである。
When the
バッテリ11の接続が逆接続である場合、電流は、負極端子T2、導体13、ダイオード30、抵抗28,27、ツェナーダイオード31a及び正極端子T1の順に流れる。これにより、抵抗27で電圧降下が生じるので、スイッチ32において、エミッタの電位を基準としたベースの電圧が一定電圧以上であり、スイッチ32はオンである。
When the connection of the
スイッチ32がオフからオンに切替わった場合、第1FET21において、ソース及びゲートが短絡され、ソースの電位を基準としたゲートの電圧は、出力端電圧Veに無関係に、略ゼロVに低下する。これにより、第1FET21のドレイン及びソース間の抵抗値は、十分に大きい値に上昇し、電流が第2FET22のソースから第1FET21のソースに向けて電流が流れることが防止される。
When the
スイッチ32がオフである場合においては、出力端電圧Veが上昇したとき、前述したように、第1FET21において、ソースの電位を基準としたゲートの電圧が上昇する。
ツェナーダイオード31aは、バッテリ11の接続が正常接続である場合において、電流が抵抗27、スイッチ32のベース、及び、スイッチ32のコレクタの順に流れることを防止する。バイポーラトランジスタでは、電流がベース及びコレクタの順に流れることは想定されてない。このため、スイッチ32において、電流がベース及びコレクタの順に流れた場合、スイッチ32が故障する可能性がある。ツェナーダイオード31aの作用により、この故障が防止される。
When the
The
以上のように、バッテリ11の接続が逆接続である場合、スイッチ32がオンであり、出力端電圧Ve、即ち、制御信号が示す電圧に無関係に正極端子T1及び負荷12間の接続が遮断される。また、バッテリ11の接続が正常接続である場合、駆動機23は、出力端電圧Veを調整することによって、正極端子T1及び負荷12間の電気的な接続と、この接続の遮断とを行う。
As described above, when the
次に、駆動機23の構成を説明する。駆動機23の構成の説明では、バッテリ11の接続は正常接続であることを前提とする。
Next, the configuration of the
図2は駆動機23の回路図である。駆動機23は、AND回路40、反転器41,42、昇圧回路43、放電回路44、抵抗45、コンパレータ46、直流電源47、OR回路48及びフィルタ回路49を有する。AND回路40及びOR回路48夫々は、2つの入力端と、1つの出力端を有する。反転器41,42夫々は、1つの入力端と、1つの出力端とを有する。コンパレータ46は、プラス端、マイナス端及び出力端を有する。
FIG. 2 is a circuit diagram of the
AND回路40の一方の入力端と、反転器41の入力端とには外部装置G1が接続されている。AND回路40の出力端は、反転器42の入力端と、昇圧回路43とに接続されている。反転器42の出力端は、放電回路44に接続されている。昇圧回路43は、更に、抵抗45の一端に接続されている。抵抗45の他端は、抵抗26を介して第2FET22のゲートに接続されている。放電回路44は、更に、導体13と、抵抗45の他端とに接続されている。抵抗45は第2抵抗として機能する。
An
コンパレータ46について、プラス端は抵抗45の他端に接続され、マイナス端は直流電源47の正極に接続され、出力端は、OR回路48の一方の入力端に接続されている。直流電源47の負極は導体13に接続されている。反転器41の出力端は、OR回路48の他方の入力端に接続されている。OR回路48の出力端は、フィルタ回路49に接続されている。フィルタ回路49は、更に、AND回路40の他方の入力端に接続されている。
なお、昇圧回路43は、更に、導体13に接続されている。図2では、この接続の記載を省略している。
Regarding the
The
外部装置G1は、AND回路40に制御信号を出力している。前述したように、制御信号はハイレベル電圧又はローレベル電圧を示す。フィルタ回路49は、AND回路40にハイレベル電圧又はローレベル電圧を出力している。
The external device G1 outputs a control signal to the AND
フィルタ回路49がハイレベル電圧を出力している場合において、制御信号がハイレベル電圧を示すとき、AND回路40はハイレベル電圧を反転器42及び昇圧回路43に出力する。同様の場合において、制御信号がローレベル電圧を示すとき、AND回路40はローレベル電圧を反転器42及び昇圧回路43に出力する。従って、フィルタ回路49がハイレベル電圧を出力している場合、AND回路40は、制御信号が示す電圧を出力する。フィルタ回路49がローレベル電圧を出力している場合、AND回路40は、制御信号が示す電圧に無関係に、ローレベル電圧を反転器42及び昇圧回路43に出力する。
When the
昇圧回路43は、AND回路40から入力されている電圧がローレベル電圧からハイレベル電圧に切替わった場合、導体13の電位を基準とした抵抗45の一端の電圧を、正極端子T1、即ち、第1FET21のソースの電圧よりも高い所定電圧に上昇させる。これにより、抵抗45の他端の電圧である出力端電圧Veが上昇し、第1FET21及び第2FET22夫々について、ドレイン及びソース間の抵抗値が低下する。昇圧回路43は、AND回路40から入力されている電圧がハイレベル電圧からローレベル電圧に切替わった場合、抵抗45の一端への電圧の印加を停止する。このとき、抵抗45に電流が流れないため、抵抗45の両端の電圧は出力端電圧Veと略一致する。
When the voltage input from the AND
昇圧回路43は、例えば、導体13の電位を基準とした正極端子T1の電圧を昇圧し、昇圧した電圧を抵抗45の一端に印加する。これにより、抵抗45の一端の電圧が上昇する。正極端子T1の電圧を昇圧する構成では、昇圧回路43は、昇圧を停止することによって、抵抗45の一端への電圧の印加を停止する。
以上のように、AND回路40は、ハイレベル電圧を出力することによって、昇圧回路43に抵抗45の一端の電圧の上昇を指示し、ローレベル電圧を出力することによって、昇圧回路43に抵抗45の一端への電圧の印加の停止を指示する。AND回路40は指示部として機能する。
For example, the
As described above, the AND
反転器42は、AND回路40からハイレベル電圧が入力されている場合、ローレベル電圧を放電回路44に出力する。反転器42は、AND回路40からローレベル電圧が入力されている場合、ハイレベル電圧を放電回路44に出力する。
When the high level voltage is input from the AND
放電回路44は、反転器42から入力されている電圧がローレベル電圧からハイレベル電圧に切替わった場合、抵抗26の抵抗45側の一端を導体13に電気的に接続する。これにより、第2FET22の寄生容量Cs2,Cd2は放電し、出力端電圧Veが低下する。このとき、電流は、寄生容量Cs2,Cd2夫々の抵抗26側の一端から、抵抗26、放電回路44及び導体13の順に流れる。放電回路44は、反転器42から入力されている電圧がハイレベル電圧からローレベル電圧に切替わった場合、導体13及び抵抗26間の電気的な接続を遮断する。これにより、寄生容量Cs2,Cd2は放電を停止する。
The
放電回路44は、例えば、導体13及び抵抗26間に接続される放電スイッチを有する。この場合、放電スイッチをオンに切替えることによって、導体13及び抵抗26を電気的に接続し、放電スイッチをオフに切替えることによって、導体13及び抵抗26間の電気的な接続を遮断する。
以上のように、AND回路40は、ローレベル電圧を出力することによって、放電回路44に出力端電圧Veの低下を指示し、ハイレベル電圧を出力することによって、放電回路44に出力端電圧Veの低下の停止を指示する。放電回路44は低下回路として機能する。
For example, the
As described above, the AND
昇圧回路43は、放電回路44が導体13及び抵抗26間の電気的な接続を遮断している状態で抵抗45の一端の電圧を上昇させる。放電回路44は、昇圧回路43が抵抗45の一端の電圧を低下させている状態で導体13及び抵抗26を電気的に接続する。言い換えると、AND回路40は、放電回路44に出力端電圧Veの低下の停止を指示している状態で昇圧回路43に抵抗45の一端の電圧の上昇を指示し、昇圧回路43に抵抗45の一端への電圧の印加の停止を指示している状態で放電回路44に出力端電圧Veの低下を指示する。
The
外部装置G1は反転器41にも制御信号を出力している。反転器41は、制御信号がハイレベル電圧を示す場合、ローレベル電圧をOR回路48に出力する。反転器41は、制御信号がローレベル電圧を示す場合、ハイレベル電圧をOR回路48に出力する。
The external device G1 also outputs a control signal to the
コンパレータ46は、出力端電圧Veが直流電源47の両端間の電圧以上である場合、ハイレベル電圧をOR回路48に出力する。コンパレータ46は、出力端電圧Veが直流電源47の両端間の電圧未満である場合、ローレベル電圧をOR回路48に出力する。直流電源47の両端間の電圧は略一定である。
以下では、直流電源47の両端間の電圧を閾値電圧と記載する。閾値電圧はVthで表される(図3〜図5を参照)。
The
Hereinafter, the voltage across the
OR回路48は、反転器41又はコンパレータ46がハイレベル電圧を出力している場合、ハイレベル電圧をフィルタ回路49に出力する。OR回路48は、反転器41及びコンパレータ46の両方がローレベル電圧を出力している場合、ローレベル電圧をフィルタ回路49に出力する。
言い換えると、OR回路48は、制御信号がローレベル電圧を示すか、又は、出力端電圧Veが閾値電圧Vth以上である場合、ハイレベル電圧をフィルタ回路49に出力する。OR回路48は、制御信号がハイレベル電圧を示しているにも関わらず、出力端電圧Veが閾値電圧Vth未満である場合、ローレベル電圧をフィルタ回路49に出力する。
The OR
In other words, the
フィルタ回路49は、OR回路48がハイレベル電圧を出力しているか、又は、OR回路48がローレベル電圧を出力し続けている期間が所定期間未満である場合、ハイレベル電圧をAND回路40に出力する。フィルタ回路49は、OR回路48がローレベル電圧を所定期間出力し続けた場合、ローレベル電圧をAND回路40に出力する。
従って、フィルタ回路49は、制御信号がハイレベル電圧を示しているにも関わらず、出力端電圧Veが閾値電圧Vth未満である期間が所定期間続いた場合、ローレベル電圧をAND回路40に出力する。
The
Therefore, the
前述したように、フィルタ回路49がAND回路40にローレベル電圧を出力した場合、AND回路40は、制御信号が示す電圧に無関係にローレベル電圧を出力する。この場合、昇圧回路43は抵抗45の一端への電圧の印加を停止し、放電回路44は、寄生容量Cs2,Cd2に放電を行わせる。前述したように、寄生容量Cs2,Cd2が放電している間、寄生容量Cs1,Cd1は放電する。寄生容量Cs1,Cd1,Cs2,Cd2の放電により、第1FET21及び第2FET22のゲートの電圧が低下し、正極端子T1及び負荷12間の電気的な接続が遮断される。
As described above, when the
図3は、駆動機23の動作の第1例を示すタイミングチャートである。ここでは、故障が発生していない場合における駆動機23の動作を説明する。図3では、制御信号が示す電圧、出力端電圧Ve、並びに、コンパレータ46、反転器41、OR回路48及びフィルタ回路49が出力している出力電圧の推移が示されている。横軸は時間を示す。「H」はハイレベル電圧を示し、「L」はローレベル電圧を示す。
FIG. 3 is a timing chart showing a first example of the operation of the
制御信号がローレベル電圧を示す場合、AND回路40はローレベル電圧を出力し、昇圧回路43が抵抗45の一端への電圧の印加を停止している状態で放電回路44が寄生容量Cs2,Cd2に放電を行わせている。このため、出力端電圧VeはゼロVであり、閾値電圧Vth未満である。従って、コンパレータ46はローレベル電圧を出力している。
また、制御信号がローレベル電圧を示す場合、反転器41、OR回路48及びフィルタ回路49はハイレベル電圧を出力している。
When the control signal indicates a low level voltage, the AND
When the control signal indicates a low level voltage, the
出力端電圧VeがゼロVである場合、第1FET21及び第2FET22夫々について、ゲートの電圧が低く、正極端子T1及び負荷12間の電気的な接続は遮断されている。
When the output terminal voltage Ve is zero V, the gate voltage of each of the
制御信号が示す電圧がローレベル電圧からハイレベル電圧に切替わった場合、反転器41は、OR回路48に出力している電圧をローレベル電圧に切替える。更に、AND回路40は、反転器42及び昇圧回路43に出力している電圧をハイレベル電圧に切替えるので、放電回路44は導体13及び抵抗26間の電気的な接続を遮断し、昇圧回路43は、抵抗45の一端の電圧を所定電圧まで上昇させる。これにより、出力端電圧Veも上昇し、寄生容量Cs1,Cd1,Cs2,Cd2が充電され、第1FET21及び第2FET22のゲートの電圧が上昇する。
When the voltage indicated by the control signal is switched from the low level voltage to the high level voltage, the
制御信号が示す電圧がローレベル電圧からハイレベル電圧に切替わった時点では、出力端電圧Veは閾値電圧Vth未満である。このため、制御信号が示す電圧がローレベル電圧からハイレベル電圧に切替わった場合、OR回路48はフィルタ回路49に出力している電圧をローレベル電圧に切替える。
When the voltage indicated by the control signal is switched from the low level voltage to the high level voltage, the output terminal voltage Ve is lower than the threshold voltage Vth. Therefore, when the voltage indicated by the control signal is switched from the low level voltage to the high level voltage, the
出力端電圧Veが閾値電圧Vth以上となった場合、コンパレータ46がOR回路48に出力している電圧がハイレベル電圧に切替わるので、OR回路48はフィルタ回路49に出力している電圧をハイレベル電圧に切替える。故障が発生していない場合、出力端電圧VeがゼロVから閾値電圧Vthに到達するまでの期間は、フィルタ回路49の説明で述べた所定期間未満である。このため、出力端電圧VeがゼロVから閾値電圧Vthに到達するまでの期間、フィルタ回路49がAND回路40にハイレベル電圧を出力し続ける。
When the output terminal voltage Ve becomes equal to or higher than the threshold voltage Vth, the voltage output from the
抵抗45の一端の電圧が所定電圧に到達した後、昇圧回路43は、抵抗45の一端の電圧を所定電圧に維持する。抵抗45の一端の電圧が所定電圧に維持されている間、出力端電圧Veも一定である。このとき、第1FET21及び第2FET22夫々について、ソースの電位を基準としたゲートの電圧が高く、バッテリ11から負荷12に電力が供給され、負荷12は作動する。
After the voltage at one end of the
制御信号が示す電圧がハイレベル電圧からローレベル電圧に切替わった場合、前述したように、AND回路40はローレベル電圧を出力する。これにより、昇圧回路43は、抵抗45の一端への電圧の印加を停止し、放電回路44は、抵抗26及び導体13を電気的に接続し、寄生容量Cs2,Cd2に放電させる。このとき、寄生容量Cs1,Cd1は、前述したように、抵抗24を介して放電する。寄生容量Cs2,Cd2の放電により、出力端電圧Veは低下する。
制御信号が示す電圧がハイレベル電圧からローレベル電圧に切替わった場合、反転器41がOR回路48に出力している電圧はハイレベル電圧に切替わる。
When the voltage indicated by the control signal is switched from the high level voltage to the low level voltage, the AND
When the voltage indicated by the control signal is switched from the high level voltage to the low level voltage, the voltage output from the
出力端電圧Veが閾値電圧Vth未満となった場合、コンパレータ46は、OR回路48に出力している電圧をローレベル電圧に切替える。この時点では、反転器41はハイレベル電圧を出力しているため、OR回路48は、フィルタ回路49に出力している電圧を、ローレベル電圧に切替えることなく、ハイレベル電圧に維持する。OR回路48がハイレベル電圧を出力している間、フィルタ回路49はハイレベル電圧を出力する。
出力端電圧Veは、ゼロVに到達した後、制御信号が示す電圧がハイレベル電圧に切替わるまで、ゼロVを維持する。
When the output terminal voltage Ve becomes less than the threshold voltage Vth, the
After reaching zero V, the output terminal voltage Ve maintains zero V until the voltage indicated by the control signal is switched to the high level voltage.
寄生容量Cs1,Cd1,Cs2,Cd2の放電により、第1FET21及び第2FET22夫々において、ソースの電位を基準としたゲートの電圧が低下する。これにより、第1FET21及び第2FET22夫々において、ドレイン及びソース間の抵抗値が上昇し、正極端子T1及び負荷12間の電気的な接続が遮断され、負荷12は動作を停止する。
Due to the discharge of the parasitic capacitances Cs1, Cd1, Cs2, and Cd2, in each of the
以上のように、故障が発生していない場合、フィルタ回路49は、AND回路40にハイレベル電圧を出力し続け、AND回路40は、反転器42及び昇圧回路43に出力している電圧をローレベル電圧に切替えることはない。従って、制御信号が示す電圧に無関係に、正極端子T1及び負荷12間の電気的な接続が強制的に遮断されることはない。
As described above, when no failure has occurred, the
また、制御信号がハイレベル電圧を示す場合、第1FET21及び第2FET22のソースが電気的に接続され、制御信号がローレベル電圧を示す場合、第1FET21及び第2FET22のソース間の電気的な接続が遮断される。
従って、制御信号がハイレベル電圧を示すことは、制御信号が第1FET21及び第2FET22のソース間の電気的な接続を指示することに相当する。制御信号がローレベル電圧を示すことは、第1FET21及び第2FET22のソース間の電気的な接続の遮断を指示することに相当する。
Further, when the control signal indicates a high level voltage, the sources of the
Therefore, when the control signal indicates a high level voltage, the control signal indicates an electrical connection between the sources of the
図4は、駆動機23の動作の第2例を示すタイミングチャートである。ここでは、昇圧回路43で故障が発生して、昇圧回路43が抵抗45の一端の電圧を所定電圧に上昇させることができず、出力端電圧Veが閾値電圧Vth以上とならない場合における駆動機23の動作を説明する。図4でも、制御信号が示す電圧、出力端電圧Ve、並びに、コンパレータ46、反転器41、OR回路48及びフィルタ回路49が出力している出力電圧の推移が示されている。横軸は時間を示す。「H」はハイレベル電圧を示し、「L」はローレベル電圧を示す。
FIG. 4 is a timing chart showing a second example of the operation of the
前述したように、制御信号がローレベル電圧を示す場合、AND回路40はローレベル電圧を出力し、出力端電圧VeはゼロVであり、閾値電圧Vth未満である。従って、コンパレータ46はローレベル電圧を出力している。また、制御信号がローレベル電圧を示す場合、反転器41、OR回路48及びフィルタ回路49はハイレベル電圧を出力している。出力端電圧VeがゼロVである場合、正極端子T1及び負荷12間の電気的な接続は遮断されている。
As described above, when the control signal indicates a low level voltage, the AND
制御信号が示す電圧がローレベル電圧からハイレベル電圧に切替わった場合、反転器41がOR回路48に出力している電圧をローレベル電圧に切替える。更に、AND回路40は、反転器42及び昇圧回路43に出力している電圧をハイレベル電圧に切替えるので、放電回路44は導体13及び抵抗26間の電気的な接続を遮断し、昇圧回路43は、抵抗45の一端の電圧を上昇させる。これにより、出力端電圧Veも上昇し、寄生容量Cs1,Cd1,Cs2,Cd2が充電され、第1FET21及び第2FET22夫々について、ソースの電位を基準としたゲートの電圧が上昇する。
When the voltage indicated by the control signal is switched from the low level voltage to the high level voltage, the
前述したように、昇圧回路43は、抵抗45の一端の電圧を所定電圧まで上昇させることはできず、出力端電圧Veが閾値電圧Vth以上とならない。このため、出力端電圧Veは閾値電圧Vth未満に維持される。ここで、図4に示すように、出力端電圧Veが中途半端な値になっている場合、第1FET21及び第2FET22はハーフオンとなる可能性がある。この場合、前述したように、第1FET21及び第2FET22を介して電流が流れ、第1FET21及び第2FET22の温度が上昇し、第1FET21及び第2FET22が故障する可能性がある。
As described above, the
制御信号が示す電圧がローレベル電圧からハイレベル電圧に切替わった時点では、出力端電圧Veは閾値電圧Vth未満である。このため、制御信号が示す電圧がローレベル電圧からハイレベル電圧に切替わった場合、OR回路48はフィルタ回路49に出力している電圧をローレベル電圧に切替える。更に、出力端電圧Veは閾値電圧Vth以上となることはないため、コンパレータ46はローレベル電圧を出力し続ける。結果、OR回路48がローレベル電圧を出力している期間、即ち、制御信号がハイレベル電圧を示しているに関わらず、出力端電圧Veが閾値電圧Vth未満である期間が所定期間以上となった場合、フィルタ回路49は、AND回路40に出力している電圧をローレベル電圧に切替える。
When the voltage indicated by the control signal is switched from the low level voltage to the high level voltage, the output terminal voltage Ve is lower than the threshold voltage Vth. Therefore, when the voltage indicated by the control signal is switched from the low level voltage to the high level voltage, the
このとき、AND回路40は、制御信号が示す電圧に無関係に、反転器42及び昇圧回路43に出力している電圧をローレベル電圧に切替える。これにより、昇圧回路43は、抵抗45の一端への電圧の印加を停止し、放電回路44は、抵抗26及び導体13を電気的に接続し、寄生容量Cs2,Cd2に放電させる。結果、出力端電圧VeはゼロVに低下する。寄生容量Cs2,Cd2が放電している間、寄生容量Cs1,Cd1は、前述したように、抵抗24を介して放電する。寄生容量Cs1,Cd1,Cs2,Cd2の放電により、正極端子T1及び負荷12間の電気的な接続が強制的に遮断され、負荷12は動作を停止する。
At this time, the AND
その後、制御信号が示す電圧がローレベル電圧に切替わった場合、反転器41は、OR回路48に出力している電圧をハイレベル電圧に切替え、OR回路48は、フィルタ回路49に出力している電圧をハイレベル電圧に切替える。これにより、フィルタ回路49は、AND回路40に出力している電圧をハイレベル電圧に切替える。結果、AND回路40は、制御信号が示す電圧を出力し、強制的な遮断が解除される。
Thereafter, when the voltage indicated by the control signal is switched to the low level voltage, the
なお、昇圧回路43が抵抗45の一端の電圧を所定電圧に維持している状態で故障が発生し、抵抗45の一端の電圧が所定電圧から低下した場合においては、出力端電圧Veが閾値電圧Vth未満となったときにOR回路48がフィルタ回路49に出力している電圧をローレベルに切替わる。そして、OR回路48がローレベル電圧を出力している期間が所定期間以上となった場合、出力端電圧VeをゼロVに低下させ、正極端子T1及び負荷12間の電気的な接続が強制的に遮断される。制御信号が示す電圧がローレベル電圧に切替わった場合、前述したように、強制的な遮断が解除される。
When a failure occurs while the
図5は、駆動機23の動作の第3例を示すタイミングチャートである。ここでは、昇圧回路43が抵抗45の一端の電圧を所定電圧に維持している状態で第1FET21のソース及びゲートが短絡した場合における駆動機23の動作を説明する。図5でも、制御信号が示す電圧、出力端電圧Ve、並びに、コンパレータ46、反転器41、OR回路48及びフィルタ回路49が出力している出力電圧の推移が示されている。横軸は時間を示す。「H」はハイレベル電圧を示し、「L」はローレベル電圧を示す。
FIG. 5 is a timing chart showing a third example of the operation of the
前述したように、制御信号がローレベル電圧を示す場合、AND回路40はローレベル電圧を出力し、出力端電圧VeはゼロVであり、閾値電圧Vth未満である。従って、コンパレータ46はローレベル電圧を出力している。また、制御信号がローレベル電圧を示す場合、反転器41、OR回路48及びフィルタ回路49はハイレベル電圧を出力している。出力端電圧VeがゼロVである場合、正極端子T1及び負荷12間の電気的な接続は遮断されている。
As described above, when the control signal indicates a low level voltage, the AND
前述したように、制御信号が示す電圧がローレベル電圧からハイレベル電圧に切替わった場合、反転器41は、OR回路48に出力している電圧をローレベル電圧に切替える。更に、AND回路40が出力している電圧がハイレベル電圧に切替わるので、放電回路44は導体13及び抵抗26間の電気的な接続を遮断し、昇圧回路43は、抵抗45の一端の電圧を所定電圧まで上昇させる。これにより、出力端電圧Veが上昇し、第1FET21及び第2FET22夫々について、ソースの電位を基準としたゲートの電圧が上昇する。
As described above, when the voltage indicated by the control signal is switched from the low level voltage to the high level voltage, the
制御信号が示す電圧がローレベル電圧からハイレベル電圧に切替わった場合、OR回路48はフィルタ回路49に出力している電圧をローレベル電圧に切替える。制御信号が示す電圧がハイレベル電圧に切替わってから所定期間が経過するまでに出力端電圧Veが閾値電圧Vth以上となり、OR回路48はフィルタ回路49に出力している電圧をハイレベル電圧に切替える。フィルタ回路49は、ハイレベル電圧を出力し続ける。
When the voltage indicated by the control signal is switched from the low level voltage to the high level voltage, the
抵抗45の一端の電圧が所定電圧に到達した後、昇圧回路43は、抵抗45の一端の電圧を所定電圧に維持する。抵抗45の一端の電圧が所定電圧に維持されている間、出力端電圧Veも一定である。このとき、第1FET21及び第2FET22夫々について、ソースの電位を基準としたゲートの電圧が高く、バッテリ11から負荷12に電力が供給され、負荷12は作動する。
After the voltage at one end of the
第1FET21のソース及びゲートが短絡した場合、後述するように、分圧比の関係で、出力端電圧Veは低下する。ここで、閾値電圧Vthは、所定電圧未満であり、かつ、短絡によって低下した出力端電圧Veを超える電圧に設定されている。このため、第1FET21のソース及びゲートが短絡している場合、出力端電圧Veは閾値電圧Vth未満である。
When the source and gate of the
出力端電圧Veが閾値電圧Vth未満となった場合、反転器41がローレベル電圧を出力している状態で、コンパレータ46は、OR回路48に出力している電圧をローレベル電圧に切替える。これにより、OR回路48は、フィルタ回路49に出力している電圧をローレベル電圧に切替える。
When the output terminal voltage Ve becomes less than the threshold voltage Vth, the
AND回路40がハイレベル電圧を出力している場合において、OR回路48がローレベル電圧を出力している期間、即ち、制御信号がハイレベル電圧を示しているにも関わらず、出力端電圧Veが閾値電圧Vth未満である期間が所定期間以上となった場合、フィルタ回路49は、AND回路40に出力している電圧をローレベル電圧に切替える。このとき、AND回路40は、制御信号が示す電圧に無関係に、反転器42及び昇圧回路43に出力している電圧をローレベル電圧に切替える。これにより、昇圧回路43は、抵抗45の一端への電圧の印加を停止し、放電回路44は、抵抗26及び導体13を電気的に接続し、寄生容量Cs2,Cd2に放電させる。結果、出力端電圧VeはゼロVに低下する。寄生容量Cs2,Cd2が放電している間、寄生容量Cs1,Cd1は、前述したように、抵抗24を介して放電する。寄生容量Cs1,Cd1,Cs2,Cd2の放電により、正極端子T1及び負荷12間の電気的な接続が強制的に遮断され、負荷12は動作を停止する。
放電回路44が抵抗26及び導体13を電気的に接続した後、制御信号が示す電圧がローレベル電圧に切替わった場合、前述したように、強制的な遮断が解除される。
When the AND
When the voltage indicated by the control signal is switched to the low level voltage after the
なお、第1FET21のソース及びゲートが短絡している状態で制御信号が示す電圧がハイレベル電圧に切替わった場合、出力端電圧Veは閾値電圧Vthに到達することはない。この場合、図4で示したように、制御信号が示す電圧がハイレベル電圧に切替わってから所定期間が経過したとき、フィルタ回路49は、AND回路40に出力している電圧をハイレベル電圧に切替え、正極端子T1及び導体13間の電気的な接続が強制的に遮断される。制御信号が示す電圧がローレベル電圧に切替わった場合、前述したように、強制的な遮断が解除される。
Note that, when the voltage indicated by the control signal is switched to the high level voltage while the source and gate of the
次に、昇圧回路43が抵抗45の一端の電圧を所定電圧に維持している状態で、第1FET21のソース及びゲートが短絡した場合に出力端電圧Veが低下する理由を説明する。
以下では、バッテリ11の両端間の電圧をバッテリ電圧と記載する。所定電圧及びバッテリ電圧夫々をVs及びVbで表す。また、ダイオード29a,29b夫々について、電流が順方向に流れた場合に生じる電圧降下を無視する。更に、抵抗24,45夫々の抵抗値をr24,r45と記載し、並列に接続された抵抗25a,25bの合成抵抗値をr25と記載する。
Next, the reason why the output terminal voltage Ve decreases when the source and gate of the
Hereinafter, the voltage across the
図6は、短絡が発生していない場合における昇圧回路43及び導体13間の回路図である。第1FET21のソース及びゲートが短絡していない場合、出力端電圧Veは、抵抗45と、抵抗24,25a,25bの合成抵抗とが分圧することによって得られる電圧である。抵抗45の一端の電圧が所定電圧Vsであり、かつ、第1FET21のソース及びゲートが短絡していない場合における出力端電圧Ve(以下、非短絡電圧Ve1という)は、下記の(1)式で表される。「・」は積を表す。
Ve1=(Vs−Vb)・((r24+r25)/(r24+r25+r45))+Vb・・・(1)
FIG. 6 is a circuit diagram between the
Ve1 = (Vs−Vb) · ((r24 + r25) / (r24 + r25 + r45)) + Vb (1)
所定電圧Vsはバッテリ電圧Vbよりも高い。このため、非短絡電圧Ve1は正の電圧である。所定電圧Vsは例えば25Vである。バッテリ電圧Vbは例えば12Vである。抵抗値r24は、抵抗25a,25b夫々の抵抗値よりも大きい。従って、抵抗値r24は、抵抗25a,25bの合成抵抗値r25よりも大きい。このため、非短絡電圧Ve1は、比較的に高く、例えば、18Vである。
The predetermined voltage Vs is higher than the battery voltage Vb. For this reason, the non-short-circuit voltage Ve1 is a positive voltage. The predetermined voltage Vs is, for example, 25V. The battery voltage Vb is 12V, for example. The resistance value r24 is larger than the resistance values of the
図7は、短絡が発生している場合における昇圧回路43及び導体13間の回路図である。第1FET21のソース及びゲートが短絡している場合、出力端電圧Veは、抵抗45と、抵抗25a,25bの合成抵抗とが分圧することによって得られる電圧である。抵抗45の一端の電圧が所定電圧Vsであり、かつ、第1FET21のソース及びゲートが短絡している場合における出力端電圧Ve(以下、短絡電圧Ve2という)は、下記の(2)式で表される。
Ve2=(Vs−Vb)・(r25/(r25+r45))+Vb・・・(2)
(2)式は、(1)式において、r24にゼロを代入することによって導出される。前述したように、所定電圧Vsはバッテリ電圧Vbよりも高いので、短絡電圧Ve2も正の電圧である。
FIG. 7 is a circuit diagram between the
Ve2 = (Vs−Vb) · (r25 / (r25 + r45)) + Vb (2)
Equation (2) is derived by substituting zero for r24 in Equation (1). As described above, since the predetermined voltage Vs is higher than the battery voltage Vb, the short-circuit voltage Ve2 is also a positive voltage.
非短絡電圧Ve1から短絡電圧Ve2を減算することによって差分値を導出する。この差分値は、(Vs−Vb)・r24・r45/((r25+r45)・(r24+r25+r45))で表される。ここで、所定電圧Vsはバッテリ電圧Vbよりも高く、かつ、抵抗値r24,r45及び合成抵抗値r25夫々は正の値である。従って、差分値は正の値である。結果、非短絡電圧Ve1は短絡電圧Ve2よりも高い。 A difference value is derived by subtracting the short-circuit voltage Ve2 from the non-short-circuit voltage Ve1. This difference value is represented by (Vs−Vb) · r24 · r45 / ((r25 + r45) · (r24 + r25 + r45)). Here, the predetermined voltage Vs is higher than the battery voltage Vb, and the resistance values r24 and r45 and the combined resistance value r25 are positive values. Therefore, the difference value is a positive value. As a result, the non-short-circuit voltage Ve1 is higher than the short-circuit voltage Ve2.
以上のことから、第1FET21のソース及びゲートが短絡した場合、出力端電圧Veは低下することがわかる。閾値電圧Vthは、非短絡電圧Ve1以下であり、かつ、短絡電圧Ve2を超える電圧に設定される。非短絡電圧Ve1は所定電圧Vs未満である。
From the above, it can be seen that when the source and gate of the
以上のように、制御装置10では、AND回路40が、ハイレベル電圧を出力することによって、抵抗45の一端の電圧の所定電圧Vsへの上昇を昇圧回路43に指示している場合において、第1FET21のソース及びゲートが短絡しているとき、出力端電圧Veは、閾値電圧Vth未満である。このとき、AND回路40はローレベル電圧を出力し、昇圧回路43は抵抗45の一端への電圧の印加を停止し、放電回路44は抵抗45の一端の電圧を低下させる。これにより、第2FET22のゲートの電圧が低下し、第2FET22のドレイン及びソース間の抵抗値が上昇する。結果、第1FET21及び第2FET22を介したバッテリ11から負荷12への給電が停止する。
As described above, in the
また、制御装置10では、AND回路40がハイレベル電圧を出力している場合において、出力端電圧Veが閾値電圧Vth未満である期間が所定期間以上となったとき、即ち、故障が発生している可能性が高いとき、AND回路40はローレベル電圧を出力する。これにより、出力端電圧Veが低下し、第1FET21及び第2FET22を介した給電を停止する。
In the
更に、抵抗25a及びダイオード29aの直列回路と、抵抗25b及びダイオード29bの直列回路とが並列に接続されている。このため、抵抗25a,25b中の1つを介した通電が停止した場合であっても、他の抵抗を介して通電が行われるため、第1FET及び第2FETは適切に作用する。
Further, a series circuit of the
抵抗25a,25b中の1つを介した通電が停止した場合、非短絡電圧Ve1及び短絡電圧Ve2は上昇する。このため、閾値電圧Vthは、抵抗25a,25b中の1つを介した通電が停止した場合であっても、非短絡電圧Ve1以下であり、かつ、短絡電圧Ve2を超える電圧に設定される。
具体的には、閾値電圧Vthは、抵抗25a,25bの全てを介して通電が行われている場合における非短絡電圧Ve1以下であり、かつ、抵抗25a,25bの中で抵抗値が最も大きい抵抗のみを介して通電が行われている場合における短絡電圧Ve2を超える電圧に設定される。
When energization through one of the
Specifically, the threshold voltage Vth is equal to or lower than the non-short-circuit voltage Ve1 when energization is performed through all of the
なお、第1FET21のソース及びゲート間に大きな電圧が印加される可能性が低い場合、ツェナーダイオード31bによるスイッチ32の両端間の接続は不要であり、ツェナーダイオード31aの代わりに、通常のダイオードが接続されてもよい。この場合、ダイオードはツェナーダイオードと同様に接続される。従って、ダイオードのカソード及びアノードは、第1FET21のドレイン及びゲートに接続される。この構成であっても、スイッチ32がオフからオンに切替わった場合、第1FET21において、ソース及びゲートが短絡され、ソースの電位を基準としたゲートの電圧は、出力端電圧Veに無関係に、略ゼロVに低下する。これにより、電流が第2FET22のソースから第1FET21のソースに向けて電流が流れることが防止される。更に、ダイオードは、電流が抵抗27、スイッチ32のベース、及び、スイッチ32のコレクタの順に流れることを防止する。
また、スイッチ32は、NPN型のバイポーラトランジスタに限定されず、例えば、Nチャネル型のFETであってもよい。
When the possibility that a large voltage is applied between the source and gate of the
The
(実施形態2)
図8は、実施形態2における電源システム1の回路図である。
以下では、実施形態2について、実施形態1と異なる点を説明する。後述する構成を除く他の構成は実施形態1と共通している。このため、実施形態1と共通する構成部には、実施形態1と同一の参照符号を付してその説明を省略する。
(Embodiment 2)
FIG. 8 is a circuit diagram of the
In the following, the second embodiment will be described while referring to differences from the first embodiment. Other configurations than those described below are common to the first embodiment. For this reason, the same reference numerals as those in the first embodiment are attached to the same components as those in the first embodiment, and the description thereof is omitted.
実施形態2における電源システム1は、実施形態1と同様に、制御装置10、バッテリ11、負荷12及び導体13を備える。これらは、実施形態1と同様に接続されている。実施形態2における制御装置10は、正極端子T1及び負極端子T2夫々にバッテリ11の正極及び負極が接続されていることを前提として動作する。実施形態2における制御装置10は、実施形態1と同様に作用する。従って、制御装置10は、制御信号が示す電圧がローレベル電圧からハイレベル電圧に切替わった場合、正極端子T1及び負荷12を電気的に接続する。また、制御装置10は、制御信号が示す電圧がハイレベル電圧からローレベル電圧に切替わった場合、正極端子T1及び負荷12間の電気的な接続を遮断する。これにより、制御装置10は、バッテリ11から負荷12への給電を制御する。
The
実施形態2における制御装置10は、実施形態1と同様に、第1FET21、第2FET22、駆動機23及び抵抗24,25a,25bを有する。第1FET21の接続と、抵抗25a,25bの他端の接続とを除いて、これらは実施形態1と同様に接続されている。第1FET21のドレインは正極端子T1に接続されている。第1FET21のソースは、第2FET22のドレインに接続されている。第1FET21のゲートには、抵抗25a,25b夫々の一端が接続されている。駆動機23と抵抗25a,25b夫々の他端とは、抵抗26を介して第2FET22のゲートに接続されている。
従って、抵抗25a,25b夫々は、第1FET21及び第2FET22のゲート間に接続されている。抵抗24は、実施形態1と同様に、第1FET21のソース及びゲート間に接続されている。
As in the first embodiment, the
Accordingly, the
駆動機23は実施形態1と同様に構成されている。従って、抵抗45の他端は、抵抗26を介して第2FET22のゲートに接続されている。放電回路44は、更に、導体13と、抵抗45の他端とに接続されている。
The
駆動機23の構成部は実施形態1と同様に作用する。
昇圧回路43は、AND回路40から入力されている電圧がローレベル電圧からハイレベル電圧に切替わった場合、導体13の電位を基準とした抵抗45の一端の電圧を、正極端子T1、即ち、第1FET21のドレインの電圧よりも高い所定電圧に上昇させる。これにより、抵抗45の他端の電圧である出力端電圧Veが上昇し、電流が抵抗25a又は抵抗25bを介して寄生容量Cd1,Cs1に流れ、電流が抵抗26を介して寄生容量Cd2,Cs2に流れる。これにより、寄生容量Cs1,Cd1,Cs2,Cd2が充電され、第1FET21及び第2FET22夫々において、ソースの電位を基準としたゲートの電圧が上昇し、ドレイン及びソース間の抵抗値が低下する。結果、正極端子T1及び負荷12が電気的に接続され、バッテリ11は、第1FET21及び第2FET22を介して負荷12に電力を供給する。
The components of the
When the voltage input from the AND
昇圧回路43は、AND回路40から入力されている電圧がハイレベル電圧からローレベル電圧に切替わった場合、抵抗45の一端への電圧の印加を停止する。このとき、抵抗45に電流が流れないため、抵抗45の両端の電圧は出力端電圧Veと略一致する。
The
放電回路44は、反転器42から入力されている電圧がローレベル電圧からハイレベル電圧に切替わった場合、抵抗26の抵抗45側の一端を導体13に電気的に接続する。これにより、第1FET21及び第2FET22の寄生容量Cs1,Cd1,Cs2,Cd2は放電し、出力端電圧Veが低下する。このとき、電流は、寄生容量Cs1,Cd1夫々の抵抗24側の一端から、抵抗25a又は抵抗25bを介して、放電回路44及び導体13の順に流れる。更に、電流は、寄生容量Cs2,Cd2夫々の抵抗26側の一端から、抵抗26、放電回路44及び導体13の順に流れる。また、電流は、寄生容量Cs1の第1FET21のゲート側の一端から抵抗24を流れる。これにより、第1FET21及び第2FET22夫々において、ソースの電位を基準としたゲートの電圧が低下し、ドレイン及びソース間の抵抗値が上昇する。結果、正極端子T1及び負荷12間の電気的な接続が遮断され、負荷12への給電は停止する。
The
放電回路44は、反転器42から入力されている電圧がハイレベル電圧からローレベル電圧に切替わった場合、導体13及び抵抗26間の電気的な接続を遮断する。これにより、寄生容量Cs2,Cd2は放電を停止する。
The
AND回路40は、ハイレベル電圧を出力することによって、昇圧回路43に抵抗45の一端の電圧の上昇を指示し、放電回路44に出力端電圧Veの低下の停止を指示する。また、AND回路40は、ローレベル電圧を出力することによって、昇圧回路43に抵抗45の一端への電圧の印加の停止を指示し、放電回路44に出力端電圧Veの低下を指示する。
The AND
制御装置10は、例えば、第1FET21及び第2FET22中の一方のFETでドレイン及びソースが短絡した場合に、ドレイン及びソースの短絡が発生していない他方のFETをオフにすることによって、バッテリ11から負荷12への給電を停止する。
For example, when the drain and the source are short-circuited in one of the
実施形態2では、抵抗45の一端の電圧が所定電圧Vsであり、かつ、第1FET21のドレイン及びゲートが短絡していない場合における出力端電圧Veを、非短絡電圧Ve1と記載する。また、抵抗45の一端の電圧が所定電圧Vsであり、かつ、第1FET21のドレイン及びゲートが短絡している場合における出力端電圧Veを、短絡電圧Ve2と記載する。実施形態2においては、非短絡電圧Ve1は所定電圧Vsであり、短絡電圧Ve2はバッテリ電圧Vbである。閾値電圧Vthは、非短絡電圧Ve1、即ち、所定電圧Vs未満であり、かつ、短絡電圧Ve2を超える電圧に設定される。
In the second embodiment, the output terminal voltage Ve when the voltage at one end of the
実施形態2における制御装置10の作用は、図3〜図5に示す実施形態1の作用と同様であり、実施形態2における制御装置10は、実施形態1と同様に、下記の効果を奏する。
まず、制御装置10では、AND回路40が、ハイレベル電圧を出力することによって、抵抗45の一端の電圧の所定電圧Vsへの上昇を昇圧回路43に指示している場合において、第1FET21のドレイン及びゲートが短絡しているとき、出力端電圧Veは、閾値電圧Vth未満である。このとき、AND回路40はローレベル電圧を出力し、昇圧回路43は抵抗45の一端への電圧の印加を停止し、放電回路44は抵抗45の一端の電圧を低下させる。これにより、第2FET22のゲートの電圧が低下し、第2FET22のドレイン及びソース間の抵抗値が上昇する。結果、第1FET21及び第2FET22を介したバッテリ11から負荷12への給電が停止する。
The operation of the
First, in the
また、制御装置10では、AND回路40がハイレベル電圧を出力している場合において、出力端電圧Veが閾値電圧Vth未満である期間が所定期間以上となったとき、即ち、故障が発生している可能性が高いとき、AND回路40はローレベル電圧を出力する。これにより、出力端電圧Veが低下し、第1FET21及び第2FET22を介した給電を停止する。
In the
更に、抵抗25a,25bが並列に接続されている。このため、抵抗25a,25b中の1つを介した通電が停止した場合であっても、他の抵抗を介して通電が行われるため、第1FET及び第2FETは適切に作用する。
Further,
また、実施形態2における制御装置10では、実施形態1と同様に、昇圧回路43で故障が発生して、昇圧回路43が抵抗45の一端の電圧を所定電圧に上昇させることができず、出力端電圧Veが閾値電圧Vth以上とならない場合、正極端子T1及び負荷12間の電気的な接続が強制的に遮断する。
Further, in the
なお、実施形態1,2において、フィルタ回路49は、AND回路40ではなく、ラッチ回路に接続され、ラッチ回路がAND回路40の他方の入力端に接続されてもよい。この場合、フィルタ回路49はハイレベル電圧又はローレベル電圧をラッチ回路に出力する。フィルタ回路49がハイレベル電圧を出力している場合、ラッチ回路はハイレベル電圧をAND回路40に出力する。フィルタ回路49がラッチ回路に出力している電圧をローレベル電圧に切替えた場合、ラッチ回路は、AND回路40に出力している電圧をローレベル電圧に切替える。これにより、正極端子T1及び負荷12間の電気的な接続が強制的に遮断される。ラッチ回路は、AND回路40に出力している電圧をローレベル電圧に切替えた後、フィルタ回路49が出力している電圧に無関係に、AND回路40に出力している電圧をローレベル電圧に維持する。この場合においては、制御信号が示す電圧がローレベル電圧に切替わっても、強制的な遮断が解除されることはない。
In the first and second embodiments, the
また、実施形態1において、第1FET21及び第2FET22のゲート間に接続され、抵抗及びダイオードを含む直列回路の数は、2に限定されず、1又は3以上であってもよい。同様に、実施形態2において、第1FET21及び第2FET22のゲート間に接続され、抵抗の数は、2に限定されず、1又は3以上であってもよい。
In the first embodiment, the number of series circuits connected between the gates of the
開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。 The disclosed embodiments are to be considered in all respects only as illustrative and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the meanings described above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
1 電源システム
10 制御装置
11 バッテリ
12 負荷
13 導体
21 第1FET
22 第2FET
23 駆動機
24 抵抗
25a,25b 抵抗(第1抵抗)
26,27,28 抵抗
29a,29b,30 ダイオード
31a ツェナーダイオード(電圧維持体)
31b ツェナーダイオード
32 スイッチ
40 AND回路(指示部)
41,42 反転器
43 昇圧回路
44 放電回路(低下回路)
45 抵抗(第2抵抗)
46 コンパレータ
47 直流電源
48 OR回路
49 フィルタ回路
Cd1,Cd2,Cs1,Cs2 寄生容量
Dp1,Dp2 寄生ダイオード
G1 外部装置
T1 正極端子
T2 負極端子
DESCRIPTION OF
22 Second FET
23
26, 27, 28
41, 42
45 Resistance (second resistance)
46
ダイオード29a,29bは、バッテリ11が抵抗24,26を介して第2FET22のゲートに電圧を印加することを防止する。仮に、ダイオード29a,29bが存在せず、バッテリ11が第2FET22のゲートに電圧を印加した場合、第2FET22において、ソースの電位を基準としたゲートの電圧が中途半端な値となる。
The
Claims (6)
前記第1FETのドレイン(又はソース)にドレインが接続されるNチャネル型の第2FETと、
前記第1FET及び第2FETのゲート間に接続される第1抵抗と、
前記第2FETのゲートに一端が接続される第2抵抗と、
前記第2抵抗の他端に接続され、前記第2抵抗の他端の電圧を、前記第1FETのソース(又はドレイン)の電圧よりも高い所定電圧に上昇させる昇圧回路と、
前記第2抵抗の一端の電圧を低下させる低下回路と、
前記昇圧回路に前記第2抵抗の他端の上昇を指示する指示部と
を備え、
前記指示部は、前記昇圧回路に前記上昇を指示している場合にて、前記第2抵抗の一端の電圧が閾値電圧未満であるとき、前記低下回路に前記第2抵抗の一端の電圧の低下を指示し、
前記閾値電圧は、前記所定電圧未満であり、
前記閾値電圧は、前記第2抵抗の他端の電圧が前記所定電圧であり、かつ、前記第1FETのソース(又はドレイン)及びゲートが短絡している場合における前記第2抵抗の一端の電圧を超えている
制御装置。 An N-channel first FET;
An N-channel second FET whose drain is connected to the drain (or source) of the first FET;
A first resistor connected between the gates of the first FET and the second FET;
A second resistor having one end connected to the gate of the second FET;
A booster circuit that is connected to the other end of the second resistor and raises the voltage at the other end of the second resistor to a predetermined voltage higher than the voltage of the source (or drain) of the first FET;
A reduction circuit for reducing the voltage at one end of the second resistor;
An instruction unit that instructs the booster circuit to raise the other end of the second resistor;
When the voltage is instructed to the booster circuit and the voltage at one end of the second resistor is less than a threshold voltage, the indicating unit decreases the voltage at the one end of the second resistor in the lowering circuit. Instruct
The threshold voltage is less than the predetermined voltage;
The threshold voltage is the voltage at one end of the second resistor when the voltage at the other end of the second resistor is the predetermined voltage and the source (or drain) and gate of the first FET are short-circuited. Exceeding control unit.
を備える請求項1に記載の制御装置。 The control device according to claim 1, further comprising: a voltage maintaining body that maintains a voltage between a source and a gate of the first FET at a second predetermined voltage or less.
前記電圧維持体はツェナーダイオードであり、
前記電圧維持体のカソードは、前記第1FETのソースに接続され、
前記電圧維持体のアノードは、前記スイッチを介して前記第1FETのゲートに接続される
請求項2に記載の制御装置。 With a switch,
The voltage maintaining body is a Zener diode;
A cathode of the voltage maintaining body is connected to a source of the first FET;
The control device according to claim 2, wherein an anode of the voltage maintaining body is connected to a gate of the first FET via the switch.
カソードが前記第1FETのソースに接続され、アノードが前記スイッチを介して前記第1FETのゲートに接続されるダイオードと
を備える請求項1に記載の制御装置。 A switch,
The control device according to claim 1, further comprising: a diode having a cathode connected to a source of the first FET and an anode connected to the gate of the first FET via the switch.
請求項1から請求項4のいずれか1つに記載の制御装置。 The instructing unit instructs the boost circuit to increase the voltage when the voltage at one end of the second resistor is less than the threshold voltage for a predetermined period or more when the increase is instructed to the boost circuit. The control device according to any one of claims 1 to 4, which instructs a decrease in voltage at one end of the two resistors.
請求項1から請求項5のいずれか1つに記載の制御装置。 The control device according to any one of claims 1 to 5, wherein the number of the first resistors is two or more.
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