JP2019145603A - 抵抗変化型半導体メモリ素子及びそれを用いた不揮発性スイッチング装置、並びに抵抗変化型半導体メモリ素子の製造方法 - Google Patents
抵抗変化型半導体メモリ素子及びそれを用いた不揮発性スイッチング装置、並びに抵抗変化型半導体メモリ素子の製造方法 Download PDFInfo
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Abstract
【課題】抵抗変化型半導体メモリ素子において、フォーミング処理をなくすことができ、また、MOS構造を採用でき、電極材料に高価な金属を用いないようにする。【解決手段】抵抗変化型半導体メモリ素子は、半導体層11と、該半導体層11の上に設けられた金属酸化物を含む絶縁層12と、半導体層11と絶縁層12との間に形成され、金属酸化物を構成する金属元素と半導体層を構成する半導体元素との金属化合物からなるシード領域13と、絶縁層12の上に設けられ、金属からなる上部電極14とを備えている。上部電極14と半導体層11との間に、所定の電圧を印加することにより、上部電極14と半導体層11との間の電気抵抗が低抵抗状態と高抵抗状態とに変化する抵抗スイッチング現象が発現し、該抵抗スイッチング現象を発現するためのフォーミング処理が不要である。【選択図】図1
Description
本開示は、抵抗変化型半導体メモリ素子及びそれを用いた不揮発性スイッチング装置、並びに抵抗変化型半導体メモリ素子の製造方法に関する。
近年、開発が進んでいる抵抗変化型メモリ(Resistive Random Access Memory:ReRAM)素子は、構成される全てのメモリ素子に対して、抵抗変化現象を発現させるためには、フォーミングプロセス(forming process)が必要となる。メモリ素子に対するフォーミングとは、電圧の印加によって初期の、すなわち、製造直後の絶縁状態から抵抗変化が可能となる状態に遷移させる工程をいう。このフォーミングにより、絶縁体の内部に欠陥(酸化物の場合は酸素欠損)又は金属の析出が引き起こされて、フィラメントと呼ばれる電流パスが生成したり消滅したりする。これにより、メモリ素子の抵抗値が切り替わって(スイッチングして)、メモリ素子は所望の動作を行えるようになる。この電流パスの生成と消滅とによって、該メモリ素子の抵抗値がオーダで変化するので、高いオン/オフ比の値を持つ2値記憶が可能となる。
H.Akinaga and H.Shima, Proc. IEEE 98, 2237 (2010)
依田貴稔他 第50回真空に関する連合講演会プロシーディングス Vol.53,No.3 p.223 (2010)
しかしながら、上述したフォーミングプロセスにおいて、メモリ素子におけるフィラメントの形成電圧は、素子ごとのばらつきに応じてそれぞれ少しずつ異なっている。このため、一定条件のフォーミング処理では、フィラメントの形成が不完全なセルや絶縁性が破壊されたセルが、ある確率で生じてしまう。このため、当該メモリ素子の歩留まりが悪いという問題がある。この歩留まりに関する問題は、高集積化された大容量メモリ装置において、より顕著となる。
また、メモリ素子自体の構造は簡単ではあるものの、上部金属電極/抵抗変化層/下部金属電極の3層構造を半導体基板上に形成する必要があり、従来の単純なMOS(metal-oxide-semiconductor)構造と比較すると、下部電極を形成する分のプロセスが増加するという問題もある。
さらに、電極として、白金(Pt)等の貴金属が用いられることが多く、それによる製造コストの増大や、将来的には原料が枯渇するという問題が懸念される。
本開示は、前記従来の問題を解決し、抵抗変化メモリ装置に対するフォーミングプロセスを不要にできるように、すなわちフォーミングフリーのメモリ素子を実現できるようにすることを第1の目的とし、また、金属電極/酸化物絶縁体/半導体からなるMOS構造を採る抵抗変化型メモリ素子を実現できるようにすることを第2の目的とし、電極に白金等の高価な金属を用いることなく抵抗変化型メモリ素子を実現できるようにすることを第3の目的とする。
前記の目的を達成するため、本開示は、シリコンからなる半導体領域の上に金属酸化物を形成する際に、その界面に金属シリサイドからなるシード領域を形成し、このシード領域を、フィラメントに準じる準フィラメントとすることにより、フォーミングプロセスを不要とする構成とする。
金属シリサイドからなるシード領域を金属酸化物と半導体との界面に含む、金属電極/金属酸化物絶縁体/半導体構造に所定の電圧を印加した際に、上記界面におけるシリサイド領域が増大又は縮小するという現象が生じ、この現象によってシード領域に抵抗の変化が引き起こされる。
高抵抗状態において強い電界が印加された場合には、金属シリサイド領域の伸長が引き起こされ、これによって絶縁体の障壁幅が薄くなり、直接トンネル電流が流れるようになってシード領域は低抵抗状態に変化する。
一方、低抵抗状態において正負が逆の電圧が印加されると、シリサイド領域が縮小して絶縁体の障壁幅が厚くなって、シード領域は高抵抗状態に変化する。この低抵抗状態と高抵抗状態とは、電圧を0にした状態でも保持されるため、当該素子は不揮発性メモリ装置として動作する。抵抗変化現象を引き起こすには、界面における金属シリサイドと半導体のエネルギーダイアグラムの相対位置が重要となる。例えば、ハフニウムシリサイド(HfSi)の場合は、その仕事関数の観点から、n型シリコン(n−Si)とアルミニウム(Al)電極との組み合わせを用いることができる。
具体的に、本開示は、抵抗変化型半導体メモリ素子及びそれを用いた不揮発性スイッチング装置、並びに抵抗変化型半導体メモリ素子の製造方法を対象とし、次のような解決手段を講じた。
すなわち、本開示の第1の態様は、半導体層と、該半導体層の上に設けられた金属酸化物を含む絶縁層と、半導体層と絶縁層との間に形成され、金属酸化物を構成する金属元素と半導体層を構成する半導体元素との金属化合物からなるシード領域と、絶縁層の上に設けられ、金属からなる上部電極とを備えている。上部電極と半導体層との間に、所定の電圧を印加することにより、上部電極と半導体層との間の電気抵抗が低抵抗状態と高抵抗状態とに変化する抵抗スイッチング現象が発現し、該抵抗スイッチング現象を発現するためのフォーミング処理が不要である。
本開示の第2の態様は、半導体層と、該半導体層の上に設けられた金属酸化物を含む絶縁層と、半導体層と絶縁層との間に形成され、金属酸化物を構成する金属元素と半導体層を構成する半導体元素との金属化合物からなるシード領域と、絶縁層の上に設けられ、金属からなる上部電極とを備えている。上部電極と半導体層との間に、所定の電圧を印加することにより、上部電極と半導体層との間の電気抵抗が低抵抗状態と高抵抗状態とに変化する抵抗スイッチング現象が発現し、半導体層はn型のシリコンであり、金属酸化物は、酸化ハフニウム、酸化チタン、酸化アルミニウム、酸化ジルコニウム又は酸化マグネシウムであり、シード領域は、金属酸化物とシリコンとの金属シリサイドからなり、所定の電圧を印加することにより、シード領域が絶縁層の厚さ方向に増減する。
第1又は第2の態様において、所定の電圧は正の第1電圧及び負の第2電圧であり、高抵抗状態において、第1電圧が印加された際に、シード領域が伸長して直接トンネル電流が流れることにより低抵抗状態に変化し、一方、低抵抗状態において、第2電圧が印加された際に、シード領域が縮小して高低抵抗状態に変化してもよい。
第1又は第2の態様において、半導体層はn型シリコンであり、金属酸化物は酸化ハフニウムを主成分とし、上部電極はアルミニウムを主成分としてもよい。ここで、主成分とは、その材料の主たる特性を有している化合物又は合金をいう。
この場合に、絶縁層の厚さは8nm未満であってもよい。
本開示の第3の態様は、第1導電型の半導体領域と、該半導体領域の上部に互いに間隔をおいて設けられた第2導電型のソース/ドレイン領域と、半導体領域上におけるソース/ドレイン領域の間の領域にゲート絶縁膜を介して設けられたゲート電極と、ソース/ドレイン領域の一方に設けられ、第1又は第2の態様である抵抗変化型半導体メモリ素子とを備えている。ここで、抵抗変化型半導体メモリ素子における半導体層は、一方のソース/ドレイン領域である。
第3の態様において、抵抗変化型半導体メモリ素子における上部電極は、共有線と接続され、ゲート電極はビット線と接続され、他方のソース/ドレイン領域は、ワード線と接続されていてもよい。
本開示の第4の態様は、第1又は第2の態様である抵抗変化型半導体メモリ素子の製造方法であって、半導体層の上に、絶縁層を堆積する工程と、堆積した絶縁層に対して加熱することにより、シード領域を形成する工程とを備えている。
第4の態様において、絶縁層を堆積する工程では、パルスレーザ堆積法を用い、該パルスレーザ堆積法におけるレーザ光の単位面積当たりのエネルギー量を調節することにより、シード領域の形成厚さを調整してもよい。
第4の態様において、絶縁層に対する加熱温度は、200℃以下であってもよい。
また、第4の態様において、レーザ光の単位面積当たりのエネルギー量は、2.0J/cm2以下であってもよい。
本開示によれば、抵抗変化メモリ装置を活性化するフォーミングプロセスを不要にすることができる。
また、本開示によれば、MOS構造を採る抵抗変化型半導体メモリ素子を実現することができる。
また、本開示によれば、電極に高価な金属を用いない抵抗変化型半導体メモリ素子を実現することができる。
(発明に至った経緯)
電圧によって抵抗値が変化する抵抗変化型メモリ(ReRAM)は、次世代の不揮発性メモリ装置やニューロモロフィック(neuromorphic:神経形態学的)ハードウェアの構成素子として開発が進められている。ReRAMは、不揮発で且つ非破壊読み出しが可能であり、書き込み速度及び耐久特性においても、フラッシュメモリと比較して高速且つ長寿命であることが知られている。さらに、素子の構造が単純であるため、既存の相補型MOS(CMOS)の製造プロセスを転換し易いというメリットがある。
電圧によって抵抗値が変化する抵抗変化型メモリ(ReRAM)は、次世代の不揮発性メモリ装置やニューロモロフィック(neuromorphic:神経形態学的)ハードウェアの構成素子として開発が進められている。ReRAMは、不揮発で且つ非破壊読み出しが可能であり、書き込み速度及び耐久特性においても、フラッシュメモリと比較して高速且つ長寿命であることが知られている。さらに、素子の構造が単純であるため、既存の相補型MOS(CMOS)の製造プロセスを転換し易いというメリットがある。
本願発明者らは、パルスレーザ堆積(pulse laser deposition:PLD)法を用いた、シリコン基板上への酸化ハフニウム(HfO2)からなる極薄膜、すなわち、HfO2/シリコン接合の電気特性を調査したところ、上部電極(Al)/金属酸化物絶縁体(HfO2)/半導体構造(n−Si)の組み合わせにおいて、電流−電圧特性曲線にヒステリシスを観測した。さらに、この履歴特性は、試料を作製した後の1回目の測定から観測されることを見出した。
また、PLD法におけるレーザ光の単位面積当たりのエネルギー量(J/cm2)を表すレーザフルエンス(laser fluence)を調節することにより、HfO2/シリコン界面におけるシリサイドの形成を制御できることが分かった。シリサイドの形成度合いによる電流履歴特性依存性を調べたところ、このシリサイド層が厚いほど、低抵抗状態で流れる電流量が大きくなることが分かった。
また、この電流機構を詳細に調査したところ、抵抗変化はファウラーノードハイムトンネル(Fowler-Nordheim Tunneling)電流による伝導を経て、直接トンネル電流に変化することにより生じていることが分かった。
以上の結果から、金属電極/金属酸化物絶縁体/シリコンによるMOS構造における、当該金属酸化物/半導体によるOS界面に、金属シリサイドからなるシード領域を介在させることにより、白金(Pt)等の高価な金属電極を用いることなく、より簡単な構造でフォーミングフリーとなるReRAMを実現するに至った。
(一実施形態)
本開示の一実施形態について図面を参照しながら説明する。
本開示の一実施形態について図面を参照しながら説明する。
図1は本実施形態に係る抵抗変化型半導体メモリ素子としての試料体を表している。図1に示すように、本実施形態に係る試料体10は、例えば、シリコン(Si)からなる半導体基板11と、該半導体基板11の上に形成された酸化ハフニウム(HfO2)層12と、半導体基板11と酸化ハフニウム(HfO2)層12との界面に形成され、ハフニウムシリサイド(HfSi)からなるシード領域13とを有している。ここで、ハフニウムシリサイドは金属化合物の一例であり、酸化ハフニウム層12は金属酸化物を含む絶縁層の一例である。半導体基板11の厚さは、例えば約350nmである。この場合の半導体基板11の面方位は(100)面及びこれと等価な面であってもよい。酸化ハフニウム層12の厚さは、例えば約2nmである。シード13の厚さは、例えば約0.2nmである。
酸化ハフニウム層12の上には、一片が400μmの、例えば金(Au)からなる上部電極14が設けられている。また、半導体基板11における上部電極14と反対側の面上には、金(Au)からなる下部電極15がその全面に設けられている。上部電極14及び下部電極15には、例えば銀ペースト16を接着材として白金(Pt)からなる接続配線17がそれぞれ接続されている。
(試料体の製造方法)
次に、試料体10の製造方法について説明する。
次に、試料体10の製造方法について説明する。
まず、パルスレーザ堆積(PLD)法により、半導体基板11の主面上に室温で、酸化ハフニウム(HfO2)層12を堆積する。このとき、例えば、酸化ハフニウム(HfO2)からなるターゲット材に照射するレーザ光(一例として、波長が248nmのKrFエキシマレーザ)のフルエンスを1J/cm2〜 3J/cm2と変化させた。
次に、作製された酸化ハフニウム層12の状態を調べたところ、1.5J/cm2以上のフルエンスでHfシリサイドからなるシード領域13の形成を確認した。また、シード領域13中のハフニウム(Hf)の含有量は、レーザフルエンスを大きくすることにより、さらに増大することが分かった(以下の図2及び図3を参照。)。すなわち、シード領域13におけるハフニウムの組成は、レーザフルエンスにより制御が可能となる。
なお、本実施形態においては、酸化ハフニウム層12の堆積法にパルスレーザ堆積(PLD)法を用いたが、これに限られない。半導体基板11と酸化ハフニウム層12との界面のHfシリサイド(シード領域13)中のハフニウム組成を制御することができれば、PLD法に代えて、他のPVD(Physical Vapor Deposition)法、例えば、分子線エピタキシ(Molecular Beam Epitaxy:MBE)法、原子線エピタキシ(Atomic layer Epitaxy:ALE)法又はスパッタ法等を用いることができる。さらには、化学気層堆積(Chemical Vapor Deposition:CVD)法を用いることもできる。
(シード領域中のHfシリサイドの確認)
次に、X線光電子分光(X-ray Photoelectron Spectroscopy:XPS)法により、試料体10におけるシード領域13の化学結合状態を測定した。Si(2p軌道)及びHf(4f軌道)における内殻光電子スペクトルピークの結合エネルギーから、Hfシリサイドの形成を確認した。また、Hfシリサイド(Hf−Si)に特徴づけられるピークの強度は、レーザフルエンスを増大するほど大きくなった。このとき、シード領域13自体の厚さは変化していないため、該シード領域13中のSiの組成が増加したと考えられる。
次に、X線光電子分光(X-ray Photoelectron Spectroscopy:XPS)法により、試料体10におけるシード領域13の化学結合状態を測定した。Si(2p軌道)及びHf(4f軌道)における内殻光電子スペクトルピークの結合エネルギーから、Hfシリサイドの形成を確認した。また、Hfシリサイド(Hf−Si)に特徴づけられるピークの強度は、レーザフルエンスを増大するほど大きくなった。このとき、シード領域13自体の厚さは変化していないため、該シード領域13中のSiの組成が増加したと考えられる。
図2及び図3にX線光電子分光(XPS)スペクトルを示す。図2はレーザフルエンスが1.5J/cm2の場合であり、図3はレーザフルエンスが3.0J/cm2の場合である。各図において、横軸は結合エネルギー(eV)を表し、縦軸は強度(任意単位)を表す。また、縦軸方向には、下から、酸化ハフニウム層12の堆積直後、堆積後のアニール温度が200℃、300℃及び400℃の場合をそれぞれ併記している。また、各図において、ドット表記が生データを表し、実線表記がガウシアンフィッティング(Gaussian fitting)を表す。直線状の破線はノイズ等によるバックグラウンド(back ground)を表す。
さらに、図4に酸化ハフニウム層12の堆積直後、堆積後のアニール温度が200℃、300℃及び400℃の場合の、それぞれのHfシリサイド量を表す。図4の横軸はアニール温度を表す。図4の縦軸は、図2及び図3におけるそれぞれのHf(4f軌道)の強度の分布面積に対するHf−Siの強度の分布面積の比の値を表している。
図2〜図4に示すように、堆積後のアニール(ポストアニール)によっても、シード領域13におけるHf−Siの量を制御できることが分かる。例えば、図2及び図3に示すXPSスペクトルの結果から、堆積直後の試料体10と、200℃アニールの試料体10とでは、Hf−Si層の厚さに大きな違いはない。しかしながら、図2〜図4に示すように、300℃アニール及び400℃アニールの場合は、シード領域13に酸化反応が進み、HfO2に変化するため、該シード領域13におけるHf−Si層は減少することが分かる。
なお、これらの堆積後のアニール(ポストアニール)処理は、本開示に必須の要件ではない。すなわち、上述したポストアニール処理は、酸化ハフニウム層12の絶縁性を確保するために行っており、該酸化ハフニウム層12の成膜条件によっては、酸化ハフニウムの絶縁性を向上できる場合があるからである。そのような酸化ハフニウムの絶縁性を向上できる成膜条件を採用した場合は、ポストアニール処理は不要である。
また、金属酸化物を含む絶縁層に含まれる金属酸化物は、ハフニウム酸化物(HfO2)に代えて、酸化チタン(TiO2)、酸化アルミニウム(Al2O3)、酸化ジルコニウム(ZrO2)又は酸化マグネシウム(MgO)等を用いることができる。
(抵抗変化現象の確認)
以下に、上部電極14の2通りの材料と半導体基板11の2通りの材料との組み合わせのうち、3通りの試料体を作製してそれぞれの抵抗変化現象を確認した。
以下に、上部電極14の2通りの材料と半導体基板11の2通りの材料との組み合わせのうち、3通りの試料体を作製してそれぞれの抵抗変化現象を確認した。
第1の試料体は、本実施形態に係る試料体であり、上部電極/金属酸化物/シード領域/半導体基板として、アルミニウム(Al)/酸化ハフニウム(HfO2)/ハフニウムシリサイド(Hf−Si)/n型シリコン(n−Si)を用いている。第2の試料体は、第1比較例に係る試料体であり、上部電極/金属酸化物/シード領域/半導体基板として、アルミニウム(Al)/酸化ハフニウム(HfO2)/ハフニウムシリサイド(Hf−Si)/p型シリコン(p−Si)を用いている。第3の試料体は、第2比較例に係る試料体であり、上部電極/金属酸化物/シード領域/半導体基板として、金(Au)/酸化ハフニウム(HfO2)/ハフニウムシリサイド(Hf−Si)/p型シリコン(p−Si)を用いている。
図5に第1の試料体に係る電流−電圧特性を示す。図6及び図7に第2の試料体及び第3の試料体に係る電流−電圧特性をそれぞれ示す。図5〜図7において、横軸にはバイアス電圧を採り、縦軸には電流密度を対数目盛で採っている。さらに、図5〜図7において、酸化ハフニウム層12は、それぞれ、レーザフルエンスを1.5J/cm2と3.0J/cm2との2通りの条件で測定している。図4で説明したように、レーザフルエンスが1.5J/cm2の場合(図5〜図7の●印)は、シード領域13の厚さは相対的に小さく、レーザフルエンスが3.0J/cm2の場合(図5〜図7の▲印)は、シード領域13の厚さは相対的に大きい。なお、酸化ハフニウム層12の厚さは約2nmである。また、酸化ハフニウム層12の堆積後のアニール温度は、200℃以下である。
上記の3つの試料体のうち、図5に示す第1の試料体の電流−電圧(I−V)特性にのみ、抵抗スイッチング現象が見られる。すなわち、図5においてのみ、電圧スイープによる電流ヒステリシスが現れている(矢印を参照。)。ここで、フルエンスが1.5J/cm2の場合は実線の矢印であり、フルエンスが3.0J/cm2の場合は破線の矢印である(以下、同様)。より詳細には、アルミニウムからなる上部電極14に対して、0Vから+3V(図5においては+2Vまでを表示)までバイアス電圧をスイープし、続いて、+3Vから0Vまでバイアス電圧をスイープした場合には、高抵抗状態から低抵抗状態にスイッチ(セット)する。これとは逆に、0Vから−3V(−2Vまでを表示)までバイアス電圧をスイープし、続いて、−3Vから0Vまでバイアス電圧をスイープした場合には、低抵抗状態から高抵抗状態にスイッチ(リセット)する。このように、第1の試料体のみがバイポーラ型のスイッチ特性を示す。なお、抵抗スイッチング現象とは、このように、電圧を加えると素子の電気抵抗が変化し、電圧を除いた後も、該電気抵抗の変化が保持される現象をいう。
(抵抗変化現象の解析)
シード領域13における伝導メカニズムを解析するため、図8〜図10に、図5〜図7とそれぞれ対応してファウラーノードハイムプロットを行ったグラフを示す。ここで、横軸はバイアス電圧Vの逆数である。縦軸には、電流密度Jの絶対値をバイアス電圧Vの2乗で割った値の自然対数(ln=loge)を採っている。
シード領域13における伝導メカニズムを解析するため、図8〜図10に、図5〜図7とそれぞれ対応してファウラーノードハイムプロットを行ったグラフを示す。ここで、横軸はバイアス電圧Vの逆数である。縦軸には、電流密度Jの絶対値をバイアス電圧Vの2乗で割った値の自然対数(ln=loge)を採っている。
図8に示すように、高抵抗状態における、バイアス電圧Vの逆数の1/Vの値が0から1の高電圧側の負の傾きをもつ領域a1では、ファウラーノードハイムトンネル電流による伝導であることを示している。また、この1/Vの値が1以上の領域a2では、正のスロープを示しており、この領域a2は直接トンネル電流による伝導が支配的であることが分かる。
一方、低抵抗状態の伝導機構は、オーミック伝導であると考えられる。このI−Vヒステリシスの方向と、伝導機構の切り替わりとから、本構造の抵抗スイッチング現象は次のように考えられる。
まず、正のバイアス電圧を印加すると、直接トンネル電流が流れる。この印加電圧値が大きくなると、この伝導機構がファウラーノードハイムトンネル電流に切り替わった後、高抵抗状態から低抵抗状態への抵抗スイッチングが起こる。このとき、伝導機構はオーミック伝導に切り替わる。これとは逆に、負のバイアス電圧を印加していくと、正バイアスの印加とは逆の現象が起こって、高抵抗状態から低抵抗状態に切り替わる。
(繰り返しスイッチング特性の解析)
次に、第1の試料体のうち、レーザフルエンスが1.5J/cm2の場合であって、シード領域13として薄いシード領域を持つ試料体における繰り返しスイッチング特性を示す。以下、第1の試料体のうち、薄いシード領域を持つ試料体を薄型シード試料体と呼ぶ。
次に、第1の試料体のうち、レーザフルエンスが1.5J/cm2の場合であって、シード領域13として薄いシード領域を持つ試料体における繰り返しスイッチング特性を示す。以下、第1の試料体のうち、薄いシード領域を持つ試料体を薄型シード試料体と呼ぶ。
まず、図11に、薄型シード試料体を作製した後の1回目のバイアス電圧をスイープしたデータを示す。電圧のスイープの仕方は、0Vから3Vまでのスイープを行い((1))、再度、0Vに戻す((2))。次に、0Vから−3Vまでのスイープを行い((3))、再度、0Vに戻す((4))。このように、本実施形態に係る薄型シード試料体は、フォーミング処理を行うことなく、初回の電圧スイープから抵抗スイッチング現象を示していることが分かる。
次に、図12に、初回の電圧スイープを行った後、0Vから+1Vまでの往復のスイープ((1)及び(2))を行なったデータを示す。この場合は、高抵抗状態が保持されていることが分かる。これは、図11の電圧スイープ(4)を行った影響による(後述の図15を参照)。ここで、白抜きで示したグラフは、図11で示した初回のスイープを示す(以下、同様)。
次に、図13に、0Vから+3Vまでの往復のスイープ((1)及び(2))を行なったデータを示す。この場合は、高抵抗状態から低抵抗状態にスイッチしていることが分かる。これにより、薄型シード試料体には、いわゆるセット処理が施されたことになる。
次に、図14に、再度、0Vから+3Vの往復のスイープ((1)及び(2))を行なったデータを示す。この場合、低抵抗状態(セット状態)が保持されていることが分かる。
次に、図15に、0Vから−3Vまでの往復のスイープ((1)及び(2))を行なったデータを示す。この場合は、再度、高抵抗状態にスイッチしたことが分かる。すなわち、薄型シード試料体には、いわゆるリセット処理が施されたことになる。
次に、図16に示すように、−3Vから+3Vまでの往復のスイープ((1)、(2)、(3)及び(4))を複数回連続して行なうと、ほぼ初回の電圧スイープと同様の履歴を示し続けた。
図17〜図22に、図11〜図16とそれぞれ対応してファウラーノードハイムプロットを行ったグラフを示す。図18における高抵抗状態の低電圧スイープでは、前述した直接トンネル電流による伝導が見られる。ここで、白抜きで示したグラフは、図17で示した初回のスイープを示す(以下、同様)。また、図20における低抵抗状態の電圧スイープでは、オーミック伝導が見られる。
図19に示す高抵抗状態から低抵抗状態へのスイッチング(セット)及び図21に示す低抵抗状態から高抵抗状態へのスイッチング(リセット)は、図8(●印)を用いた説明と対応する。
この抵抗スイッチング現象は、半導体基板11の主面と酸化ハフニウム層12との界面、すなわちシード領域13におけるHfシリサイドの状態に大きく影響されることを確認している。
例えば、第1の試料体のうち、3.0J/cm2のレーザフルエンスで酸化ハフニウム層12を作製した厚いシード領域13を持つ試料体(以下、厚型シード試料体と呼ぶ。)の場合は、図23〜図28に示す電流−電圧特性を示す。図23〜図28における測定条件は、図11〜図16における測定条件と対応しており、それぞれ同一である。
図23は、厚型シード試料体を作製した後の1回目のバイアス電圧をスイープしたデータを示している。図23に示すように、この場合は、薄型シード試料体と同様に、抵抗スイッチング現象が確認された。しかしながら、2回目以降の電圧スイープでは、図24〜図28に示すように、厚型シード試料体は低抵抗のままであった。すなわち、オーミック伝導のままであることが分かった。図24〜図28に白抜きで示したグラフは、図23で示した初回のスイープを示す。
以上の電流−電圧特性の結果から、各試料体のエネルギーバンド図を用いて上記の伝導メカニズムを説明する。
図29に、図5と対応する第1の試料体に係るエネルギーバンド図を示す。図30及び図31に、それぞれ図6及び図7と対応する第2の試料体(第1比較例)及び第3の試料体(第2比較例)に係るエネルギーバンド図を示す。上述したように、第1の試料体は、Al/HfO2(/Hf−Si)/n−Siからなる接合体である。第2の試料体は、Al/HfO2(/Hf−Si)/p−Siからなる接合体であり、第3の試料体は、Au/HfO2(/Hf−Si)/p−Siからなる接合体である。
公知のように、図29に示すn型シリコン(Si)からなる半導体基板の場合は、伝導帯ECBの電子eが伝導を担う。一方、図30及び図31に示すp型シリコン(Si)からなる半導体基板の場合は、価電子帯EVBのホールhが伝導を担う。
Hf−Siの仕事関数φmsは4.2eVであり、エネルギー的にSiの伝導帯ECBの近くに位置する。抵抗スイッチ現象は、図29に示すAl/HfO2(/Hf−Si)/n−Siの場合にのみ見られる。これにより、金属、Hf−Si及びn−Siの伝導帯がエネルギー的に近い位置関係で並んでいることが重要であると考えられる。
この結果から、伝導メカニズムとして、Siの伝導電子eがシード領域であるHf−Siを介してAlからなる上部電極にトンネル電流として伝導するモデルが考えられる。これにより、上部電極に金(Au)及び白金(Pt)等の貴金属を用いない構成を採ることができる。
さらに、図29に示すように、金属酸化物であるHfO2層に高電界が加わると、HfO2とAlとの界面において、電界により生じた酸化還元反応によって、Hf−Siが伸長する。これが伝導経路となって、上述の抵抗スイッチング現象が現れる。
また、図23〜図28を用いて説明した厚型シード試料体の場合には、1回目の電圧の印加によって太い伝導経路が形成されるため、HfO2層には、ほとんど電圧が掛からなくなり、その後は、この太い伝導経路を切り離すほどの電界が得られなくなって、高抵抗状態に戻らなくなると考えられる。
(メモリ特性のアニール温度依存性)
図32〜図34に本実施形態に係る試料体のアニール温度依存性を示す。試料体の構造は、アルミニウム(Al)/酸化ハフニウム(HfO2)/ハフニウムシリサイド(Hf−Si)/n型シリコン(n−Si(100))である。HfO2層の厚さは、2nm、レーザフルエンスは1.5J/cm2、アニール時間は1時間、及びアニール雰囲気は酸素(1気圧)である。ポストアニール処理温度は、図32が200℃であり、図34が300℃であり、図35が300℃である。
図32〜図34に本実施形態に係る試料体のアニール温度依存性を示す。試料体の構造は、アルミニウム(Al)/酸化ハフニウム(HfO2)/ハフニウムシリサイド(Hf−Si)/n型シリコン(n−Si(100))である。HfO2層の厚さは、2nm、レーザフルエンスは1.5J/cm2、アニール時間は1時間、及びアニール雰囲気は酸素(1気圧)である。ポストアニール処理温度は、図32が200℃であり、図34が300℃であり、図35が300℃である。
図32〜図34に示すように、ポストアニール処理温度が上昇するにつれて、電流−電圧特性曲線におけるヒステリシス特性が消失していることが分かる。これは、より高温のアニール処理によって抵抗スイッチング現象が消失し、すなわちハフニウムシリサイドが減少していることを現している。この界面のHf−Siが減少する傾向は、図4と対応している。
(HfO2層の厚さ依存性)
図35〜図38に本実施形態に係る試料体のHfO2層の厚さ依存性を示す。試料体の構造は、HfO2層の厚さ以外は、図32〜図34と同等である。HfO2層の厚さは、図35が6nmであり、図36が7nmであり、図37が8nmであり、図38が9nmである。
図35〜図38に本実施形態に係る試料体のHfO2層の厚さ依存性を示す。試料体の構造は、HfO2層の厚さ以外は、図32〜図34と同等である。HfO2層の厚さは、図35が6nmであり、図36が7nmであり、図37が8nmであり、図38が9nmである。
図35〜図38に示すように、HfO2層の厚さが増大するにつれてオン状態の電流密度が減少し、メモリ特性を示さなくなることが分かる。すなわち、本実施形態に係る試料体は、HfO2層が特定の厚さ以下、すなわち7nm以下又は8nm未満で抵抗スイッチング現象を示し、このことから、オン状態の電流は、HfO2層の界面におけるトンネル電流であることが推測される。
(オン/オフ比におけるHfO2層の厚さ依存性)
図39〜図42に本実施形態に係る試料体のオン/オフ比におけるHfO2層の厚さ依存性を示す。試料体の構造は、HfO2層の厚さ以外は、図32〜図34と同等である。HfO2層の厚さは、図39が1nmであり、図40が4nmであり、図41が5nmであり、図42が6nmである。ここで、オン/オフ比とは、メモリ素子(試料体)のオン時の電流密度とオフ時の電流密度との比をいう。
図39〜図42に本実施形態に係る試料体のオン/オフ比におけるHfO2層の厚さ依存性を示す。試料体の構造は、HfO2層の厚さ以外は、図32〜図34と同等である。HfO2層の厚さは、図39が1nmであり、図40が4nmであり、図41が5nmであり、図42が6nmである。ここで、オン/オフ比とは、メモリ素子(試料体)のオン時の電流密度とオフ時の電流密度との比をいう。
図39の1Vでのオン/オフ比の値は4.92倍であり、図40での同じオン/オフ比の値は2.21倍であり、図41での同じオン/オフ比の値は1.75倍であり、図42での同じオン/オフ比の値は1.54倍である。このように、HfO2層の厚さによって、メモリ素子の抵抗変化率が変わることが分かる。従って、本実施形態に係る試料体は、その界面におけるシード領域(Hf−Si)の密度が一定の場合、HfO2層の厚さが小さいことが重要である。従って、この観点から、HfO2層の厚さは1nmが好ましい。
(不揮発性スイッチング装置)
図43は一実施形態に係る抵抗変化型半導体メモリ素子を用いた不揮発性スイッチング装置における1素子分の断面構成を表している。図43に示すように、不揮発性スイッチング装置20は、例えば、p型シリコン(Si)からなる半導体基板21と、該半導体基板21の上部に形成され、互いに離間したn型シリコン(Si)からなるソース/ドレイン領域22a、22bとを有している。なお、p型の半導体基板21は、n型シリコンからなる半導体基板におけるp型半導体領域であってもよい。
図43は一実施形態に係る抵抗変化型半導体メモリ素子を用いた不揮発性スイッチング装置における1素子分の断面構成を表している。図43に示すように、不揮発性スイッチング装置20は、例えば、p型シリコン(Si)からなる半導体基板21と、該半導体基板21の上部に形成され、互いに離間したn型シリコン(Si)からなるソース/ドレイン領域22a、22bとを有している。なお、p型の半導体基板21は、n型シリコンからなる半導体基板におけるp型半導体領域であってもよい。
n型のソース/ドレイン領域22aの上には、抵抗変化型半導体メモリ素子40が構成されている。当該メモリ素子40は、ソース/ドレイン領域22aと、該ソース/ドレイン領域22aの上に形成され、例えば酸化ハフニウム(HfO2)からなる金属酸化物層23と、該金属酸化物層23の上に形成され、例えばアルミニウム(Al)からなる上部電極24とを有している。
一方、ソース/ドレイン領域22a、22bを含む半導体基板21の上には、抵抗変化型半導体メモリ素子40をアクセスする電界効果トランジスタ(FET)50が構成されている。当該FET50は、半導体基板21の上におけるソース/ドレイン領域22a、22b同士の間の領域(チャネル領域)に、ゲート絶縁膜26を介して形成されたゲート電極25を有している。ゲート電極25には、例えば、公知のメタル系ゲートを用いることができる。ゲート絶縁膜26には、例えば、公知の酸化ハフニウムを主成分とするhigh−k膜を用いることができる。
FET50におけるゲート電極25は、コンタクトプラグ27を介してビット線28と電気的に接続されている。FET50におけるソース/ドレイン領域22bは、コンタクトプラグ27を介してワード線29と電気的に接続されている。
また、抵抗変化型半導体メモリ素子40における上部電極24は、共有線30と電気的に接続されている。
このように、本実施形態に係る不揮発性スイッチング装置20は、従来のDRAM(Dynamic Random Access Memory)を構成するキャパシタに代えて、本実施形態に係る抵抗変化型半導体メモリ素子40を組み込んでいる。
上述したように、抵抗変化型半導体メモリ素子40は、金属/抵抗変化層(金属酸化物層)/半導体からなる積層構造を有しているため、金属/抵抗変化層/金属からなる従来型の積層構造と比べて半導体プロセスになじみやすい。例えば、現在のDRAMのキャパシタ構造を抵抗スイッチング素子に置き換える場合に、電界効果トランジスタのドレインチャネル層にメモリセルを直接に積層することが可能となるので、製造工程の簡略化を期待できる。
また、ReRAMは、不揮発性であり、高速な書き込み時間と高い書き換え回数とを併せ持ったメモリ素子である。よって、大容量のReRAMを容易に実装できるようになれば、コンピュータシステムのストレージからメインメモリ、プロセッサのキャッシュの全メモリ装置に不揮発性の特性を持たせることができる。
このようなシステムは、DRAMのようなリフレッシュが必要でなくなるため、動作させるシステムブロックに対して、動作させるときにのみ電力を供給することができ、大幅な省電力化を実現することができる。
また、トランジスタ自体に不揮発性を付加できれば、プロセッサ自体もノーマリパワーオフの状態から0時間で再起動できるようになるため、さらなる省電力化が可能となる。
また、ReRAMは、パルス電圧入力に対する動作がニューロンのシナプスの結合と類似していることから、ニューロモロフィックハードウェアの可塑性を表現する素子としての応用も期待される。
なお、本実施形態においては、金属/抵抗変化層(金属酸化物層)/半導体からなる積層構造における半導体としてn型シリコンを用いたが、p型シリコンを用いることもできる。半導体にp型シリコンを用いる場合は、金属からなる上部電極には、例えば、仕事関数が5.1eVの金(Au)を用い、且つ、仕事関数が5eVのシリサイドを用いればよい。
本開示に係る抵抗変化型半導体メモリ素子及びそれを用いた不揮発性スイッチング装置は、フォーミング処理が不要であり、また、MOS構造を採用でき、高価な金属からなる電極が不要となり、DRAM、Flashメモリ等の代替として有用である。
10 試料体
11 半導体基板(シリコン)
12 酸化ハフニウム層(金属酸化物を含む絶縁層/抵抗変化層)
13 シード領域(Hf−Si)
14 上部電極
20 不揮発性スイッチング装置
21 半導体基板(p−Si)
22a、22b ソース/ドレイン領域(n−Si)
23 金属酸化物層(HfO2)
24 上部電極(Al)
25 ゲート電極
26 ゲート絶縁膜
40 抵抗変化型半導体メモリ素子
50 電界効果トランジスタ
11 半導体基板(シリコン)
12 酸化ハフニウム層(金属酸化物を含む絶縁層/抵抗変化層)
13 シード領域(Hf−Si)
14 上部電極
20 不揮発性スイッチング装置
21 半導体基板(p−Si)
22a、22b ソース/ドレイン領域(n−Si)
23 金属酸化物層(HfO2)
24 上部電極(Al)
25 ゲート電極
26 ゲート絶縁膜
40 抵抗変化型半導体メモリ素子
50 電界効果トランジスタ
Claims (11)
- 半導体層と、
前記半導体層の上に設けられた金属酸化物を含む絶縁層と、
前記半導体層と前記絶縁層との間に形成され、前記金属酸化物を構成する金属元素と前記半導体層を構成する半導体元素との金属化合物からなるシード領域と、
前記絶縁層の上に設けられ、金属からなる上部電極とを備え、
前記上部電極と前記半導体層との間に、所定の電圧を印加することにより、前記上部電極と前記半導体層との間の電気抵抗が低抵抗状態と高抵抗状態とに変化する抵抗スイッチング現象が発現し、
前記抵抗スイッチング現象を発現するためのフォーミング処理が不要である抵抗変化型半導体メモリ素子。 - 半導体層と、
前記半導体層の上に設けられた金属酸化物を含む絶縁層と、
前記半導体層と前記絶縁層との間に形成され、前記金属酸化物を構成する金属元素と前記半導体層を構成する半導体元素との金属化合物からなるシード領域と、
前記絶縁層の上に設けられ、金属からなる上部電極とを備え、
前記上部電極と前記半導体層との間に、所定の電圧を印加することにより、前記上部電極と前記半導体層との間の電気抵抗が低抵抗状態と高抵抗状態とに変化する抵抗スイッチング現象が発現し、
前記半導体層はn型のシリコンであり、
前記金属酸化物は、酸化ハフニウム、酸化チタン、酸化アルミニウム、酸化ジルコニウム又は酸化マグネシウムであり、
前記シード領域は、前記金属酸化物とシリコンとの金属シリサイドからなり、
前記所定の電圧を印加することにより、前記シード領域が前記絶縁層の厚さ方向に増減する抵抗変化型半導体メモリ素子。 - 請求項1又は2に記載の抵抗変化型半導体メモリ素子において、
前記所定の電圧は、正の第1電圧及び負の第2電圧であり、
高抵抗状態において、前記第1電圧が印加された際に、前記シード領域が伸長して、直接トンネル電流が流れることにより、低抵抗状態に変化し、
一方、低抵抗状態において、前記第2電圧が印加された際に、前記シード領域が縮小して、高低抵抗状態に変化する抵抗変化型半導体メモリ素子。 - 請求項1〜3のいずれか1項に記載の抵抗変化型半導体メモリ素子において、
前記半導体層は、n型シリコンであり、
前記金属酸化物は、酸化ハフニウムを主成分とし、
前記上部電極は、アルミニウムを主成分とする抵抗変化型半導体メモリ素子。 - 請求項1〜4のいずれか1項に記載の抵抗変化型半導体メモリ素子において、
前記絶縁層の厚さは、8nm未満である抵抗変化型半導体メモリ素子。 - 第1導電型の半導体領域と、
前記半導体領域の上部に互いに間隔をおいて設けられた第2導電型のソース/ドレイン領域と、
前記半導体領域上における前記ソース/ドレイン領域の間の領域にゲート絶縁膜を介して設けられたゲート電極と、
前記ソース/ドレイン領域の一方に設けられ、請求項1〜5のいずれか1項に記載の抵抗変化型半導体メモリ素子とを備え、
前記抵抗変化型半導体メモリ素子における前記半導体層は、一方の前記ソース/ドレイン領域である不揮発性スイッチング装置。 - 請求項6に記載の不揮発性スイッチング装置において、
前記抵抗変化型半導体メモリ素子における前記上部電極は、共有線と接続され、
前記ゲート電極はビット線と接続され、
他方の前記ソース/ドレイン領域は、ワード線と接続されている不揮発性スイッチング装置。 - 請求項1〜5のいずれか1項に記載の抵抗変化型半導体メモリ素子の製造方法であって、
前記半導体層の上に、前記絶縁層を堆積する工程と、
堆積した前記絶縁層に対して加熱することにより、前記シード領域を形成する工程とを備えている抵抗変化型半導体メモリ素子の製造方法。 - 請求項8に記載の抵抗変化型半導体メモリ素子の製造方法において、
前記絶縁層を堆積する工程では、パルスレーザ堆積法を用い、該パルスレーザ堆積法におけるレーザ光の単位面積当たりのエネルギー量を調節することにより、前記シード領域の形成厚さを調整する抵抗変化型半導体メモリ素子の製造方法。 - 請求項9に記載の抵抗変化型半導体メモリ素子の製造方法において、
前記絶縁層に対する加熱温度は、200℃以下である抵抗変化型半導体メモリ素子の製造方法。 - 請求項9又は10に記載の抵抗変化型半導体メモリ素子の製造方法において、
前記レーザ光の単位面積当たりのエネルギー量は、2.0J/cm2以下である抵抗変化型半導体メモリ素子の製造方法。
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JP2018026649A JP2019145603A (ja) | 2018-02-19 | 2018-02-19 | 抵抗変化型半導体メモリ素子及びそれを用いた不揮発性スイッチング装置、並びに抵抗変化型半導体メモリ素子の製造方法 |
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WO2020095824A1 (en) | 2018-11-09 | 2020-05-14 | Ricoh Company, Ltd. | Inorganic particle layer, electrode, electrode element, and non-aqueous electrolyte power storage element |
-
2018
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