JP2019145603A - 抵抗変化型半導体メモリ素子及びそれを用いた不揮発性スイッチング装置、並びに抵抗変化型半導体メモリ素子の製造方法 - Google Patents

Abstract

【課題】抵抗変化型半導体メモリ素子において、フォーミング処理をなくすことができ、また、ＭＯＳ構造を採用でき、電極材料に高価な金属を用いないようにする。【解決手段】抵抗変化型半導体メモリ素子は、半導体層１１と、該半導体層１１の上に設けられた金属酸化物を含む絶縁層１２と、半導体層１１と絶縁層１２との間に形成され、金属酸化物を構成する金属元素と半導体層を構成する半導体元素との金属化合物からなるシード領域１３と、絶縁層１２の上に設けられ、金属からなる上部電極１４とを備えている。上部電極１４と半導体層１１との間に、所定の電圧を印加することにより、上部電極１４と半導体層１１との間の電気抵抗が低抵抗状態と高抵抗状態とに変化する抵抗スイッチング現象が発現し、該抵抗スイッチング現象を発現するためのフォーミング処理が不要である。【選択図】図１

Description

本開示は、抵抗変化型半導体メモリ素子及びそれを用いた不揮発性スイッチング装置、並びに抵抗変化型半導体メモリ素子の製造方法に関する。

近年、開発が進んでいる抵抗変化型メモリ（Resistive Random Access Memory：ＲｅＲＡＭ）素子は、構成される全てのメモリ素子に対して、抵抗変化現象を発現させるためには、フォーミングプロセス（forming process）が必要となる。メモリ素子に対するフォーミングとは、電圧の印加によって初期の、すなわち、製造直後の絶縁状態から抵抗変化が可能となる状態に遷移させる工程をいう。このフォーミングにより、絶縁体の内部に欠陥（酸化物の場合は酸素欠損）又は金属の析出が引き起こされて、フィラメントと呼ばれる電流パスが生成したり消滅したりする。これにより、メモリ素子の抵抗値が切り替わって（スイッチングして）、メモリ素子は所望の動作を行えるようになる。この電流パスの生成と消滅とによって、該メモリ素子の抵抗値がオーダで変化するので、高いオン／オフ比の値を持つ２値記憶が可能となる。

米国特許第９３４３６７３号明細書 再表２００９−１４２１６５号

H.Akinaga and H.Shima, Proc. IEEE 98, 2237 (2010) 依田貴稔他 第50回真空に関する連合講演会プロシーディングス Vol.53,No.3 p.223 (2010)

しかしながら、上述したフォーミングプロセスにおいて、メモリ素子におけるフィラメントの形成電圧は、素子ごとのばらつきに応じてそれぞれ少しずつ異なっている。このため、一定条件のフォーミング処理では、フィラメントの形成が不完全なセルや絶縁性が破壊されたセルが、ある確率で生じてしまう。このため、当該メモリ素子の歩留まりが悪いという問題がある。この歩留まりに関する問題は、高集積化された大容量メモリ装置において、より顕著となる。

また、メモリ素子自体の構造は簡単ではあるものの、上部金属電極／抵抗変化層／下部金属電極の３層構造を半導体基板上に形成する必要があり、従来の単純なＭＯＳ（metal-oxide-semiconductor）構造と比較すると、下部電極を形成する分のプロセスが増加するという問題もある。

さらに、電極として、白金（Ｐｔ）等の貴金属が用いられることが多く、それによる製造コストの増大や、将来的には原料が枯渇するという問題が懸念される。

本開示は、前記従来の問題を解決し、抵抗変化メモリ装置に対するフォーミングプロセスを不要にできるように、すなわちフォーミングフリーのメモリ素子を実現できるようにすることを第１の目的とし、また、金属電極／酸化物絶縁体／半導体からなるＭＯＳ構造を採る抵抗変化型メモリ素子を実現できるようにすることを第２の目的とし、電極に白金等の高価な金属を用いることなく抵抗変化型メモリ素子を実現できるようにすることを第３の目的とする。

前記の目的を達成するため、本開示は、シリコンからなる半導体領域の上に金属酸化物を形成する際に、その界面に金属シリサイドからなるシード領域を形成し、このシード領域を、フィラメントに準じる準フィラメントとすることにより、フォーミングプロセスを不要とする構成とする。

金属シリサイドからなるシード領域を金属酸化物と半導体との界面に含む、金属電極／金属酸化物絶縁体／半導体構造に所定の電圧を印加した際に、上記界面におけるシリサイド領域が増大又は縮小するという現象が生じ、この現象によってシード領域に抵抗の変化が引き起こされる。

高抵抗状態において強い電界が印加された場合には、金属シリサイド領域の伸長が引き起こされ、これによって絶縁体の障壁幅が薄くなり、直接トンネル電流が流れるようになってシード領域は低抵抗状態に変化する。

一方、低抵抗状態において正負が逆の電圧が印加されると、シリサイド領域が縮小して絶縁体の障壁幅が厚くなって、シード領域は高抵抗状態に変化する。この低抵抗状態と高抵抗状態とは、電圧を０にした状態でも保持されるため、当該素子は不揮発性メモリ装置として動作する。抵抗変化現象を引き起こすには、界面における金属シリサイドと半導体のエネルギーダイアグラムの相対位置が重要となる。例えば、ハフニウムシリサイド（ＨｆＳｉ）の場合は、その仕事関数の観点から、ｎ型シリコン（ｎ−Ｓｉ）とアルミニウム（Ａｌ）電極との組み合わせを用いることができる。

具体的に、本開示は、抵抗変化型半導体メモリ素子及びそれを用いた不揮発性スイッチング装置、並びに抵抗変化型半導体メモリ素子の製造方法を対象とし、次のような解決手段を講じた。

すなわち、本開示の第１の態様は、半導体層と、該半導体層の上に設けられた金属酸化物を含む絶縁層と、半導体層と絶縁層との間に形成され、金属酸化物を構成する金属元素と半導体層を構成する半導体元素との金属化合物からなるシード領域と、絶縁層の上に設けられ、金属からなる上部電極とを備えている。上部電極と半導体層との間に、所定の電圧を印加することにより、上部電極と半導体層との間の電気抵抗が低抵抗状態と高抵抗状態とに変化する抵抗スイッチング現象が発現し、該抵抗スイッチング現象を発現するためのフォーミング処理が不要である。

本開示の第２の態様は、半導体層と、該半導体層の上に設けられた金属酸化物を含む絶縁層と、半導体層と絶縁層との間に形成され、金属酸化物を構成する金属元素と半導体層を構成する半導体元素との金属化合物からなるシード領域と、絶縁層の上に設けられ、金属からなる上部電極とを備えている。上部電極と半導体層との間に、所定の電圧を印加することにより、上部電極と半導体層との間の電気抵抗が低抵抗状態と高抵抗状態とに変化する抵抗スイッチング現象が発現し、半導体層はｎ型のシリコンであり、金属酸化物は、酸化ハフニウム、酸化チタン、酸化アルミニウム、酸化ジルコニウム又は酸化マグネシウムであり、シード領域は、金属酸化物とシリコンとの金属シリサイドからなり、所定の電圧を印加することにより、シード領域が絶縁層の厚さ方向に増減する。

第１又は第２の態様において、所定の電圧は正の第１電圧及び負の第２電圧であり、高抵抗状態において、第１電圧が印加された際に、シード領域が伸長して直接トンネル電流が流れることにより低抵抗状態に変化し、一方、低抵抗状態において、第２電圧が印加された際に、シード領域が縮小して高低抵抗状態に変化してもよい。

第１又は第２の態様において、半導体層はｎ型シリコンであり、金属酸化物は酸化ハフニウムを主成分とし、上部電極はアルミニウムを主成分としてもよい。ここで、主成分とは、その材料の主たる特性を有している化合物又は合金をいう。

この場合に、絶縁層の厚さは８ｎｍ未満であってもよい。

本開示の第３の態様は、第１導電型の半導体領域と、該半導体領域の上部に互いに間隔をおいて設けられた第２導電型のソース／ドレイン領域と、半導体領域上におけるソース／ドレイン領域の間の領域にゲート絶縁膜を介して設けられたゲート電極と、ソース／ドレイン領域の一方に設けられ、第１又は第２の態様である抵抗変化型半導体メモリ素子とを備えている。ここで、抵抗変化型半導体メモリ素子における半導体層は、一方のソース／ドレイン領域である。

第３の態様において、抵抗変化型半導体メモリ素子における上部電極は、共有線と接続され、ゲート電極はビット線と接続され、他方のソース／ドレイン領域は、ワード線と接続されていてもよい。

本開示の第４の態様は、第１又は第２の態様である抵抗変化型半導体メモリ素子の製造方法であって、半導体層の上に、絶縁層を堆積する工程と、堆積した絶縁層に対して加熱することにより、シード領域を形成する工程とを備えている。

第４の態様において、絶縁層を堆積する工程では、パルスレーザ堆積法を用い、該パルスレーザ堆積法におけるレーザ光の単位面積当たりのエネルギー量を調節することにより、シード領域の形成厚さを調整してもよい。

第４の態様において、絶縁層に対する加熱温度は、２００℃以下であってもよい。

また、第４の態様において、レーザ光の単位面積当たりのエネルギー量は、２．０Ｊ／ｃｍ^２以下であってもよい。

本開示によれば、抵抗変化メモリ装置を活性化するフォーミングプロセスを不要にすることができる。

また、本開示によれば、ＭＯＳ構造を採る抵抗変化型半導体メモリ素子を実現することができる。

また、本開示によれば、電極に高価な金属を用いない抵抗変化型半導体メモリ素子を実現することができる。

図１は一実施形態に係る抵抗変化型半導体メモリ素子としての試料体を示す斜視図である。 図２は図１に示す試料体における酸化ハフニウム層をレーザフルエンスが１．５Ｊ／ｃｍ^２で堆積した場合のＸ線光電子分光（ＸＰＳ）スペクトルを示すグラフである。 図３は図１に示す試料体における酸化ハフニウム層をレーザフルエンスが３．０Ｊ／ｃｍ^２で堆積した場合のＸ線光電子分光（ＸＰＳ）スペクトルを示すグラフである。 図４は図１に示す試料体における酸化ハフニウム層の堆積時の２通りのレーザフルエンスごとの、ハフニウム（Ｈｆ）の強度の分布面積に対するハフニウムシリサイド（Ｈｆ−Ｓｉ）の強度の分布面積の比の値を温度ごとに表したグラフである。 図５は第１の試料体に係る電流−電圧特性を示すグラフである。 図６は第２の試料体（第１比較例）に係る電流−電圧特性を示すグラフである。 図７は第３の試料体（第２比較例）に係る電流−電圧特性を示すグラフである。 図８は第１の試料体に係る電流−電圧特性をファウラーノードハイムプロットに変換したグラフである。 図９は第２の試料体（第１比較例）に係る電流−電圧特性をファウラーノードハイムプロットに変換したグラフである。 図１０は第３の試料体（第２比較例）に係る電流−電圧特性をファウラーノードハイムプロットに変換したグラフである。 図１１はレーザフルエンスが１．５Ｊ／ｃｍ^２で堆積した場合の第１の試料体を作製した後の１回目のバイアス電圧をスイープした電流−電圧特性を示すグラフである。 図１２は図１１に続いて０Ｖから＋１Ｖまでの往復のスイープを行なった電流−電圧特性を示すグラフである。 図１３は０Ｖから＋３Ｖまでの往復のスイープを行なった電流−電圧特性を示すグラフである。 図１４は再度０Ｖから＋３Ｖの往復のスイープを行なった電流−電圧特性を示すグラフである。 図１５は０Ｖから−３Ｖの往復のスイープを行なった電流−電圧特性を示すグラフである。 図１６は−３Ｖから＋３Ｖの往復のスイープを複数回連続して行なった電流−電圧特性を示すグラフである。 図１７は図１１に示す電流−電圧特性をファウラーノードハイムプロットに変換したグラフである。 図１８は図１２に示す電流−電圧特性をファウラーノードハイムプロットに変換したグラフである。 図１９は図１３に示す電流−電圧特性をファウラーノードハイムプロットに変換したグラフである。 図２０は図１４に示す電流−電圧特性をファウラーノードハイムプロットに変換したグラフである。 図２１は図１５に示す電流−電圧特性をファウラーノードハイムプロットに変換したグラフである。 図２２は図１６に示す電流−電圧特性をファウラーノードハイムプロットに変換したグラフである。 図２３はレーザフルエンスが３．０Ｊ／ｃｍ^２で堆積した場合の第１の試料体を作製した後の１回目のバイアス電圧をスイープした電流−電圧特性を示すグラフである。 図２４は図２３に続いて０Ｖから＋１Ｖまでの往復のスイープを行なった電流−電圧特性を示すグラフである。 図２５は０Ｖから＋３Ｖまでの往復のスイープを行なった電流−電圧特性を示すグラフである。 図２６は再度０Ｖから＋３Ｖの往復のスイープを行なった電流−電圧特性を示すグラフである。 図２７は０Ｖから−３Ｖの往復のスイープを行なった電流−電圧特性を示すグラフである。 図２８は−３Ｖから＋３Ｖの往復のスイープを複数回連続して行なった電流−電圧特性を示すグラフである。 図２９は図５と対応する第１の試料体に係るエネルギーバンドを示すグラフである。 図３０は図６と対応する第２の試料体（第１比較例）に係るエネルギーバンドを示すグラフである。 図３１は図７と対応する第３の試料体（第２比較例）に係るエネルギーバンドを示すグラフである。 図３２は一実施形態に係る試料体に対する堆積後アニール温度が２００℃の場合の電流−電圧特性を示すグラフである。 図３３は一実施形態に係る試料体に対する堆積後アニール温度が３００℃の場合の電流−電圧特性を示すグラフである。 図３４は一実施形態に係る試料体に対する堆積後アニール温度が４００℃の場合の電流−電圧特性を示すグラフである。 図３５は一実施形態に係る試料体を構成する金属酸化物絶縁層（ＨｆＯ_２）の厚さが６ｎｍの場合の電流−電圧特性を示すグラフである。 図３６は一実施形態に係る試料体を構成する金属酸化物絶縁層（ＨｆＯ_２）の厚さが７ｎｍの場合の電流−電圧特性を示すグラフである。 図３７は一実施形態に係る試料体の金属酸化物絶縁層（ＨｆＯ_２）の厚さが８ｎｍの場合の電流−電圧特性を示すグラフである。 図３８は一実施形態に係る試料体の金属酸化物絶縁層（ＨｆＯ_２）の厚さが９ｎｍの場合の電流−電圧特性を示すグラフである。 図３９は一実施形態に係る試料体の金属酸化物絶縁層（ＨｆＯ_２）の厚さが１ｎｍの場合の１Ｖでのオン／オフ比を示すグラフである。 図４０は一実施形態に係る試料体の金属酸化物絶縁層（ＨｆＯ_２）の厚さが４ｎｍの場合の１Ｖでのオン／オフ比を示すグラフである。 図４１は一実施形態に係る試料体の金属酸化物絶縁層（ＨｆＯ_２）の厚さが５ｎｍの場合の１Ｖでのオン／オフ比を示すグラフである。 図４２は一実施形態に係る試料体の金属酸化物絶縁層（ＨｆＯ_２）の厚さが６ｎｍの場合の１Ｖでのオン／オフ比を示すグラフである。 図４３は一実施形態に係る抵抗変化型半導体メモリ素子を用いた不揮発性スイッチング装置における１素子分を示す断面図である。

（発明に至った経緯）
電圧によって抵抗値が変化する抵抗変化型メモリ（ＲｅＲＡＭ）は、次世代の不揮発性メモリ装置やニューロモロフィック（neuromorphic：神経形態学的）ハードウェアの構成素子として開発が進められている。ＲｅＲＡＭは、不揮発で且つ非破壊読み出しが可能であり、書き込み速度及び耐久特性においても、フラッシュメモリと比較して高速且つ長寿命であることが知られている。さらに、素子の構造が単純であるため、既存の相補型ＭＯＳ（ＣＭＯＳ）の製造プロセスを転換し易いというメリットがある。

本願発明者らは、パルスレーザ堆積（pulse laser deposition：ＰＬＤ）法を用いた、シリコン基板上への酸化ハフニウム（ＨｆＯ_２）からなる極薄膜、すなわち、ＨｆＯ_２／シリコン接合の電気特性を調査したところ、上部電極（Ａｌ）／金属酸化物絶縁体（ＨｆＯ_２）／半導体構造（ｎ−Ｓｉ）の組み合わせにおいて、電流−電圧特性曲線にヒステリシスを観測した。さらに、この履歴特性は、試料を作製した後の１回目の測定から観測されることを見出した。

また、ＰＬＤ法におけるレーザ光の単位面積当たりのエネルギー量（Ｊ／ｃｍ^２）を表すレーザフルエンス（laser fluence）を調節することにより、ＨｆＯ_２／シリコン界面におけるシリサイドの形成を制御できることが分かった。シリサイドの形成度合いによる電流履歴特性依存性を調べたところ、このシリサイド層が厚いほど、低抵抗状態で流れる電流量が大きくなることが分かった。

また、この電流機構を詳細に調査したところ、抵抗変化はファウラーノードハイムトンネル（Fowler-Nordheim Tunneling）電流による伝導を経て、直接トンネル電流に変化することにより生じていることが分かった。

以上の結果から、金属電極／金属酸化物絶縁体／シリコンによるＭＯＳ構造における、当該金属酸化物／半導体によるＯＳ界面に、金属シリサイドからなるシード領域を介在させることにより、白金（Ｐｔ）等の高価な金属電極を用いることなく、より簡単な構造でフォーミングフリーとなるＲｅＲＡＭを実現するに至った。

（一実施形態）
本開示の一実施形態について図面を参照しながら説明する。

図１は本実施形態に係る抵抗変化型半導体メモリ素子としての試料体を表している。図１に示すように、本実施形態に係る試料体１０は、例えば、シリコン（Ｓｉ）からなる半導体基板１１と、該半導体基板１１の上に形成された酸化ハフニウム（ＨｆＯ_２）層１２と、半導体基板１１と酸化ハフニウム（ＨｆＯ_２）層１２との界面に形成され、ハフニウムシリサイド（ＨｆＳｉ）からなるシード領域１３とを有している。ここで、ハフニウムシリサイドは金属化合物の一例であり、酸化ハフニウム層１２は金属酸化物を含む絶縁層の一例である。半導体基板１１の厚さは、例えば約３５０ｎｍである。この場合の半導体基板１１の面方位は（１００）面及びこれと等価な面であってもよい。酸化ハフニウム層１２の厚さは、例えば約２ｎｍである。シード１３の厚さは、例えば約０．２ｎｍである。

酸化ハフニウム層１２の上には、一片が４００μｍの、例えば金（Ａｕ）からなる上部電極１４が設けられている。また、半導体基板１１における上部電極１４と反対側の面上には、金（Ａｕ）からなる下部電極１５がその全面に設けられている。上部電極１４及び下部電極１５には、例えば銀ペースト１６を接着材として白金（Ｐｔ）からなる接続配線１７がそれぞれ接続されている。

（試料体の製造方法）
次に、試料体１０の製造方法について説明する。

まず、パルスレーザ堆積（ＰＬＤ）法により、半導体基板１１の主面上に室温で、酸化ハフニウム（ＨｆＯ_２）層１２を堆積する。このとき、例えば、酸化ハフニウム（ＨｆＯ_２）からなるターゲット材に照射するレーザ光（一例として、波長が２４８ｎｍのＫｒＦエキシマレーザ）のフルエンスを１Ｊ／ｃｍ^２〜 ３Ｊ／ｃｍ^２と変化させた。

次に、作製された酸化ハフニウム層１２の状態を調べたところ、１．５Ｊ／ｃｍ^２以上のフルエンスでＨｆシリサイドからなるシード領域１３の形成を確認した。また、シード領域１３中のハフニウム（Ｈｆ）の含有量は、レーザフルエンスを大きくすることにより、さらに増大することが分かった（以下の図２及び図３を参照。）。すなわち、シード領域１３におけるハフニウムの組成は、レーザフルエンスにより制御が可能となる。

なお、本実施形態においては、酸化ハフニウム層１２の堆積法にパルスレーザ堆積（ＰＬＤ）法を用いたが、これに限られない。半導体基板１１と酸化ハフニウム層１２との界面のＨｆシリサイド（シード領域１３）中のハフニウム組成を制御することができれば、ＰＬＤ法に代えて、他のＰＶＤ（Physical Vapor Deposition）法、例えば、分子線エピタキシ（Molecular Beam Epitaxy：ＭＢＥ）法、原子線エピタキシ（Atomic layer Epitaxy：ＡＬＥ）法又はスパッタ法等を用いることができる。さらには、化学気層堆積（Chemical Vapor Deposition：ＣＶＤ）法を用いることもできる。

（シード領域中のＨｆシリサイドの確認）
次に、Ｘ線光電子分光（X-ray Photoelectron Spectroscopy：ＸＰＳ）法により、試料体１０におけるシード領域１３の化学結合状態を測定した。Ｓｉ（２ｐ軌道）及びＨｆ（４ｆ軌道）における内殻光電子スペクトルピークの結合エネルギーから、Ｈｆシリサイドの形成を確認した。また、Ｈｆシリサイド（Ｈｆ−Ｓｉ）に特徴づけられるピークの強度は、レーザフルエンスを増大するほど大きくなった。このとき、シード領域１３自体の厚さは変化していないため、該シード領域１３中のＳｉの組成が増加したと考えられる。

図２及び図３にＸ線光電子分光（ＸＰＳ）スペクトルを示す。図２はレーザフルエンスが１．５Ｊ／ｃｍ^２の場合であり、図３はレーザフルエンスが３．０Ｊ／ｃｍ^２の場合である。各図において、横軸は結合エネルギー（ｅＶ）を表し、縦軸は強度（任意単位）を表す。また、縦軸方向には、下から、酸化ハフニウム層１２の堆積直後、堆積後のアニール温度が２００℃、３００℃及び４００℃の場合をそれぞれ併記している。また、各図において、ドット表記が生データを表し、実線表記がガウシアンフィッティング（Gaussian fitting）を表す。直線状の破線はノイズ等によるバックグラウンド（back ground）を表す。

さらに、図４に酸化ハフニウム層１２の堆積直後、堆積後のアニール温度が２００℃、３００℃及び４００℃の場合の、それぞれのＨｆシリサイド量を表す。図４の横軸はアニール温度を表す。図４の縦軸は、図２及び図３におけるそれぞれのＨｆ（４ｆ軌道）の強度の分布面積に対するＨｆ−Ｓｉの強度の分布面積の比の値を表している。

図２〜図４に示すように、堆積後のアニール（ポストアニール）によっても、シード領域１３におけるＨｆ−Ｓｉの量を制御できることが分かる。例えば、図２及び図３に示すＸＰＳスペクトルの結果から、堆積直後の試料体１０と、２００℃アニールの試料体１０とでは、Ｈｆ−Ｓｉ層の厚さに大きな違いはない。しかしながら、図２〜図４に示すように、３００℃アニール及び４００℃アニールの場合は、シード領域１３に酸化反応が進み、ＨｆＯ_２に変化するため、該シード領域１３におけるＨｆ−Ｓｉ層は減少することが分かる。

なお、これらの堆積後のアニール（ポストアニール）処理は、本開示に必須の要件ではない。すなわち、上述したポストアニール処理は、酸化ハフニウム層１２の絶縁性を確保するために行っており、該酸化ハフニウム層１２の成膜条件によっては、酸化ハフニウムの絶縁性を向上できる場合があるからである。そのような酸化ハフニウムの絶縁性を向上できる成膜条件を採用した場合は、ポストアニール処理は不要である。

また、金属酸化物を含む絶縁層に含まれる金属酸化物は、ハフニウム酸化物（ＨｆＯ_２）に代えて、酸化チタン（ＴｉＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）又は酸化マグネシウム（ＭｇＯ）等を用いることができる。

（抵抗変化現象の確認）
以下に、上部電極１４の２通りの材料と半導体基板１１の２通りの材料との組み合わせのうち、３通りの試料体を作製してそれぞれの抵抗変化現象を確認した。

第１の試料体は、本実施形態に係る試料体であり、上部電極／金属酸化物／シード領域／半導体基板として、アルミニウム（Ａｌ）／酸化ハフニウム（ＨｆＯ_２）／ハフニウムシリサイド（Ｈｆ−Ｓｉ）／ｎ型シリコン（ｎ−Ｓｉ）を用いている。第２の試料体は、第１比較例に係る試料体であり、上部電極／金属酸化物／シード領域／半導体基板として、アルミニウム（Ａｌ）／酸化ハフニウム（ＨｆＯ_２）／ハフニウムシリサイド（Ｈｆ−Ｓｉ）／ｐ型シリコン（ｐ−Ｓｉ）を用いている。第３の試料体は、第２比較例に係る試料体であり、上部電極／金属酸化物／シード領域／半導体基板として、金（Ａｕ）／酸化ハフニウム（ＨｆＯ_２）／ハフニウムシリサイド（Ｈｆ−Ｓｉ）／ｐ型シリコン（ｐ−Ｓｉ）を用いている。

図５に第１の試料体に係る電流−電圧特性を示す。図６及び図７に第２の試料体及び第３の試料体に係る電流−電圧特性をそれぞれ示す。図５〜図７において、横軸にはバイアス電圧を採り、縦軸には電流密度を対数目盛で採っている。さらに、図５〜図７において、酸化ハフニウム層１２は、それぞれ、レーザフルエンスを１．５Ｊ／ｃｍ^２と３．０Ｊ／ｃｍ^２との２通りの条件で測定している。図４で説明したように、レーザフルエンスが１．５Ｊ／ｃｍ^２の場合（図５〜図７の●印）は、シード領域１３の厚さは相対的に小さく、レーザフルエンスが３．０Ｊ／ｃｍ^２の場合（図５〜図７の▲印）は、シード領域１３の厚さは相対的に大きい。なお、酸化ハフニウム層１２の厚さは約２ｎｍである。また、酸化ハフニウム層１２の堆積後のアニール温度は、２００℃以下である。

上記の３つの試料体のうち、図５に示す第１の試料体の電流−電圧（Ｉ−Ｖ）特性にのみ、抵抗スイッチング現象が見られる。すなわち、図５においてのみ、電圧スイープによる電流ヒステリシスが現れている（矢印を参照。）。ここで、フルエンスが１．５Ｊ／ｃｍ^２の場合は実線の矢印であり、フルエンスが３．０Ｊ／ｃｍ^２の場合は破線の矢印である（以下、同様）。より詳細には、アルミニウムからなる上部電極１４に対して、０Ｖから＋３Ｖ（図５においては＋２Ｖまでを表示）までバイアス電圧をスイープし、続いて、＋３Ｖから０Ｖまでバイアス電圧をスイープした場合には、高抵抗状態から低抵抗状態にスイッチ（セット）する。これとは逆に、０Ｖから−３Ｖ（−２Ｖまでを表示）までバイアス電圧をスイープし、続いて、−３Ｖから０Ｖまでバイアス電圧をスイープした場合には、低抵抗状態から高抵抗状態にスイッチ（リセット）する。このように、第１の試料体のみがバイポーラ型のスイッチ特性を示す。なお、抵抗スイッチング現象とは、このように、電圧を加えると素子の電気抵抗が変化し、電圧を除いた後も、該電気抵抗の変化が保持される現象をいう。

（抵抗変化現象の解析）
シード領域１３における伝導メカニズムを解析するため、図８〜図１０に、図５〜図７とそれぞれ対応してファウラーノードハイムプロットを行ったグラフを示す。ここで、横軸はバイアス電圧Ｖの逆数である。縦軸には、電流密度Ｊの絶対値をバイアス電圧Ｖの２乗で割った値の自然対数（ｌｎ＝ｌｏｇ_ｅ）を採っている。

図８に示すように、高抵抗状態における、バイアス電圧Ｖの逆数の１／Ｖの値が０から１の高電圧側の負の傾きをもつ領域ａ１では、ファウラーノードハイムトンネル電流による伝導であることを示している。また、この１／Ｖの値が１以上の領域ａ２では、正のスロープを示しており、この領域ａ２は直接トンネル電流による伝導が支配的であることが分かる。

一方、低抵抗状態の伝導機構は、オーミック伝導であると考えられる。このＩ−Ｖヒステリシスの方向と、伝導機構の切り替わりとから、本構造の抵抗スイッチング現象は次のように考えられる。

まず、正のバイアス電圧を印加すると、直接トンネル電流が流れる。この印加電圧値が大きくなると、この伝導機構がファウラーノードハイムトンネル電流に切り替わった後、高抵抗状態から低抵抗状態への抵抗スイッチングが起こる。このとき、伝導機構はオーミック伝導に切り替わる。これとは逆に、負のバイアス電圧を印加していくと、正バイアスの印加とは逆の現象が起こって、高抵抗状態から低抵抗状態に切り替わる。

（繰り返しスイッチング特性の解析）
次に、第１の試料体のうち、レーザフルエンスが１．５Ｊ／ｃｍ^２の場合であって、シード領域１３として薄いシード領域を持つ試料体における繰り返しスイッチング特性を示す。以下、第１の試料体のうち、薄いシード領域を持つ試料体を薄型シード試料体と呼ぶ。

まず、図１１に、薄型シード試料体を作製した後の１回目のバイアス電圧をスイープしたデータを示す。電圧のスイープの仕方は、０Ｖから３Ｖまでのスイープを行い（（１））、再度、０Ｖに戻す（（２））。次に、０Ｖから−３Ｖまでのスイープを行い（（３））、再度、０Ｖに戻す（（４））。このように、本実施形態に係る薄型シード試料体は、フォーミング処理を行うことなく、初回の電圧スイープから抵抗スイッチング現象を示していることが分かる。

次に、図１２に、初回の電圧スイープを行った後、０Ｖから＋１Ｖまでの往復のスイープ（（１）及び（２））を行なったデータを示す。この場合は、高抵抗状態が保持されていることが分かる。これは、図１１の電圧スイープ（４）を行った影響による（後述の図１５を参照）。ここで、白抜きで示したグラフは、図１１で示した初回のスイープを示す（以下、同様）。

次に、図１３に、０Ｖから＋３Ｖまでの往復のスイープ（（１）及び（２））を行なったデータを示す。この場合は、高抵抗状態から低抵抗状態にスイッチしていることが分かる。これにより、薄型シード試料体には、いわゆるセット処理が施されたことになる。

次に、図１４に、再度、０Ｖから＋３Ｖの往復のスイープ（（１）及び（２））を行なったデータを示す。この場合、低抵抗状態（セット状態）が保持されていることが分かる。

次に、図１５に、０Ｖから−３Ｖまでの往復のスイープ（（１）及び（２））を行なったデータを示す。この場合は、再度、高抵抗状態にスイッチしたことが分かる。すなわち、薄型シード試料体には、いわゆるリセット処理が施されたことになる。

次に、図１６に示すように、−３Ｖから＋３Ｖまでの往復のスイープ（（１）、（２）、（３）及び（４））を複数回連続して行なうと、ほぼ初回の電圧スイープと同様の履歴を示し続けた。

図１７〜図２２に、図１１〜図１６とそれぞれ対応してファウラーノードハイムプロットを行ったグラフを示す。図１８における高抵抗状態の低電圧スイープでは、前述した直接トンネル電流による伝導が見られる。ここで、白抜きで示したグラフは、図１７で示した初回のスイープを示す（以下、同様）。また、図２０における低抵抗状態の電圧スイープでは、オーミック伝導が見られる。

図１９に示す高抵抗状態から低抵抗状態へのスイッチング（セット）及び図２１に示す低抵抗状態から高抵抗状態へのスイッチング（リセット）は、図８（●印）を用いた説明と対応する。

この抵抗スイッチング現象は、半導体基板１１の主面と酸化ハフニウム層１２との界面、すなわちシード領域１３におけるＨｆシリサイドの状態に大きく影響されることを確認している。

例えば、第１の試料体のうち、３．０Ｊ／ｃｍ^２のレーザフルエンスで酸化ハフニウム層１２を作製した厚いシード領域１３を持つ試料体（以下、厚型シード試料体と呼ぶ。）の場合は、図２３〜図２８に示す電流−電圧特性を示す。図２３〜図２８における測定条件は、図１１〜図１６における測定条件と対応しており、それぞれ同一である。

図２３は、厚型シード試料体を作製した後の１回目のバイアス電圧をスイープしたデータを示している。図２３に示すように、この場合は、薄型シード試料体と同様に、抵抗スイッチング現象が確認された。しかしながら、２回目以降の電圧スイープでは、図２４〜図２８に示すように、厚型シード試料体は低抵抗のままであった。すなわち、オーミック伝導のままであることが分かった。図２４〜図２８に白抜きで示したグラフは、図２３で示した初回のスイープを示す。

以上の電流−電圧特性の結果から、各試料体のエネルギーバンド図を用いて上記の伝導メカニズムを説明する。

図２９に、図５と対応する第１の試料体に係るエネルギーバンド図を示す。図３０及び図３１に、それぞれ図６及び図７と対応する第２の試料体（第１比較例）及び第３の試料体（第２比較例）に係るエネルギーバンド図を示す。上述したように、第１の試料体は、Ａｌ／ＨｆＯ_２（／Ｈｆ−Ｓｉ）／ｎ−Ｓｉからなる接合体である。第２の試料体は、Ａｌ／ＨｆＯ_２（／Ｈｆ−Ｓｉ）／ｐ−Ｓｉからなる接合体であり、第３の試料体は、Ａｕ／ＨｆＯ_２（／Ｈｆ−Ｓｉ）／ｐ−Ｓｉからなる接合体である。

公知のように、図２９に示すｎ型シリコン（Ｓｉ）からなる半導体基板の場合は、伝導帯Ｅ_ＣＢの電子ｅが伝導を担う。一方、図３０及び図３１に示すｐ型シリコン（Ｓｉ）からなる半導体基板の場合は、価電子帯Ｅ_ＶＢのホールｈが伝導を担う。

Ｈｆ−Ｓｉの仕事関数φ_ｍｓは４．２ｅＶであり、エネルギー的にＳｉの伝導帯Ｅ_ＣＢの近くに位置する。抵抗スイッチ現象は、図２９に示すＡｌ／ＨｆＯ_２（／Ｈｆ−Ｓｉ）／ｎ−Ｓｉの場合にのみ見られる。これにより、金属、Ｈｆ−Ｓｉ及びｎ−Ｓｉの伝導帯がエネルギー的に近い位置関係で並んでいることが重要であると考えられる。

この結果から、伝導メカニズムとして、Ｓｉの伝導電子ｅがシード領域であるＨｆ−Ｓｉを介してＡｌからなる上部電極にトンネル電流として伝導するモデルが考えられる。これにより、上部電極に金（Ａｕ）及び白金（Ｐｔ）等の貴金属を用いない構成を採ることができる。

さらに、図２９に示すように、金属酸化物であるＨｆＯ_２層に高電界が加わると、ＨｆＯ_２とＡｌとの界面において、電界により生じた酸化還元反応によって、Ｈｆ−Ｓｉが伸長する。これが伝導経路となって、上述の抵抗スイッチング現象が現れる。

また、図２３〜図２８を用いて説明した厚型シード試料体の場合には、１回目の電圧の印加によって太い伝導経路が形成されるため、ＨｆＯ_２層には、ほとんど電圧が掛からなくなり、その後は、この太い伝導経路を切り離すほどの電界が得られなくなって、高抵抗状態に戻らなくなると考えられる。

（メモリ特性のアニール温度依存性）
図３２〜図３４に本実施形態に係る試料体のアニール温度依存性を示す。試料体の構造は、アルミニウム（Ａｌ）／酸化ハフニウム（ＨｆＯ_２）／ハフニウムシリサイド（Ｈｆ−Ｓｉ）／ｎ型シリコン（ｎ−Ｓｉ（１００））である。ＨｆＯ_２層の厚さは、２ｎｍ、レーザフルエンスは１．５Ｊ／ｃｍ^２、アニール時間は１時間、及びアニール雰囲気は酸素（１気圧）である。ポストアニール処理温度は、図３２が２００℃であり、図３４が３００℃であり、図３５が３００℃である。

図３２〜図３４に示すように、ポストアニール処理温度が上昇するにつれて、電流−電圧特性曲線におけるヒステリシス特性が消失していることが分かる。これは、より高温のアニール処理によって抵抗スイッチング現象が消失し、すなわちハフニウムシリサイドが減少していることを現している。この界面のＨｆ−Ｓｉが減少する傾向は、図４と対応している。

（ＨｆＯ_２層の厚さ依存性）
図３５〜図３８に本実施形態に係る試料体のＨｆＯ_２層の厚さ依存性を示す。試料体の構造は、ＨｆＯ_２層の厚さ以外は、図３２〜図３４と同等である。ＨｆＯ_２層の厚さは、図３５が６ｎｍであり、図３６が７ｎｍであり、図３７が８ｎｍであり、図３８が９ｎｍである。

図３５〜図３８に示すように、ＨｆＯ_２層の厚さが増大するにつれてオン状態の電流密度が減少し、メモリ特性を示さなくなることが分かる。すなわち、本実施形態に係る試料体は、ＨｆＯ_２層が特定の厚さ以下、すなわち７ｎｍ以下又は８ｎｍ未満で抵抗スイッチング現象を示し、このことから、オン状態の電流は、ＨｆＯ_２層の界面におけるトンネル電流であることが推測される。

（オン／オフ比におけるＨｆＯ_２層の厚さ依存性）
図３９〜図４２に本実施形態に係る試料体のオン／オフ比におけるＨｆＯ_２層の厚さ依存性を示す。試料体の構造は、ＨｆＯ_２層の厚さ以外は、図３２〜図３４と同等である。ＨｆＯ_２層の厚さは、図３９が１ｎｍであり、図４０が４ｎｍであり、図４１が５ｎｍであり、図４２が６ｎｍである。ここで、オン／オフ比とは、メモリ素子（試料体）のオン時の電流密度とオフ時の電流密度との比をいう。

図３９の１Ｖでのオン／オフ比の値は４．９２倍であり、図４０での同じオン／オフ比の値は２．２１倍であり、図４１での同じオン／オフ比の値は１．７５倍であり、図４２での同じオン／オフ比の値は１．５４倍である。このように、ＨｆＯ_２層の厚さによって、メモリ素子の抵抗変化率が変わることが分かる。従って、本実施形態に係る試料体は、その界面におけるシード領域（Ｈｆ−Ｓｉ）の密度が一定の場合、ＨｆＯ_２層の厚さが小さいことが重要である。従って、この観点から、ＨｆＯ_２層の厚さは１ｎｍが好ましい。

（不揮発性スイッチング装置）
図４３は一実施形態に係る抵抗変化型半導体メモリ素子を用いた不揮発性スイッチング装置における１素子分の断面構成を表している。図４３に示すように、不揮発性スイッチング装置２０は、例えば、ｐ型シリコン（Ｓｉ）からなる半導体基板２１と、該半導体基板２１の上部に形成され、互いに離間したｎ型シリコン（Ｓｉ）からなるソース／ドレイン領域２２ａ、２２ｂとを有している。なお、ｐ型の半導体基板２１は、ｎ型シリコンからなる半導体基板におけるｐ型半導体領域であってもよい。

ｎ型のソース／ドレイン領域２２ａの上には、抵抗変化型半導体メモリ素子４０が構成されている。当該メモリ素子４０は、ソース／ドレイン領域２２ａと、該ソース／ドレイン領域２２ａの上に形成され、例えば酸化ハフニウム（ＨｆＯ_２）からなる金属酸化物層２３と、該金属酸化物層２３の上に形成され、例えばアルミニウム（Ａｌ）からなる上部電極２４とを有している。

一方、ソース／ドレイン領域２２ａ、２２ｂを含む半導体基板２１の上には、抵抗変化型半導体メモリ素子４０をアクセスする電界効果トランジスタ（ＦＥＴ）５０が構成されている。当該ＦＥＴ５０は、半導体基板２１の上におけるソース／ドレイン領域２２ａ、２２ｂ同士の間の領域（チャネル領域）に、ゲート絶縁膜２６を介して形成されたゲート電極２５を有している。ゲート電極２５には、例えば、公知のメタル系ゲートを用いることができる。ゲート絶縁膜２６には、例えば、公知の酸化ハフニウムを主成分とするｈｉｇｈ−ｋ膜を用いることができる。

ＦＥＴ５０におけるゲート電極２５は、コンタクトプラグ２７を介してビット線２８と電気的に接続されている。ＦＥＴ５０におけるソース／ドレイン領域２２ｂは、コンタクトプラグ２７を介してワード線２９と電気的に接続されている。

また、抵抗変化型半導体メモリ素子４０における上部電極２４は、共有線３０と電気的に接続されている。

このように、本実施形態に係る不揮発性スイッチング装置２０は、従来のＤＲＡＭ（Dynamic Random Access Memory）を構成するキャパシタに代えて、本実施形態に係る抵抗変化型半導体メモリ素子４０を組み込んでいる。

上述したように、抵抗変化型半導体メモリ素子４０は、金属／抵抗変化層（金属酸化物層）／半導体からなる積層構造を有しているため、金属／抵抗変化層／金属からなる従来型の積層構造と比べて半導体プロセスになじみやすい。例えば、現在のＤＲＡＭのキャパシタ構造を抵抗スイッチング素子に置き換える場合に、電界効果トランジスタのドレインチャネル層にメモリセルを直接に積層することが可能となるので、製造工程の簡略化を期待できる。

また、ＲｅＲＡＭは、不揮発性であり、高速な書き込み時間と高い書き換え回数とを併せ持ったメモリ素子である。よって、大容量のＲｅＲＡＭを容易に実装できるようになれば、コンピュータシステムのストレージからメインメモリ、プロセッサのキャッシュの全メモリ装置に不揮発性の特性を持たせることができる。

このようなシステムは、ＤＲＡＭのようなリフレッシュが必要でなくなるため、動作させるシステムブロックに対して、動作させるときにのみ電力を供給することができ、大幅な省電力化を実現することができる。

また、トランジスタ自体に不揮発性を付加できれば、プロセッサ自体もノーマリパワーオフの状態から０時間で再起動できるようになるため、さらなる省電力化が可能となる。

また、ＲｅＲＡＭは、パルス電圧入力に対する動作がニューロンのシナプスの結合と類似していることから、ニューロモロフィックハードウェアの可塑性を表現する素子としての応用も期待される。

なお、本実施形態においては、金属／抵抗変化層（金属酸化物層）／半導体からなる積層構造における半導体としてｎ型シリコンを用いたが、ｐ型シリコンを用いることもできる。半導体にｐ型シリコンを用いる場合は、金属からなる上部電極には、例えば、仕事関数が５．１ｅＶの金（Ａｕ）を用い、且つ、仕事関数が５ｅＶのシリサイドを用いればよい。

本開示に係る抵抗変化型半導体メモリ素子及びそれを用いた不揮発性スイッチング装置は、フォーミング処理が不要であり、また、ＭＯＳ構造を採用でき、高価な金属からなる電極が不要となり、ＤＲＡＭ、Ｆｌａｓｈメモリ等の代替として有用である。

１０ 試料体
１１ 半導体基板（シリコン）
１２ 酸化ハフニウム層（金属酸化物を含む絶縁層／抵抗変化層）
１３ シード領域（Ｈｆ−Ｓｉ）
１４ 上部電極
２０ 不揮発性スイッチング装置
２１ 半導体基板（ｐ−Ｓｉ）
２２ａ、２２ｂ ソース／ドレイン領域（ｎ−Ｓｉ）
２３ 金属酸化物層（ＨｆＯ_２）
２４ 上部電極（Ａｌ）
２５ ゲート電極
２６ ゲート絶縁膜
４０ 抵抗変化型半導体メモリ素子
５０ 電界効果トランジスタ

Claims (11)

1. 半導体層と、
   前記半導体層の上に設けられた金属酸化物を含む絶縁層と、
   前記半導体層と前記絶縁層との間に形成され、前記金属酸化物を構成する金属元素と前記半導体層を構成する半導体元素との金属化合物からなるシード領域と、
   前記絶縁層の上に設けられ、金属からなる上部電極とを備え、
   前記上部電極と前記半導体層との間に、所定の電圧を印加することにより、前記上部電極と前記半導体層との間の電気抵抗が低抵抗状態と高抵抗状態とに変化する抵抗スイッチング現象が発現し、
   前記抵抗スイッチング現象を発現するためのフォーミング処理が不要である抵抗変化型半導体メモリ素子。
2. 半導体層と、
   前記半導体層の上に設けられた金属酸化物を含む絶縁層と、
   前記半導体層と前記絶縁層との間に形成され、前記金属酸化物を構成する金属元素と前記半導体層を構成する半導体元素との金属化合物からなるシード領域と、
   前記絶縁層の上に設けられ、金属からなる上部電極とを備え、
   前記上部電極と前記半導体層との間に、所定の電圧を印加することにより、前記上部電極と前記半導体層との間の電気抵抗が低抵抗状態と高抵抗状態とに変化する抵抗スイッチング現象が発現し、
   前記半導体層はｎ型のシリコンであり、
   前記金属酸化物は、酸化ハフニウム、酸化チタン、酸化アルミニウム、酸化ジルコニウム又は酸化マグネシウムであり、
   前記シード領域は、前記金属酸化物とシリコンとの金属シリサイドからなり、
   前記所定の電圧を印加することにより、前記シード領域が前記絶縁層の厚さ方向に増減する抵抗変化型半導体メモリ素子。
3. 請求項１又は２に記載の抵抗変化型半導体メモリ素子において、
   前記所定の電圧は、正の第１電圧及び負の第２電圧であり、
   高抵抗状態において、前記第１電圧が印加された際に、前記シード領域が伸長して、直接トンネル電流が流れることにより、低抵抗状態に変化し、
   一方、低抵抗状態において、前記第２電圧が印加された際に、前記シード領域が縮小して、高低抵抗状態に変化する抵抗変化型半導体メモリ素子。
4. 請求項１〜３のいずれか１項に記載の抵抗変化型半導体メモリ素子において、
   前記半導体層は、ｎ型シリコンであり、
   前記金属酸化物は、酸化ハフニウムを主成分とし、
   前記上部電極は、アルミニウムを主成分とする抵抗変化型半導体メモリ素子。
5. 請求項１〜４のいずれか１項に記載の抵抗変化型半導体メモリ素子において、
   前記絶縁層の厚さは、８ｎｍ未満である抵抗変化型半導体メモリ素子。
6. 第１導電型の半導体領域と、
   前記半導体領域の上部に互いに間隔をおいて設けられた第２導電型のソース／ドレイン領域と、
   前記半導体領域上における前記ソース／ドレイン領域の間の領域にゲート絶縁膜を介して設けられたゲート電極と、
   前記ソース／ドレイン領域の一方に設けられ、請求項１〜５のいずれか１項に記載の抵抗変化型半導体メモリ素子とを備え、
   前記抵抗変化型半導体メモリ素子における前記半導体層は、一方の前記ソース／ドレイン領域である不揮発性スイッチング装置。
7. 請求項６に記載の不揮発性スイッチング装置において、
   前記抵抗変化型半導体メモリ素子における前記上部電極は、共有線と接続され、
   前記ゲート電極はビット線と接続され、
   他方の前記ソース／ドレイン領域は、ワード線と接続されている不揮発性スイッチング装置。
8. 請求項１〜５のいずれか１項に記載の抵抗変化型半導体メモリ素子の製造方法であって、
   前記半導体層の上に、前記絶縁層を堆積する工程と、
   堆積した前記絶縁層に対して加熱することにより、前記シード領域を形成する工程とを備えている抵抗変化型半導体メモリ素子の製造方法。
9. 請求項８に記載の抵抗変化型半導体メモリ素子の製造方法において、
   前記絶縁層を堆積する工程では、パルスレーザ堆積法を用い、該パルスレーザ堆積法におけるレーザ光の単位面積当たりのエネルギー量を調節することにより、前記シード領域の形成厚さを調整する抵抗変化型半導体メモリ素子の製造方法。
10. 請求項９に記載の抵抗変化型半導体メモリ素子の製造方法において、
    前記絶縁層に対する加熱温度は、２００℃以下である抵抗変化型半導体メモリ素子の製造方法。
11. 請求項９又は１０に記載の抵抗変化型半導体メモリ素子の製造方法において、
    前記レーザ光の単位面積当たりのエネルギー量は、２．０Ｊ／ｃｍ^２以下である抵抗変化型半導体メモリ素子の製造方法。