JP2019071671A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、表示装置の駆動回路に関する。さらに本発明は、前記表示装置の駆動回路を
用いて作製された電子機器を含む。なお本明細書中、表示装置とは、画素に液晶素子を用
いてなる液晶表示装置および、有機エレクトロルミネッセンス(EL)素子を始めとした
自発光素子を用いてなる発光表示装置を含むものとする。駆動回路とは、表示装置に配置
された画素に映像信号を入力し、映像の表示を行うための処理を行う回路を指し、シフト
レジスタ等を始めとするパルス回路や、アンプ等を始めとする増幅回路を含むものとする
。
The present invention relates to a drive circuit of a display device. Furthermore, the present invention includes an electronic device manufactured using the drive circuit of the display device. Note that in this specification, a display device includes a liquid crystal display device using a liquid crystal element in a pixel and a light emitting display device using a self light emitting element such as an organic electroluminescence (EL) element. A driver circuit refers to a circuit that performs processing for inputting a video signal to a pixel arranged in a display device and performing video display, and includes a pulse circuit including a shift register and the like, an amplifier and the like. It is assumed that the amplifier circuit is included.
近年、絶縁体上、特にガラス基板上に半導体薄膜を形成した表示装置、特に薄膜トラン
ジスタ(以下、TFTと表記)を用いたアクティブマトリクス型表示装置の普及が顕著と
なっている。TFTを使用したアクティブマトリクス型表示装置は、マトリクス状に配置
された数十万から数百万の画素を有し、各画素に配置されたTFTによって各画素の電荷
を制御することによって映像の表示を行っている。
2. Description of the Related Art In recent years, display devices in which a semiconductor thin film is formed on an insulator, particularly on a glass substrate, and particularly active matrix display devices using thin film transistors (hereinafter referred to as TFT) have become prominent. An active matrix display device using TFTs has hundreds of thousands to millions of pixels arranged in a matrix, and displays an image by controlling the charge of each pixel by the TFTs arranged in each pixel. It is carried out.
さらに最近の技術として、画素を構成する画素TFTの他に、画素部の周辺領域にTF
Tを用いて駆動回路を同時形成するポリシリコンTFTに関する技術が発展してきており
、装置の小型化、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大
が著しいモバイル情報端末の表示部等に、表示装置は不可欠なデバイスとなってきている
。
Furthermore, as a recent technology, in addition to the pixel TFT that constitutes the pixel, a TF in the peripheral region of the pixel portion is used.
Technologies related to polysilicon TFTs, which simultaneously form drive circuits using T, have been developed, which greatly contribute to the miniaturization of devices and the reduction of power consumption, and in conjunction with this, mobile information terminals whose application fields have significantly expanded in recent years The display device has become an indispensable device in the display unit of the above.
表示装置の駆動回路としては、N型TFTとP型TFTを組み合わせたCMOS回路が
一般的に使用されている。CMOS回路の特徴として、論理が変わる(Hi電位からLo
電位へ、あるいはLo電位からHi電位へ)瞬間にのみ電流が流れ、ある論理の保持中に
は電流が流れない(実際には微小なリーク電流の存在がある)ため、回路全体での消費電
流を低く抑えることが可能な点や、高速駆動に有利な点が挙げられる。
As a drive circuit of a display device, a CMOS circuit in which an N-type TFT and a P-type TFT are combined is generally used. As a feature of the CMOS circuit, the logic changes (from Hi potential to Lo
The current flows only at the moment (to the potential or from the Lo potential to the Hi potential), and no current flows while holding a certain logic (in fact, there is a small leakage current), so the consumption current of the entire circuit The point that can be kept low, and the point that is advantageous to high speed driving.
液晶や自発光素子を用いた表示装置の需要は、モバイル電子機器の小型化、軽量化に伴
って急速にその需要が増加しているが、歩留まり等の面から、その製造コストを十分に低
く抑えることが難しい。今後の需要はさらに急速に増加することは容易に予測され、その
ため表示装置をより安価に供給できるようにすることが望まれている。
Demand for display devices using liquid crystals and self-luminous elements is rapidly increasing with the downsizing and weight reduction of mobile electronic devices, but the manufacturing cost is sufficiently low in terms of yield etc. It is difficult to suppress. It is easily predicted that the future demand will further increase rapidly, and it is therefore desired to be able to supply display devices cheaper.
絶縁体上に駆動回路を作製する方法としては、複数のフォトマスクを用いて、活性層、
配線等のパターンを露光、エッチングを行って作りこんでいく方法が一般的であるが、こ
のときの工程数の多さが製造コストに直接影響しているため、可能な限り少ない工程数で
製造することが理想的である。そこで、従来CMOS回路によって構成されていた駆動回
路を、N型もしくはP型のいずれか一方の導電型のみのTFTを用いて構成する。この方
法により、イオンドーピング工程の一部を省略することが出来、さらにフォトマスクの枚
数も削減することが出来る。
As a method of manufacturing a driver circuit on an insulator, a plurality of photomasks are used to form an active layer,
Although the method of exposing and etching patterns such as wiring is generally used, the number of processes at this time directly affects the manufacturing cost, so the number of processes is as small as possible. It is ideal to do. Therefore, a drive circuit which is conventionally configured by a CMOS circuit is configured by using a TFT of only one conductivity type of either N-type or P-type. By this method, part of the ion doping process can be omitted, and furthermore, the number of photomasks can be reduced.
(本発明以前の技術の問題点)
図9(A)は、従来一般的に用いられているCMOSインバータ(I)と、一極性のみ
のTFTを用いて構成したインバータ(II)(III)の例を示している。(II)はTFT
負荷型のインバータ、(III)は抵抗負荷型のインバータである。以下に、それぞれの動
作について述べる。
(Problems of technology prior to the present invention)
FIG. 9A shows an example of a conventionally used CMOS inverter (I) and an inverter (II) (III) configured using a TFT of only one polarity. (II) TFT
The load type inverter, (III) is a resistive load type inverter. Each operation will be described below.
図9(B)は、インバータに入力する信号の波形を示している。ここで、入力信号振幅
はVDD−GND間(GND<VDD)とする。具体的にはGND=0[V]として考える
。
FIG. 9 (B) shows the waveform of the signal input to the inverter. Here, the input signal amplitude is between VDD and GND (GND <VDD). Specifically, consider as GND = 0 [V].
回路動作について説明する。なお、説明を明確かつ簡単にするため、回路を構成するN
型TFTのしきい値電圧は、そのばらつきがないものとして一律(VthN)とする。ま
た、P型TFTについても同様に、一律(VthP)とする。
The circuit operation will be described. In order to make the explanation clear and easy,
The threshold voltage of the type TFT is uniformly (VthN), assuming that there is no variation. The same applies to the P-type TFT (VthP).
CMOSインバータに図9(B)のような信号が入力されると、入力信号の電位がHi
(VDD)のとき、P型TFT901はOFFし、N型TFT902がONすることによ
り、出力ノードの電位はLo(GND)となる。逆に、入力信号の電位がLoのとき、P
型TFT901がONし、N型TFT902がOFFすることにより、出力ノードの電位
はHiとなる(図9(C))。
When a signal as shown in FIG. 9B is input to the CMOS inverter, the potential of the input signal is Hi.
At (VDD), the P-
The potential of the output node becomes Hi by turning on the
続いて、TFT負荷型インバータ(II)の動作について説明する。同じく図9(B)に
示すような信号が入力される場合を考える。まず、入力信号がLoのとき、N型TFT9
04はOFFする。一方、負荷TFT903は常に飽和動作していることから、出力ノー
ドの電位はHi方向に引き上げられる。一方、入力信号がHiのとき、N型TFT904
はONする。ここで、負荷TFT903の電流能力よりも、N型TFT904の電流能力
を十分に高くしておくことにより、出力ノードの電位はLo方向に引き下げられる。
Subsequently, the operation of the TFT load type inverter (II) will be described. Similarly, consider the case where a signal as shown in FIG. 9B is input. First, when the input signal is Lo, the N-type TFT 9
04 turns off. On the other hand, since the load TFT 903 always operates in saturation, the potential of the output node is pulled up in the Hi direction. On the other hand, when the input signal is Hi, the N-
Turns on. Here, by setting the current capability of the N-
抵抗負荷型インバータ(III)についても同様に、N型TFT906のON抵抗値を、
負荷抵抗905の抵抗値よりも十分に低くしておくことにより、入力信号がHiのときは
、N型TFT906がONすることにより、出力ノードはLo方向に引き下げられる。入
力信号がLoのときは、N型TFT906はOFFし、出力ノードはHi方向に引き上げ
られる。
Similarly for the resistive load type inverter (III), the ON resistance value of the N-
By keeping the resistance value of the
ただし、TFT負荷型インバータや抵抗負荷型インバータを用いる際、以下のような問
題点がある。図9(D)は、TFT負荷型インバータの出力波形を示したものであるが、
出力がHiのときに、907で示す分だけVDDよりも電位が低くなる。負荷TFT90
3において、出力ノード側の端子をソース、電源VDD側の端子をドレインとすると、ゲ
ート電極とドレイン領域が接続されているので、このときのゲート電極の電位はVDDで
ある。また、この負荷TFTがONしているための条件は、(TFT903のゲート−ソ
ース間電圧>VthN)であるから、出力ノードの電位は、最大でも(VDD−VthN
)までしか上昇しない。つまり、907はVthNに等しい。さらに、負荷TFT903
とN型TFT904の電流能力の比によっては、出力電位がLo電位のとき、908で示
す分だけGNDよりも電位が高くなる。これを十分にGNDに近づけるためには、負荷T
FT903に対し、N型TFT904の電流能力を十分に大きくする必要がある。同様に
、図9(E)は抵抗負荷型インバータの出力波形を示したものであるが、負荷抵抗905
の抵抗値とN型TFT906のON抵抗の比によっては、909で示す分だけ電位が高く
なる。つまり、ここに示した一極性のみのTFTを用いて構成したインバータを用いると
、入力信号の振幅に対し、出力信号の振幅減衰が生ずることになる。駆動回路を構成する
には、振幅が減衰することなく出力が得られなければならない。
However, when using a TFT load type inverter or a resistance load type inverter, there are the following problems. FIG. 9D shows the output waveform of the TFT load type inverter.
When the output is Hi, the potential is lower than VDD by the amount indicated by 907. Load TFT 90
In 3, when the terminal on the output node side is the source and the terminal on the power supply VDD side is the drain, the gate electrode and the drain region are connected, so the potential of the gate electrode at this time is VDD. Further, since the condition for this load TFT to be ON is (voltage between gate and source of
Only). That is, 907 is equal to VthN. Furthermore, the
Depending on the ratio of the current capability of the N-
It is necessary to sufficiently increase the current capability of the N-
Depending on the ratio of the resistance value of the N-
本発明は、以上のような課題を鑑見てなされたものであり、一極性のみのTFTを用い
て製造工程を削減することにより低コストで作製が可能であり、かつ振幅減衰のない出力
を得ることが出来る表示装置の駆動回路を提供することを目的とする。
The present invention has been made in view of the above problems, and can be manufactured at low cost by reducing the number of manufacturing steps using TFTs of only one polarity, and an output without amplitude attenuation. It is an object of the present invention to provide a drive circuit of a display device which can be obtained.
先程の図9(A)の(II)に示したTFT負荷型インバータにおいて、出力信号の振幅
が正常にVDD−GNDを取るための条件を考える。第1に、図1(A)のような回路に
おいて、出力信号の電位がLoとなるとき、その電位を十分にGNDに近づけるためには
、電源VDD−出力ノード間の抵抗値に対し、電源GND−出力ノード間の抵抗値が十分
に低くなっていればよい。すなわち、N型TFT102がONしている期間、N型TFT
101がOFFしていればよい。第2に、出力信号の電位がHiとなるとき、その電位が
VDDに等しくなるには、N型TFT101のゲート−ソース間電圧の絶対値が、Vth
Nを常に上回っていればよい。つまり、出力ノードのHi電位がVDDとなる条件を満た
すには、N型TFT101のゲート電極の電位は(VDD+VthN)よりも高くなる必
要がある。回路に供給される電源はVDD、GNDの2種類のみであるから、VDDより
も電位の高い第3の電源がない限り、条件を満たすことは出来ない。
In the TFT load type inverter shown in (II) of FIG. 9A, the condition for the amplitude of the output signal to take VDD-GND normally is considered. First, in the circuit as shown in FIG. 1A, when the potential of the output signal is Lo, the resistance value between the power supply VDD and the output node is set to the power supply in order to bring the potential sufficiently close to GND. The resistance between the GND and the output node should be sufficiently low. That is, while the N-
It is sufficient if 101 is off. Second, when the potential of the output signal becomes Hi, the absolute value of the gate-source voltage of the N-
It is sufficient if it always exceeds N. That is, in order to satisfy the condition that the Hi potential of the output node becomes VDD, the potential of the gate electrode of the N-
そこで、本発明では以下のような手段を講じた。図1(B)に示すように、N型TFT
101のゲート−ソース間に容量103を設ける。N型TFT101のゲート電極がある
電位をもって浮遊状態となったとき、出力ノードの電位を上昇させると、この容量103
による容量結合によって、出力ノードの電位上昇分に伴って、N型TFT101のゲート
電極の電位も持ち上げられる。この効果を利用すれば、N型TFT101のゲート電極の
電位をVDDよりも高く(正確には、VDD+VthNよりも高く)することが可能とな
る。よって出力ノードの電位を十分にVDDまで引き上げることが可能となる。
Therefore, in the present invention, the following measures are taken. As shown in FIG. 1B, an N-type TFT
A
By the capacitive coupling due to the voltage of the output node, the potential of the gate electrode of the N-
なお、図1(B)において示した容量103は、実際に容量部分を作製しても良いし、
TFT101のゲート−ソース間に寄生する容量を利用するようにしても良い。
Note that the
A parasitic capacitance between the gate and the source of the
本発明の構成を以下に記す。 The configuration of the present invention is described below.
請求項1の記載によると、本発明の表示装置の駆動回路は、第1の不純物領域が第1の
電源と電気的に接続された、第1のトランジスタと、 第1の不純物領域が第2の電源と
電気的に接続された、第2のトランジスタと、 第1の不純物領域が第1の電源と電気的
に接続された、第3のトランジスタと、 第1の不純物領域が第2の電源と電気的に接続
された、第4のトランジスタと、容量とを有する表示装置の駆動回路であって、前記第1
乃至第4のトランジスタはいずれも同一導電型であり、 前記第1のトランジスタの第2
の不純物領域と、前記第2のトランジスタの第2の不純物領域とはいずれも前記容量の一
方の端子と電気的に接続され、 前記第3のトランジスタの第2の不純物領域と、前記第
4のトランジスタの第2の不純物領域と、前記第1のトランジスタのゲート電極とは、い
ずれも前記容量の他の一方の端子と電気的に接続され、 前記第2のトランジスタのゲー
ト電極と、前記第4のトランジスタのゲート電極は、入力信号線と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第1の電源と電気的に接続されていること
を特徴としている。
According to the first aspect of the present invention, in the drive circuit of the display device of the present invention, the first impurity region is electrically connected to the first power supply, and the first impurity region is the second impurity region. A second transistor electrically connected to the power supply of the second transistor, a third transistor of the first impurity region electrically connected to the first power supply, and a second power supply of the first impurity region A driving circuit of a display device having a fourth transistor and a capacitor electrically connected to each other;
The fourth to fourth transistors all have the same conductivity type, and the second transistor of the first transistor is
The second impurity region of the second transistor and the second impurity region of the second transistor are both electrically connected to one terminal of the capacitor, the second impurity region of the third transistor, and the fourth The second impurity region of the transistor and the gate electrode of the first transistor are both electrically connected to the other terminal of the capacitor, the gate electrode of the second transistor, and the fourth electrode. The gate electrode of the transistor is electrically connected to the input signal line,
The gate electrode of the third transistor is electrically connected to the first power supply.
請求項2の記載によると、本発明の表示装置の駆動回路は、第1の不純物領域が第1の
電源と電気的に接続された、第1のトランジスタと、 第1の不純物領域が第2の電源と
電気的に接続された、第2のトランジスタと、 第1の不純物領域が第1の電源と電気的
に接続された、第3のトランジスタと、 第1の不純物領域が第2の電源と電気的に接続
された、第4のトランジスタと、 容量とを有する表示装置の駆動回路であって、前記第
1乃至第4のトランジスタはいずれも同一導電型であり、 前記第1のトランジスタの第
2の不純物領域と、前記第2のトランジスタの第2の不純物領域とはいずれも前記容量の
一方の端子と電気的に接続され、 前記第3のトランジスタの第2の不純物領域と、前記
第4のトランジスタの第2の不純物領域と、前記第1のトランジスタのゲート電極とは、
いずれも前記容量の他の一方の端子と電気的に接続され、 前記第2のトランジスタのゲ
ート電極と、前記第4のトランジスタのゲート電極は、第1の入力信号線と電気的に接続
され、 前記第3のトランジスタのゲート電極は、第2の入力信号線と電気的に接続され
ていることを特徴としている。
According to the second aspect of the present invention, in the drive circuit of the display device of the present invention, the first impurity region is electrically connected to the first power supply, and the first impurity region is the second impurity region. A second transistor electrically connected to the power supply of the second transistor, a third transistor of the first impurity region electrically connected to the first power supply, and a second power supply of the first impurity region A drive circuit of a display device having a fourth transistor and a capacitor electrically connected to each other, wherein all of the first to fourth transistors are of the same conductivity type; The second impurity region and the second impurity region of the second transistor are both electrically connected to one terminal of the capacitor, the second impurity region of the third transistor, and the second impurity region of the third transistor. Second impurity region of 4 transistors A gate electrode of the first transistor,
Both are electrically connected to one other terminal of the capacitor, and the gate electrode of the second transistor and the gate electrode of the fourth transistor are electrically connected to the first input signal line, A gate electrode of the third transistor is electrically connected to a second input signal line.
請求項3の記載によると、本発明の表示装置の駆動回路は、 請求項2において、 前
記第2の入力信号線は、前記第1の入力信号線に入力される信号の反転信号が入力される
信号線であることを特徴としている。
According to the third aspect of the present invention, in the drive circuit of the display device of the present invention, in the second aspect, the second input signal line receives an inverted signal of a signal input to the first input signal line. It is characterized in that it is a signal line.
請求項4の記載によると、本発明の表示装置の駆動回路は、 請求項1もしくは請求項
2において、 前記容量は、前記第1のトランジスタのゲート電極と、前記不純物領域の
うちいずれか一方との間の容量を用いることを特徴としている。
According to the fourth aspect of the present invention, in the drive circuit of the display device of the present invention, in the first aspect or the second aspect, the capacitance is one of the gate electrode of the first transistor and the impurity region. Using the capacity between
請求項5の記載によると、本発明の表示装置の駆動回路は、 請求項1もしくは請求項
2において、 前記容量は、活性層材料、ゲート電極を構成する材料、あるいは配線材料
のうちのいずれか2つの材料を用いて構成された容量であることを特徴としている。
According to the fifth aspect of the present invention, in the drive circuit of the display device of the present invention, in the first aspect or the second aspect, the capacitance is any one of an active layer material, a material constituting a gate electrode, or a wiring material. It is characterized in that it is a capacity configured using two materials.
請求項6の記載によると、本発明の表示装置の駆動回路は、 請求項1乃至請求項5の
いずれか1項において、 前記一導電型とは、Nチャネル型であることを特徴としている
。
According to the description of claim 6, a drive circuit of a display device of the present invention is characterized in that, in any one of
請求項7の記載によると、本発明の表示装置の駆動回路は、 請求項1乃至請求項5の
いずれか1項において、 前記一導電型とは、Pチャネル型であることを特徴としている
。
According to the seventh aspect of the present invention, in the drive circuit of the display device of the present invention, in any one of the first to fifth aspects, the one conductivity type is a P-channel type.
請求項8の記載によると、本発明の表示装置の駆動回路は、 請求項6において、前記
入力信号がHi電位のときの電位は第3の電源電位に等しく、Lo電位のときの電位は第
4の電源電位に等しいとき、 第2の電源電位≦第4の電源電位<第3の電源電位≦第1
の電源電位を満たすことを特徴としている。
According to the eighth aspect of the present invention, in the drive circuit of the display device of the present invention, in the sixth aspect, the potential when the input signal is the Hi potential is equal to the third power supply potential and the potential when the Lo potential is the When equal to the power supply potential of 4, second power supply potential ≦ fourth power supply potential <third power supply potential ≦ first
It is characterized by satisfying the power supply potential of
請求項9の記載によると、本発明の表示装置の駆動回路は、 請求項7において、前記
入力信号がHi電位のときの電位は第3の電源電位に等しく、Lo電位のときの電位は第
4の電源電位に等しいとき、 第1の電源電位≦第4の電源電位<第3の電源電位≦第2
の電源電位を満たすことを特徴としている。
According to the ninth aspect of the present invention, in the drive circuit of the display device of the present invention, in the seventh aspect, the potential when the input signal is the Hi potential is equal to the third power supply potential, and the potential when the Lo potential is the When equal to the power supply potential of 4, first power supply potential ≦ fourth power supply potential <third power supply potential ≦ second
It is characterized by satisfying the power supply potential of
請求項10の記載によると、本発明の表示装置の駆動回路は、 請求項1乃至請求項9
のいずれか1項において、前記表示装置の駆動回路は、インバータ、バッファ、あるいは
レベルシフタであること、あるいはインバータ、バッファあるいはレベルシフタの構成要
件となっていることを特徴としている。
According to the description of claim 10, the drive circuit of the display device of the present invention,
In any one of the above items, the drive circuit of the display device is an inverter, a buffer, or a level shifter, or a configuration requirement of the inverter, the buffer, or the level shifter.
本発明の表示装置の駆動回路によって、表示装置の駆動回路および画素部を、一導電型
のTFTのみによって構成することが可能となり、表示装置の作製工程を削減することに
よって、低コスト化、歩留まりの向上に寄与し、より安価に表示装置の供給が可能となる
。
By the driver circuit of the display device of the present invention, the driver circuit and the pixel portion of the display device can be formed of only one conductivity type TFT, and cost reduction and yield can be achieved by reducing the manufacturing process of the display device. This makes it possible to supply the display device more inexpensively.
図2(A)は、本発明の表示装置の駆動回路の1形態を示したものであり、インバータ
として機能する回路である。N型TFT201〜204および容量205によって構成さ
れており、点線枠206で囲われた部分が、図1(A)に示した回路に相当する。点線枠
210で囲われた部分が、出力振幅補償回路を構成している。出力振幅補償回路210は
、N型TFT203のゲート電極に浮遊状態を作り出すことを目的としたものであり、同
一の機能を有する限り、図2(A)
の構成に限定しない。
FIG. 2A shows one mode of a driver circuit of a display device of the present invention, which is a circuit functioning as an inverter. A portion constituted by N-
Not limited to the configuration of
図2(A)の回路において、入力信号はN型TFT202およびN型TFT204のゲ
ート電極に入力される。N型TFT201は負荷として機能し、N型TFT201、20
2によって構成される回路からの出力(図2(A)中、このノードをαとおく)が、N型
TFT203のゲート電極に入力される。
In the circuit of FIG. 2A, an input signal is input to the gate electrodes of the n-
The output from the circuit configured by 2 (this node is denoted by α in FIG. 2A) is input to the gate electrode of the N-
回路の動作詳細について順を追って説明する。なお、電源電位はVDDおよびGND、
入力信号の振幅もVDD(Hi)−GND(Lo)とする。まず、入力信号の電位がHi
のとき、N型TFT202、204がONする。ここで、N型TFT201はゲート電極
とドレイン領域とが接続されているため飽和動作しているが、N型TFT202の電流能
力をN型TFT201の電流能力よりも十分に高くすることによって、ノードαの電位は
GND側に引き下げられる。これにより、N型TFT203がOFFし、出力ノードには
Lo電位が出力される。
The operation details of the circuit will be described in order. The power supply potentials are VDD and GND,
The amplitude of the input signal is also VDD (Hi)-GND (Lo). First, the potential of the input signal is Hi
At the time, the N-
続いて、入力信号の電位がLoのとき、N型TFT202、204がOFFする。これ
により、ノードαの電位は、VDD側に引き上げられ、その電位が(VDD−VthN)
となったところで一旦浮遊状態となる。一方、ノードαの電位が上昇を始めると、やがて
N型TFT203がONし、出力ノードの電位がVDD側に引き上げられる。ノードαが
浮遊状態となったとき、依然出力ノードの電位は上昇を続けているため、N型TFT20
3のゲート−ソース間容量205の存在によって、出力ノードの電位上昇に伴い、浮遊状
態にあるノードαの電位も上昇する。これにより、ノードαの電位が、(VDD+Vth
N)よりも高い電位となることが出来る。よって、出力ノードにはHi電位が出力され、
このときの電位はVDDに等しくなる。
Subsequently, when the potential of the input signal is Lo, the N-
It becomes a floating state once at the point where On the other hand, when the potential of the node α starts to rise, the N-
Due to the presence of the gate-
N) can be higher potential. Therefore, the Hi potential is output to the output node.
The potential at this time is equal to VDD.
以上のような動作により、出力信号の振幅は、入力信号の振幅に対して減衰なく得られ
る。このように、2点間の容量結合を利用して電位を引き上げる方法をブートストラップ
法という。図2(B)は、図2(A)に示した回路の入力信号の波形を示したものであり
、図2(C)は、ノードαにおける電位の波形を示したものであり、図2(D)は出力信
号の波形を示したものである。図2(C)中、208で示される電位は、VDDよりもV
thNだけ低下した電位であり、ブートストラップによって、207で示す分だけ、ノー
ドαの電位が引き上げられる。結果、図2(D)に示すように、出力ノードがHi電位の
とき、その電位はVDDまで上昇し、VDD−GND間の振幅を有する出力信号を得るこ
とが出来る。
By the above operation, the amplitude of the output signal can be obtained without attenuation with respect to the amplitude of the input signal. Thus, a method of raising the potential using capacitive coupling between two points is called a bootstrap method. FIG. 2B shows the waveform of the input signal of the circuit shown in FIG. 2A, and FIG. 2C shows the waveform of the potential at the node α. (D) shows the waveform of the output signal. The potential indicated by 208 in FIG. 2C is more than V.sub.DD than V.sub.D.
The potential is lowered by thN, and the potential of the node α is raised by the amount indicated by 207 by the bootstrap. As a result, as shown in FIG. 2D, when the output node is at the Hi potential, the potential rises to VDD, and an output signal having an amplitude between VDD and GND can be obtained.
ところで、本発明の表示装置の駆動回路においては、ブートストラップ法による出力信
号の振幅補償を動作の基本としているが、そのとき、容量結合を利用するTFTのゲート
電極が浮遊状態となっていることが前提となる。図10は、ブートストラップ法を利用し
た回路の構成例を挙げているが、図10(A)は本発明の表示装置の駆動回路の基本構成
を示しているが、ノードαが浮遊状態となっていることにより、TFT1003のゲート
−ソース間の容量1005を利用してノードαの電位を引き上げ、それによって出力信号
の振幅を補償する。図10(B)は3個のTFTからなる回路を示しているが、こちらに
ついても同様に、ノードβが浮遊状態となっていることにより、TFT1007のゲート
−ソース間容量1009を利用してノードβの電位を引き上げ、それによって出力信号の
振幅を補償する。
By the way, in the drive circuit of the display device of the present invention, the operation is based on the amplitude compensation of the output signal by the bootstrap method, but at that time, the gate electrode of the TFT utilizing capacitive coupling is in a floating state. Is a premise. FIG. 10 exemplifies the configuration of a circuit using the bootstrap method. FIG. 10A shows the basic configuration of the drive circuit of the display device of the present invention, but the node α is in a floating state. Thus, the potential of the node α is raised by using the gate-
続いて、入力信号の振幅と電源電位について考える。今、高電位側の電源電位はVDD
、低電位側の電源電位はGNDであり、入力信号(in)の振幅はVDD−GNDであり
、inbは入力信号の反転信号である。ここで、in、inbの振幅がそれぞれVDD3
−GND(ただし、GND<VthN<VDD3<VDD−VthN)である場合のノー
ドα、ノードβの状態について考える。図10(A)において、inbがHiのとき、N
型TFT1001のゲート電極電位はVDD3となる。VthN<VDD3であるから、
N型TFT1001はONし、ノードαの電位はVDD側に引き上げられ、その電位が(
VDD3−VthN)となったところで浮遊状態となる。つまり、inbのHi電位がV
thNを上回っていれば、ノードαは確実に浮遊状態となることが出来、ブートストラッ
プによってN型TFT1003のゲート電極電位を引き上げる動作が可能となる。一方、
図10(B)においては、N型TFT1006のゲート電極電位は常にVDDであるから
、inbがHiのとき、ノードβの電位はVDD3まで引き上げられる。ただし今、VD
D3<VDD−VthNであるから、N型TFT1006は入力信号の電位に関わらず常
にONの状態を取る。よってノードβは浮遊状態とはならない。故に、ブートストラップ
によってノードβの電位を引き上げることが出来ないことになる。つまり、図10(B)
に示した回路の場合、ノードβが浮遊状態となるためには、inbのLo電位がGNDで
あるとき、少なくともHi電位が(VDD−VthN)以上にあるという最低条件がある
ため、低電圧駆動やTFTの特性ばらつきの面を考えると不利である。
Subsequently, the amplitude of the input signal and the power supply potential will be considered. Now, the power supply potential on the high potential side is VDD
The power supply potential on the low potential side is GND, the amplitude of the input signal (in) is VDD-GND, and inb is an inverted signal of the input signal. Here, the amplitude of in and inb is VDD3 respectively
Consider the states of the node α and the node β in the case of −GND (where GND <VthN <VDD3 <VDD−VthN). In FIG. 10A, when inb is Hi, N is
The gate electrode potential of the
The N-
It becomes a floating state when it becomes VDD3-VthN). In other words, the Hi potential of inb is
If thN is exceeded, the node α can be reliably floated, and an operation of raising the gate electrode potential of the N-
In FIG. 10B, since the gate electrode potential of the N-
Since D3 <VDD-VthN, the N-
In the case of the circuit shown in FIG. 5, in order for the node β to be in a floating state, there is a minimum condition that at least the Hi potential is (VDD-VthN) or more when the Lo potential of inb is GND. And it is disadvantageous in view of the characteristic variation of the TFT.
このように、入力信号の振幅が電源電圧よりも小さい場合の、ある特定の条件下では、
図10(B)のような構成ではノードβに浮遊状態を与えられない可能性が考えられるの
に対し、本発明で示した図10(A)の構成であれば、確実にノードαを浮遊状態に出来
るメリットがある。
Thus, under certain conditions where the amplitude of the input signal is less than the supply voltage:
In the configuration as shown in FIG. 10B, there is a possibility that the floating state can not be given to the node β, but in the configuration of FIG. 10A shown in the present invention, the node α is surely floating. There is a merit that can be in the state.
以下に、本発明の実施例について記載する。 Hereinafter, examples of the present invention will be described.
図3(A)は、本発明の表示装置の駆動回路の一形態であるインバータを複数段接続し
た回路を示している。表示装置の駆動回路等においては、このような回路をバッファとし
て用いることが多い。ここで、図3(A)のような回路を用いる場合、以下のようなデメ
リットが挙げられる。
FIG. 3A shows a circuit in which a plurality of stages of inverters, which is one mode of a driver circuit of a display device of the present invention, is connected. In a driver circuit or the like of a display device, such a circuit is often used as a buffer. Here, in the case of using a circuit as shown in FIG. 3A, the following disadvantages can be mentioned.
図3(A)において、入力信号がHiのとき、N型TFT302がONする。
ここで、N型TFT301は、ゲート−ドレイン間を短絡した負荷として機能しており、
常に飽和動作しているため、N型TFT302がONすることによって、VDD−GND
間に貫通電流が流れる。これは、各段のTFT303、304および305、306にお
いても同様であり、消費電流が大きくなってしまう。
In FIG. 3A, when the input signal is Hi, the N-
Here, the N-
Since saturation operation is always performed, VDD-GND is obtained by turning on the N-
A through current flows between them. The same applies to the
このような問題を回避するための例として、図3(B)に示すような、2入力型のイン
バータを用いる方法が挙げられる。このような回路の場合、VDD−GND間に配置され
ているTFTは、入力信号の極性が常に逆であることから、排他的動作をするため、貫通
電流が流れない。
As an example for avoiding such a problem, there is a method using a two-input type inverter as shown in FIG. 3 (B). In the case of such a circuit, the TFT disposed between VDD and GND has an exclusive operation since the polarity of the input signal is always reversed, and no through current flows.
ただし、図3(B)の回路を用いる場合、入力信号として、反転、非反転の2相の信号
を用意する必要がある。
However, in the case of using the circuit of FIG. 3B, it is necessary to prepare an inverted and non-inverted two-phase signal as an input signal.
そこで、双方を組み合わせた形として、図3(C)に示すように、先頭段には本発明の
1入力型インバータを用い、2段目以降は2入力型インバータを用いる。2段目の入力は
、一方には前段の出力信号を、もう一方には前段の入力信号を入力すればよい。これによ
り、1入力型であり、かつ貫通電流を最小限に抑えたバッファとして用いることが出来る
。
Therefore, as shown in FIG. 3C, the first stage uses the 1-input type inverter according to the present invention, and the second and subsequent stages use the 2-input type inverter, as shown in FIG. 3C. The input of the second stage may be an output signal of the previous stage on one side and an input signal of the previous stage on the other side. Thus, it can be used as a single-input buffer that minimizes through current.
本発明の表示装置の駆動回路は、回路に供給する電源電位として、入力信号の振幅電位
と異なる電位を与えることにより、レベルシフタとして機能させることも容易である。以
下にその例を示す。
The driver circuit of the display device of the present invention can easily function as a level shifter by applying a potential different from the amplitude potential of the input signal as a power source potential supplied to the circuit. An example is shown below.
まず、電源電位として、GND、VDD1、VDD2の3電位を考え、それぞれの大小
関係は、GND<VDD1<VDD2とする。このとき、GND−VDD1間の振幅を有
する信号を入力し、GND−VDD2間の振幅に変換して取り出す場合を例として考える
。
First, three potentials of GND, VDD1 and VDD2 are considered as power supply potentials, and the magnitude relationship among them is set as GND <VDD1 <VDD2. At this time, it is assumed that a signal having an amplitude between GND and VDD1 is input, converted into an amplitude between GND and VDD2, and taken out as an example.
図4(A)に例を示す。回路の構成は実施形態および実施例1と同様で良い。
入力信号の振幅がGND−VDD1間であり、N型TFT401、403の不純物領域の
一端に接続される電源の電位をVDD2としている。
An example is shown in FIG. The configuration of the circuit may be similar to that of the embodiment and the first embodiment.
The amplitude of the input signal is between GND and VDD1, and the potential of the power supply connected to one end of the impurity regions of the N-
回路の動作について説明する。入力信号の波形を図4(B)に示す。GND−VDD1
間の振幅をもった信号が、N型TFT402および404のゲート電極に入力される。入
力信号がHi電位であるとき、N型TFT402、404がONし、ノードαにおける電
位がGND側に引き下げられ、N型TFT403はOFFする。よって出力ノードにおけ
る電位はLo電位となる。
The operation of the circuit will be described. The waveform of the input signal is shown in FIG. 4 (B). GND-VDD1
A signal having an amplitude between them is input to the gate electrodes of the N-
入力信号がLo電位であるとき、N型TFT402、404がOFFし、ノードαにお
ける電位がVDD2側に引き上げられる。したがってN型TFT403がONし、出力ノ
ードの電位が上昇する。一方、ノードαにおいては、その電位が(VDD2−N型TFT
403のしきい値電圧の絶対値)となったところで浮遊状態となる。その後、出力ノード
の電位上昇に伴い、N型TFT403のゲート−ソース間に存在する容量結合405によ
ってノードαの電位はさらに引き上げられ、VDD2よりも高い電位をとる(図4(C)
)。よって、出力ノードの電位はHi電位となり、GND−VDD2間の振幅を持った信
号が出力される(図4(D)実線)。
When the input signal is at the Lo potential, the N-
When the absolute value of the
). Therefore, the potential of the output node becomes the Hi potential, and a signal having an amplitude between GND and VDD2 is output (solid line in FIG. 4 (D)).
本実施例で示した回路がレベルシフタとして容易に扱うことが出来る理由として、高電
位側電源(VDD2)に接続されたTFT401、403のゲート電極には、低電圧振幅
の信号入力がない点が挙げられる。図5(A)に示す2入力型の回路において、高電位側
電源(VDD2)に接続されたTFT501に低電圧振幅の信号を入力しても、ノードβ
の電位はVDD1付近までしか上昇することができない。したがってTFT503もまた
、十分にONすることが出来ず、容量結合を用いてTFT503のゲート電極電位を持ち
上げることが出来ないため、正常動作が望めない。
The reason why the circuit shown in this embodiment can be easily handled as a level shifter is that there is no signal input of low voltage amplitude to the gate electrodes of the
Can only rise to around VDD1. Therefore, the
よって、本実施例にて示したレベルシフタの直後にかかる負荷が大きく、バッファ等の
構成を必要とする場合には、図5(B)のように、1入力型の回路を2段用いて、その後
の入力信号の振幅を全て高電圧振幅とする必要がある。図5(B)においては、低電圧振
幅の信号が入力されるTFTは、点線枠506で囲まれた部分のTFTに限られ、1入力
型の回路を2段重ねることによって、3段目の2入力(TFT507、508のゲート電
極への入力)はいずれも高電圧振幅の信号が入力されるため、正常に動作することが出来
る。
Therefore, when the load applied immediately after the level shifter shown in this embodiment is large and a configuration such as a buffer is required, as shown in FIG. 5B, two stages of one-input type circuits are used, It is necessary to make all subsequent amplitudes of the input signal high amplitude. In FIG. 5B, the TFTs to which a low voltage amplitude signal is input are limited to the TFTs in the portion surrounded by the dotted
また、振幅変換を行う信号が反転信号を有している場合、互いの出力信号を、次段の反
転入力として用いる構成としても良い。図6に例を示す。入力信号はin、inbであり
、それぞれTFT602、614のゲート電極に入力される。
レベルシフタ1段目650の出力は、2段目のTFT606、617に入力され、660
の出力は、2段目のTFT605、618に入力される。2段目への入力信号は、いずれ
も高電圧振幅の信号であるから、以後は正常にバッファとして機能し、最終段より、出力
信号Out、outbを得る。
In addition, in the case where the signal to be subjected to the amplitude conversion has an inverted signal, the output signals from each other may be used as the inverted input of the next stage. An example is shown in FIG. The input signals are in and inb, and are input to the gate electrodes of the
The output of the
The output of the
本実施例においては、本発明の表示装置の駆動回路を用いて表示装置を作製した例につ
いて説明する。
In this embodiment, an example in which a display device is manufactured using a driver circuit of the display device of the present invention will be described.
図7は、表示装置の概略図である。基板700上に、ソース信号線駆動回路701、ゲ
ート信号線駆動回路702および画素部703を一体形成にて作製している。画素部にお
いて、点線枠710で囲まれた部分が1画素である。図の例では、液晶表示装置の画素を
示しており、1個のTFT(以後、画素TFTと表記する)によって液晶素子の一電極に
印加される電荷の制御を行っている。ソース信号線駆動回路701、ゲート信号線駆動回
路702への信号入力は、フレキシブルプリント基板(Flexible Print Circuit:FPC
)704を介して、外部より供給される。
FIG. 7 is a schematic view of a display device. The source signal line driver circuit 701, the gate signal
) Is externally supplied via 704.
本実施例にて示す表示装置は、本発明の表示装置の駆動回路を用いて構成することによ
り、画素部を含む表示装置全体を構成する駆動回路を、画素TFTと同一の極性を有する
一極性のTFT(例えばN型TFT)のみを用いて作製している。これにより、半導体層
にP型を付与するイオンドーピング工程を省略することが可能となり、製造コストの削減
や歩留まり向上等に寄与することが出来る。
The display device shown in this embodiment is configured using the drive circuit of the display device of the present invention, whereby the drive circuit constituting the entire display device including the pixel portion has one polarity having the same polarity as the pixel TFT. The TFT is manufactured using only the TFT (for example, an N-type TFT). This makes it possible to omit the ion doping step of imparting the P-type to the semiconductor layer, which can contribute to the reduction of the manufacturing cost and the improvement of the yield.
なお、本実施例の表示装置を構成したTFTの極性はN型であるが、P型TFTのみを
用いて駆動回路および画素TFTを構成することも、本発明によってもちろん可能となる
。この場合は、省略されるイオンドーピング工程は、半導体層にN型を付与する工程であ
ることを付記する。また、本発明は液晶表示装置のみならず、絶縁体上に駆動回路を一体
形成して作製する装置ならばいずれの物にも適用が可能である。
Although the polarity of the TFT constituting the display device of this embodiment is N-type, it is of course possible by the present invention to constitute the drive circuit and the pixel TFT using only P-type TFT. In this case, it is added that the omitted ion doping step is a step of providing the semiconductor layer with N-type. The present invention is applicable not only to a liquid crystal display device, but also to any device which is manufactured by integrally forming a driver circuit on an insulator.
本発明の表示装置の駆動回路は、様々な電子機器に用いられている表示装置の作製に適
用が可能である。このような電子機器には、携帯情報端末(電子手帳、モバイルコンピュ
ータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ
、携帯電話等が挙げられる。それらの一例を図8に示す。
The driver circuit of the display device of the present invention can be applied to the fabrication of display devices used in various electronic devices. Such electronic devices include portable information terminals (electronic notebooks, mobile computers, mobile phones and the like), video cameras, digital cameras, personal computers, televisions, mobile phones and the like. An example of them is shown in FIG.
図8(A)は液晶ディスプレイ(LCD)であり、筐体3001、支持台3002、表
示部3003等により構成されている。本発明の表示装置の駆動回路は、表示部3003
の作製に適用が可能である。
FIG. 8A illustrates a liquid crystal display (LCD), which includes a housing 3001, a
It is applicable to the preparation of
図8(B)はビデオカメラであり、本体3011、表示部3012、音声入力部301
3、操作スイッチ3014、バッテリー3015、受像部3016等により構成されてい
る。本発明の表示装置の駆動回路は、表示部3012の作製に適用が可能である。
FIG. 8B illustrates a video camera, which includes a main body 3011, a display portion 3012, an
3, an
図8(C)はノート型のパーソナルコンピュータであり、本体3021、筐体3022
、表示部3023、キーボード3024等により構成されている。本発明の表示装置の駆
動回路は、表示部3023の作製に適用が可能である。
FIG. 8C illustrates a laptop personal computer, which includes a main body 3021 and a
, A
図8(D)は携帯情報端末であり、本体3031、スタイラス3032、表示部303
3、操作ボタン3034、外部インターフェイス3035等により構成されている。本発
明の表示装置の駆動回路は、表示部3033の作製に適用が可能である。
FIG. 8D illustrates a portable information terminal, which includes a
3, an operation button 3034, an
図8(E)は音響再生装置、具体的には車載用のオーディオ装置であり、本体3041
、表示部3042、操作スイッチ3043、3044等により構成されている。本発明の
表示装置の駆動回路は表示部3042の作製に適用が可能である。また、本実施例では車
載用オーディオ装置を例に挙げたが、携帯型もしくは家庭用のオーディオ装置に用いても
良い。
FIG. 8E shows a sound reproduction apparatus, specifically, an on-vehicle audio apparatus.
And a
図8(F)はデジタルカメラであり、本体3051、表示部(A)3052、接眼部3
053、操作スイッチ3054、表示部(B)3055、バッテリー3056等により構
成されている。本発明の表示装置の駆動回路は、表示部(A)
3052および表示部(B)3055の作製に適用が可能である。
FIG. 8F shows a digital camera, which has a main body 3051, a display portion (A) 3052, an
An
The present invention is applicable to the fabrication of the display portion 3052 and the display portion (B) 3055.
図8(G)は携帯電話であり、本体3061、音声出力部3062、音声入力部306
3、表示部3064、操作スイッチ3065、アンテナ3066等により構成されている
。本発明の表示装置の駆動回路は、表示部3064の作製に適用が可能である。
FIG. 8G shows a mobile phone, which is a
3 and a
なお、本実施例に示した例はごく一例であり、これらの用途に限定しないことを付記す
る。
Note that the examples shown in the present embodiment are just examples, and it is noted that the present invention is not limited to these applications.
Claims (1)
前記第1のトランジスタの導電型と、前記第2のトランジスタの導電型と、前記第3のトランジスタの導電型と、前記第4のトランジスタの導電型とは、同じであり、
前記第1のトランジスタのゲートは、前記第3のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方は、第1の配線に電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、前記第2のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第2のトランジスタのゲートは、前記第4のトランジスタのゲートに電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、第2の配線に電気的に接続され、
前記第3のトランジスタのゲートは、前記第3のトランジスタのソース又はドレインの他方に電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第4のトランジスタのソース又はドレインの他方は、前記第2の配線に電気的に接続されていることを特徴とする半導体装置。 A first transistor, a second transistor, a third transistor, and a fourth transistor,
The conductivity type of the first transistor, the conductivity type of the second transistor, the conductivity type of the third transistor, and the conductivity type of the fourth transistor are the same.
The gate of the first transistor is electrically connected to one of the source and the drain of the third transistor,
One of the source and the drain of the first transistor is electrically connected to the first wiring,
The other of the source or the drain of the first transistor is electrically connected to one of the source or the drain of the second transistor,
The gate of the second transistor is electrically connected to the gate of the fourth transistor,
The other of the source and the drain of the second transistor is electrically connected to a second wiring,
The gate of the third transistor is electrically connected to the other of the source and the drain of the third transistor,
One of the source or the drain of the third transistor is electrically connected to one of the source or the drain of the fourth transistor,
The other of the source or the drain of the fourth transistor is electrically connected to the second wiring.
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