JP2019068644A - Switching power supply - Google Patents
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Abstract
Description
本発明はＰＷＭ信号で駆動されるスイッチングトランジスタ及び同期整流トランジスタ、並びにインダクタを備えた降圧型のＤＣ／ＤＣコンバータとしてのスイッチング電源装置に関する。 The present invention relates to a switching power supply as a step-down DC / DC converter including a switching transistor and a synchronous rectification transistor driven by a PWM signal and an inductor.
図７に従来のスイッチング電源装置の回路図を示す（特許文献１）。このスイッチング電源装置は、駆動信号φ０＝φ１＝“Ｌ”のときは、ＰＭＯＳのスイッチングトランジスタＭＰ１がＯＮし、ＮＭＯＳの同期整流トランジスタＭＮ１がＯＦＦして、電源端子１から供給される電流でインダクタＬ１に電力が蓄積されるとともに、出力キャパシタＣ１が充電され出力端子２に接続されている負荷に電力が供給される。また、駆動信号φ０＝φ１＝“Ｈ”のときは、スイッチングトランジスタＭＰ１がＯＦＦし、同期整流トランジスタＭＮ１がＯＮして、それまでインダクタＬ１に蓄積されていた電力がトランジスタＭＮ１を経由して負荷に供給される。
FIG. 7 shows a circuit diagram of a conventional switching power supply device (Patent Document 1). In the switching power supply device, when the drive signal φ0 = φ1 = “L”, the PMOS switching transistor MP1 is turned on, the NMOS synchronous rectification transistor MN1 is turned off, and the current supplied from the
トランジスタＭＮ２はスイッチングトランジスタＭＰ１と同期整流トランジスタＭＮ１の共通接続点Ｌｘに接続された電流検出トランジスタであり、駆動信号φ１で同期整流トランジスタＭＮ１と同様に制御される。ＮＭＯＳのトランジスタＭＮ３，ＭＮ４，ＭＮ５はカレントミラー接続されている。Ｒ４はトランジスタＭＮ４の負荷抵抗、Ｒ５はトランジスタＭＮ５の負荷抵抗である。 The transistor MN2 is a current detection transistor connected to the common connection point Lx of the switching transistor MP1 and the synchronous rectification transistor MN1, and is controlled by the drive signal φ1 in the same manner as the synchronous rectification transistor MN1. The NMOS transistors MN3, MN4, and MN5 are current-mirror connected. R4 is a load resistance of the transistor MN4, and R5 is a load resistance of the transistor MN5.
同期整流トランジスタＭＮ１がＯＮしているときは、トランジスタＭＮ５のドレイン電流が検出トランジスタＭＮ２と同期整流トランジスタＭＮ１を経由して接地３に流れるが、電流検出トランジスタＭＮ２のＯＮ抵抗は同期整流トランジスタＭＮ１のＯＮ抵抗よりも十分大きく設定されているので、そのトランジスタＭＮ５のドレイン電流は抵抗Ｒ５と検出トランジスタＭＮ２のＯＮ抵抗によって決まる。
When the synchronous rectification transistor MN1 is ON, the drain current of the transistor MN5 flows to the
このトランジスタＭＮ５のドレイン電流が負荷抵抗Ｒ５に流れることにより、そこに検出電圧Ｖｓが発生する。検出電圧Ｖｓは負荷抵抗Ｒ５に流れるドレイン電流が大きくなるほど低下する。また、トランジスタＭＮ４のドレイン電流はゲート電圧Ｖｂで決まる定電流であるので、負荷抵抗Ｒ４に発生する基準電圧Ｖｒｅｆ１は一定値となる。 When the drain current of the transistor MN5 flows to the load resistor R5, a detection voltage Vs is generated there. The detection voltage Vs decreases as the drain current flowing through the load resistor R5 increases. Further, since the drain current of the transistor MN4 is a constant current determined by the gate voltage Vb, the reference voltage Vref1 generated in the load resistor R4 has a constant value.
検出電圧Ｖｓは比較器５によって基準電圧Ｖｒｅｆ１と比較され、Ｖｓ＞Ｖｒｅｆのときに比較器５の出力電圧Ｖｏが“Ｈ”→“Ｌ”となって、検出トランジスタＭＮ２に流れる電流が所定値にまで低下した、つまり同期整流トランジスタＭＮ１に流れる電流が所定値にまで低下したことが検出される。
The detection voltage Vs is compared with the reference voltage Vref1 by the
このとき、基準電圧Ｖｒｅｆ１を同期整流トランジスタＭＮ１をＯＦＦさせるべき値（インダクタ電流Ｉｓｗ（+）＝０Ａ）に対応させておけば、比較器５の出力が“Ｌ”になったタイミングで同期整流トランジスタＭＮ１をオフさせ、逆流インダクタ電流Ｉｓｗ（-）の発生を防止することができる。
At this time, if the reference voltage Vref1 corresponds to the value (inductor current Isw (+) = 0 A) to turn off the synchronous rectification transistor MN1, the synchronous rectification transistor is output at the timing when the output of the
ところが、図７の回路では、同期整流トランジスタＭＮ１と電流検出トランジスタＭＮ２がＯＦＦし、トランジスタＭＮ２のドレイン電流が遮断されたときに、トランジスタＭＮ３のソースがフローティングになるので、比較器５の入力電圧が大きく変動し、同期整流トランジスタが高速動作する際に過渡的に誤動作や検出の遅延が生じ易い。これは、複数の電流検出値を持たせる場合に弊害となる。 However, in the circuit of FIG. 7, when the synchronous rectification transistor MN1 and the current detection transistor MN2 are turned off and the drain current of the transistor MN2 is cut off, the source of the transistor MN3 is in a floating state. It fluctuates greatly, and when the synchronous rectification transistor operates at high speed, it is likely to cause a malfunction or a delay in detection transiently. This is a bad effect when providing multiple current detection values.
本発明の目的は、同期整流トランジスタのＯＮ/ＯＦＦによって検出電圧が大きく変動しないようにして、同期整流トランジスタに流れる電流の検出に誤動作や遅延が生じないようにしたスイッチング電源装置を提供することである。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a switching power supply device in which a detection voltage does not greatly fluctuate due to ON / OFF of a synchronous rectification transistor, and malfunction or delay does not occur in detection of current flowing in the synchronous rectification transistor. is there.
上記目的を達成するために、請求項１にかかる発明は、第１駆動信号によって制御されるスイッチングトランジスタと、前記第１駆動信号と同位相の第２駆動信号によって制御される同期整流トランジスタと、前記スイッチトランジスタと前記同期整流トランジスタの共通接続点と出力キャパシタとの間に接続されたインダクタと、前記第２駆動信号によって制御される電流検出トランジスタとを備えたスイッチング電源装置において、ゲートに固定電圧が印加される第１ゲート接地トランジスタ及び第２ゲート接地トランジスタと、前記第１ゲート接地トランジスタのドレインに接続された第１負荷抵抗と、前記第２ゲート接地トランジスタのドレインに接続された第２負荷抵抗と、前記第１ゲート接地トランジスタのソースに接続された第１ソース抵抗と、前記第２ゲート接地トランジスタのソースに接続された第２ソース抵抗と、前記第１ソース抵抗に並列接続された第１制御トランジスタと、前記第２ソース抵抗に並列接続された第２制御トランジスタとを備え、前記電流検出トランジスタは、前記スイッチトランジスタと前記同期整流トランジスタの共通接続点と第２ゲート接地トランジスタのソースとの間に接続され、前記第１制御トランジスタは前記第２駆動信号によって制御され、前記第２制御トランジスタは前記第２駆動信号の反転信号によって制御され、前記第１負荷抵抗と前記第２負荷抵抗の電圧を比較して前記同期整流トランジスタに流れる電流を検出することを特徴とする。
In order to achieve the above object, the invention according to
請求項２にかかる発明は、請求項１に記載のスイッチング電源装置において、前記第１負荷抵抗に制御切替用基準電圧を発生させ、該制御切替用基準電圧と前記第２負荷抵抗に発生する検出電圧を比較する第１比較器を備え、前記検出電圧が前記制御切替用基準電圧に達したとき、前記第１比較器が前記同期整流トランジスタをＯＦＦさせる制御信号を出力することを特徴とする。
The invention according to
請求項３にかかる発明は、請求項２に記載のスイッチング電源装置において、前記第１負荷抵抗と前記第２負荷抵抗が同一抵抗値に設定され、前記第１ソース抵抗と前記第１制御トランジスタのＯＮ抵抗の並列抵抗値と、前記第２ソース抵抗と前記電流検出トランジスタのＯＮ抵抗の並列抵抗値が同一抵抗値に設定されていることを特徴とする。
The invention according to
請求項４にかかる発明は、請求項１に記載のスイッチング電源装置において、前記第１負荷抵抗を第１抵抗と第２抵抗の直列回路で構成し、前記第１抵抗にシンク過電流検出用基準電圧を発生させ、前記第１抵抗及び前記第２抵抗の直列抵抗にソース過電流検出用基準電圧を発生させ、シンク過電流検出用基準電圧と前記検出電圧を比較する第２比較器および前記ソース過電流検出用基準電圧と前記検出電圧を比較する第３比較器を備え、前記検出電圧が前記ソース過電流検出用基準電圧に達したとき前記第３比較器がソース過電流検出信号を出力し、前記検出電圧が前記シンク過電流検出用基準電圧に達したとき前記第２比較器がシンク過電流検出信号を出力することを特徴とする。
The invention according to
請求項５にかかる発明は、請求項１に記載のスイッチング電源装置において、前記第１負荷抵抗を第３抵抗と第４抵抗の直列回路で構成し、前記第３抵抗に切替制御用基準電圧を発生させ、前記第３抵抗と前記第４抵抗の直列抵抗にソース過電流検出用基準電圧を発生させ、前記切替制御用基準電圧と前記検出電圧を比較する第１比較器と、前記ソース過電流検出用基準電圧と前記検出電圧を比較する第３比較器を備え、前記検出電圧が前記ソース過電流検出用基準電圧に達したとき前記第３比較器がソース過電流検出信号を出力し、前記検出電圧が前記制御切替用基準電圧に達したとき、前記第１比較器が前記同期整流トランジスタをＯＦＦさせる制御信号を出力することを特徴とする。
The invention according to
請求項６にかかる発明は、請求項２、３又は５に記載のスイッチング電源装置において、前記同期整流トランジスタがＯＮしてから所定時間だけ前記第１比較器の出力信号マスクするブランキング手段を設けたことを特徴する。 A sixth aspect of the present invention is the switching power supply device according to the second, third, or fifth aspect, further comprising: a blanking means for masking the output signal of the first comparator for a predetermined time after the synchronous rectification transistor is turned on. It is characterized by
本発明によれば、第２ゲート接地トランジスタのソースがフローティングになることはなく、第１負荷抵抗と第２負荷抵抗に発生する電圧が同期整流トランジスタのＯＮ/ＯＦＦによって大きく変動することがないので、同期整流トランジスタに流れる電流の検出に誤動作や遅延が発生することを防止することができる。 According to the present invention, the source of the second gate-grounded transistor does not float, and the voltage generated between the first load resistor and the second load resistor does not greatly fluctuate due to ON / OFF of the synchronous rectification transistor. It is possible to prevent the occurrence of an erroneous operation or a delay in the detection of the current flowing through the synchronous rectification transistor.
＜第１実施例＞
図１に本発明の第１実施例のスイッチング電源装置の回路を示す。ＭＰ１は駆動信号φ０で駆動されるＰＭＯＳのスイッチングトランジスタ、ＭＮ１は駆動信号φ１で駆動されるＮＭＯＳの同期整流トランジスタであり、それらトランジスタＭＰ１，ＭＮ１のドレインは端子Ｌｘに共通接続されている。その端子Ｌｘと出力端子２との間にはインダクタＬ１が接続され、また出力端子２と接地３との間には出力キャパシタＣ１が接続されている。
First Embodiment
FIG. 1 shows a circuit of a switching power supply according to a first embodiment of the present invention. The PMOS switching transistor MP1 is driven by the drive signal φ0, the NMOS synchronous rectification transistor MN1 is driven by the drive signal φ1, and the drains of the transistors MP1 and MN1 are commonly connected to the terminal Lx. An
ＭＮ２はＮＭＯＳの電流検出トランジスタであり、ドレインが同期整流トランジスタＭＮ１のドレインに接続され、同期整流トランジスタＭＮ１を駆動する駆動信号φ１で駆動されることで、その同期整流トランジスタＭＮ１に流れる電流を検出する。ＭＮ３，ＭＮ４，ＭＮ５はカレントミラー接続されたＮＭＯＳのトランジスタであり、電流源４が接続されたトランジスタＭＮ３のゲート電圧ＶｂがトランジスタＭＮ４，ＭＮ５のゲートに固定電位として印加されることで、それらトランジスタＭＮ４，ＭＮ５はソースの電圧Ｖ１，Ｖ２が入力電圧となるゲート接地トランジスタを構成している。
MN2 is an NMOS current detection transistor, the drain of which is connected to the drain of the synchronous rectification transistor MN1, and is driven by the drive signal φ1 for driving the synchronous rectification transistor MN1, thereby detecting the current flowing in the synchronous rectification transistor MN1. . MN3, MN4, and MN5 are NMOS transistors connected in a current mirror manner, and the gate voltage Vb of the transistor MN3 to which the
トランジスタＭＮ３のソースにはソース抵抗Ｒ１が、トランジスタＭＮ４のソースにはソース抵抗Ｒ２が、トランジスタＭＮ５のソースにはソース抵抗Ｒ３がそれぞれ接続され、また、トランジスタＭＮ３のドレインには電流源４が、トランジスタＭＮ４のドレインには負荷抵抗Ｒ４が、トランジスタＭＮ５のドレインには負荷抵抗Ｒ５がそれぞれ接続されている。さらに、ソース抵抗Ｒ２には駆動信号φ１で制御されるＮＭＯＳの制御トランジスタＭＮ６が並列接続され、ソース抵抗Ｒ３には駆動信号φ２で制御されるＮＭＯＳの制御トランジスタＭＮ７が並列接続されている。そして、ゲート接地トランジスタＭＮ５のソースには電流検出トランジスタＭＮ２のソースが共通接続されている。
The source resistance R1 is connected to the source of the transistor MN3, the source resistance R2 is connected to the source of the transistor MN4, the source resistance R3 is connected to the source of the transistor MN5, and the
５は比較器であり、トランジスタＭＮ４の負荷抵抗Ｒ４に発生する制御切替用の基準電圧Ｖｒｅｆ１とトランジスタＭＮ５の負荷抵抗Ｒ５に発生する検出電圧Ｖｓを比較して、Ｖｓ≧Ｖｒｅｆ１のときに、出力電圧Ｖｏ１を“Ｈ”にする。
６は誤差増幅器であり、出力端子２に出力する電圧Ｖｏｕｔを分圧した電圧ＶｏｕｔＡと目標電圧に対応する電圧Ｖｒｅｆ０とを比較し、両者の差分に応じた誤差電圧Ｖｅｒｒを生成する。７は比較器であり、誤差電圧Ｖｅｒｒと発振器８で生成される三角波電圧とを比較して、出力電圧Ｖｏｕｔが高いほどデューティ比の小さいＰＷＭ電圧Ｖｐｗｍを生成する。９はＰチャネルドライバであり、ＰＷＭ電圧Ｖｐｗｍを入力してスイッチングトランジスタＭＰ１を駆動する駆動信号φ０を生成する。１０はＮチャネルドライバであり、ＰＷＭ電圧Ｖｐｗｍを入力して同期整流トランジスタＭＮ１を駆動する駆動信号φ１とその駆動信号φ１と逆位相の駆動信号φ２とを生成する。
An
Ｎチャネルドライバ１０は、ＳＲＦＦ回路１０１とオアゲート１０２とで構成され、ＰＷＭ電圧Ｖｐｗｍが“Ｈ”に立ち上がることでセットされ、Ｑ出力を“Ｈ”にし反転Ｑ出力を“Ｌ”にして、駆動信号φ１を“Ｈ”にし、駆動信号φ２を“Ｌ”にする。また、ＰＷＭ電圧Ｖｐｗｍが“Ｌ”に立ち下ることでリセットされ、Ｑ出力を“Ｌ”にし反転Ｑ出力を“Ｈ”にして、駆動信号φ１を“Ｌ”にし、駆動信号φ２を“Ｈ”にする。
The
次に動作を説明する。ＰＷＭ電圧Ｖｐｗｍが“Ｌ”になると、Ｐチャネルドライバ９から出力する駆動信号φ０も“Ｌ”となり、スイッチングトランジスタＭＰ１がＯＮする。また、ＳＲＦＦ回路１０１がリセットされてＮチャネルドライバ１０から出力する駆動信号φ１も“Ｌ”となるので、同期整流トランジスタＭＮ１、電流検出トランジスタＭＮ２、制御トランジスタＭＮ６はそれぞれＯＦＦとなる。また、駆動信号φ２は“Ｈ”となるので、制御トランジスタＭＮ７はＯＮとなる。以上により、インダクタＬ１にはスイッチングトランジスタＭＰ１がＯＮしてから順次増大する正方向インダクタ電流Ｉｓｗ（+）が流れ、そこに電力が蓄積されると同時に出キャパシタＣ１に電荷が充電され、出力端子２から負荷に電圧Ｖｏｕｔが供給される。
Next, the operation will be described. When the PWM voltage Vpwm becomes "L", the drive signal φ0 output from the P-
一方、ＰＷＭ電圧Ｖｐｗｍが“Ｈ”になると、Ｐチャネルドライバ９から出力する駆動信号φ０も“Ｈ”となり、スイッチングトランジスタＭＰ１がＯＦＦする。また、ＳＲＦＦ回路１０１がセットされてＮチャネルドライバ１０から出力する駆動信号φ１も“Ｈ”となるので、同期整流トランジスタＭＮ１、電流検出トランジスタＭＮ２、制御トランジスタＭＮ６はそれぞれＯＮとなる。また、駆動信号φ２は“Ｌ”となるので、制御トランジスタＭＮ７はＯＦＦとなる。これにより、同期整流トランジスタＭＮ１がＯＮになった直後に最大値であった正方向インダクタ電流Ｉｓｗ（+）は順次減少するが、同期整流トランジスタＭＮ１を経由して流れ、上記と同様にキャパシタＣ１に電荷が充電され、出力端子２から負荷に電圧Ｖｏｕｔが供給される。
On the other hand, when the PWM voltage Vpwm becomes “H”, the drive signal φ0 output from the P-
このようにして、正方向インダクタ電流Ｉｓｗ（+）の減少が進んでそれが０Ａになったときに、同期整流トランジスタＭＮ１がＯＦＦしなければ、続けて逆方向インダクタ電流Ｉｓｗ（-）が流れて、電力変換効率が悪化する。 In this way, when the forward direction inductor current Isw (+) decreases and becomes 0 A, if the synchronous rectification transistor MN1 does not turn OFF, the reverse direction inductor current Isw (-) continues to flow. , The power conversion efficiency is degraded.
この逆方向インダクタ電流Ｉｓｗ（-）を防止するためには、Ｉｓｗ（＋）＝０Ａになったときに、それまでＶｓ＜Ｖｒｅｆ１の関係にあった検出電圧Ｖｓが、Ｖｓ＝Ｖｒｅｆ１になり、比較器５の出力電圧Ｖｏ１が“Ｈ”になり、Ｎチャネルドライバ１０から出力する駆動信号φ１が“Ｌ”になるように、制御トランジスタＭＮ４のソース電圧Ｖ１と制御トランジスタＭＮ５のソース電圧Ｖ２を制御する必要がある。Ｖｓ＜Ｖｒｅｆ１の関係にあるとき、Ｖｒｅｆ１−Ｖｓ＝Ｖａを必要最小限の値になるように予めオフセットを設定しておけば、Ｖｓ＝Ｖｒｅｆ１への変化を迅速化できる。
In order to prevent this reverse direction inductor current Isw (-), when Isw (+) = 0 A, the detection voltage Vs which has been in the relation of Vs <Vref1 until then becomes Vs = Vref1 and the comparison is made Source voltage V1 of control transistor MN4 and source voltage V2 of control transistor MN5 are controlled such that output voltage Vo1 of
そこで、図２に示すように、制御トランジスタＭＮ４のソースと接地３との間のインピーダンスをＺ１とし、制御トランジスタＭＮ５のソースと接地３との間のインピーダンスをＺ２としたとき、駆動信号φ１、φ２の変化に応じてそれらインピーダンスＺ１，Ｚ２を適切に切り替える。これによりソース電圧Ｖ１，Ｖ２を制御して、基準電圧Ｖｒｅｆ１と検出電圧Ｖｓを変化させ、正方向インダクタ電流Ｉｓｗ（＋）＝０Ａになったタイミングを正確に検出する。
Therefore, as shown in FIG. 2, assuming that the impedance between the source of control transistor MN4 and
インピーダンスＺ１は、同期整流トランジスタＭＮ１がＯＦＦしているときは、ソース抵抗Ｒ２の抵抗値となるが、同期整流トランジスタＭＮ１がＯＮのときは、同時にＯＮしている電流検出トランジスタＭＮ６のＯＮ抵抗ｒ６とソース抵抗Ｒ２の並列抵抗値（＝ｒ６//Ｒ２）となる。 The impedance Z1 is the resistance value of the source resistance R2 when the synchronous rectification transistor MN1 is OFF, and the ON resistance r6 of the current detection transistor MN6, which is simultaneously ON when the synchronous rectification transistor MN1 is ON. It becomes the parallel resistance value (= r6 // R2) of source resistance R2.
一方、インピーダンスＺ２は、同期整流トランジスタＭＮ１がＯＦＦのとき（つまり、駆動信号φ２が“Ｈ”のとき）は、制御トランジスタＭＮ７のＯＮ抵抗ｒ７とソース抵抗Ｒ３の並列抵抗値（＝ｒ７//Ｒ３）となるが、同期整流トランジスタＭＮ１がＯＮのときは、その同期整流トランジスタＭＮ１のＯＮ抵抗ｒ１は電流検出トランジスタＭＮ２のＯＮ抵抗ｒ２に比べて無視できる程度に小さく、且つ制御トランジスタＭＮ７はＯＦＦするので、電流検出トランジスタＭＮ２のＯＮ抵抗ｒ２と抵抗Ｒ３の並列抵抗値（＝ｒ２//Ｒ３）となる。 On the other hand, impedance Z2 is the parallel resistance value of ON resistance r7 of control transistor MN7 and source resistance R3 (= r7 // R3) when synchronous rectification transistor MN1 is OFF (that is, when drive signal .phi.2 is "H"). However, when the synchronous rectification transistor MN1 is ON, the ON resistance r1 of the synchronous rectification transistor MN1 is negligibly smaller than the ON resistance r2 of the current detection transistor MN2, and the control transistor MN7 is turned OFF. The parallel resistance value (= r2 // R3) of the ON resistance r2 of the current detection transistor MN2 and the resistance R3 is obtained.
したがって、ソース抵抗Ｒ２の値を、並列抵抗ｒ７//Ｒ３の値よりも若干大きくなるように設定しておけば、同期整流トランジスタＭＮ１がＯＦＦしているときのソース電圧Ｖ１，Ｖ２を、小さなオフセットを持たせてＶ１＞Ｖ２に設定できる。このため、Ｖｒｅｆ１＞Ｖｓ（Ｖｒｅｆ１−Ｖｓ＝Ｖａ）を実現して、同期整流トランジスタＭＮ１がＯＦＦしているときの比較器５の出力電圧Ｖｏ１を“Ｌ”に固定できる。
Therefore, if the value of the source resistance R2 is set to be slightly larger than the value of the parallel resistance r7 // R3, the source voltages V1 and V2 when the synchronous rectification transistor MN1 is turned off may be offset by a small amount. Can be set to V1> V2. Therefore, Vref1> Vs (Vref1-Vs = Va) is realized, and the output voltage Vo1 of the
この状態で同期整流トランジスタＭＮ１がＯＮすると、そのときにインダクタＬ１を流れている正方向インダクタ電流Ｉｓｗ（+）は最高値を示しているので、電流検出トランジスタＭＮ２には大きな電流が流れ、ソース電圧Ｖ２を大きく負の方向に引き込むが、その後は正方向インダクタ電流Ｉｓｗ（+）が徐々に減少してゆき、ソース電圧Ｖ２は正方向に徐々に上昇する。 When the synchronous rectification transistor MN1 is turned on in this state, the positive direction inductor current Isw (+) flowing through the inductor L1 at that time shows the highest value, so a large current flows through the current detection transistor MN2 and the source voltage Although V2 is drawn in a large negative direction, the positive direction inductor current Isw (+) gradually decreases thereafter, and the source voltage V2 gradually increases in a positive direction.
そこで、同期整流トランジスタＭＮ１がＯＮになったときにＺ１＝Ｚ２となるように、負荷抵抗Ｒ４，Ｒ５、ソース抵抗Ｒ２，Ｒ３、制御トランジスタＭＮ６のＯＮ抵抗ｒ６、電流検出トランジスタＭＮ２のＯＮ抵抗ｒ２を設定（例えばｒ６＝ｒ２、Ｒ２＝Ｒ３、Ｒ４＝Ｒ５に設定）しておけば、同期整流トランジスタＭＮ１がＯＮし、かつ正方向インダクタ電流Ｉｓｗ（+）＝０になったときに、Ｖ２＝Ｖ１になる。 Therefore, load resistors R4 and R5, source resistors R2 and R3, ON resistance r6 of control transistor MN6, and ON resistance r2 of current detection transistor MN2 are set such that Z1 = Z2 when synchronous rectification transistor MN1 is turned ON. If set (for example, r6 = r2, R2 = R3, R4 = R5), when synchronous rectification transistor MN1 is turned on and forward inductor current Isw (+) = 0, V2 = V1. become.
このため、この時点でＶｓ＝Ｖｒｅｆ１になるので、比較器５の出力電圧Ｖｏ１を“Ｈ”にすることができる。このように出力電圧Ｖｏ１が“Ｈ”になれば、Ｎチャネルドライバ１０のＳＲＦＦ回路１０１がリセットされ、駆動信号φ１が“Ｌ”に、駆動信号φ２が“Ｈ”になり、同期整流トランジスタＭＮ１をＯＦＦさせて、逆方向インダクタ電流Ｉｓｗ（-）が流れることを防止できる。このとき、Ｖ２＜Ｖ１になるので、比較器５の出力電圧Ｖｏ１は“Ｌ”に戻る。
Therefore, since Vs = Vref1 at this time, the output voltage Vo1 of the
上記のように、同期整流トランジスタＭＮ１がＯＦＦのときに基準電圧Ｖｒｅｆ１と検出電圧Ｖｓの間には若干のオフセット（Ｖｒｅｆ１−Ｖｓ＝Ｖａ）が設定されているので、同期整流トランジスタＭＮ１がＯＮしてからＶｒｅｆ１＝Ｖｓに達する際の電圧変化量が小さくなり、その変化の途中に不安定要因が生じ難く、正確にインダクタ電流Ｉｓｗ（+）＝０Ａになった時点で同期整流トランジスタＭＮ１をＯＦＦさせることができる。 As described above, since a slight offset (Vref1-Vs = Va) is set between the reference voltage Vref1 and the detection voltage Vs when the synchronous rectification transistor MN1 is off, the synchronous rectification transistor MN1 is turned on. The amount of voltage change at the time of reaching Vref1 = Vs becomes small, and an unstable factor hardly occurs in the middle of the change, and the synchronous rectification transistor MN1 is turned off when the inductor current Isw (+) = 0A is correctly obtained. Can.
このように本実施例では、ゲート接地トランジスタＭＮ４，ＭＮ５のソースのソース電圧Ｖ１，Ｖ２を入力電圧として電圧Ｖｒｅｆ１，Ｖｓが生成されるようにし、しかもソース電圧Ｖ１は同期整流トランジスタＭＮ１のＯＦＦ期間中は高い電圧に設定され、これに応じて電圧Ｖ２もその電圧Ｖ１より若干低い電圧に設定されるので、電圧Ｖ１つまり電圧Ｖｓの変化範囲を小さくすることができ、迅速に正方向インダクタ電流Ｉｓｗ（+）＝０Ａを検出することができる。以上の動作の波形を図３に示した。 As described above, in this embodiment, voltages Vref1 and Vs are generated with the source voltages V1 and V2 of the sources of the gate grounded transistors MN4 and MN5 as input voltages, and the source voltage V1 is generated during the OFF period of the synchronous rectification transistor MN1. Is set to a high voltage, and accordingly, the voltage V2 is also set to a voltage slightly lower than the voltage V1, so that the change range of the voltage V1, that is, the voltage Vs can be reduced. +) = 0 A can be detected. The waveform of the above operation is shown in FIG.
なお、制御トランジスタＭＮ７のゲートが“Ｌ”で固定されているとき、つまり制御トランジスタＭＮ７が接続されていないときは、同期整流トランジスタＭＮ１がＯＦＦのときに図２（ｂ）に示したように、インピーダンスＺ２が抵抗Ｒ３の抵抗値となる。このため、インピーダンスＺ２が、同期整流トランジスタＭＮ１がＯＮのとき（Ｚ２＝ｒ２//Ｒ３）とＯＦＦのとき（Ｚ２＝Ｒ３）で大きく異なって、検出電圧Ｖｓの変化が大きくなるため、その変化の途中に不安定要因が生じて、逆方向インダクタ電流Ｉｓｗ（-）が流れているのにそれを検出できなかったり、逆に、逆方向インダクタ電流Ｉｓｗ（-）が流れていないのにそれを誤検出する事態が発生する惧れがある。本実施例ではこのような事態は発生しない。 When the gate of the control transistor MN7 is fixed at "L", that is, when the control transistor MN7 is not connected, as shown in FIG. 2B when the synchronous rectification transistor MN1 is OFF, The impedance Z2 is the resistance value of the resistor R3. Therefore, the impedance Z2 greatly differs between when the synchronous rectification transistor MN1 is ON (Z2 = r2 // R3) and when it is OFF (Z2 = R3), and the change in the detection voltage Vs becomes large. An unstable factor occurs along the way, so it is not possible to detect the reverse inductor current Isw (-) flowing, but conversely, it is mistaken even though the reverse inductor current Isw (-) does not flow There is a fear that a situation may occur to detect. Such a situation does not occur in this embodiment.
＜第２実施例＞
図４に第２実施例のスイッチング電源装置を示す。上記の第１実施例では、比較器５の出力電圧Ｖｏ１によってＮチャネルドライバ１０を直接制御していたが、その比較器５に入力する基準電圧Ｖｒｅｆ１や検出電圧Ｖｓがスイッチングノイズ等の影響を受けけて不安定になり易く、Ｎチャネルドライバ１０が正常動作してインダクタ電流Ｉｓｗ（+）が正常に流れている最中に、Ｖｓ≧Ｖｒｅｆ１の状態が発生して、比較器５が誤動作する場合がある。
Second Embodiment
FIG. 4 shows a switching power supply according to a second embodiment. In the first embodiment described above, the N-
そこで第２実施例では、ＰＷＭ電圧Ｖｐｗｍが“Ｈ”に立ち上がってから、つまり同期制御トランジスタＭＮ１がＯＮになってから所定時間Ｔ１が経過するまでは、Ｎチャネルドライバ１０に入力する比較器５の“Ｈ”の出力電圧Ｖｏ１がマスクされるように、ブランキング回路１１とアンドゲート１２によるブランキング手段を設けた。
Therefore, in the second embodiment, after the PWM voltage Vpwm rises to "H", that is, until the predetermined time T1 elapses after the synchronous control transistor MN1 turns ON, the
ブランキング回路１１は例えばワンショットマルチ回路で構成され、ＰＷＭ電圧Ｖｐｗｍが“Ｈ”に立ち上がってから所定時間Ｔ１だけブランキング電圧Ｖｂｋを“Ｈ”にする。アンドゲート１２は、そのブランキング電圧Ｖｂｋが“Ｈ”の期間は比較器５の出力電圧Ｖｏ１をマスクして“Ｌ”に固定する。
The blanking
この場合、所定時間Ｔ１は固定時間であり、ＰＷＭ電圧Ｖｐｗｍが“Ｈ”になってからインダクタ電流Ｉｓｗ（+）＝０Ａになる最低期間よりも短い期間に設定される。具体的には、ＰＷＭ電圧Ｖｐｗｍが“Ｈ”に立ち上がってから駆動信号φ１が“Ｈ”になり駆動信号φ２が“Ｌ”になって、基準電圧Ｖｒｅｆ１が安定し検出電圧Ｖｓがインダクタ電流Ｉｓｗ（+）の変化に安定して追従するまでの期間となるように設定される。これによって、この所定時間Ｔ１の間は比較器５の出力電圧Ｖｏ１がたとえノイズの影響で“Ｈ”になっても、アンドゲート１２によってマスクされ、比較器５がノイズの影響で誤動作した場合でも、その影響を回避することができる。
In this case, the predetermined time T1 is a fixed time, and is set to a period shorter than the minimum period in which the inductor current Isw (+) = 0 A after the PWM voltage Vpwm becomes “H”. Specifically, after PWM voltage Vpwm rises to "H", drive signal .phi.1 becomes "H" and drive signal .phi.2 becomes "L," reference voltage Vref1 becomes stable and detection voltage Vs becomes inductor current Isw ( It is set to become a period until it stably follows the change of +). By this, even if the output voltage Vo1 of the
また、ブランキング回路１１から出力されるブランキング電圧Ｖｂｋは、所定時間Ｔ１だけ“Ｈ”になった後は次のＰＷＭ周期まで“Ｌ”に固定されるので、ＲＳＦＦ回路１０１がリセットされた後、つまり同期整流トランジスタＭＮ１がＯＦＦになった後でＰＷＭ電圧Ｖｐｗｍが“Ｈ”になる以前に、スイッチングノイズ等によってそのＲＳＦＦ回路１０１が再セットされ、同期整流トランジスタＭＮ１が誤ってＯＮになることが防止される。
In addition, the blanking voltage Vbk output from the blanking
なお、ブランキング回路１１が、ＰＷＭ電圧Ｖｐｗｍが“Ｈ”に立ち上がってから、若干遅れてブランキング電圧Ｖｂｋを“Ｈ”に立ち上げるように設定されていれば、スイッチングトランジスタＭＰ１がＯＦＦしてから同期整流トランジスタＭＮ１がＯＮするまでの間に、デッドタイムを生成して、両トランジスタＭＰ１，ＭＮ１が同時にＯＮする事態を回避することができる。
If blanking
＜第３実施例＞
図５に第３実施例のスイッチング電源装置を示す。本実施例では、第１実施例における負荷抵抗Ｒ４を３個の抵抗Ｒ４１，Ｒ４２，Ｒ４３の直列回路に置き換え、第１実施例における比較器５を３個の比較器５１，５２，５３に置き換えている。
Third Embodiment
FIG. 5 shows a switching power supply according to a third embodiment. In this embodiment, the load resistor R4 in the first embodiment is replaced by a series circuit of three resistors R41, R42, R43, and the
そして、比較器５１の反転入力端子に、抵抗Ｒ４２とＲ４３の共通接続点に発生する制御切替用の基準電圧Ｖｒｅｆ１を入力させ、比較器５２の反転入力端子に、抵抗Ｒ４１とＲ４２の共通接続点に発生するシンク過電流検出用の基準電圧Ｖｒｅｆ２を入力させ、比較器５３の反転入力端子に、抵抗Ｒ４３とトランジスタＭＮ４との間に発生するソース過電流検出用の基準電圧Ｖｒｅｆ３を入力させ、それら比較器５１，５２，５３の非反転入力端子には、トランジスタＭＮ５のソースに発生する検出電圧Ｖｓを共通に入力させている。基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３は、Ｖｒｅｆ２＞Ｖｒｅｆ１＞Ｖｒｅｆ３の関係にある。
The reference voltage Vref1 for control switching generated at the common connection point of the resistors R42 and R43 is input to the inverting input terminal of the
この第３実施例では、第１実施例とは異なって、駆動信号φ０、φ１を図６に示すように制御したときは、インダクタ電流Ｉｓｗは、接続点Ｌｘから同期整流トランジスタＭＮ１の方向である正方向（+）に流れ、続けてその反対の逆方向（-）に流れる。 In the third embodiment, unlike the first embodiment, when the drive signals .phi.0 and .phi.1 are controlled as shown in FIG. 6, the inductor current Isw is in the direction from the connection point Lx to the synchronous rectification transistor MN1. It flows in the forward direction (+) and then in the opposite direction (-).
Ｖｒｅｆ１＞Ｖｒｅｆ３であるので、第１実施例と同様に正方向インダクタ電流Ｉｓｗ（+）＝０ＡのときにＶｓ＝Ｖｒｅｆ１となるように、基準電圧Ｖｒｅｆ１を設定しておいたときは、正方向インダクタ電流Ｉｓｗ（+）＝０Ａになる以前にＶｓ＝Ｖｒｅｆ３となり、そのときの正方向インダクタ電流Ｉｓｗ（+）の具体的な大きさを検出することができる。よって、ソース過電流検出用の基準電圧Ｖｒｅｆ３をソース電流の検出すべき過電流値に対応させておけば、その過電流を検出することができる。 Since Vref1> Vref3, as in the first embodiment, when the reference voltage Vref1 is set such that Vs = Vref1 when the positive direction inductor current Isw (+) = 0 A, the positive direction inductor is It becomes Vs = Vref3 before the current Isw (+) = 0A, and the specific magnitude of the positive direction inductor current Isw (+) at that time can be detected. Therefore, if the reference voltage Vref3 for source over-current detection is made to correspond to the over-current value to be detected of the source current, the over-current can be detected.
Ｖｒｅｆ２＞Ｖｒｅｆ１であるので、逆方向インダクタ電流Ｉｓｗ（-）が流れたときは、ある時点でＶｓ＝Ｖｒｅｆ２となり、逆方向インダクタ電流Ｉｓｗ（-）の具体的な大きさを検出することができる。よって、シンク過電流検出用の基準電圧Ｖｒｅｆ２をシンク電流の検出すべき過電流値に対応させておけば、その過電流を検出することができる。 Since Vref2> Vref1, when the reverse inductor current Isw (-) flows, Vs = Vref2 at a certain point in time, and the specific magnitude of the reverse inductor current Isw (-) can be detected. Therefore, if the reference voltage Vref2 for sink overcurrent detection is made to correspond to the overcurrent value to be detected of the sink current, the overcurrent can be detected.
このように、第３実施例では、基準電圧Ｖｒｅｆ２，Ｖｒｅｆ３を適宜設定しておくことにより、ソース電流やシンク電流の大きさが所定値に達したか否かを検出することができ、過電流状態を検出できる。このとき、第１実施例と同様に、制御トランジスタＭＮ７によってソース電圧Ｖ２が変化するので、判定誤りが生じることもない。 As described above, in the third embodiment, by appropriately setting the reference voltages Vref2 and Vref3, it is possible to detect whether the magnitude of the source current or the sink current has reached a predetermined value, and the overcurrent can be detected. It can detect the condition. At this time, as in the first embodiment, since the source voltage V2 is changed by the control transistor MN7, the determination error does not occur.
なお、第１及び第２実施例のように、比較器５１の出力電圧Ｖｏ１が“Ｈ”になったときに同期整流トランジスタＭＮ１をＯＦＦさせる場合には、比較器５２の出力電圧Ｖｏ２によりシンク過電流検出を行うことができないので、比較器５２は不要である。また、ソース過電流とシンク過電流の両者を検出する場合は、比較器５１は不要である。
As in the first and second embodiments, when the synchronous rectification transistor MN1 is turned off when the output voltage Vo1 of the
ここで、請求項に記載の第１抵抗は抵抗Ｒ４１で、第２抵抗は抵抗Ｒ４２とＲ４３の直列回路で実現できる。また、第３抵抗は抵抗Ｒ４１とＲ４２の直列回路で、第４抵抗は抵抗Ｒ４３で実現できる。 Here, the first resistor described in the claims can be realized by the resistor R41, and the second resistor can be realized by a series circuit of the resistors R42 and R43. The third resistor is a series circuit of the resistors R41 and R42, and the fourth resistor can be realized by the resistor R43.
１：電源端子、２：出力端子、３：接地、４：電流源、５、５１〜５３：比較器、６：誤差増幅器、７：比較器、８：三角波発振器、９：Ｐチャネルドライバ、１０：Ｎチャネルドライバ、１０１：ＲＳＦＦ回路、１０２：オアゲート、１１：ブランキング回路、１２：アンドゲート
1: power supply terminal 2: output terminal 3: ground 4:
Claims (6)
ゲートに固定電圧が印加される第１ゲート接地トランジスタ及び第２ゲート接地トランジスタと、前記第１ゲート接地トランジスタのドレインに接続された第１負荷抵抗と、前記第２ゲート接地トランジスタのドレインに接続された第２負荷抵抗と、前記第１ゲート接地トランジスタのソースに接続された第１ソース抵抗と、前記第２ゲート接地トランジスタのソースに接続された第２ソース抵抗と、前記第１ソース抵抗に並列接続された第１制御トランジスタと、前記第２ソース抵抗に並列接続された第２制御トランジスタとを備え、
前記電流検出トランジスタは、前記スイッチトランジスタと前記同期整流トランジスタの共通接続点と第２ゲート接地トランジスタのソースとの間に接続され、
前記第１制御トランジスタは前記第２駆動信号によって制御され、前記第２制御トランジスタは前記第２駆動信号の反転信号によって制御され、
前記第１負荷抵抗と前記第２負荷抵抗の電圧を比較して前記同期整流トランジスタに流れる電流を検出することを特徴とするスイッチング電源装置。 A switching transistor controlled by a first drive signal, a synchronous rectification transistor controlled by a second drive signal in phase with the first drive signal, a common connection point between the switch transistor and the synchronous rectification transistor, and an output capacitor And a current detection transistor controlled by the second drive signal.
It is connected to a first gate grounded transistor and a second gate grounded transistor whose gates are applied with a fixed voltage, a first load resistor connected to the drain of the first gate grounded transistor, and a drain of the second gate grounded transistor A second load resistor, a first source resistor connected to the source of the first gate-grounded transistor, a second source resistor connected to the source of the second gate-grounded transistor, and the first source resistor in parallel And a second control transistor connected in parallel to the second source resistor.
The current detection transistor is connected between a common connection point of the switch transistor and the synchronous rectification transistor and a source of a second gate-grounded transistor.
The first control transistor is controlled by the second drive signal, and the second control transistor is controlled by an inverted signal of the second drive signal.
A switching power supply device, comprising: comparing a voltage of the first load resistor with a voltage of the second load resistor to detect a current flowing through the synchronous rectification transistor.
前記第１負荷抵抗に制御切替用基準電圧を発生させ、該制御切替用基準電圧と前記第２負荷抵抗に発生する検出電圧を比較する第１比較器を備え、前記検出電圧が前記制御切替用基準電圧に達したとき、前記第１比較器が前記同期整流トランジスタをＯＦＦさせる制御信号を出力することを特徴とするスイッチング電源装置。 In the switching power supply device according to claim 1,
The first load resistor includes a first comparator that generates a control switching reference voltage and compares the control switching reference voltage with a detection voltage generated in the second load resistor, and the detection voltage is for the control switching. The switching power supply according to claim 1, wherein when the reference voltage is reached, the first comparator outputs a control signal to turn off the synchronous rectification transistor.
前記第１負荷抵抗と前記第２負荷抵抗が同一抵抗値に設定され、
前記第１ソース抵抗と前記第１制御トランジスタのＯＮ抵抗の並列抵抗値と、前記第２ソース抵抗と前記電流検出トランジスタのＯＮ抵抗の並列抵抗値が同一抵抗値に設定されていることを特徴とするスイッチング電源装置。 In the switching power supply device according to claim 2,
The first load resistance and the second load resistance are set to the same resistance value,
The parallel resistance value of the first source resistance and the ON resistance of the first control transistor, and the parallel resistance value of the second source resistance and the ON resistance of the current detection transistor are set to the same resistance value. Switching power supply.
前記第１負荷抵抗を第１抵抗と第２抵抗の直列回路で構成し、前記第１抵抗にシンク過電流検出用基準電圧を発生させ、前記第１抵抗及び前記第２抵抗の直列抵抗にソース過電流検出用基準電圧を発生させ、シンク過電流検出用基準電圧と前記検出電圧を比較する第２比較器および前記ソース過電流検出用基準電圧と前記検出電圧を比較する第３比較器を備え、前記検出電圧が前記ソース過電流検出用基準電圧に達したとき前記第３比較器がソース過電流検出信号を出力し、前記検出電圧が前記シンク過電流検出用基準電圧に達したとき前記第２比較器がシンク過電流検出信号を出力することを特徴とするスイッチング電源装置。 In the switching power supply device according to claim 1,
The first load resistor is formed of a series circuit of a first resistor and a second resistor, a reference voltage for detecting a sink overcurrent is generated in the first resistor, and a source is connected to a series resistor of the first resistor and the second resistor. A second comparator that generates an overcurrent detection reference voltage and compares the sink overcurrent detection reference voltage with the detection voltage, and a third comparator that compares the source overcurrent detection reference voltage with the detection voltage The third comparator outputs a source over-current detection signal when the detected voltage reaches the reference voltage for detecting the source over-current, and when the detected voltage reaches the reference voltage for detecting the sink over-current. 2. A switching power supply device characterized in that a comparator outputs a sink overcurrent detection signal.
前記第１負荷抵抗を第３抵抗と第４抵抗の直列回路で構成し、前記第３抵抗に切替制御用基準電圧を発生させ、前記第３抵抗と前記第４抵抗の直列抵抗にソース過電流検出用基準電圧を発生させ、前記切替制御用基準電圧と前記検出電圧を比較する第１比較器と、前記ソース過電流検出用基準電圧と前記検出電圧を比較する第３比較器を備え、前記検出電圧が前記ソース過電流検出用基準電圧に達したとき前記第３比較器がソース過電流検出信号を出力し、前記検出電圧が前記制御切替用基準電圧に達したとき、前記第１比較器が前記同期整流トランジスタをＯＦＦさせる制御信号を出力することを特徴とするスイッチング電源装置。 In the switching power supply device according to claim 1,
The first load resistor is formed of a series circuit of a third resistor and a fourth resistor, and the third resistor generates a switching control reference voltage, and a source overcurrent is generated in the series resistor of the third resistor and the fourth resistor. A first comparator that generates a reference voltage for detection and compares the reference voltage for switching control with the detected voltage, and a third comparator that compares the reference voltage for detecting the source overcurrent with the detected voltage, When the detection voltage reaches the source overcurrent detection reference voltage, the third comparator outputs a source overcurrent detection signal, and when the detection voltage reaches the control switching reference voltage, the first comparator Outputs a control signal to turn off the synchronous rectification transistor.
前記同期整流トランジスタがＯＮしてから所定時間だけ前記第１比較器の出力信号マスクするブランキング手段を設けたことを特徴するスイッチング電源装置。
In the switching power supply device according to claim 2, 3 or 5,
A switching power supply device, comprising blanking means for masking an output signal of the first comparator for a predetermined time after the synchronous rectification transistor is turned on.
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