JP2019060719A - Inspection device - Google Patents
Inspection device Download PDFInfo
- Publication number
- JP2019060719A JP2019060719A JP2017185474A JP2017185474A JP2019060719A JP 2019060719 A JP2019060719 A JP 2019060719A JP 2017185474 A JP2017185474 A JP 2017185474A JP 2017185474 A JP2017185474 A JP 2017185474A JP 2019060719 A JP2019060719 A JP 2019060719A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- current
- layer capacitor
- double layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000007689 inspection Methods 0.000 title claims abstract description 65
- 239000003990 capacitor Substances 0.000 claims abstract description 111
- 238000001514 detection method Methods 0.000 claims abstract description 87
- 238000007599 discharging Methods 0.000 claims abstract description 17
- 238000010277 constant-current charging Methods 0.000 claims abstract description 16
- 238000012360 testing method Methods 0.000 claims description 6
- 239000002355 dual-layer Substances 0.000 abstract 6
- 238000007600 charging Methods 0.000 description 49
- 238000000034 method Methods 0.000 description 33
- 238000005259 measurement Methods 0.000 description 30
- 239000000725 suspension Substances 0.000 description 16
- 238000010280 constant potential charging Methods 0.000 description 15
- 230000003321 amplification Effects 0.000 description 9
- 238000003199 nucleic acid amplification method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000003860 storage Methods 0.000 description 7
- 238000004891 communication Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 238000000691 measurement method Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004043 responsiveness Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Images
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Landscapes
- Charge And Discharge Circuits For Batteries Or The Like (AREA)
- Secondary Cells (AREA)
- Measurement Of Resistance Or Impedance (AREA)
- Tests Of Electric Status Of Batteries (AREA)
Abstract
Description
本発明は、検査装置に係り、更に詳しくは、電気二重層キャパシタの内部抵抗を高精度で測定することができる検査装置の改良に関する。 The present invention relates to an inspection apparatus, and more particularly, to an improvement of an inspection apparatus capable of measuring the internal resistance of an electric double layer capacitor with high accuracy.
電気二重層キャパシタ(EDLC:Electric Double Layer Capacitor)は、出力密度が高く、大電流を充放電することができる長寿命の蓄電装置として知られ、例えば、自動車用バッテリーとして用いられている。電気二重層キャパシタを用いたバッテリーは、容量を増大させるために複数の電気二重層キャパシタを並列接続して構成される場合がある。このようなバッテリー内に内部抵抗が大きく異なる電気二重層キャパシタが混在すれば、内部抵抗が小さな電気二重層キャパシタに電流が集中してしまうという問題が発生する。このため、並列接続される電気二重層キャパシタは内部抵抗を略一致させておく必要があり、電気二重層キャパシタの内部抵抗を正確に測定し、電気二重層キャパシタの選別を予め行っておく必要がある。このため、電気二重層キャパシタの製造時には内部抵抗を測定する特性検査が行われる。 An electric double layer capacitor (EDLC) has a high output density and is known as a long-life storage device capable of charging and discharging a large current, and is used, for example, as a battery for an automobile. A battery using an electric double layer capacitor may be configured by connecting a plurality of electric double layer capacitors in parallel to increase the capacity. If an electric double layer capacitor having a large internal resistance is mixed in such a battery, a problem arises that the current is concentrated on the electric double layer capacitor having a small internal resistance. Therefore, it is necessary to make the internal resistances of the electric double layer capacitors connected in parallel substantially the same, and it is necessary to accurately measure the internal resistances of the electric double layer capacitors and to sort the electric double layer capacitors in advance. is there. For this reason, at the time of manufacturing the electric double layer capacitor, a characteristic test is performed to measure the internal resistance.
図14は、電気二重層キャパシタの等価回路を示した図である。電気二重層キャパシタの等価回路は、容量素子C、並列内部抵抗Rp及び直列内部抵抗Rsにより構成される。並列内部抵抗Rpは、容量素子Cの内部に含まれ、等価的には容量素子Cに並列に接続された内部抵抗であり、定電圧状態で容量素子Cの漏れ電流を計測することにより求められる。一方、直列内部抵抗Rsは、容量素子Cに直列接続された内部抵抗であり、例えば、定電流充電、定電圧充電、定電流放電を順に行って、定電圧充電から定電流放電への切り替え時における電圧降下を測定することにより求められる。なお、本明細書における内部抵抗は、特段の記載がない限り、直列内部抵抗Rsを指すものとする。 FIG. 14 is a diagram showing an equivalent circuit of the electric double layer capacitor. The equivalent circuit of the electric double layer capacitor is constituted of a capacitive element C, a parallel internal resistance Rp and a series internal resistance Rs. The parallel internal resistance Rp is included in the capacitive element C, equivalently an internal resistance connected in parallel to the capacitive element C, and is obtained by measuring the leakage current of the capacitive element C in a constant voltage state . On the other hand, the series internal resistance Rs is an internal resistance connected in series to the capacitive element C. For example, constant current charge, constant voltage charge, constant current discharge are sequentially performed to switch from constant voltage charge to constant current discharge. It is determined by measuring the voltage drop at The internal resistance in this specification refers to the series internal resistance Rs unless otherwise specified.
内部抵抗の測定は、電流制御電源を内蔵する検査装置を用いて行われる。この内蔵電源は、例えば20Aの大電流を出力可能な電源であることから、内蔵電源及び出力端子間に出力リレーを設け、内部抵抗の測定時以外は出力を遮断することが安全性確保の観点からは望ましい。また、充放電を休止させたときの電圧変化に基づいて内部抵抗を測定する場合、内蔵電源及び出力端子間に出力リレーを設け、充放電休止中における電流入出力を完全に遮断することが望ましい。 The measurement of the internal resistance is performed using a test apparatus incorporating a current control power supply. Since this built-in power supply is a power supply capable of outputting a large current of, for example, 20 A, an output relay is provided between the built-in power supply and the output terminal, and blocking the output except when measuring internal resistance. Desirable from Moreover, when measuring internal resistance based on the voltage change at the time of stopping charging and discharging, it is desirable to provide an output relay between the built-in power supply and the output terminal and completely shut off the current input and output during charging and discharging stop .
しかしながら、このような検査装置では、出力リレーが出力を遮断している場合に、電気二重層キャパシタが検査装置に対し電気的にフローティングな状態になる。この状態で、電気二重層キャパシタの素子電圧を検出した場合、コモンモードノイズの影響を受けて、素子電圧を高精度で計測することができない。このため、電気二重層キャパシタの絶縁内部抵抗の測定精度が低下するという問題があった。 However, in such a testing device, when the output relay shuts off the output, the electric double layer capacitor is electrically floated with respect to the testing device. In this state, when the device voltage of the electric double layer capacitor is detected, the device voltage can not be measured with high accuracy under the influence of common mode noise. For this reason, there existed a problem that the measurement precision of insulation internal resistance of an electric double layer capacitor fell.
本発明は、上記に事情に鑑みてなされたものであり、出力リレーを用いた出力遮断により安全性を確保しつつ、電気二重層キャパシタの内部抵抗を高精度で測定することができる検査装置を提供することを目的とする。 The present invention has been made in view of the above-mentioned circumstances, and an inspection apparatus capable of measuring the internal resistance of an electric double layer capacitor with high accuracy while securing safety by output interruption using an output relay. Intended to be provided.
本発明の第1の態様による検査装置は、定電流充電又は定電流放電を行って電気二重層キャパシタの内部抵抗を測定する検査装置であって、上記電気二重層キャパシタが一対の第1配線を介して接続される出力端子と、上記電気二重層キャパシタが一対の第2配線を介して接続されるリモート検出端子と、上記出力端子を介して上記電気二重層キャパシタへ電流を出力する電源回路と、上記電源回路及び上記出力端子を接続する正極配線及び負極配線を連動して遮断する一対の出力リレーと、上記リモート検出端子を介して、上記電気二重層キャパシタの素子電圧を測定する素子電圧検出部と、上記負極配線用の上記出力リレーに並列に接続され、上記リモート検出端子におけるコモンモードノイズを抑制するインピーダンス素子とを備える。 The inspection apparatus according to the first aspect of the present invention is an inspection apparatus that performs constant current charging or constant current discharge to measure the internal resistance of the electric double layer capacitor, and the electric double layer capacitor is a pair of first wires. An output terminal connected thereto, a remote detection terminal to which the electric double layer capacitor is connected via a pair of second wires, and a power supply circuit outputting a current to the electric double layer capacitor through the output terminal A pair of output relays that interlock and cut off the positive electrode wiring and the negative electrode wiring that connect the power supply circuit and the output terminal, and an element voltage detection that measures an element voltage of the electric double layer capacitor via the remote detection terminal And an impedance element connected in parallel to the output relay for the negative electrode wiring and suppressing common mode noise in the remote detection terminal.
本発明の第2の態様による検査装置は、上記構成に加えて、上記インピーダンス素子として容量素子が用いられる。 In the inspection apparatus according to the second aspect of the present invention, in addition to the above configuration, a capacitive element is used as the impedance element.
この様な構成を採用することにより、連動する一対の出力リレーにより、電源回路及び出力端子を接続する正極配線及び負極配線をともに遮断することができる。このため、検査装置の安全性を向上させることができる。 By adopting such a configuration, it is possible to cut off both the positive electrode wire and the negative electrode wire connecting the power supply circuit and the output terminal by the pair of interlocked output relays. Therefore, the safety of the inspection apparatus can be improved.
また、負極配線用の出力リレーに並列に容量素子を接続することにより、一対の出力リレーが正極配線及び負極側配線を遮断した状態であっても、負極配線は、容量素子を介して、高周波的に接続された状態を維持することができる。つまり、出力リレーの遮断後も、高周波領域において電気二重層キャパシタが検出装置に対しフローティングな状態になるのを抑制することができる。従って、リモート検出端子の入力インピーダンスが高く、かつ、出力端子が出力リレーにより遮断されている状態であっても、素子電圧にコモンモードノイズが発生するのを抑制することができるので、電気二重層キャパシタの絶縁内部抵抗を高精度で測定することができる。 Further, even if the pair of output relays cut off the positive electrode wiring and the negative electrode side wiring by connecting the capacitive element in parallel to the output relay for the negative electrode wiring, the negative electrode wiring is high frequency through the capacitive element. It is possible to maintain the connected state. That is, even after the output relay is shut off, the electric double layer capacitor can be suppressed from being in a floating state with respect to the detection device in the high frequency region. Therefore, even when the input impedance of the remote detection terminal is high and the output terminal is blocked by the output relay, generation of common mode noise in the element voltage can be suppressed, so the electric double layer The insulation internal resistance of the capacitor can be measured with high accuracy.
本発明の第3の態様による検査装置は、上記構成に加えて、上記リモート検出端子の入力インピーダンスが、上記出力端子の入力インピーダンスよりも高くなるように構成される。 In addition to the above configuration, the inspection apparatus according to the third aspect of the present invention is configured such that the input impedance of the remote detection terminal is higher than the input impedance of the output terminal.
このような構成を採用することにより、電気二重層キャパシタの素子電圧を高精度で計測し、電気二重層キャパシタの絶縁内部抵抗を正確に求めることができる。 By adopting such a configuration, the device voltage of the electric double layer capacitor can be measured with high accuracy, and the insulation internal resistance of the electric double layer capacitor can be determined accurately.
本発明の第4の態様による検査装置は、上記構成に加えて、上記素子電圧検出部が、上記リモート検出端子間の電圧を測定する計装アンプを有する。 In the inspection apparatus according to the fourth aspect of the present invention, in addition to the above configuration, the element voltage detection unit includes an instrumentation amplifier that measures a voltage between the remote detection terminals.
このような構成を採用することにより、コモンモードノイズの影響を抑制することができる。このため、電気二重層キャパシタの素子電圧を高精度で計測し、電気二重層キャパシタの絶縁内部抵抗を正確に求めることができる。 By adopting such a configuration, the influence of common mode noise can be suppressed. Therefore, the device voltage of the electric double layer capacitor can be measured with high accuracy, and the insulation internal resistance of the electric double layer capacitor can be accurately obtained.
本発明によれば、出力リレーを用いた出力遮断により安全性を確保しつつ、電気二重層キャパシタの内部抵抗を高精度で測定する検査装置を提供することができる。 According to the present invention, it is possible to provide an inspection apparatus which measures the internal resistance of the electric double layer capacitor with high accuracy while securing safety by the output interruption using the output relay.
実施の形態1.
<検査システムの概要>
図1は、本発明の実施の形態1による検査装置1を含む検査システムの一例を示した図である。検査装置1は、2つの配線ケーブル101,102を介して、1つの電気二重層キャパシタ100に接続される。また、検査装置1には、ユーザ端末103が接続されている。この検査システムは、例えば、静電容量3600F、最大電流20Aの電気二重層キャパシタ100を検査対象として想定している。
Embodiment 1
<Overview of inspection system>
FIG. 1 is a diagram showing an example of an inspection system including an inspection apparatus 1 according to a first embodiment of the present invention. The inspection apparatus 1 is connected to one electric
検査装置1は、電気二重層キャパシタ100の内部抵抗を測定する装置であり、例えば、電気二重層キャパシタ100の製造工程中の検査工程において使用される。内部抵抗の測定は、電気二重層キャパシタ100を充放電させ、充放電の開始時又は終了時における電気二重層キャパシタ100の素子電圧(端子間電圧)の変化量を測定することによって行われる。この検査装置1は、電源端子11、出力端子12、リモート検出端子13及び通信端子14を備える。
The inspection apparatus 1 is an apparatus for measuring the internal resistance of the electric
電源端子11は、図示しない外部電源に接続される端子であり、例えばAC200Vが供給される。外部電源の電力は、検査装置1において直流変換され、出力端子12から出力される。
The
出力端子12は、電気二重層キャパシタ100に対し電流の供給又は吸い込みを行って電気二重層キャパシタ100を充放電する一対の端子からなる。電気二重層キャパシタ100の両端子は、1対の配線ケーブル101を介して、出力端子12にそれぞれ接続される。
The
リモート検出端子13は、四端子法を利用し、電気二重層キャパシタ100の素子電圧を高精度で測定するための一対の端子である。電気二重層キャパシタ100の両端子は、1対の配線ケーブル102を介して、リモート検出端子13にそれぞれ接続される。リモート検出端子13は、出力端子12に比べて十分に高い入力インピーダンスを有しているため、配線ケーブル102には電流が流れず、配線ケーブル102の電圧降下による影響を受けることなく、電気二重層キャパシタ100の素子電圧を正確に測定することができる。なお、電気二重層キャパシタ100の素子電圧をより正確に測定するためには、配線ケーブル102は、電気二重層キャパシタ100の端子に直接接続されることが望ましい。
The
通信端子14は、ユーザ端末103が接続される端子である。例えば、PCがユーザ端末103として通信端子14に接続される。ユーザは、ユーザ端末103を操作することにより、検査装置1の各種設定を行うことができる。また、検査装置1に対し測定開始を指示し、検査装置1から測定結果を取得することができる。
The
<内部抵抗の測定方法>
図2は、電気二重層キャパシタ100の内部抵抗の測定方法の一例を示した図であり、図中の(a)には、電気二重層キャパシタ100に供給される電流の時間変化が示され、(b)には、電気二重層キャパシタ100の素子電圧の時間変化が示されている。この図では、内部抵抗の測定方法として異なる3つの方法が示されている。電気二重層キャパシタ100の検査工程では、これらの測定方法の全てを実施し、3つの測定結果に基づいて検査を行ってもよいし、1又は2つの任意の測定方法のみを実施し、1又は2以上の測定結果に基づいて検査を行ってもよい。
<Method of measuring internal resistance>
FIG. 2 is a diagram showing an example of a method of measuring the internal resistance of electric
まず最初に、電気二重層キャパシタ100の定電流充電が行われる(時刻t0〜t1)。時刻t0に電気二重層キャパシタ100に対し予め定められた充電電流Icの供給が開始され、その後、素子電圧が予め定められた充電目標電圧Vcに到達するまで一定の充電電流Icの供給が継続される。図中では、素子電圧が充電目標電圧Vcに到達する時刻t1まで電気二重層キャパシタ100の定電流充電が行われている。
First, constant current charging of the electric
次に、電気二重層キャパシタ100の充電を一旦休止させる(時刻t1〜t2)。充電の休止は、電気二重層キャパシタ100に対し検査装置1から電流の入出力が行われない状態であり、時刻t1から予め定められた休止時間T1(例えば1秒)が経過するまで継続される。図中では、時刻t2まで電気二重層キャパシタ100の充放電を休止させている。この充電休止により素子電圧がVt1からVn1に低下する。
Next, charging of the electric
定電流充電中は、充電電流Icの流入により電気二重層キャパシタ100の内部抵抗に電圧降下が発生するのに対し、充電休止中にはこの電圧降下が発生せず、定電流充電の休止により素子電圧が低下する。従って、時刻t1、t2に測定された素子電圧をVt1,Vt2とすれば、定電流充電の休止による素子電圧の変化量dV1(=Vt1−Vt2)が、定電流充電時における内部抵抗の電圧降下分に相当し、dV1/Icにより内部抵抗を求めることができる。
While constant current charging causes a voltage drop to occur in the internal resistance of electric
次に、電気二重層キャパシタ100の定電圧充電が行われる(時刻t2〜t3)。充電休止中の電気二重層キャパシタ100に対し、時刻t2に充電目標電圧Vcの定電圧充電が開始され、その後、予め定められた充電時間T2(例えば20分)が経過するまで定電圧充電が継続される。図中では、時刻t3まで電気二重層キャパシタ100の定電圧充電が行われている。定電圧充電中は時間の経過とともに充電電流が減少し、定電圧充電が終了する時刻t3までに充電電流が略ゼロになっている。充電時間T2は、充電電流を略ゼロにすることができる十分に長い時間として予め定められる。なお、定電圧充電の終了条件は、充電時間T2に代えて、検出電流Idにより規定することでもきる。
Next, constant voltage charging of the electric
次に、電気二重層キャパシタ100の定電流放電が行われる(時刻t3〜t4)。定電圧充電中の電気二重層キャパシタ100に対し、時刻t3に予め定められた放電電流Ieの引き出しが開始され、その後、素子電圧が予め定められた放電終止電圧Veに到達するまで一定の放電電流Ieの引き出しが継続される。図中では、素子電圧が放電終止電圧Veに到達する時刻t4まで電気二重層キャパシタ100の定電流放電が行われている。この放電開始によって素子電圧がVcからVrに低下する。
Next, constant current discharge of electric
定電圧充電の終了間際には、充電電流が流れず、内部抵抗に電圧降下が発生しないのに対し、定電流放電中は、放電電流Ieが引き出されることにより電気二重層キャパシタ100の内部抵抗に電圧降下が発生する。この電圧降下は、上記休止中(時刻t1〜t2)とは逆向きの電圧であり、定電流放電の開始により素子電圧が低下する。つまり、時刻t3に測定された素子電圧をVt3(≒Vc)とすれば、定電流放電の開始による素子電圧の変化量dV2(=Vt3−Vr)が、定電流放電時における内部抵抗の電圧降下分に相当する。従って、素子電圧の変化量dV2が得られれば、dV2/Ieにより内部抵抗を求めることができる。
Near the end of constant-voltage charging, no charging current flows, and no voltage drop occurs in the internal resistance, while discharge current Ie is drawn during constant-current discharge to the internal resistance of electric
ここで、放電開始時における素子電圧の変化量dV2を正確に測定することはできないが、放電中の電圧特性を直線近似することにより変化量dV2をより高い精度で求めることができる。定電流放電中、素子電圧は時間経過とともに直線的に低下する。このため、放電中における時刻の異なる2点P1,P2における素子電圧を測定し、放電中の電圧特性を直線近似し、当該近似直線と時刻t3とが交差する点の電圧値Vrを求め、時刻t3における素子電圧Vt3との差分を求めれば、放電開始による素子電圧の変化量dV2が高い精度で得られる。 Here, although the change amount dV2 of the element voltage at the start of the discharge can not be measured accurately, the change amount dV2 can be determined with higher accuracy by linear approximation of the voltage characteristic during the discharge. During constant current discharge, the device voltage decreases linearly with time. Therefore, the device voltages at two points P1 and P2 at different times during discharge are measured, the voltage characteristics during discharge are linearly approximated, and a voltage value Vr at the intersection of the approximate straight line and time t3 is determined. If the difference from the device voltage Vt3 at t3 is determined, the variation dV2 of the device voltage due to the start of the discharge can be obtained with high accuracy.
次に、電気二重層キャパシタ100の放電を休止させる(時刻t4〜t5)。放電の休止は、充電の休止と同様、電気二重層キャパシタ100に対し検査装置1から電流の入出力が行われない状態であり、時刻t4から予め定められた休止時間T3(例えば1秒)が経過するまで継続される。図中では、時刻t5まで電気二重層キャパシタ100の充放電を休止させている。この放電休止により素子電圧がVeからVt5に上昇する。
Next, the discharge of the electric
定電流放電中は、放電電流Ieの引き出しにより電気二重層キャパシタ100の内部抵抗に電圧降下が発生するのに対し、放電休止中にはこの電圧降下が発生せず、定電流放電の休止により素子電圧が上昇する。従って、時刻t4,t5に測定された素子電圧をVt4(≒Ve),Vt5とすれば、定電流放電の休止による素子電圧の変化量dV3(=Vt5−Vt4)が、定電流放電時における内部抵抗の電圧降下分に相当し、dV3/Ieにより内部抵抗を求めることができる。
During constant current discharge, a voltage drop is generated in the internal resistance of electric
このような測定方法をもちいて、内部抵抗を高精度で測定しようとする場合、充電電流Ic,放電電流Ie、定電圧充電中の素子電圧が、リップルを含まず、高い精度で安定している必要がある。また、充電電流Ic及び放電電流Ieが、充放電開始時に素早く立ち上がる高い応答特性を有している必要がある。さらに、素子電圧を高精度で測定可能である必要がある。特に、充放電の休止中においても素子電圧が高精度で測定可能であることが求められる。本実施の形態による検査装置1は、このような条件を満たし、内部抵抗を高精度で測定することができる装置であり、その詳細構成について更に説明する。 When it is going to measure internal resistance with high accuracy using such a measurement method, charge current Ic, discharge current Ie, and device voltage during constant voltage charge do not contain ripple and are stable with high accuracy There is a need. In addition, it is necessary for the charge current Ic and the discharge current Ie to have high response characteristics that quickly rise at the start of charge and discharge. Furthermore, the device voltage needs to be able to be measured with high accuracy. In particular, it is required that the device voltage can be measured with high accuracy even during charging / discharging pauses. The inspection apparatus 1 according to the present embodiment is an apparatus that satisfies such conditions and can measure the internal resistance with high accuracy, and the detailed configuration thereof will be further described.
<検査装置1の概略構成>
図3は、図1の検査装置1の一構成例を示した図である。検査装置1は、スイッチングレギュレータ(SWR)で構成された複数の電源回路111〜113と、シリーズレギュレータ(SRR)を備えた主回路ユニット114と、制御ユニット115とにより構成される。
<Schematic Configuration of Inspection Device 1>
FIG. 3 is a view showing one configuration example of the inspection apparatus 1 of FIG. The inspection apparatus 1 is configured by a plurality of
(1)電源回路111〜113
電源回路111〜113は、いずれも外部電源を変換し、直流電圧Vs1〜Vs3を出力するスイッチングレギュレータである。第1の電源回路111は、主回路ユニット114に電圧Vs1を出力する可変電源である。出力電圧Vs1は、制御ユニット115からの電圧指令値Cv1により指定される。例えば、第1の電源回路111は、充電動作用の電源として0〜7.5Vを供給することができる。
(1)
The
同様にして、第2の電源回路112も、主回路ユニット114に電圧Vs2を出力する可変電源である。出力電圧Vs2は、制御ユニット115からの電圧指令値Cv2により指定される。例えば、第2の電源回路112は、放電動作用の電源として−3.3V〜0Vを供給することができる。
Similarly, the second
第3の電源回路113は、制御ユニット115に電圧Vs3を供給する固定電源である。出力電圧Vs3として、例えば24Vを供給することができる。
The third
(2)主回路ユニット114
主回路ユニット114は、主回路を構成する回路基板であり、第1及び第2の電源回路111,112からの出力電圧Vs1,Vs2を変換し、出力端子12を介して出力するシリーズレギュレータを備え、電気二重層キャパシタ100の充放電を制御する。
(2)
The
(3)制御ユニット115
制御ユニット115は、主回路ユニット114を制御する回路基板であり、マイクロプロセッサを内蔵するとともに、リモート検出端子13及び通信端子14に接続されている。制御ユニット115は、電圧指令値Cv1,Cv2を生成し、電源回路111及び112の出力電圧Vs1,Vs2を制御する。また、電流指令値Irefを生成し、主回路ユニット114の出力を制御する。
(3)
The
さらに、制御ユニット115は、リモート検出端子13を介して、素子電圧Vrmを検出することができ、検出された素子電圧Vrmは、充放電制御に用いられるとともに、電気二重層キャパシタ100の内部抵抗の測定にも用いられる。また、通信端子14を介して、ユーザ端末103からの制御信号を受信し、測定結果をユーザ端末103に出力する。
Furthermore, the
<主回路ユニット114の詳細構成>
図4は、図3の主回路ユニット114の詳細構成の一例を示した図である。主回路ユニット114は、トランジスタTR1〜TR4によって構成されるシリーズレギュレータSRRを備えている。なお、図中に矩形で示され、特段の言及がない素子は抵抗である。
<Detailed Configuration of
FIG. 4 is a diagram showing an example of a detailed configuration of the
(1)プッシュプル回路PP1
プッシュプル回路PP1は、一対のトランジスタTR1,TR2で構成される相補型エミッタフォロワ回路である。トランジスタTR1,TR2の共通のベース端子がプッシュプル回路PP1の入力端子となり、トランジスタTR1,TR2の共通のエミッタ端子がプッシュプル回路PP1の出力端子となる。トランジスタTR1のコレクタ端子には、第1の電源回路111の出力電圧Vs1が印加され、トランジスタTR2のコレクタ端子には、第2の電源回路112の出力電圧Vs2が印加され、充電時には、トランジスタTR1が電気二重層キャパシタ100に充電電流を供給し、放電時には、トランジスタTR2が電気二重層キャパシタ100から放電電流を引き出す。
(1) Push-pull circuit PP1
The push-pull circuit PP1 is a complementary emitter follower circuit configured of a pair of transistors TR1 and TR2. The common base terminal of the transistors TR1 and TR2 is an input terminal of the push-pull circuit PP1, and the common emitter terminal of the transistors TR1 and TR2 is an output terminal of the push-pull circuit PP1. The output voltage Vs1 of the first
トランジスタTR1は、エミッタフォロワ回路を構成するNPN型バイポーラトランジスタであり、ベース電流を電流増幅率hEFで増幅したコレクタ電流が流れ、このコレクタ電流が電気二重層キャパシタ100の充電電流となる。
The transistor TR1 is an NPN bipolar transistor constituting an emitter follower circuit, and a collector current obtained by amplifying the base current by the current amplification factor hEF flows, and this collector current becomes a charging current of the electric
トランジスタTR2は、エミッタフォロワ回路を構成するPNP型バイポーラトランジスタであり、ベース電流を電流増幅率hEFで増幅したコレクタ電流が流れ、このコレクタ電流が電気二重層キャパシタ100の放電電流となる。
The transistor TR2 is a PNP bipolar transistor constituting an emitter follower circuit, and a collector current obtained by amplifying the base current by the current amplification factor hEF flows, and this collector current becomes a discharge current of the electric
(2)プッシュプル回路PP2
プッシュプル回路PP2も、一対のトランジスタTR3,TR4で構成される相補型エミッタフォロワ回路であり、トランジスタTR3,TR4の共通のエミッタ端子がトランジスタTR1,TR2の共通のベース端子に接続されている。2段のプッシュプル回路PP1,PP2を接続することにより、トランジスタTR1,TR3がダーリントン接続され、トランジスタTR2,TR4もダーリントン接続され、充電時及び放電時のいずれの場合も電流増幅率hEFを増大させることができる。このような構成を採用することにより、大電流を出力するトランジスタTR1,TR2であっても、オペアンプOP1で駆動することが可能になる。
(2) Push-pull circuit PP2
The push-pull circuit PP2 is also a complementary emitter follower circuit composed of a pair of transistors TR3 and TR4, and the common emitter terminal of the transistors TR3 and TR4 is connected to the common base terminal of the transistors TR1 and TR2. By connecting two stages of push-pull circuits PP1 and PP2, transistors TR1 and TR3 are connected in Darlington connection, and transistors TR2 and TR4 are also connected in Darlington connection, and the current amplification factor h EF is increased in both charging and discharging. It can be done. By adopting such a configuration, even the transistors TR1 and TR2 that output a large current can be driven by the operational amplifier OP1.
トランジスタTR1〜TR4は、いずれも電流増幅を行う素子であり、スイッチングレギュレータを構成するトランジスタのようなオン/オフ動作を行っていない。このため、リップルのない安定性の高い出力が得られる。また、容量素子を用いた平滑化処理が必要ないため、良好な応答性を確保することができる。このため、電気二重層キャパシタ100の内部抵抗の測定を高精度で行うことができる。
The transistors TR <b> 1 to TR <b> 4 are all elements for performing current amplification, and do not perform the on / off operation like the transistors constituting the switching regulator. For this reason, a highly stable output without ripples can be obtained. In addition, since no smoothing process using a capacitive element is necessary, good response can be ensured. Therefore, measurement of the internal resistance of the electric
(3)出力端子12
出力端子12の正極側は、シャント抵抗SH及び出力リレーRY1を介して、プッシュプル回路PP1の出力端子に接続される。また、出力端子12の負極側は、出力リレーRY2を介して、電源回路111,112のグランドに接続されている。
(3)
The positive terminal of the
(4)シャント抵抗SH
シャント抵抗SHは、出力電流を検出するための抵抗素子であり、出力リレーRY1よりもプッシュプル回路PP1側に設けられている。シャント抵抗SHの端子間電圧は、電流フィードバック回路2に入力され、当該電圧に基づいて検出電流Idが求められる。
(4) Shunt resistor SH
The shunt resistor SH is a resistive element for detecting an output current, and is provided closer to the push-pull circuit PP1 than the output relay RY1. The voltage across terminals of the shunt resistor SH is input to the
(5)出力リレーRY1,RY2
出力リレーRY1,RY2は、シリーズレギュレータSRR及び出力端子12間に設けられ、これらを接続する一対の配線を遮断可能なスイッチング素子である。出力リレーRY1,RY2は、制御ユニット115からのリレー制御信号Cryに基づいて互いに連動して動作し、電気二重層キャパシタ100の充放電時には共に閉状態になり、電気二重層キャパシタ100がプッシュプル回路PP1に接続される一方、それ以外は共に開状態になり、電気二重層キャパシタ100がプッシュプル回路PP1から切り離される。つまり、出力リレーRY1,RY2は、電流指令値Irefがゼロの場合に開状態となり、シリーズレギュレータSRRの出力を遮断する。このような出力リレーRY1,RY2を備えることにより、充放電の休止中における電流入出力を完全に遮断することができ、内部抵抗を高精度で測定することができる。また、スタンバイ時における不用意な電流出力を防止し、安全性を向上させることができる。
(5) Output relays RY1, RY2
The output relays RY1 and RY2 are switching elements provided between the series regulator SRR and the
負極側の出力リレーRY2には、容量素子C1が並列に接続され、容量素子C1を介して、常時、電気二重層キャパシタ100と検査装置1のグランドとが高周波的に接続されている。このため、出力リレーRY2が開状態の場合に、電気二重層キャパシタ100の両端子が検査装置1に対しフローティングな状態になるのを防止している。このため、リレーRY1,RY2が開状態となる充放電の休止中における素子電圧Vrmの計測精度が、高周波領域におけるコモンモード(同相電圧)ノイズの影響を受けて低下するのを防止することができる。
A capacitive element C1 is connected in parallel to the output relay RY2 on the negative electrode side, and the electric
(6)電流フィードバック回路2
電流フィードバック回路2は、シリーズレギュレータSRRを制御対象とするフィードバック制御を行う回路であり、シャント抵抗SHの出力に基づいて検出電流Idを求め、この検出電流Idを電流指令値Irefに一致させるための操作量Uiを求める。検出電流Idは制御対象の出力であり、電流指令値Irefは制御対象の目標値であり、制御ユニット115から与えられる。操作量Uiは、抵抗R2を介してオペアンプOP1に入力される。電流フィードバック回路2の詳細構成については後述する。
(6)
The
(7)出力電圧検出部3
出力電圧検出部3は、出力リレーRY1,RY2よりも出力端子12側において、出力端子12間の電圧を測定し、検出電圧Vdとして出力する。この検出電圧Vdは、抵抗R1を介してオペアンプOP1に入力される。
(7) Output
The output
(8)出力制御回路4
出力制御回路4は、検出電圧Vd及び操作量Uiに基づいて、シリーズレギュレータSRRの出力電圧を制御する制御回路であり、オペアンプOP1及び抵抗R1〜R3により構成される。
(8) Output control circuit 4
The output control circuit 4 is a control circuit that controls the output voltage of the series regulator SRR based on the detection voltage Vd and the operation amount Ui, and is configured of an operational amplifier OP1 and resistors R1 to R3.
オペアンプOP1は、前段のプッシュプル回路PP2に対し入力電圧を与える増幅回路であり、抵抗R3を介して、後段のプッシュプル回路PP1の出力電圧を反転入力端子に帰還させた反転増幅器である。オペアンプOP1の反転入力端子には、検出電圧Vdの反転信号が抵抗R1を介して入力されるとともに、電流フィードバック回路2で生成された操作量Uiの反転信号が抵抗R2を介して接続される。
The operational amplifier OP1 is an amplification circuit that provides an input voltage to the push-pull circuit PP2 of the preceding stage, and is an inverting amplifier that feeds back the output voltage of the push-pull circuit PP1 of the subsequent stage to the inverting input terminal via the resistor R3. An inverted signal of the detection voltage Vd is input to the inverting input terminal of the operational amplifier OP1 through the resistor R1, and an inverted signal of the operation amount Ui generated by the
この回路では、シリーズレギュレータSRRの出力電圧が(Vd/R1+Ui/R2)×R3となる。つまり、シリーズレギュレータSRRの出力電圧は、検出電圧Vd及び操作量Uiの加重和(線形和)として表される。例えば、抵抗R1〜R3を同じ値にすれば、シリーズレギュレータSRRの出力電圧は、検出電圧Vd及び操作量Uiの和になる。 In this circuit, the output voltage of the series regulator SRR is (Vd / R1 + Ui / R2) × R3. That is, the output voltage of the series regulator SRR is represented as a weighted sum (linear sum) of the detection voltage Vd and the operation amount Ui. For example, if the resistors R1 to R3 have the same value, the output voltage of the series regulator SRR is the sum of the detection voltage Vd and the operation amount Ui.
出力制御回路4では、操作量Uiに検出電圧Vdが加算され、操作量Uiを用いた出力電流のフィードバック制御と、検出電圧Vdを用いた出力電圧のフィードフォワード制御とが同時に行われる。検出電流Idから求められた操作量Uiをフィードバックして出力電圧を制御する際、操作量Uiに検出電圧Vdを加算することにより、フィードバック制御の操作量Uiをオフセットさせ、その変化範囲の中心を現在の出力電圧に一致させることができる。このため、フィードバック制御をより効果的に行うことができ、応答性を向上させることができる。 In the output control circuit 4, the detection voltage Vd is added to the operation amount Ui, and feedback control of the output current using the operation amount Ui and feedforward control of the output voltage using the detection voltage Vd are simultaneously performed. When controlling the output voltage by feeding back the manipulated variable Ui obtained from the detected current Id, the detected voltage Vd is added to the manipulated variable Ui to offset the manipulated variable Ui of feedback control, and the center of the change range is determined. It can be matched to the current output voltage. For this reason, feedback control can be performed more effectively, and responsiveness can be improved.
また、操作量Uiに検出電圧Vdを加算することにより、開状態の出力リレーRY1の両端電圧を一致させることができる。後述するとおり、出力リレーRY1が開状態のとき、電流フィードバック回路2は無効化され、操作量Uiとしてゼロが出力される。このため、検出電圧Vdを用いない場合、開状態の出力リレーRY1の両端には、素子電圧Vrmに相当する電位差が生じる。この状態で、出力リレーRY1をオンすれば、当該電位差により突入電流が流れる。これに対し、操作量Uiに検出電圧Vdを加算した値を用いて出力電圧を制御すれば、開状態の出力リレーRY1の両端電圧を一致させることができる。その結果、出力リレーRY1のオン時に突入電流が流れるのを防止することができるとともに、出力リレーRY1のオン直後における電流出力の応答性を向上させることができる。
Further, by adding the detection voltage Vd to the operation amount Ui, it is possible to make the voltages at both ends of the open output relay RY1 coincide with each other. As described later, when the output relay RY1 is in the open state, the
<電流フィードバック回路2>
図5は、図4の電流フィードバック回路2の詳細構成の一例を示した図である。電流フィードバック回路2は、シャント抵抗SHの端子間電圧から検出電流Idを求め、検出電流Idを出力、電流指令値Irefを目標値とするPI制御の操作量Uiを求めている。図示した電流フィードバック回路2は、差動増幅回路A1、反転増幅回路A2及びPI制御回路A3により構成される。
<
FIG. 5 is a diagram showing an example of a detailed configuration of the
(1)差動増幅回路A1
差動増幅回路A1は、オペアンプOP2及び抵抗素子により構成される電流検出部であり、シャント抵抗SHの端子間電圧を増幅し、検出電流Idを求める。検出電流Idは、反転増幅回路A2へ出力されるとともに、制御ユニット115へも出力される。
(1) Differential amplifier circuit A1
The differential amplifier circuit A1 is a current detection unit including the operational amplifier OP2 and a resistor element, and amplifies the voltage between the terminals of the shunt resistor SH to obtain a detection current Id. The detection current Id is output to the inverting amplification circuit A2 and is also output to the
(2)反転増幅回路A2
反転増幅回路A2は、オペアンプOP3及び抵抗素子により構成され、検出電流Idの符号を反転させた反転信号を生成し、PI制御回路A3に入力する。
(2) Inverting amplification circuit A2
The inverting amplification circuit A2 includes an operational amplifier OP3 and a resistance element, generates an inverted signal obtained by inverting the sign of the detection current Id, and inputs the inverted signal to the PI control circuit A3.
(3)PI制御回路A3
PI制御回路A3は、オペアンプOP4、抵抗素子R4〜R6及び容量素子C2により構成されるPI演算回路であり、検出電流Id及び電流指令値Irefの差分に基づいて、PI制御の操作量Uiを求める。オペアンプOP4の反転入力端子には、抵抗R4を介して検出電流Idの反転信号が入力されるとともに、抵抗R5を介して電流指令値Irefが入力される。つまり、検出電流Id及び電流指令値Irefの差がオペアンプOP4に入力される。
(3) PI control circuit A3
The PI control circuit A3 is a PI arithmetic circuit including an operational amplifier OP4, resistance elements R4 to R6, and a capacitance element C2, and obtains an operation amount Ui of PI control based on the difference between the detection current Id and the current command value Iref. . An inversion signal of the detection current Id is input to the inverting input terminal of the operational amplifier OP4 via the resistor R4, and a current command value Iref is input via the resistor R5. That is, the difference between the detected current Id and the current command value Iref is input to the operational amplifier OP4.
また、オペアンプOP4の反転入力端子及び出力端子間には、抵抗R6及び容量素子C2の直列回路からなる帰還回路が設けられ、オペアンプOP4は、入力値に対する比例値(P成分)及び積分値(I成分)の和を出力する。このような構成により、検出電流IdについてのPI演算が行われ、PI制御で使用される操作量Uiの反転信号が生成される。 A feedback circuit consisting of a series circuit of a resistor R6 and a capacitive element C2 is provided between the inverting input terminal and the output terminal of the operational amplifier OP4, and the operational amplifier OP4 has a proportional value (P component) to the input value and an integral value (I Output the sum of the components). With such a configuration, PI calculation is performed on the detected current Id, and an inverted signal of the operation amount Ui used in PI control is generated.
さらに、オペアンプOP4の帰還回路には、無効化スイッチASが並列に接続されている。無効化スイッチASは、オペアンプOP4の反転入力端子及び出力端子間を短絡することによりPI制御を無効化する開閉器であり、例えば、アナログスイッチが用いられる。無効化スイッチASは、制御ユニット115からの無効化信号Casに基づいて動作する。PI制御時には、無効化信号Casが非アクティブになり、無効化スイッチASが開状態となる一方、PI制御を行わないアイドル時には、無効化信号Casがアクティブになり、無効化スイッチASが閉状態となる。無効化スイッチASが閉状態になれば、オペアンプOP4への入力値にかかわらず操作量Uiはゼロになり、PI制御が無効化される。
Furthermore, the invalidation switch AS is connected in parallel to the feedback circuit of the operational amplifier OP4. The disabling switch AS is a switch that disables PI control by shorting between the inverting input terminal and the output terminal of the operational amplifier OP4, and for example, an analog switch is used. The disabling switch AS operates based on the disabling signal Cas from the
出力リレーRY1が開状態になり、出力リレーRY1が出力を遮断している状態では、PI制御の操作量Uiが検出電流Idに反映されることはない。このため、出力電流のフィードバック制御が正常に機能せず、シリーズレギュレータSRRの出力電圧が定まらない状態になる。 When the output relay RY1 is in the open state and the output relay RY1 blocks the output, the manipulated variable Ui of PI control is not reflected in the detected current Id. As a result, feedback control of the output current does not function properly, and the output voltage of the series regulator SRR is not determined.
例えば、電流指令値Irefをゼロにしたとしても、アナログ制御において、電流指令値Irefに対し検出電流Idが完全に一致することはなく、常時誤差が生じている。その誤差が、PI制御回路A3によって積分されると、意図しない操作量Uiが出力される。このとき、出力リレーRY1が開状態であるため、操作量Uiが検出電流Idに反映されず、時間の経過ととともに操作量Uiが単調に増加又は減少し、最大値又は最小値に至るまで振り切ってしまう。 For example, even if the current command value Iref is made zero, the detected current Id does not completely match the current command value Iref in analog control, and an error always occurs. When the error is integrated by the PI control circuit A3, an unintended manipulated variable Ui is output. At this time, since the output relay RY1 is in the open state, the manipulated variable Ui is not reflected in the detected current Id, and the manipulated variable Ui monotonously increases or decreases with the passage of time, and swings off to the maximum value or the minimum value. It will
その結果、アイドリング時にトランジスタTR1〜TR4が熱暴走により破壊され、あるいは、出力リレーRY1の両端子に大きな電位差が発生し、その後の出力リレーRY1,RY2のオン時に電気二重層キャパシタ100に突入電流が流れる可能性がある。このような問題の発生を防止するために、アイドリング時には、無効化スイッチASにより操作量Uiを強制的にゼロ固定している。
As a result, the transistors TR1 to TR4 are destroyed due to thermal runaway during idling, or a large potential difference is generated between both terminals of the output relay RY1, and the rush current is applied to the electric
<制御ユニット115>
図6は、図3の制御ユニット115の詳細構成の一例を示した図である。この制御ユニット115は、電源回路111〜113及び主回路ユニット114を制御する回路ユニットであり、配線特性記憶部40、素子電圧検出部41、電圧制御部42及びシーケンス制御部43により構成される。
<
FIG. 6 is a diagram showing an example of a detailed configuration of the
(1)配線特性記憶部40
配線特性記憶部40は、出力端子12及び電気二重層キャパシタ100を互いに接続する配線ケーブル101の電気的特性を保持する。例えば、配線ケーブル101のインピーダンスが配線特性Czとして配線特性記憶部40に保持される。この配線特性Czは、ユーザ端末103又は検査装置1に対するユーザ操作により電気二重層キャパシタ100の検査開始前に予め入力される。
(1) Wiring
The wiring
(2)素子電圧検出部41
素子電圧検出部41は、リモート検出端子13に接続され、電気二重層キャパシタ100の素子電圧Vrmを検出する回路である。出力端子12の電圧ではなく、リモート検出端子13の電圧を計測することにより、四端子法を利用して電気二重層キャパシタ100の素子電圧Vrmを正確に検出することができる。また、出力リレーRY1,RY2が開状態であっても、素子電圧Vrmを検出することができる。
(2) Device
The element
素子電圧検出部41には、高い入力インピーダンスを有し、電気二重層キャパシタ100の素子電圧を正確に測定することができる回路、例えば、差動アンプが用いられる。特に、計装アンプを用いることが望ましい。計装アンプは、良好なコモンモード除去比を有するため、素子電圧Vrmをより正確に測定することできる。ただし、計装アンプを用いても、高周波領域におけるコモンモードの影響を十分を除去することは難しい。このため、さらに容量素子C1を設けて、高周波領域におけるコモンモードの混入を抑圧している。
The element
素子電圧検出部41のグランドは、主回路ユニット114のグランドと電気的に接続されている。つまり、素子電圧検出部41のグランドは、負極側の出力リレーRY2を介して、電気二重層キャパシタ100の負極に接続されている。しかし、出力リレーRy1,RY2が開状態になれば、電気二重層キャパシタ100は、素子電圧検出部41のグランドから絶縁され、素子電圧検出部41に対しフローティングな状態となる。この状態で素子電圧Vrmを測定すれば、コモンモードノイズによる影響を受けて、素子電圧Vrmの測定精度が低下する。
The ground of the element
そこで、負極側の出力リレーRY2に容量素子C1を並列に接続し、開状態の出力リレーRY2の両端を高周波的に接続することにより、高周波のコモンモードノイズの発生を抑制している。このため、出力リレーRY1,RY2が開状態であっても、素子電圧検出部41は、素子電圧Vrmを高精度で測定することができる。その結果、充放電の休止中であっても素子電圧Vrmを高精度で測定することができる。
Therefore, the capacitive element C1 is connected in parallel to the output relay RY2 on the negative electrode side, and both ends of the open output relay RY2 are connected in a high frequency to suppress the occurrence of high frequency common mode noise. Therefore, even when the output relays RY1 and RY2 are in the open state, the device
(3)電圧制御部42
電圧制御部42は、配線特性Cz及び素子電圧Vrmに基づいて、電圧指令値Cv1,Cv2を生成し、電源回路111,112の出力電圧Vs1,Vs2を制御する。この電圧制御により、トランジスタTr1,Tr2において発生する熱損失を低減している。
(3)
The
エミッタフォロワ回路を構成するトランジスタTR1,TR2は、出力電流及びコレクタ−エミッタ間電圧Vceに応じた損失が発生する。このため、コレクタ−エミッタ間電圧Vceを小さくすれば、出力電流を維持しながら損失を低減することができる。ただし、エミッタフォロワ回路が正常に動作するには、コレクタ−エミッタ間電圧VceがトランジスタTR1,TR2のコレクタ−エミッタ間飽和電圧Vce(sat)を越えていることが条件となる。 The transistors TR1 and TR2 constituting the emitter follower circuit generate losses in accordance with the output current and the collector-emitter voltage Vce. Therefore, if the collector-emitter voltage Vce is reduced, the loss can be reduced while maintaining the output current. However, in order for the emitter follower circuit to operate normally, the condition is that the collector-emitter voltage Vce exceeds the collector-emitter saturation voltage Vce (sat) of the transistors TR1 and TR2.
従って、電圧指令値Cv1,Cv2は、トランジスタTr1,Tr2がVce>Vce(sat)を満足する範囲において、できるだけ小さな出力電圧Vs1、Vs2を指定するものであることが望ましい。 Therefore, it is desirable that the voltage command values Cv1 and Cv2 specify the smallest possible output voltages Vs1 and Vs2 in the range in which the transistors Tr1 and Tr2 satisfy Vce> Vce (sat).
電源回路111の出力電圧Vs1は、トランジスタTR1のコレクタ−エミッタ間電圧Vceと、配線ケーブル101における電圧降下(Cz×Id)と、電気二重層キャパシタ100の素子電圧Vrmとを用いて次式で表すことができる。
第2項の電圧降下(Cz×Id)は、検査装置1の出力電流に比例する値である。図2(a)に示したとおり、充放電開始時には電流が瞬時に変化する。本実施の形態による検査装置1の場合、充放電電流の立ち上がり時間は約60mSである。このような短時間の変化に対し、電源回路111の電圧フィードバック制御を追従させることは困難である。このため、電圧降下(Cz×Id)は、予め最大値を見込んでおく必要がある。つまり、充電動作中における出力電流の最大値は充電電流Icであるから、第2項の値として(Cz×Ic)を見込んでおく必要がある。
The voltage drop (Cz × Id) in the second term is a value proportional to the output current of the inspection apparatus 1. As shown in FIG. 2 (a), the current changes instantaneously at the start of charge and discharge. In the case of the inspection apparatus 1 according to the present embodiment, the rise time of the charge and discharge current is about 60 mS. It is difficult to make the voltage feedback control of the
第3項の素子電圧Vrmは、電気二重層キャパシタ100の端子間電圧であり、充電状態に応じて変化する値である。ただし、図2(b)に示したとおり、充放電中における素子電圧Vrmの変化は、配線ケーブル101の電圧降下の変化に比べれば、極めて緩やかである。このため、第3項のVrmは、素子電圧検出部41による検出値を用いることができる。
The element voltage Vrm of the third term is a voltage between terminals of the electric
以上のことから、電圧指令値Cv1は、以下の式により求めることができる。
電源回路112の指令値Cv2についても、電流の向きが電圧指令値Cv1と逆になる点を除き同様であり、放電動作中における出力電流の最大値はIeであるから、電圧指令値Cv2も以下の式により求めることができる。
The same applies to command value Cv2 of
式(2)及び(3)において、Vce、Ic及びIeは定数であり、Czは配線ケーブル101によって決まる値であり、Vrmは充放電動作中に変化する値である。このため、電圧制御部42は、これらの式を用いて電圧指令値Cv1,Cv2を決定する。つまり、ユーザが指定した配線特性Czと検出した素子電圧Vrmとに基づいて、電圧指令値Cv1,Cv2を決定する。
In the formulas (2) and (3), Vce, Ic and Ie are constants, Cz is a value determined by the
本実施の形態による検査装置1は、素子電圧Vrmを四端子法で計測することにより、配線ケーブル101の電圧降下と、電気二重層キャパシタ100の素子電圧Vrmとを分離して取得している。このため、素子電圧Vrmに基づく電圧制御を行うことができる。上述したとおり、前者の変化は、電圧制御による追従が困難であるのに対し、後者の変化は、電圧制御による追従が比較的容易であることから、両者を分離して計測することにより、素子電圧Vrmに基づく電圧制御を実現でき、熱損失を低減することができる。
The inspection apparatus 1 according to the present embodiment measures the element voltage Vrm by the four-terminal method to separately obtain the voltage drop of the
なお、一般にトランジスタの飽和電圧Vce(sat)は0.7V以下である。このため、上式(2)(3)の第1項のVceは、マージンを考慮して1V程度を見込んでおけばよい。 In general, the saturation voltage Vce (sat) of the transistor is 0.7 V or less. Therefore, Vce in the first term of the above equations (2) and (3) may be estimated to be about 1 V in consideration of the margin.
(4)シーケンス制御部43
シーケンス制御部43は、検出電流Id及び素子電圧Vrmに基づいて、電流指令値Iref、リレー制御信号Cry及び無効化信号Casを生成し、内部抵抗測定のシーケンス制御を行う。
(4)
The
<測定シーケンス>
図7のステップS1〜S5は、検査装置1による内部抵抗の測定シーケンスの一例を示したフローチャートであり、図6のシーケンス制御部43の動作が示されている。このフローチャートは、ユーザ端末103からの測定開始指令により実行される。事前準備として、配線ケーブル101の配線特性Czがユーザ端末103から指定される。また、測定開始前には、無効化スイッチASが閉状態、出力リレーRY1,RY2が開状態になっている。
<Measurement sequence>
Steps S1 to S5 in FIG. 7 are a flowchart showing an example of a measurement sequence of the internal resistance by the inspection apparatus 1, and the operation of the
測定開始指令が入力されると、シーケンス制御部43は、充電電流Icを供給する定電流充電処理(ステップS1)、定電流充電を休止する充電休止処理(ステップS2)、充電目標電圧Vcによる定電圧充電を行う定電圧充電処理(ステップS3)、放電電流Ieを引き出す定電流放電処理(ステップS4)及び定電流放電を休止する放電休止処理(ステップS5)の各処理を順に実行する。これらの各処理の詳細について順に説明する。
When a measurement start command is input,
(1)定電流充電処理
図8のステップS101〜S104は、図7の定電流充電処理(ステップS1)の詳細動作の一例を示したフローチャートである。測定開始指令が入力されると、シーケンス制御部43は、リレー制御信号Cryをオン信号に変化させる。その結果、出力リレーRY1,RY2が閉状態となり、電流出力が可能になる(ステップS101)。開状態の出力リレーRY1の両端は、検出電圧Vdのフィードフォワード制御により同電位に保持されているため、出力リレーRY1のオン動作により、電気二重層キャパシタ100に突入電流が流れることはない。次に、シーケンス制御部43は、無効化信号Casを非アクティブに変化させる。その結果、無効化スイッチASが開状態となり、PI制御が有効化される(ステップS102)。
(1) Constant Current Charging Process Steps S101 to S104 in FIG. 8 are flowcharts showing an example of a detailed operation of the constant current charging process (step S1) in FIG. 7. When the measurement start command is input, the
次に、シーケンス制御部43は、電流指令値Irefを予め指定された充電電流Icに変更する。その結果、トランジスタTR1から電気二重層キャパシタ100へ充電電流Icが供給され、定電流充電が開始される(ステップS103)。このときの出力電流の立ち上がり時間は、スイッチング電源により電流制御を行う場合よりも短く、良好な応答特性が得られる。
Next,
シーケンス制御部43は、定電流充電中、素子電圧Vrmを監視し、素子電圧Vrmが充電目標電圧Vcに到達すれば、定電流充電の処理を終了する(ステップS104)。
The
(2)充電休止処理
図9のステップS201〜S205は、図7の充電休止処理(ステップS2)の詳細動作の一例を示したフローチャートである。定電流充電処理(ステップS1)が終了すれば、シーケンス制御部43は、そのときの検出電流Id及び素子電圧Vrm(Vt1)を測定し(ステップ201)、その後に充電を一旦休止させる。充電の休止は、PI制御を無効化し、出力リレーRY1,RY2をオフすることにより行われる(ステップS202、S203)。
(2) Charging Pause Process Steps S201 to S205 in FIG. 9 are a flowchart showing an example of a detailed operation of the charge pause process (step S2) in FIG. When the constant current charging process (step S1) is completed, the
シーケンス制御部43は、充電を休止させるために、まず、無効化信号Casをアクティブに変化させ、PI制御を無効化する(ステップS202)。充電休止中にPI制御を無効化することにより、アイドリング中にシリーズレギュレータSRRの制御が暴走するのを防止することができる。
The
次に、シーケンス制御部43は、リレー制御信号Cryをオフ信号に変化させることにより、出力リレーRY1,RY2が開状態になり、検査装置1による充電が休止する(ステップS203)。出力リレーRY1,RY2をオフし、充電休止中における電気二重層キャパシタ100をシリーズレギュレータSRRから切り離すことにより、充電休止中、電気二重層キャパシタ100に対する電流入出力を完全に遮断することができる。
Next, the
その後、所定の休止時間T1(例えば1秒)が経過すれば(ステップS204)、シーケンス制御部43は、素子電圧Vrm(Vt2)を測定し、充電休止処理を終了する(ステップS205)。素子電圧Vt2の測定時に、出力リレーRY1,RY2は開状態であるが、負極側の出力リレーRY2の両端は、容量素子C1を介して高周波的に接続されているため、コモンモードノイズの影響を抑制し、素子電圧Vt2を高精度で測定することができる。
Thereafter, when a predetermined pause time T1 (for example, one second) has elapsed (step S204), the
(3)定電圧充電処理
図10のステップS301〜S304は、図7の定電圧充電処理(ステップS3)の詳細動作の一例を示したフローチャートである。充電休止処理(ステップS2)が終了すれば、シーケンス制御部43は、出力リレーRY1,RY2をオンし、PI制御を有効化し、定電圧充電を開始する(ステップS301〜S303)。
(3) Constant Voltage Charging Process Steps S301 to S304 in FIG. 10 are a flowchart showing an example of a detailed operation of the constant voltage charging process (step S3) in FIG. 7. When the charging suspension process (step S2) is completed, the
まず、シーケンス制御部43は、リレー制御信号Cryをオン信号に変化させることにより、出力リレーRY1,RY2が閉状態になり、電流出力が可能になる(ステップS301)。充電休止中、開状態の出力リレーRY1の両端は、検出電圧Vdのフィードフォワード制御により同電位に保持されているため、出力リレーRY1のオン動作により、電気二重層キャパシタ100に突入電流が流れることはない。次に、シーケンス制御部43が、無効化信号Casを非アクティブに変化させることにより、無効化スイッチASが開状態になり、PI制御が有効化される(ステップS302)。
First, the
その後、定電圧制御が開始される(ステップS303)。定電圧制御は、シーケンス制御部43が、充電目標電圧Vcに対する素子電圧Vrmの誤差(Vc−Vrm)に基づいて電流指令値Irefを決定することにより行われる。その後、所定の充電時間T2(例えば20分)が経過すれば、定電圧充電処理を終了する(ステップS304)。
Thereafter, constant voltage control is started (step S303). The constant voltage control is performed by the
(4)定電流放電処理
図11のステップS401〜S404は、図7の定電流放電処理(ステップS4)の詳細動作の一例を示したフローチャートである。定電圧充電処理(ステップS3)が終了すれば、シーケンス制御部43は、素子電圧Vrm(Vt3)を測定した後、定電流充電を開始する(ステップS401,S402)。
(4) Constant Current Discharge Process Steps S401 to S404 in FIG. 11 are flowcharts showing an example of a detailed operation of the constant current discharge process (step S4) in FIG. When the constant voltage charging process (step S3) is completed, the
シーケンス制御部43は、電流指令値Irefを予め指定された放電電流Ieに変更する。その結果、電気二重層キャパシタ100からトランジスタTR2へ放電電流Ieが引き込まれ、定電流放電が開始される(ステップS402)。このときの入力電流の立ち上がり時間は、スイッチング電源により電流制御を行う場合よりも短く、良好な応答特性が得られる。
シーケンス制御部43は、定電流放電中、検出電流Id及び素子電圧Vrmの測定を定期的に繰り返し、素子電圧Vrmが放電終止電圧Veに到達すれば、定電流放電の処理を終了する(ステップS404)。
The
(5)放電休止処理
図12のステップS501〜S505は、図7の放電休止処理(ステップS5)の詳細動作の一例を示したフローチャートである。定電流放電処理(ステップS4)が終了すれば、シーケンス制御部43は、そのときの検出電流Id及び素子電圧Vrm(Vt4)を測定し(ステップS501)、その後に放電を休止させる。
(5) Discharge Pause Processing Steps S501 to S505 in FIG. 12 are flowcharts showing an example of the detailed operation of the discharge pause processing (step S5) in FIG. When the constant current discharge process (step S4) is completed, the
シーケンス制御部43は、放電を休止させるために、まず、無効化信号Casをアクティブに変化させ、PI制御を無効化する(ステップS502)。放電休止中にPI制御を無効化することにより、アイドリング中にシリーズレギュレータSRRの制御が暴走するのを防止することができる。
In order to stop the discharge, the
次に、シーケンス制御部43は、リレー制御信号Cryをオフ信号に変化させることにより、出力リレーRY1,RY2が開状態になり、検査装置1による放電が休止する(ステップS503)。出力リレーRY1,RY2をオフし、放電休止中における電気二重層キャパシタ100をシリーズレギュレータSRRから切り離すことにより、放電休止中、電気二重層キャパシタ100に対する電流入出力を完全に遮断することができる。
Next, the
その後、所定の休止時間T3(例えば1秒)が経過すれば(ステップS504)、シーケンス制御部43は、素子電圧Vrm(Vt5)を測定し、放電休止処理を終了する(ステップS505)。素子電圧Vt5の測定時に、出力リレーRY1,RY2は開状態であるが、負極側の出力リレーRY2の両端は、容量素子C1を介して高周波的に接続されているため、コモンモードノイズの影響を抑制し、素子電圧Vt5を高精度で測定することができる。
Thereafter, when a predetermined pause time T3 (for example, one second) has elapsed (step S504), the
実施の形態2.
実施の形態1では、ユーザが指定した配線特性Czを保持する場合の例について説明した。これに対し、本実施の形態では、配線特性Czを予め測定して保持する検査装置1について説明する。
Second Embodiment
In the first embodiment, an example of holding the wiring characteristic Cz specified by the user has been described. On the other hand, in the present embodiment, the inspection apparatus 1 which measures and holds the wiring characteristic Cz in advance will be described.
図13は、本発明の実施の形態2による検査装置1の要部を示した図であり、制御ユニット115の他の構成例が示されている。図13の制御ユニット115は、配線特性検出部50及び配線特性判定部51を備えている点で、図6(実施の形態1)の場合とは異なる。なお、実施の形態では、実施の形態1との相違点についてのみ説明し、重複する説明は省略する。
FIG. 13 is a diagram showing the main part of the inspection apparatus 1 according to the second embodiment of the present invention, and shows another configuration example of the
(1)配線特性検出部50
配線特性検出部50は、検出電圧Vd、素子電圧Vrm及び検出電流Idに基づいて配線特性Czを求める。配線特性Czは、配線ケーブル101に流れる電流と、そのときの電圧降下とを取得することができれば、両者の比として求めることができる。配線ケーブル101の電圧降下は、検出電圧Vdと素子電圧Vrmの差として与えられる。つまり、配線特性Czは、検出電圧Vd、素子電圧Vrm及び検出電流Idを用いて、次式で表すことができる。
The wiring
配線特性検出部50は、上式(4)を用いて配線特性Czを求める。配線特性Czの検出は、検査装置1に対し、新たな配線ケーブル101が接続された時に行われ、検出された配線特性Czは、配線特性記憶部40に格納され、その後の内部抵抗測定に使用される。
The wiring
配線特性Czの検出は、内部抵抗の測定時と同様、配線ケーブル101、102を介して、電気二重層キャパシタ100を検査装置1に接続した状態で行われる。ユーザ端末103から検出開始指令が入力されると、検査装置1から電気二重層キャパシタ100へ電流が供給される。この電流は、内部抵抗測定時に比べて小さな電流であり、内部抵抗測定時に比べて短い期間だけ流され、検出電圧Vd、素子電圧Vrm及び検出電流Idが測定される。
The wiring characteristic Cz is detected in a state where the electric
なお、出力時間が短時間であれば、配線特性Czに基づく電圧指令値Cv1,Cv2の制御を行わなくても検査装置1に与える影響は小さい。このため、内部抵抗測定の開始後の最初の短時間で配線特性Czを測定して記憶し、その後は、記憶された配線特性Czを用いるようにすれば、内部抵抗測定の開始前に、配線特性Czを測定するための事前準備を行う必要がなくなる。また、内部抵抗測定の開始時に毎回配線特性を自動測定すれば、配線や設備をユーザが変更した場合であっても、損失を低減することができる。 If the output time is short, even if control of voltage command values Cv1 and Cv2 based on wiring characteristics Cz is not performed, the influence on inspection apparatus 1 is small. Therefore, if the wiring characteristics Cz are measured and stored in the first short time after the start of the internal resistance measurement, and thereafter the stored wiring characteristics Cz are used, the wiring is performed before the start of the internal resistance measurement. There is no need to prepare in advance to measure the characteristic Cz. In addition, if the wiring characteristics are automatically measured each time the internal resistance measurement is started, the loss can be reduced even when the user changes the wiring or equipment.
(2)配線特性判定部51
配線特性判定部51は、配線特性検出部により検出された配線特性Czが異常値であるか否かを判定し、この判定結果に基づいてアラート出力を行う。配線特性判定部51は、配線特性Czを予め定められた閾値と比較する。例えば、配線特性Czが上限閾値Cmaxを越えていた場合、アラート出力を行う。アラート出力は、ユーザ端末103等に対する信号出力であってもよいし、検査装置1における表示出力又は音声出力であってもよい。
(2) Wiring
The wiring
また、配線特性判定部51は、上限閾値Cmax及び下限閾値Cminが予め与えられ、配線特性Czを各閾値Cmax,Cminとそれぞれ比較し、これらの比較結果に基づいてアラート出力を行うこともできる。例えば、配線特性Czが、Cmin以上Cmax以下の正常範囲内にであるか否かを判定し、当該範囲外であった場合にアラート出力を行ってもよい。
In addition, the wiring
本実施の形態によれば、ユーザが配線特性Czを指定する必要がないため、煩雑な設定作業を行う必要がない。また、実際の配線ケーブル101についての正確な配線特性Czを用いて適切な内部抵抗測定を行うことができる。その結果、ユーザが誤った配線特性Czを指定することにより、過大な電流が流れて検査装置1が熱破壊され、あるいは、過小な電流しか流れず、内部抵抗測定できない不具合の発生を防止することができる。さらに、不適切な配線特性Czの配線ケーブル101が検査装置1に接続された場合にアラート出力を行ってユーザに報知することができる。
According to the present embodiment, since there is no need for the user to specify the wiring characteristic Cz, it is not necessary to perform complicated setting work. In addition, proper internal resistance measurement can be performed using the accurate wiring characteristics Cz of the
なお、実施の形態では、配線特性検出時に、内部抵抗測定時よりも小さな電流を流す例について説明したが、本発明は、このような場合のみに限定されない。例えば、配線特性検出時に、内部抵抗測定時における電流(特に最大電流)と同じ電流を流し、そのときの配線ケーブル101における電圧降下(Vd−Vrm)求め、この電圧降下を配線特性Czとして保持し、電圧制御に使用することもできる。
In the embodiment, an example is described in which a smaller current is supplied at the time of detecting the wiring characteristics than at the time of measuring the internal resistance, but the present invention is not limited to such a case. For example, at the time of wiring characteristic detection, the same current as the current (especially maximum current) at the time of internal resistance measurement flows, voltage drop (Vd−Vrm) in
また、実施の形態では、配線特性検出部50が検出した配線特性について配線特性判定部51が判定を行い、その判定結果に基づいてアラート出力を行う場合の例について説明したが、本発明は、このような場合のみに限定されない。例えば、ユーザが指定した配線特性について配線特性判定部51が判定を行い、その判定結果に基づいてアラート出力を行うように構成することもできる。
In the embodiment, the wiring
1 検査装置
2 電流フィードバック回路
3 電圧検出部
4 出力制御部
100 電気二重層キャパシタ
101,102 配線ケーブル
103 ユーザ端末
111〜113 電源回路
114 主回路ユニット
115 制御ユニット
11 電源端子
12 出力端子
13 リモート検出端子
14 通信端子
40 配線特性記憶部
41 素子電圧検出部
42 電圧制御部
43 シーケンス制御部
50 配線特性検出部
51 配線特性判定部
A1 差動増幅回路(電流検出部)
A2 反転増幅回路
A3 PI制御回路
AS 無効化スイッチ
C,C1,C2 容量素子
Cas 無効化信号
Cry リレー制御信号
Cv1,Cv2 電圧指令値
dV1〜dV3 電圧低下幅
Ic 充電電流
Ie 放電電流
Id 検出電流
Iref 電流指令値
OP1〜OP4 オペアンプ
PP1,PP2 プッシュプル回路
R1〜R6 抵抗
Rp 並列内部抵抗
Rs 直列内部抵抗(内部抵抗)
RY1,RY2 出力リレー
SH シャント抵抗
SRR シリーズレギュレータ
SWR スイッチングレギュレータ
TR1〜TR4 トランジスタ
Ui 操作量
Vc 充電目標電圧
Ve 放電終止電圧
Vs1〜Vs3 電源電圧
Vd 検出電圧
Vrm,Vt2,Vt3,Vt5 素子電圧
Reference Signs List 1
A2 Inverting amplification circuit A3 PI control circuit AS invalidation switch C, C1, C2 Capacitance element Cas invalidation signal Cry relay control signal Cv1, Cv2 voltage command value dV1 to dV3 voltage drop width Ic charging current Ie discharging current Id detecting current Iref current Command value OP1 to OP4 Operational amplifier PP1, PP2 Push-pull circuit R1 to R6 Resistance Rp Parallel internal resistance Rs Series internal resistance (internal resistance)
RY1 and RY2 Output relay SH Shunt resistor SRR Series regulator SWR Switching regulator TR1 to TR4 Transistor Ui Operating amount Vc Charge target voltage Ve Discharge termination voltage Vs1 to Vs3 Power supply voltage Vd Detection voltage Vrm, Vt2, Vt3, Vt5 Element voltage
Claims (4)
上記電気二重層キャパシタが一対の第1配線を介して接続される出力端子と、
上記電気二重層キャパシタが一対の第2配線を介して接続されるリモート検出端子と、
上記出力端子を介して上記電気二重層キャパシタへ電流を出力する電源回路と、
上記電源回路及び上記出力端子を接続する正極配線及び負極配線を連動して遮断する一対の出力リレーと、
上記リモート検出端子を介して、上記電気二重層キャパシタの素子電圧を測定する素子電圧検出部と、
上記負極配線用の上記出力リレーに並列に接続され、上記リモート検出端子におけるコモンモードノイズを抑制するインピーダンス素子とを備えたことを特徴とする検査装置。 In a test apparatus for performing constant current charging or constant current discharging to measure the internal resistance of an electric double layer capacitor,
An output terminal to which the electric double layer capacitor is connected via a pair of first wires;
A remote detection terminal to which the electric double layer capacitor is connected via a pair of second wires;
A power supply circuit for outputting a current to the electric double layer capacitor via the output terminal;
A pair of output relays that interlock and cut off the positive electrode wiring and the negative electrode wiring that connect the power supply circuit and the output terminal;
An element voltage detection unit that measures an element voltage of the electric double layer capacitor via the remote detection terminal;
An inspection device comprising an impedance element connected in parallel to the output relay for the negative electrode wiring and suppressing common mode noise in the remote detection terminal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017185474A JP6911239B2 (en) | 2017-09-26 | 2017-09-26 | Inspection equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017185474A JP6911239B2 (en) | 2017-09-26 | 2017-09-26 | Inspection equipment |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019060719A true JP2019060719A (en) | 2019-04-18 |
JP6911239B2 JP6911239B2 (en) | 2021-07-28 |
Family
ID=66177213
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017185474A Active JP6911239B2 (en) | 2017-09-26 | 2017-09-26 | Inspection equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6911239B2 (en) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001091553A (en) * | 1999-09-22 | 2001-04-06 | Murata Mfg Co Ltd | Device for measuring insulation resistance in capacitive electronic parts |
JP2001242204A (en) * | 2000-02-28 | 2001-09-07 | Nippon Chemicon Corp | Direct current resistance measuring method of capacitor and its device |
JP2008064700A (en) * | 2006-09-11 | 2008-03-21 | Matsushita Electric Ind Co Ltd | Internal resistance measuring device for electric double layer capacitor |
US20130314823A1 (en) * | 2012-05-22 | 2013-11-28 | Alstom Transport Sa | Power supply circuit for on board energy source or storage device and particularly for super-capacitor storage unit |
JP2015045553A (en) * | 2013-08-28 | 2015-03-12 | 株式会社三社電機製作所 | Secondary battery charge/discharge device equipped with switching power supply |
-
2017
- 2017-09-26 JP JP2017185474A patent/JP6911239B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001091553A (en) * | 1999-09-22 | 2001-04-06 | Murata Mfg Co Ltd | Device for measuring insulation resistance in capacitive electronic parts |
JP2001242204A (en) * | 2000-02-28 | 2001-09-07 | Nippon Chemicon Corp | Direct current resistance measuring method of capacitor and its device |
JP2008064700A (en) * | 2006-09-11 | 2008-03-21 | Matsushita Electric Ind Co Ltd | Internal resistance measuring device for electric double layer capacitor |
US20130314823A1 (en) * | 2012-05-22 | 2013-11-28 | Alstom Transport Sa | Power supply circuit for on board energy source or storage device and particularly for super-capacitor storage unit |
JP2015045553A (en) * | 2013-08-28 | 2015-03-12 | 株式会社三社電機製作所 | Secondary battery charge/discharge device equipped with switching power supply |
Also Published As
Publication number | Publication date |
---|---|
JP6911239B2 (en) | 2021-07-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9170591B2 (en) | Low drop-out regulator with a current control circuit | |
EP2891577B1 (en) | Method and apparatus to detect leakage current between power sources | |
CN109425776B (en) | Battery current measurement | |
US9806520B2 (en) | Inrush current limiting circuit | |
US8395357B2 (en) | Charging system and method for managing electric quantity of battery | |
US20080079404A1 (en) | Voltage detecting apparatus | |
CN107703414B (en) | Detection circuit and detection method | |
KR20120069568A (en) | Circuits and methods for controlling a charge pump system | |
US11774470B2 (en) | Load detection system and load detection method thereof | |
JP2009290931A (en) | Charging circuit | |
CN115378092A (en) | Power supply system, power supply control method and ultrasonic equipment | |
JP2019062656A (en) | Inspection device | |
JP2019060720A (en) | Inspection device | |
CN106058798A (en) | Voltage protection device, method and wearable device | |
JPH08237880A (en) | Charger | |
CN115719993B (en) | Charging circuit, power supply device, charged device, charging system and chip | |
JP2019060719A (en) | Inspection device | |
JP2019060718A (en) | Inspection device | |
KR101776507B1 (en) | Method and system for charging battery | |
JP6421707B2 (en) | Power circuit | |
JPH1014104A (en) | Initial charging circuit for system-linked equipment | |
WO2016203234A1 (en) | Voltage regulators | |
JP5663156B2 (en) | Secondary battery charge control circuit | |
CN114217116B (en) | Current detection circuit with controllable detection current | |
KR101142459B1 (en) | Dielectric breakdown measurement circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200701 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210520 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210608 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210609 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6911239 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |