JP2019057156A5 - - Google Patents

Claims (19)

1. 情報処理装置であって、
   格納する情報の特徴に応じて複数の領域に分割したフラッシュメモリと、
   各領域に格納されたデータの不具合を、各領域ごとに異なる手法で検知する検知手段と、
   前記検知手段によって検知された不具合を、各領域ごとに異なる手法で修復する修復手段と
   を備えることを特徴とする情報処理装置。
2. 前記フラッシュメモリは、チップに内蔵されたフラッシュメモリであり、
   前記検知手段によって検知された不具合を、前記チップの内部で修復可能か否かを判定する判定手段をさらに備え、
   前記修復手段は、前記判定手段によって前記不具合を前記チップの内部で修復可能と判定されると、前記フラッシュメモリの対応する領域における過去に格納された情報を用いて、該領域の情報を修復することを特徴とする請求項１に記載の情報処理装置。
3. 前記判定手段によって前記不具合を前記チップの内部で修復可能と判定される、前記フラッシュメモリの領域は、リングバッファであることを特徴とする請求項２に記載の情報処理装置。
4. 前記リングバッファには、情報の書込みを開始する位置に開始フラグが書き込まれ、情報の書込みが終了した位置に終了フラグが書込まれ、
   前記検知手段は、前記開始フラグ及び前記終了フラグが正常に書き込まれているか否かを判断することによって、前記フラッシュメモリのうち、前記リングバッファの領域の不具合を検知することを特徴とする請求項３に記載の情報処理装置。
5. 前記フラッシュメモリの分割された領域には、前記リングバッファとして、前記情報処理装置がシャットダウンする際に、次回起動後の状態を確定するために必要なパラメータが格納されるパラメータ領域が含まれることを特徴とする請求項３又は４に記載の情報処理装置。
6. 前記フラッシュメモリの分割された領域には、前記情報処理装置の個体別にユニークな秘密情報が格納される秘密情報領域が含まれ、
   前記検知手段は、誤り検出符号を用いて前記秘密情報領域の不具合を検知することを特徴とする請求項１乃至５の何れか１項に記載の情報処理装置。
7. 前記修復手段は、前記秘密情報領域の不具合を修復する際に、前記フラッシュメモリが内蔵されたチップとは異なるチップに保持された秘密情報を認証しつつ利用することによって、該秘密情報領域に格納された認証情報を修復することを特徴とする請求項６に記載の情報処理装置。
8. 前記秘密情報領域は、前記秘密情報を格納する第１領域と、該第１領域の情報を修復すべく前記異なるチップから受信した秘密情報を格納する第２領域とを含むことを特徴とする請求項７に記載の情報処理装置。
9. 前記秘密情報領域に格納された秘密情報を、認証情報とともに前記異なるチップに格納するバックアップ手段をさらに備えることを特徴とする請求項７又は８に記載の情報処理装置。
10. 前記フラッシュメモリの分割された領域には、前記検知手段及び前記修復手段の処理に関連するプログラムがデジタル署名を付与して格納されるプログラム領域が含まれ、
    前記検知手段は、前記デジタル署名を用いて前記プログラム領域の不具合を検知することを特徴とする請求項１乃至９の何れか１項に記載の情報処理装置。
11. 前記修復手段は、前記プログラム領域の不具合を修復する際に、前記フラッシュメモリが内蔵されたチップとは異なるチップに保持されたプログラムを、デジタル署名を用いて認証しつつ利用することによって、該プログラム領域に格納されたプログラムを修復することを特徴とする請求項１０に記載の情報処理装置。
12. 前記プログラム領域は、前記プログラムを格納する第３領域と、該第３領域のプログラムを修復すべく前記異なるチップから受信したプログラムを格納する第４領域とを含むことを特徴とする請求項１１に記載の情報処理装置。
13. 情報処理装置であって、
    第１制御回路と、
    前記第１制御回路によって制御されるとともに、格納する情報の特徴に応じて複数の領域に分割した内蔵フラッシュメモリを備える第２制御回路と、
    前記内蔵フラッシュメモリの各領域に格納されたデータの不具合を、各領域ごとに異なる手法で検知する検知手段と、
    前記検知手段によって検知された不具合を、各領域ごとに異なる手法で修復する修復手段と
    を備えることを特徴とする情報処理装置。
14. 前記検知手段及び前記修復手段は、前記内蔵フラッシュメモリの領域に応じて、前記第２制御回路のみで実現されるか、又は、前記第１制御回路及び前記第２制御回路で実現されるかが切り替えられることを特徴とする請求項１３に記載の情報処理装置。
15. 前記第１制御回路及び前記第２制御回路は、同一のボードに実装され、
    前記ボードと接続された外部記憶装置に、個体別にユニークな秘密情報から生成された暗号鍵で暗号化されたマジックナンバーを格納する手段をさらに備え、
    前記検知手段及び前記修復手段は、前記ボードの故障により交換されると、前記外部記憶装置に格納された前記マジックナンバーを用いて処理を実行することを特徴とする請求項１３又は１４に記載の情報処理装置。
16. 格納する情報の特徴に応じて複数の領域に分割したフラッシュメモリを備える情報処理装置の制御方法であって、
    検知手段が、各領域に格納されたデータの不具合を、各領域ごとに異なる手法で検知する検知工程と、
    修復手段が、前記検知工程で検知された不具合を、各領域ごとに異なる手法で修復する修復工程と
    を含むことを特徴とする情報処理装置の制御方法。
17. 第１制御回路と、前記第１制御回路によって制御されるとともに、格納する情報の特徴に応じて複数の領域に分割した内蔵フラッシュメモリを備える第２制御回路と、を備える情報処理装置の制御方法であって、
    検知手段が、前記内蔵フラッシュメモリの各領域に格納されたデータの不具合を、各領域ごとに異なる手法で検知する検知工程と、
    修復手段が、前記検知工程で検知された不具合を、各領域ごとに異なる手法で修復する修復工程と
    を含むことを特徴とする情報処理装置の制御方法。
18. 格納する情報の特徴に応じて複数の領域に分割したフラッシュメモリを備える情報処理装置の制御方法における各工程をコンピュータに実行させるためのプログラムであって、前記制御方法は、
    検知手段が、各領域に格納されたデータの不具合を、各領域ごとに異なる手法で検知する検知工程と、
    修復手段が、前記検知工程で検知された不具合を、各領域ごとに異なる手法で修復する修復工程と
    を含むことを特徴とするプログラム。
19. 第１制御回路と、前記第１制御回路によって制御されるとともに、格納する情報の特徴に応じて複数の領域に分割した内蔵フラッシュメモリを備える第２制御回路と、を備える情報処理装置の制御方法における各工程をコンピュータに実行させるためのプログラムであって、前記制御方法は、
    検知手段が、前記内蔵フラッシュメモリの各領域に格納されたデータの不具合を、各領域ごとに異なる手法で検知する検知工程と、
    修復手段が、前記検知工程で検知された不具合を、各領域ごとに異なる手法で修復する修復工程と
    を含むことを特徴とするプログラム。