JP2019046463A - 回路基板及びその製造方法 - Google Patents

Abstract

【課題】メモリーの位置や接続されるバスが変わる場合にも、新たに専用の回路基板を個別に作ることなく、共用して対応できる回路基板及びその製造法を提供する。【解決手段】回路基板１１は、電子部品であるメモリー１４を制御するためのメモリー制御部１６と、メモリー制御部に対して多対一となるように接続される複数のメモリーバス１７と、複数のメモリーバスに接続される複数の接続パターン１９と、複数の接続パターンに対して一対多となるように接続される端子２０と、を備え、端子は、メモリーに対して電気的に接続可能に構成され、複数の接続パターンは、それぞれが、切断可能に構成されている。【選択図】図１

Description

本発明は、回路基板及びその製造方法に関する。

回路基板の一例として、電子部品である複数のメモリーと各メモリーを制御するためのメモリコントローラー（メモリー制御部）との間を複数のバス（メモリーバス）を用いて接続したメモリーモジュール（回路基板）が知られている（例えば、特許文献１参照）。

特開２００８−９７８１４号公報

回路基板は、メモリーを有するインクカートリッジ（部材）が装着されるカートリッジホルダー（装着部）に設けられることがある。そして、このような場合において、複数のバスを用いてメモリーとメモリー制御部とを接続する場合には、メモリーの位置とバス番号が固定される。そのため、例えばメモリーを有する部材や装着部の設計変更等により、メモリーの位置や接続されるバスが変わる場合には、その都度、新たに専用の回路基板を個別に作る必要があった。

本発明の目的は、メモリーの位置や接続されるバスが変わる場合にも、新たに専用の回路基板を個別に作ることなく、共用して対応できる回路基板及びその製造方法を提供することにある。

以下、上記課題を解決するための手段及びその作用効果について記載する。
上記課題を解決する回路基板は、電子部品であるメモリーを制御するためのメモリー制御部と、前記メモリー制御部に対して多対一となるように接続される複数のメモリーバスと、複数の前記メモリーバスに接続される複数の接続パターンと、複数の前記接続パターンに対して一対多となるように接続される端子と、を備え、前記端子は、前記メモリーに対して電気的に接続可能に構成され、複数の前記接続パターンは、それぞれが、切断可能に構成されている。

この構成によれば、端子が接続されるメモリーの用途に応じて、所定の接続パターンが切断される。すなわち、そのメモリーとの接続に用いる接続パターンを残して他の接続パターンが切断される。そのため、メモリー側の設計変更等により、メモリーの位置や接続されるバスが変わる場合にも、新たに専用の回路基板を個別に作ることなく、共用して対応できる。

上記回路基板において、前記端子は、複数設けられ、複数の前記端子は、それぞれが、複数の前記接続パターンに対して一対多となるように接続されることが好ましい。
この構成によれば、メモリー制御部が複数のメモリーを制御するために複数のメモリーバスを共用する構成の場合において、メモリー側の設計変更等により、メモリーの位置や接続されるバスが変わる場合にも、新たに専用の回路基板を個別に作ることなく、共用して対応できる。

上記課題を解決する回路基板の製造方法は、複数のメモリーバスを、電子部品であるメモリーを制御するためのメモリー制御部に対して多対一となるように接続することと、複数の前記メモリーバスに複数の接続パターンを接続することと、前記メモリーに対して電気的に接続可能に構成された端子を、複数の前記接続パターンに対して一対多となるように接続することと、複数の前記接続パターンのうち所定の接続パターンを、前記端子が電気的に接続される前記メモリーの用途に応じて切断することと、を備える。

この構成によれば、上記の回路基板の場合と同様の作用効果を享受できる。
上記課題を解決する回路基板は、メモリーを有する複数の部材が装着される装着部に設けられる回路基板であって、前記メモリーを制御するためのメモリー制御部と、前記メモリー制御部に対して多対一となるように接続される複数のメモリーバスと、複数の前記メモリーバスのそれぞれに対して多対一となるように接続されるとともに、複数の前記メモリーに端子を介して電気的に接続される複数の導体部と、を備え、複数の前記導体部は、それぞれが、複数の前記メモリーバスに対して一対多となるように接続され、且つ、前記装着部において複数の前記メモリーが並ぶ方向に沿って長く延びるように形成され、その長さ方向の途中で切断可能に構成されている。

この構成によれば、メモリーを有して装着部に装着される部材や装着部の設計変更等に伴い、各部材が有するメモリーの位置等が変わる場合には、複数の導体部が長さ方向の途中でメモリーの位置等に応じて切断される。そして、そのように所定長さに切断された複数の導体部及び各導体部が一対多となるように接続された複数のメモリーバスを介して各メモリーとメモリー制御部との間が接続される。そのため、メモリー側の設計変更等により、メモリーの位置等が変わる場合にも、新たに専用の回路基板を個別に作ることなく、共用して対応できる。

上記課題を解決する回路基板の製造方法は、メモリーを有する複数の部材が装着される装着部に設けられる回路基板の製造方法であって、複数のメモリーバスを、前記メモリーを制御するためのメモリー制御部に対して多対一となるように接続することと、前記装着部において複数の前記メモリーが並ぶ方向に沿って長く延びるように形成した複数の導体部を、複数の前記メモリーバスのそれぞれに対して多対一となるように接続するとともに、複数の前記導体部のそれぞれを、複数の前記メモリーバスに対して一対多となるように接続することと、複数の前記導体部を、前記装着部における複数の前記メモリーの位置に応じて、その長さ方向の途中で切断することと、を備える。

この構成によれば、上記の回路基板の場合と同様の作用効果を享受できる。

第１実施形態の回路基板の概略構成を示す平面図。 接続パターンの切断態様を示す説明図。 任意のパターンで製造された回路基板の概略構成を示す平面図。 別の任意のパターンで製造された回路基板の概略構成を示す平面図。 第２実施形態の回路基板の概略構成を示す平面図。 液体収容体側の端子の概略構成を示す説明図。 任意のパターンで製造された回路基板の概略構成を示す平面図。

（第１実施形態）
以下、第１実施形態の回路基板について図面を参照して説明する。
図１に示すように、本実施形態の回路基板１１は、用紙等の媒体にインク等の液体を噴射することで印刷を行う液体噴射装置において、部材の一例である液体収容体１２が着脱可能に装着される装着部１３に設けられる。装着部１３には、印刷用の液体を収容した複数（本実施形態では６つ）の液体収容体１２が、装着部１３に対する挿抜方向と直交する方向に並ぶように装着される。なお、複数の液体収容体１２は、図１において上下方向となるＹ方向を装着部１３に対する挿抜方向として、図１において左右方向となるＸ方向に並ぶように装着される。そして、各液体収容体１２には、電子部品であるメモリー１４が取り付けられている。メモリー１４は、チップ形状の記憶媒体であり、そのメモリー１４を取り付けた液体収容体１２が収容している液体に関する種々の情報や、装着部１３における液体収容体１２の装着位置に応じて決まるメモリー１４のアドレス情報等が記憶されている。

回路基板１１は、絶縁材料からなる例えば矩形板状の基材１５を有し、その基材１５上にはメモリー１４を制御するためのメモリー制御部１６が設けられている。本実施形態の場合、メモリー制御部１６は、一例として、チップ形状をなす特定用途向けの集積回路であるＡＳＩＣ（application specific integrated circuit）で構成されている。

また、基材１５上には、複数（本実施形態では３つ）のメモリーバス１７が基材１５の長手方向となるＸ方向に延びるように設けられている。以下、３つのメモリーバス１７のそれぞれを、Ｂｕｓ１とＢｕｓ２とＢｕｓ３とに区別して称することもある。Ｂｕｓ１とＢｕｓ２とＢｕｓ３とを含むメモリーバス１７は、メモリー１４のアドレス等を転送するためのアドレスバス、各メモリー１４とメモリー制御部１６との間でデータ転送するためのデータバス、入出力のタイミングや各種の制御情報をやり取りするためのコントロールバスとして機能する。複数のメモリーバス１７は、メモリー制御部１６に対して複数本の導線１８を介して多対一（本実施形態では、３対１）となるように接続されている。

図１及び図２に示すように、複数のメモリーバス１７には、導体からなる複数（本実施形態では３つ）の接続パターン１９が接続されている。すなわち、複数の接続パターン１９は、本実施形態の場合、接続パターン１９ａと接続パターン１９ｂと接続パターン１９ｃという３つのパターンで構成されている。そして、これら複数の接続パターン１９は、その長さ方向の一端側（図１の場合は上端側）が、複数のメモリーバス１７に対して一対一となるように接続されている。

本実施形態では、Ｂｕｓ１に対して接続パターン１９ａが、Ｂｕｓ２に対して接続パターン１９ｂが、Ｂｕｓ３に対して接続パターン１９ｃが、それぞれ一対一となるように接続されている。なお、各接続パターン１９ａ，１９ｂ，１９ｃは、その長さ方向の途中において切断可能に構成されている。すなわち、導体からなる各接続パターン１９ａ，１９ｂ，１９ｃは、例えばレーザーカット等の切断方法により、任意の位置で切断される。

一方、複数の接続パターン１９（１９ａ，１９ｂ，１９ｃ）は、その長さ方向の他端側（図１の場合は下端側）が、基材１５に設けられた複数の端子２０に接続されている。換言すると、複数の端子２０は、複数の接続パターン１９（１９ａ，１９ｂ，１９ｃ）に対して一対多（本実施形態では、１対３）となるように接続されている。そして、回路基板１１は、装着部１３に液体収容体１２が装着されたとき、その液体収容体１２が有するメモリー１４の端子（図示略）に対して、回路基板１１の端子２０が電気的に接続されるように、その配置構成が調整されて装着部１３に設けられている。

次に、上記のように構成された第１実施形態の回路基板１１の作用について、その製造方法と共に説明する。
さて、回路基板１１は、印刷法、写真法、直接描画法等の周知の方法により製造され得るが、それぞれの部位は、基材１５上において次のように接続および配置される。まず、複数のメモリーバス１７を、電子部品であるメモリー１４を制御するためのメモリー制御部１６に対して多対一となるように接続する。すなわち、メモリー制御部１６と複数のメモリーバス１７（Ｂｕｓ１、Ｂｕｓ２、Ｂｕｓ３）との間を導線１８により接続する。そして、複数のメモリーバス１７（Ｂｕｓ１、Ｂｕｓ２、Ｂｕｓ３）に複数の接続パターン１９（１９ａ，１９ｂ，１９ｃ）を接続する。そして、メモリー１４に対して電気的に接続可能な端子２０を配置する。そして、その端子２０を、複数の接続パターン１９（１９ａ，１９ｂ，１９ｃ）に対して一対多となるように接続する。

すると、図１に示すように、複数の接続パターン１９（１９ａ，１９ｂ，１９ｃ）が、複数のメモリーバス１７（Ｂｕｓ１、Ｂｕｓ２、Ｂｕｓ３）に対して一対一となるように接続されてなる初期状態の回路基板１１が製造される。そして、複数の接続パターン１９（１９ａ，１９ｂ，１９ｃ）のうち所定の接続パターン１９（１９ａ，１９ｂ，１９ｃ）を、その接続パターン１９（１９ａ，１９ｂ，１９ｃ）が端子２０を介して電気的に接続される予定のメモリー１４の用途に応じて切断する。

すなわち、回路基板１１は、図２の左側に示す初期状態のものから、その回路基板１１が設けられる予定の装着部１３に装着される液体収容体１２が有しているメモリー１４の用途に応じて、複数の接続パターン１９ａ，１９ｂ，１９ｃのうち、所定の接続パターン１９ａ，１９ｂ，１９ｃが途中で切断される。いま仮に、そのメモリー１４の用途によれば、複数のメモリーバス１７のうちで接続されるバスがＢｕｓ１である場合について説明する。

この場合は、図２の右側に示すように、複数の接続パターン１９ａ，１９ｂ，１９ｃのうち、Ｂｕｓ１と接続されている接続パターン１９ａを残して、他の２つの接続パターン１９ｂ，１９ｃが、レーザーカットにより切断される。すなわち、Ｂｕｓ２と接続されている接続パターン１９ｂとＢｕｓ３に接続されている接続パターン１９ｃとが、それぞれ長さ方向の途中に破線で丸く囲って示す切断箇所２１，２２において切断される。

なお、図１においては、装着部１３に複数（６つ）の液体収容体１２が装着され、それぞれの液体収容体１２ごとにメモリー１４が取り付けられている。そして、それら複数のメモリー１４に対して個別に複数の接続パターン１９（１９ａ，１９ｂ，１９ｃ）が端子２０を介して接続されている。そのため、それら複数（６つ）の液体収容体１２に取り付けられたメモリー１４ごとの用途に応じて、それぞれ対応する接続パターン１９（１９ａ，１９ｂ，１９ｃ）において所定の接続パターン１９ａ，１９ｂ，１９ｃが切断される。

一例として、図３に示す回路基板１１の場合は、６つあるメモリー１４のうちで同図において一番左側に位置する１つのメモリー１４と対応する接続パターン１９が、Ｂｕｓ１と接続された接続パターン１９ａだけを残し、他の２つの接続パターン１９ｂ，１９ｃを切断される。また、同図において一番右側に位置する１つのメモリー１４と対応する接続パターン１９が、Ｂｕｓ３と接続された接続パターン１９ｃだけを残し、他の２つの接続パターン１９ａ，１９ｂを切断される。そして、同図において両側に他のメモリー１４が位置する４つのメモリー１４とそれぞれ対応する各接続パターン１９が、Ｂｕｓ２と接続された接続パターン１９ｂだけを残し、他の２つの接続パターン１９ａ，１９ｃをそれぞれ切断される。

また、図４に示す回路基板１１の場合は、装着部１３に装着される液体収容体１２の個数が６つから５つに変更になり、メモリー１４の個数も６つから５つに変更になった場合に対応する回路基板１１を示している。この場合は、装着部１３内で一番右側のメモリー１４の直ぐ左隣に二点鎖線で示すようにメモリーが位置していたと仮定した場合に、そのメモリーと電気的に接続される予定であった一つの端子２０が一対多となるように接続されていた複数の接続パターン１９ａ，１９ｂ，１９ｃの全てが切断される。そして、他の実線で示す５つのメモリー１４と対応する５つの接続パターン１９（１９ａ，１９ｂ，１９ｃ）については、次のようにされる。すなわち、各々が対応するメモリー１４の用途に応じて接続されるべきメモリーバスＢｕｓ１、Ｂｕｓ２、Ｂｕｓ３に接続されている１つの接続パターン（例えば１９ａ）だけを残し、他の２つの接続パターン（例えば１９ｂ，１９ｃ）をそれぞれ切断される。

このように、本実施形態の回路基板１１では、初期状態で複数のメモリーバス１７（Ｂｕｓ１、Ｂｕｓ２、Ｂｕｓ３）と一対一となるように接続された複数の接続パターン１９（１９ａ，１９ｂ，１９ｃ）が、液体収容体１２に取り付けたメモリー１４ごとの用途に応じて切断される。すなわち、メモリー制御部１６とメモリー１４との接続のために必要とされる接続パターン１９ａ，１９ｂ，１９ｃは残す一方で、不要とされる接続パターン１９ａ，１９ｂ，１９ｃが切断されることで、あらゆる場合に共用可能とされる。

上記第１実施形態によれば、以下のような効果を得ることができる。
（１−１）端子２０が接続されるメモリー１４の用途に応じて、所定の接続パターン１９ａ，１９ｂ，１９ｃが切断される。すなわち、そのメモリー１４との接続に用いる接続パターン（例えば１９ａ）を残して他の接続パターン（例えば１９ｂ，１９ｃ）が切断される。そのため、メモリー１４側の設計変更等により、メモリー１４の位置や接続されるメモリーバス１７（Ｂｕｓ１、Ｂｕｓ２、Ｂｕｓ３）が変わる場合にも、新たに専用の回路基板を個別に作ることなく、共用して対応できる。

（１−２）メモリー制御部１６が複数のメモリー１４を制御するために複数のメモリーバス１７（Ｂｕｓ１、Ｂｕｓ２、Ｂｕｓ３）を共用する構成の場合において、メモリー１４側の設計変更等により、メモリー１４の位置や接続されるメモリーバスＢｕｓ１、Ｂｕｓ２、Ｂｕｓ３が変わる場合にも、新たに専用の回路基板を個別に作ることなく、共用して対応できる。

（第２実施形態）
次に、第２実施形態の回路基板について図面を参照して説明する。
なお、以下においては、第１実施形態の回路基板１１と構成が相違する点について主に説明することとし、同様の構成部分については同一符号を付すことにして重複した説明は省略する。

図５に示すように、本実施形態の回路基板１１Ａも、液体噴射装置における装着部１３に設けられる。そして、その基材１５上においては、複数のメモリーバス１７がメモリー制御部１６に対して複数本の導線１８を介して多対一（本実施形態でも、３対１）となるように接続されている。また、本実施形態の回路基板１１Ａにおいては、複数のメモリーバス１７（Ｂｕｓ１、Ｂｕｓ２、Ｂｕｓ３）に対して複数（本実施形態では５つ）の導体部２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ）が接続されている。これらの導体部２３は、装着部１３において液体収容体１２に取り付けられた複数（例えば３つ）のメモリー１４が並ぶ方向であるＸ方向に沿って長く延びるように形成された帯状の導電部材であり、その長さ方向の途中で切断可能に構成されている。これらの導体部２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ）は、第１実施形態における端子２０に相当する構成であり、互いに平行な態様でＸ方向に延びた状態でＸ方向に同じ長さとなるように一緒に切断される。

また、図５に示すように、複数の導体部２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ）は、複数のメモリーバス１７（Ｂｕｓ１、Ｂｕｓ２、Ｂｕｓ３）のそれぞれに対し、接続パターン１９により多対一となるように接続されている。その一方、複数の導体部２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ）のそれぞれは、複数のメモリーバス１７（Ｂｕｓ１、Ｂｕｓ２、Ｂｕｓ３）に対し、接続パターン１９により一対多となるように接続されている。そして、装着部１３に液体収容体１２が装着されたとき、装着部１３側の端子である複数の導体部２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ）は、液体収容体１２に取り付けられたメモリー１４に対し、液体収容体１２側の端子２４を介して電気的に接続される。

図６に示すように、液体収容体１２側の端子２４は、複数の端子２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ，２４Ｅの集合であって、それら複数の端子２４Ａ〜２４Ｅが装着部１３に対する液体収容体１２の挿抜方向と交差する一方向（例えば、回路基板１１Ａにおける複数の導体部２３ａ〜２３ｅの並び方向である上下方向）に並ぶように配置されている。この場合、複数の端子２４Ａ〜２４Ｅは、並び方向で両端に位置する２つの端子２４Ａ，２４Ｅの端子サイズが最も小さく、並び方向で中央に位置する１つの端子２４Ｃの端子サイズが最も大きく、それらの中間に位置する２つの端子２４Ｂ，２４Ｄの端子サイズが中程度の大きさである。

すなわち、複数の端子２４Ａ〜２４Ｅは、各端子サイズが一様ではない。但し、各端子２４Ａ〜２４Ｅにおいて、装着部１３側の端子である複数の導体部２３ａ〜２３ｅと接触する接点２５は、図６において一点鎖線で示すように、並び方向で両端に位置する２つの端子２４Ａ，２４Ｅの間を当該２つの端子２４Ａ，２４Ｅの端子幅と同じ幅で並び方向に長く延びる狭い帯状領域３０の内側に各々位置している。換言すると、一方向に並んで配置される複数の端子２４Ａ〜２４Ｅの各々における接点２５は、複数の端子２４Ａ〜２４Ｅが並ぶ一方向において一方の端に位置する端子２４Ａの接点２５と他方の端に位置する端子２４Ｅの接点２５との間を結ぶ直線上に位置するように配置されている。

そして、装着部１３に液体収容体１２が装着されたときには、装着部１３側の端子である複数の導体部２３ａ〜２３ｅと液体収容体１２側に設けられた複数の端子２４Ａ〜２４Ｅとが、互いに対向した状態となって接触する。すなわち、装着部１３側の端子である複数の導体部２３ａ〜２３ｅと液体収容体１２側の複数の端子２４Ａ〜２４Ｅとは、それぞれ接点２５同士が接触することで電気的に接続される。

ここで、装着部１３に対する液体収容体１２の装着時又は装着後において、液体収容体１２が装着部１３における装着位置に対して傾く等して位置ずれをした装着状態となることがある。こうした場合には、装着部１３側の端子である複数の導体部２３ａ〜２３ｅと液体収容体１２側の複数の端子２４Ａ〜２４Ｅとの接点２５同士の接触が不良となり、必要なデータが通信されなかったり、誤ったデータが通信されたりする弊害が生じる。そのため、このような弊害を抑制するため、液体収容体１２側の複数の端子２４Ａ〜２４Ｅの配置については、次のような工夫をしている。

すなわち、一方向に並ぶ複数の端子２４Ａ〜２４Ｅのうち、並び方向で両端に位置する２つの端子２４Ａ，２４Ｅは、装着部１３に対して液体収容体１２が位置ずれを生じたときには、並び方向で中央寄りに位置する他の端子２４Ｂ，２４Ｃ，２４Ｄよりも、装着部１３側と液体収容体１２側の接点２５同士の接触が不良となり易い。つまり、装着部１３に対して液体収容体１２が位置ずれして装着されているか否かは、一方向に並ぶ複数の端子２４Ａ〜２４Ｅのうち、並び方向で両端に位置する２つの端子２４Ａ，２４Ｅにおける接触の良否を見れば、容易に判断できる。

換言すると、一方向に並んだ複数の端子２４Ａ〜２４Ｅのうち、並び方向で両端に位置する２つの端子２４Ａ，２４Ｅにおける接点２５の接触状態が良好であれば、並び方向で中央寄りに位置する各端子２４Ｂ，２４Ｃ，２４Ｄも、それらにおける接点２５の接触状態は良好である可能性が高い。そうした観点から、複数の端子２４Ａ〜２４Ｅが並んで配置される一方向において、並び方向の中央寄りに位置するために接触状態が相対的に外れ難い端子２４Ｂ，２４Ｃ，２４Ｄとしては、データ信号や電圧信号などの実体的な信号を通信する端子が配置される。そして、複数の端子２４Ａ〜２４Ｅが並んで配置される一方向において、並び方向の両端に位置するために接触状態が相対的に外れ易い端子２４Ａ，２４Ｅとしては、それらの接触が外れたときには他の端子２４Ｂ，２４Ｃ，２４Ｄを用いたデータ通信やデータの書き込み処理を不可とし得るクロック信号やリセット信号を通信する端子が配置されている。

次に、上記のように構成された第２実施形態の回路基板１１Ａの作用について、その製造方法と共に説明する。
さて、本実施形態の回路基板１１Ａも、印刷法、写真法、直接描画法等の周知の方法により製造され得るが、それぞれの部位は、基材１５上において次のように接続および配置される。まず、複数のメモリーバス１７を、電子部品であるメモリー１４を制御するためのメモリー制御部１６に対して多対一となるように接続する。すなわち、メモリー制御部１６と複数のメモリーバス１７（Ｂｕｓ１、Ｂｕｓ２、Ｂｕｓ３）との間を導線１８により接続する。そして、本実施形態の場合は、複数の導体部２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ）を複数のメモリーバス１７（Ｂｕｓ１、Ｂｕｓ２、Ｂｕｓ３）のそれぞれに対して多対一となるように接続する。また、複数の導体部２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ）のそれぞれを複数のメモリーバス１７（Ｂｕｓ１、Ｂｕｓ２、Ｂｕｓ３）に対して一対多となるように接続する。

すると、図５に示すように、複数の導体部２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ）が互いに平行な態様でＸ方向に沿って長く延びた初期状態の回路基板１１Ａが製造される。そして、複数の導体部２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ）を、装着部１３における複数のメモリー１４のＸ方向での位置に応じて、長さ方向となるＸ方向の途中でレーザーカットにより切断する。

一例として、図７に示す回路基板１１Ａの場合は、装着部１３に対してＸ方向に並んで装着される３つの液体収容体１２におけるＸ方向の大きさである幅寸法が異なっており、それらの前面（図７では上側の面）に取り付けられた各メモリー１４の位置も等間隔ではない。すなわち、液体収容体１２の前面におけるＸ方向の一端（図７では左端）の位置に端子２４を前面に有したメモリー１４が取り付けられる前提において、Ｘ方向で隣り合う液体収容体１２の少なくとも一方が幅広の場合には、隣り合うメモリー１４同士の間隔が大きくなる。その一方、Ｘ方向で隣り合う液体収容体１２の少なくとも一方が幅狭の場合には、隣り合うメモリー１４同士の間隔は小さくなる。

そこで、液体収容体１２のメモリー１４に複数の端子２４（２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ，２４Ｅ）を介して電気的に接続される複数の導体部２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ）は、Ｘ方向で隣り合う液体収容体１２のそれぞれに取り付けられたメモリー１４同士の間となる位置において切断される。図７に示す回路基板１１Ａの場合は、同図に破線で楕円形状に囲って示す切断箇所２６，２７において切断される。そして、このように各切断箇所２６，２７で所定長さに切断された複数の導体部２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ）及び各導体部２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ）と接続された複数のメモリーバス１７（Ｂｕｓ１、Ｂｕｓ２、Ｂｕｓ３）を介して各メモリー１４とメモリー制御部１６との間が接続される。

上記第２実施形態によれば、以下のような効果を得ることができる。
（２−１）メモリー１４を有して装着部１３に装着される部材である液体収容体１２や装着部１３の設計変更等に伴い、各液体収容体１２が有するメモリー１４の位置等が変わる場合には、複数の導体部２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ）が長さ方向の途中でメモリー１４の位置等に応じて切断される。そして、そのように所定長さに切断された複数の導体部２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ）及びそれらが一対多となるように接続された複数のメモリーバス１７（Ｂｕｓ１、Ｂｕｓ２、Ｂｕｓ３）を介して各メモリー１４とメモリー制御部１６との間が接続される。そのため、液体収容体１２の設計変更等により、メモリー１４の位置等が変わる場合にも、新たに専用の回路基板を個別に作ることなく、共用して対応できる。

なお、上記実施形態は以下に示す変更例のように変更してもよい。また、上記実施形態に含まれる構成と下記変更例に含まれる構成とを任意に組み合わせてもよいし、下記変更例に含まれる構成同士を任意に組み合わせてもよい。

・回路基板１１，１１Ａは、メモリー１４を有する部材の装着部１３であれば、液体収容体１２以外の部材が装着される装着部１３に設けられる構成であってもよい。
・回路基板１１，１１Ａが設けられる装着部１３に装着される液体収容体（部材）１２の数でもあるメモリー１４の数は、各実施形態における数に限定されず任意の数であってもよい。

・第１実施形態の回路基板１１において、端子２０の数は１つであってもよい。なお、この場合には、メモリー１４の数も１つとなる。
・端子２０の形状は、メモリー１４側の端子との接続に適した形状であれば、任意に変更可能である。

・複数のメモリーバス１７（Ｂｕｓ１、Ｂｕｓ２、Ｂｕｓ３）の数は実施形態における数（３つ）以外であってもよい。
・第２実施形態の回路基板１１Ａにおいて、複数の導体部２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ）の数は実施形態における数（５つ）以外であってもよい。

・第１実施形態の回路基板１１における端子２０に対して装着部１３への装着時に接続される液体収容体１２側の端子（図示略）についても、図６に示すような複数の端子２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ，２４Ｅの集合により構成してもよい。

１１，１１Ａ…回路基板、１２…液体収容体（部材）、１３…装着部、１４…メモリー（電子部品）、１５…基材、１６…メモリー制御部、１７（Ｂｕｓ１、Ｂｕｓ２、Ｂｕｓ３）…メモリーバス、１８…導線、１９，１９ａ，１９ｂ，１９ｃ…接続パターン、２０…端子、２１，２２…切断箇所、２３，２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ…装着部側の端子である導体部、２４，２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ，２４Ｅ…液体収容体側の端子、２５…接点、２６，２７…切断箇所。

Claims (5)

1. 電子部品であるメモリーを制御するためのメモリー制御部と、
   前記メモリー制御部に対して多対一となるように接続される複数のメモリーバスと、
   複数の前記メモリーバスに接続される複数の接続パターンと、
   複数の前記接続パターンに対して一対多となるように接続される端子と、
   を備え、
   前記端子は、前記メモリーに対して電気的に接続可能に構成され、
   複数の前記接続パターンは、それぞれが、切断可能に構成されていることを特徴とする回路基板。
2. 請求項１に記載の回路基板において、
   前記端子は、複数設けられ、
   複数の前記端子は、それぞれが、複数の前記接続パターンに対して一対多となるように接続されることを特徴とする回路基板。
3. 複数のメモリーバスを、電子部品であるメモリーを制御するためのメモリー制御部に対して多対一となるように接続することと、
   複数の前記メモリーバスに複数の接続パターンを接続することと、
   前記メモリーに対して電気的に接続可能に構成された端子を、複数の前記接続パターンに対して一対多となるように接続することと、
   複数の前記接続パターンのうち所定の接続パターンを、前記端子が電気的に接続される前記メモリーの用途に応じて切断することと、
   を備えることを特徴とする回路基板の製造方法。
4. メモリーを有する複数の部材が装着される装着部に設けられる回路基板であって、
   前記メモリーを制御するためのメモリー制御部と、
   前記メモリー制御部に対して多対一となるように接続される複数のメモリーバスと、
   複数の前記メモリーバスのそれぞれに対して多対一となるように接続されるとともに、複数の前記メモリーに端子を介して電気的に接続される複数の導体部と、
   を備え、
   複数の前記導体部は、それぞれが、複数の前記メモリーバスに対して一対多となるように接続され、且つ、前記装着部において複数の前記メモリーが並ぶ方向に沿って長く延びるように形成され、その長さ方向の途中で切断可能に構成されていることを特徴とする回路基板。
5. メモリーを有する複数の部材が装着される装着部に設けられる回路基板の製造方法であって、
   複数のメモリーバスを、前記メモリーを制御するためのメモリー制御部に対して多対一となるように接続することと、
   前記装着部において複数の前記メモリーが並ぶ方向に沿って長く延びるように形成した複数の導体部を、複数の前記メモリーバスのそれぞれに対して多対一となるように接続するとともに、複数の前記導体部のそれぞれを、複数の前記メモリーバスに対して一対多となるように接続することと、
   複数の前記導体部を、前記装着部における複数の前記メモリーの位置に応じて、その長さ方向の途中で切断することと、
   を備えることを特徴とする回路基板の製造方法。