JP2019040240A - 情報処理装置、情報処理システム及び情報処理装置の制御方法 - Google Patents

Abstract

【課題】システムの安定性を維持する情報処理装置、情報処理システム及び情報処理装置の制御方法を提供する。
【解決手段】ＣＰＵ１１及びＣＰＵ１２は、電源ユニットから供給される電力を基に生成された所定の電力で動作する。ＭＵＸ（Multiplexer）１３は、電源ユニットから電力が供給され、ＣＰＵ１１及びＣＰＵ１２が他のシステムボードが有する第２演算処理部に接続される場合に、ＣＰＵ１１及びＣＰＵ１２と第２演算処理部との接続を待機させ、所定時間経過後にＣＰＵ１１及びＣＰＵ１２と第２演算処理部とを接続させる。
【選択図】図４

Description

本発明は、情報処理装置、情報処理システム及び情報処理装置の制御方法に関する。

近年、サーバ装置は、複数のＣＰＵ（Central Processing Unit）を搭載したＳＭＰ（Symmetric Multiprocessing）構成を有することが増えてきている。このようなサーバ装置では、複数のＣＰＵを１枚のマザーボード上に搭載することを想定して設計されている。さらに、このようなサーバは、一つの筐体内に別々のサーバに相当するシステムボードを複数搭載する場合が考えられる。そして、このような場合、サーバに搭載された各システムボードは、フレキシブルにＳＭＰ結合することが求められる。

ここで、フレキシブルなＳＭＰ結合を可能にするためには、以下の要求を満たすことが望ましい。１つには、ＣＰＵ間の信号の送信経路をフレキシブルに切り替えられることが好ましい。また、１つには、各パーティションで発生した障害を他のパーティションに波及させないことが好ましい。さらに、もう１つには、システムボードに電源故障などが発生した場合に、他のシステムボードを動作させた状態で、電源故障が発生したシステムボードを挿抜できることが好ましい。

この点、従来は、システムボードをまたぐＣＰＵ間信号に関して、各ＣＰＵ間で信号の送信経路を異ならせて通信を行うことを可能とするポート数を有する多ポートのＭＵＸ（Multiplexer）が用いられてきた。この構成の場合、送信経路は自由に選択することができる。また、特定のパーティションにおいて電源障害が発生するなどして信号レベルが下がっても、信号の送信経路が異なるため他のパーティションにおける信号レベルへの影響は抑えられ、パーティション間の影響が軽減できていた。

なお、複数のＣＰＵを搭載したボードを接続する技術として、複数のＣＰＵを搭載したＣＰＵブレードを他のＣＰＵブレードと接続するためのスイッチを組み込んで仮想サーバを構築する従来技術がある。

特開２０１７−１０２６５９号公報

しかしながら、近年、ＣＰＵ間におけるリセットやクロックの同期といったＣＰＵ間で共有される信号の数が増加している。そのため、全ての信号種に対応するように多ポートのＭＵＸを使用してＣＰＵ間を接続した場合、コネクタのピン数が膨大な数に上るおそれがある。ただし、コネクタのピン数制限のため、信号種の数に合わせて自由にコネクタのピン数を増やすことは困難である。また、コネクタのピン数の増加にしたがい配線スペースも増加するため、物理的に配置することが困難となるおそれもある。

このように、近年では、多ポートのＭＵＸを用いてＣＰＵ間を接続することは困難である。そのため、ＣＰＵ間の信号をフレキシブルにスイッチング可能にした上で、他のシステムボードを動作させたままでの特定のシステムボードの挿抜や、特定のシステムボードで発生した障害の他のシステムボードへの波及の抑制は困難である。すなわち、従来のＣＰＵ間の接続方法では、システムの安定性を維持することは困難である。

また、スイッチを組み込んだ仮想サーバを構成する従来技術を用いても、ＣＰＵ間の通信経路に従来との違いはなく、システムの安定性を維持することは困難である。

開示の技術は、上記に鑑みてなされたものであって、システムの安定性を維持する情報処理装置、情報処理システム及び情報処理装置の制御方法を提供することを目的とする。

本願の開示する情報処理装置、情報処理システム及び情報処理装置の制御方法の一つの態様において、第１演算処理部は、電源から供給される電力を基に生成された所定の電力で動作する。接続制御部は、前記電源から電力が供給され、前記第１演算処理部が他の情報処理装置が有する第２演算処理部に接続される場合に、前記第１演算処理部と前記第２演算処理部との接続を待機させ、所定時間経過後に前記第１演算処理部と前記第２演算処理部とを接続させる。

１つの側面では、本発明は、システムの安定性を維持することができる。

図１は、情報処理装置の構成図である。 図２は、実施例１に係るシステムボードの接続状態を表す図である。 図３は、実施例１に係るシステムボード間の通信を説明するための図である。 図４は、システムボードの概略回路図である。 図５は、システムボード挿入時の各信号の挙動を表すタイムチャートである。 図６は、電源短絡発生時の各信号の挙動を表すタイムチャートである。 図７は、システムボード挿入時のＣＰＵ接続処理のフローチャートである。 図８は、電源短絡発生時のＣＰＵ切離処理のフローチャートである。 図９は、実施例２に係るシステムボードの接続状態を表す図である。 図１０は、実施例２に係るシステムボード間の通信を説明するための図である。

以下に、本願の開示する情報処理装置、情報処理システム及び情報処理装置の制御方法の実施例を図面に基づいて詳細に説明する。なお、以下の実施例により本願の開示する情報処理装置、情報処理システム及び情報処理装置の制御方法が限定されるものではない。

図１は、情報処理装置の構成図である。本実施例に係る情報処理システム１００は、図１に示すように、システムボード１、ミッドプレーン２、スイッチ３及びＩ／Ｏ（Input/Output）ユニット４を有する。

システムボード１は、複数のＣＰＵ及びメモリを有する。システムボード１に搭載されたＣＰＵ及びメモリは、演算処理を行う。

ミッドプレーン２は、システムボード１に搭載されたＣＰＵを相互に接続するための信号回路が配設された回路基板を有する。ミッドプレーン２は、システムボード１が挿抜可能である。そして、ミッドプレーン２は、挿入されたシステムボード１同士を信号回路で接続する。ミッドプレーン２に挿入されたシステムボード１は、信号回路を介して通信可能である。また、ミッドプレーン２は、電源ユニット５から供給された電力をミッドプレーン２に接続されたシステムボード１へ供給する電力供給経路を有する。さらに、ミッドプレーン２が有する電力供給経路を用いることで、システムボード１は、相互に電力供給を行うこともできる。このミッドプレーン２が、「接続機構」の一例にあたる。

スイッチ３は、システムボード１とＩ／Ｏユニット４との接続を切り替える経路切替装置である。スイッチ３は、操作者からの指定にしたがい、システムボード１とＩ／Ｏユニット４とを、１対１、１対多、多対１、又は、多対多で接続する。

Ｉ／Ｏユニット４は、ハードディスク、ＰＣＩ（Peripheral Component Interconnect）デバイスなどを有する。例えば、Ｉ／Ｏユニット４は、システムボード１上のＣＰＵの指示にしたがい動作する。

システムボード１及びＩ／Ｏユニット４の組で、１つの演算処理装置として動作するパーティションが構成される。例えば、図１のうちの２つのシステムボード１と１つのＩ／Ｏユニット４との組で１つのパーティションが構成される。さらに、残りのシステムボード１のうち１つのシステムボード１と２つのＩ／Ｏユニット４との組で１つのパーティションが構成される。さらに、残りの１つのシステムボード１と１つのＩ／Ｏユニット４との組で１つのパーティションを構成される。これにより、１つの情報処理システム１００の中に、３つのパーティションが構成される。なお、パーティションの構成はフレキシブルに設定可能である。

電源ユニット（ＰＳＵ：Power Supply Unit）５は、例えば１２Ｖの商用電源から供給された電気を直流に変換しさらに電圧の調整を行い、システムボード１、ミッドプレーン２、スイッチ３及びＩ／Ｏユニット４などの各部品にそれぞれ供給する。図１では、電源ユニット５から各部品への電力供給経路は記載を省略した。電源ユニット５からの電力は、システムボード１内では、システムボード１上の各部品の駆動に適した、例えば、３．３Ｖの電圧の電力を生成し、各部品へ供給する。例えば、電源ユニット５は、ミッドプレーン２を介してミッドプレーン２に挿入された各システムボード１に電力供給を行う。この電源ユニット５が「電源」の一例にあたる。

ここで、安価で汎用的なＰＳＵは、システムボード１上の各部品の駆動に適した所望の電力（３．３Ｖ）を出力するものは少ない、このように、ＰＳＵの出力電力と所望の電力が異なっている場合、システムボード１をミッドプレーン２に挿入しても、直ぐに所望の電力を得ることが困難である。そのため、本実施例に係るシステムボード１は、ＭＵＸへの信号を無効にするための電力として、稼働中の他のシステムボード１から供給される電力を活用する。稼働中の他のシステムボード１から供給される電力は、３．３Ｖでの安定供給状態であるため、システムボード１をミッドプレーン２に接続後すぐに利用することができる。ただし、常に他のシステムボード１からの電力を原源として動作しる構成の場合、ミッドプレーン２から他のシステムボード１が抜去された際に電力供給を受けているシステムボード１も同時に停止してしまう。そのため、本実施例に係るシステムボード１は、動作が安定した後は電源ユニット５から直接供給された電力で動作を行う構成としている。

次に、図２を参照して、システムボード１同士の接続について説明する。図２は、実施例１に係るシステムボードの接続状態を表す図である。図２は、ミッドプレーン２に４つのシステムボード１が挿入された状態を表す。図２では、システムボード１同士を接続する配線以外の配線は省略した。

図２に示すように、システムボード１は、ＣＰＵ１１及び１２、ＭＵＸ（Multiplexer）１３、信号伝送回路１４及びＣＰＬＤ（Complex Programmable Logic Device）１５を有する。ここで、図示の都合上、図２では、最下部のシステムボード１にＣＰＬＤ１５を記載したが、実際には他のシステムボード１にもＣＰＬＤ１５は搭載される。

ミッドプレーン２は、システムボード１間を結ぶシステムボード１の数の経路を有する。そして、ミッドプレーン２は、１本の経路で挿入された全てのシステムボード１を接続し、且つそのような経路を４本有する。

ＣＰＵ１１及び１２は、演算処理部である。ＣＰＵ１１及び１２は、レギュレータ１７で生成された電力の入力を電源供給部１４１を介して受けて動作する。ＣＰＵ１１及び１２は、信号伝送回路１４を介してＭＵＸ１３に接続される。ＣＰＵ１１及び１２は、ＭＵＸ１３及びミッドプレーン２を介して、他のシステムボード１に搭載されたＣＰＵ１１及び１２と通信を行う。このＣＰＵ１１及び１２が、「第１演算処理部」及び「第１演算処理装置」の一例にあたる。また、他のシステムボード１に搭載されたＣＰＵ１１及び１２が、「第２演算処理部」及び「第２演算処理装置」の一例にあたる。

信号伝送回路１４は、例えば、ＧＴＬ（Gunning Transceiver Logic）回路である。信号伝送回路１４は、ＭＵＸ１３から入力された信号に対して信号伝送のための処理を施してＣＰＵ１１又は１２へ出力する。逆に、信号伝送回路１４は、ＣＰＵ１１又は１２から入力された信号に対して信号伝送のための処理を施してＭＵＸ１３へ出力する。

ＣＰＬＤ１５は、ＭＵＸ１３の動作を制御する回路である。ＣＰＬＤ１５は、ＧＰＩＯ（General purpose Input Output）ピンを有する。そして、ＣＰＬＤ１５のＧＰＩＯピンは、ＭＵＸ１３に接続される。ＣＰＬＤ１５は、ＭＵＸ１３を有効又は無効に設定するイネーブル信号及び経路選択を行うための経路選択信号をＭＵＸ１３へ出力する。ここで、本実施例では、ＣＰＬＤ１５は、自己が記憶する予め指定された設定にしたがいイネーブル信号及び経路設定信号を出力する。ただし、ＣＰＬＤ１５は、他のマイクロコンピュータからの設定の入力を受けて、その入力された設定にしたがいイネーブル信号及び経路設定信号を出力してもよい。このＣＰＵＬＤ１５が、「信号出力回路」の一例にあたる。

ＭＵＸ１３は、ミッドプレーン２から延びる経路と信号伝送回路１４へ繋がる経路とを選択的に切り替える。具体的には、ＭＵＸ１３は、ミッドプレーン２から延びる経路のうち、ＣＰＬＤ１５により指定された経路と信号伝送回路１４へ繋がる経路とを接続する。そして、ＭＵＸ１３は、ミッドプレーン２を介して、他のシステムボード１上のＭＵＸ１３と接続される。本実施例では、ＭＵＸ１３は、他の４つのシステムボード１に接続するためのミッドプレーン２から延びる４本の経路が接続される。

図３は、実施例１に係るシステムボード間の通信を説明するための図である。本実施例に係るシステムボード１は、図３に示すように、４つのポートを有する。そして、システムボード１は、１つのポートを他のシステムボード１へ信号を送信するためのポートとし、残りの３つのポートを他のシステムボード１から信号を受信するためのポートとする。

さらに、システムボード１の信号送信用のポートから延びる経路には、他の３つのシステムボード１が芋づる式に接続される。すなわち、システムボード１の信号送信用のポートから延びる経路は、３つに分岐し、分岐した経路がそれぞれ他の異なるシステムボード１に接続される。

ＭＵＸ１３は、自己が搭載されたシステムボード１が他のシステムボード１に信号を送信する場合、ミッドプレーン２から延びる４本の経路の中から信号送信用ポートに繋がる経路を選択してＣＰＵ１１及び１２に接続する。逆に、自己が搭載されたシステムボード１が他のシステムボード１から信号を受信する場合、ＭＵＸ１３は、信号の送信元のシステムボード１に繋がる経路を選択してＣＰＵ１１及び１２に接続する。

次に、図４を参照して、システムボード１のＭＵＸ１３への挿入時の動作を説明する。図４は、システムボードの概略回路図である。

図４における、電源供給部１０１〜１０６は、ミッドプレーン２を介してミッドプレーン２に挿入された他のシステムボード１から電力が供給される電力を供給する電源供給ピンや電力供給経路などの電力供給部材である。電源供給部１０１〜１０６は、例えば、３．３Ｖの電圧を供給する。

電源供給部１４１は、レギュレータ１７から出力された電力が供給される。電源供給部１４１は、レギュレータ１７から供給された電力を、例えば電源供給部１１１〜１１３、ＣＰＵ１１及び１２、ＭＵＸ１３、ＣＰＬＤ１５、スイッチ１６及びドライバ１８などへ供給する。また、電源供給部１４２は、他のシステムボード１のレギュレータ１７の電源と接続される。そして、電源供給部１４２におけるレギュレータ１７から供給される電圧が低い場合、電源供給部１４２は、他のシステムボード１のレギュレータ１７から出力された電力が流れ込む。電源供給経路１４３は、例えば、電源供給経路１０１〜１０６に接続される。電源供給経路１４３は、電源供給経路１４１又は１４２のうち電圧の高い方の電力を電源供給経路１０１〜１０６に供給する。

レギュレータ１７は、電源ユニット５から電力の供給を受ける。例えば、レギュレータ１７は、電源ユニット５が出力した１２Ｖの電圧が５Ｖに降圧された電力を取得する。レギュレータ１７は、例えば５Ｖの電圧を３．３Ｖへ降圧し、各部品を動作させる電源種を生成する。そして、レギュレータ１７は、生成した電源種をＣＰＵ１１及び１２、ドライバ１８並びにＣＰＬＤ１５へ供給する。また、レギュレータ１７は、３．３Ｖの電圧の電力を電源供給部１４１へ向けて出力する。そして、電源供給部１４１から出力された電力は、電源供給経路１１１〜１１３へ送られる。

本実施例に係るＭＵＸ１３は、ミッドプレーン２から延びる４本の信号経路が接続される。４本の信号経路は、ＣＰＵ１１及び１２と他のシステムボードとの間の信号の伝送に使用される。さらに、ＭＵＸ１３は、３本の経路１３１〜１３３により、スイッチ１６を介してＣＰＬＤ１５に接続される。ＭＵＸ１３におけるミッドプレーン２から延びる４本の信号経路に接続するためのピンは、システムボード１における電源ユニット５及び他のシステムボード１から電力供給を受ける電力供給ピンよりも短い。そのため、システムボード１をミッドプレーン２に接続する場合、システムボード１への電力供給が開始された後に、システムボード１間の信号経路が接続される。このＭＵＸ１３が、「接続制御回路」及び「接続制御部」の一例にあたる。

経路１３１は、ＭＵＸ１３に対してＭＵＸイネーブル信号を入力するための経路である。ＭＵＸイネーブル信号の値がＨｉｇｈの場合、ＭＵＸ１３は無効になる。逆に、ＭＵＸイネーブル信号の値がＬｏｗの場合、ＭＵＸ１３は有効になる。経路１３２は、ＭＵＸ１３に対して第１経路選択信号を入力するための経路である。経路１３３は、ＭＵＸ１３に対して第２経路選択信号を入力するための経路である。ＭＵＸ１３は、第１経路選択信号及び第２経路選択信号の組み合わせにより、ミッドプレーン２から延びる４本の信号経路のうちの選択する経路の設定の通知を受ける。ＭＵＸイネーブル信号が、「第１制御信号」の一例にあたる。また、第１経路選択信号及び第２経路選択信号が、「第２制御信号」の一例にあたる。

また、経路１３１には、スイッチ１６とＭＵＸ１３との間に抵抗１２１を介して電源供給部１０１が接続される。抵抗１２１は、例えば、１ＫΩの抵抗値を有する。また、経路１３２には、スイッチ１６とＭＵＸ１３との間に抵抗１２１よりも抵抗値の高い抵抗１２２を介して電源供給部１０２が接続される。抵抗１２２は、例えば、１０ＫΩの抵抗値を有する。また、経路１３３には、スイッチ１６とＭＵＸ１３との間に抵抗１２１よりも抵抗値の高い抵抗１２３を介して電源供給部１０３が接続される。抵抗１２３は、例えば、１０ＫΩの抵抗値を有する。

この経路１３１が、「第１入力経路」の一例にあたる。また、経路１３２及び１３３が、「第２入力経路」の一例にあたる。また、電源供給部１０１から出力される電力を抵抗１２１を介してＭＵＸ１３へ入力する経路、電源供給部１０２から出力される電力を抵抗１２２を介してＭＵＸ１３へ入力する経路、及び、電源供給部１０３から出力される電力を抵抗１２３を介してＭＵＸ１３へ入力する経路が、「複数の入力経路」の一例にあたる。

スイッチ１６は、電源供給部１１３から供給された電力で動作する。スイッチ１６は、ＣＰＬＤ１５とＭＵＸ１３とを結ぶ経路１３１〜１３３のそれぞれを接続又は切断する。また、スイッチ１６が無効の場合、ＣＰＬＤ１５から出力された信号は、ＭＵＸ１３に入力されない。スイッチ１６は、ＡＮＤ回路１２４に接続される。そして、スイッチ１６は、ＡＮＤ回路１２４からＳＷ（Switch）イネーブル信号の入力を受ける。スイッチ１６は、ＳＷイネーブル信号の値がＨｉｇｈの場合に有効になる。逆に、ＳＷイネーブル信号の値がＬｏｗの場合、スイッチ１６は無効になる。

レギュレータ１７は、Ｄ(Digital)Ｄコンバータを有する。レギュレータ１７は、電源ユニット５から出力された電力の供給を受ける。図４では、電源ユニット５からの電力の供給経路は図示していない。そして、レギュレータ１７は、供給された電力に基づく電源電圧を出力する。本実施例では、レギュレータ１７は、３．３Ｖの電圧を出力する。

そして、レギュレータ１７は、自己の出力を監視し、予め決められた閾値電圧と自己の出力電圧とを比較する。自己の出力電圧が閾値電圧以上になると、レギュレータ１７は、システムボード１上の各部品に電力を出力する。レギュレータ１７は、電源ユニット５からの電力が供給され、所望の電圧が安定的に出力可能になったと判定して、ＰｏｗｅｒＧｏｏｄ信号を出力する。レギュレータ１７のＰｏｗｅｒＧｏｏｄ信号の出力端子はＦＥＴ（Field Effect Transistor）スイッチ１２６のゲートに接続される。

ＦＥＴスイッチ１２６は、ＮチャネルのＦＥＴである。すなわち、ＦＥＴスイッチ１２６は、ゲートにＨｉｇｈの値を有する閾値電圧以上の電圧が印加された場合、オンになる。ＦＥＴスイッチ１２６は、ゲートにレギュレータ１７のＰｏｗｅｒＧｏｏｄ信号の出力端子が接続される。また、ＦＥＴスイッチ１２６のソースは、電源供給部１０５及びＦＥＴスイッチ１２５のゲートに接続される。また、ＦＥＴスイッチ１２６のドレインは、グランドに接続される。

ＦＥＴスイッチ１２５は、ＮチャネルのＦＥＴである。すなわち、ＦＥＴスイッチ１２５は、ゲートにＨｉｇｈの値を有する閾値電圧以上の電圧が印加された場合、オンになる。ＦＥＴスイッチ１２５は、ゲートにＦＥＴスイッチ１２５のソースが接続される。また、ＦＥＴスイッチ１２５のソースは、電源供給部１１１及びＡＮＤ回路１２４に接続される。また、ＦＥＴスイッチ１２６のドレインは、グランドに接続される。

ここで、ＦＥＴスイッチ１２５から出力されＡＮＤ回路１２４へ入力される電圧の値について説明する。システムボード１がミッドプレーン２に接続されると、電源供給部１１１は、電源供給経路１４１から供給された電圧を出力する。さらに、電源供給部１０５は、他のシステムボード１から出力された電圧を出力する。ＦＥＴスイッチ１２５は、電源供給部１０５からの出力によりオンになる。ＦＥＴスイッチ１２５がオンになると、電源供給部１１１はグランドに接続されるのでＡＮＤ回路１２４には、Ｌｏｗの値を有する電圧が入力される。その後、レギュレータ１７は、自己の出力電圧が閾値電圧以上になるとＰｏｗｅｒＧｏｏｄ信号をＦＥＴスイッチ１２６のゲートに出力する。これにより、ＦＥＴスイッチ１２６のゲートにＨｉｇｈの値の電圧が印加され、ＦＥＴスイッチ１２６は、オンになる。ＦＥＴスイッチ１２６がオンになると、電源供給部１０５はグランドに接続されるので、ＦＥＴスイッチ１２５のゲートにはＬｏｗの値を有する電圧が印加され、ＦＥＴスイッチ１２５はオフになる。ＦＥＴスイッチ１２５がオフになると、電源供給部１１１から出力されたＨｉｇｈの値を有する電圧がＡＮＤ回路１２４へ入力される。

ドライバ１８は、出力端子がＦＥＴスイッチ１２８のゲートに接続される。ドライバ１８は、レギュレータ１７から供給された電圧をＦＥＴスイッチ１２８のゲートへ印加する。ここで、ドライバ１８は、出力電圧が安定した後十分に時間が経過するまでの所定時間を計測するタイマを有する。そして、ドライバ１８は、タイマによる所定時間の計測が完了するまでＦＥＴスイッチ１２８への電圧の印加を待機し、所定時間経過後にその後ＦＥＴスイッチ１２８への電圧の印加を開始する。すなわち、ドライバ１８は、ＣＰＵ１１及び１２などの動作が安定するまでＭＵＸ１３を無効にし続ける。ここで、電源ユニット５から供給される電力は、レギュレータ１７により所望の電力に変換され各部品に供給される。しかし、各部品は起動時には動作が安定せず、動作が安定するまでに時間が掛かる。特に、ＭＵＸ１３は、他のシステムボード１との間で信号を転送させる部品であり、ドライバ１８により動作が安定するまで所定時間待機させられる。この所定時間は、例えば、数十ｍｓｅｃ程度である。

ＦＥＴスイッチ１２８は、ＮチャネルのＦＥＴである。すなわち、ＦＥＴスイッチ１２８は、ゲートにＨｉｇｈの値を有する閾値電圧以上の電圧が印加された場合、オンになる。ＦＥＴスイッチ１２８は、ゲートにドライバ１８の出力端子が接続される。また、ＦＥＴスイッチ１２８のソースは、電源供給部１０６及びＦＥＴスイッチ１２７のゲートに接続される。また、ＦＥＴスイッチ１２８のドレインは、グランドに接続される。

ＦＥＴスイッチ１２７は、ＮチャネルのＦＥＴである。すなわち、ＦＥＴスイッチ１２７は、ゲートにＨｉｇｈの値を有する閾値電圧以上の電圧が印加された場合、オンになる。ＦＥＴスイッチ１２７は、ゲートにＦＥＴスイッチ１２８のソースが接続される。また、ＦＥＴスイッチ１２８のソースは、電源供給部１１２及びＦＥＴスイッチ１２７のゲートに接続される。また、ＦＥＴスイッチ１２７のドレインは、グランドに接続される。

ここで、ＦＥＴスイッチ１２７から出力されＡＮＤ回路１２４へ入力される電圧の値について説明する。システムボード１がミッドプレーン２に接続されると、電源供給部１０６は、他のシステムボード１から出力された電圧を出力する。ＦＥＴスイッチ１２７は、電源供給部１０６からの出力によりオンになる。ＦＥＴスイッチ１２７がオンになると、電源供給部１１２はグランドに接続されるのでＡＮＤ回路１２４には、Ｌｏｗの値を有する電圧が入力される。さらに、ドライバ１８がレギュレータ１７から供給された電力の入力を受け、Ｈｉｇｈの電圧をＦＥＴスイッチ１２８のゲートに印加すると、ＦＥＴスイッチ１２８はオンになる。ここで、ドライバ１８は、安定した電圧を出力するため、電源ユニット５から電力供給が始まってもすぐには電圧の出力を開始せず、一定時間経過して電圧が安定してから十分時間が経過後にＨｉｇｈの値を有する電圧を出力する。このドライバ１８が安定した出力を開始するまでの時間が、「所定時間」の一例にあたる。

ＦＥＴスイッチ１２８がオンになると、電源供給部１０６はグランドに接続されるのでＦＥＴスイッチ１２７のゲートには、Ｌｏｗの値を有する電圧が印加され、ＦＥＴスイッチ１２７はオフになる。ＦＥＴスイッチ１２７がオンであればＡＮＤ回路１２４の入力経路はグランドに接続されるので、ＡＮＤ回路１２４には、Ｌｏｗの値を有する電圧が入力される。これに対して、ＦＥＴスイッチ１２７がオンであれば、ＡＮＤ回路１２４の入力経路は、グランドに接続されずに電源供給経路１１２から出力されたＨｉｇｈの値を有する電圧の入力を受ける。

次に、システムボード１をミッドプレーン２へ挿入し、システムボード１をミッドプレーン２に接続した場合のシステムボード１の各部の動作についてまとめて説明する。ここでは、新たに挿入するシステムボード１以外に、既にミッドプレーン２にシステムボード１が接続されている場合で説明する。

システムボード１をミッドプレーン２に挿入する場合、ピンの長さの違いから、システムボード１への電源ユニット５や他のシステムボード１からの電力供給経路が、システムボード１間の信号経路よりも先に接続される。

システムボード１における電源経路が接続されることで、電源供給部１０１〜１０６は、いずれも他のシステムボード１から出力された電圧の供給を開始する。また、システムボード１がミッドプレーン２に接続され電源ユニット５から電力供給が開始されると、電源供給部１１１及び１１３は、電圧の出力を開始する。ドライバ１８は、出力の安定後十分時間が経過した後にＨｉｇｈの電圧の出力を開始する。ＭＵＸ１３は、電源供給部１０４からの電力供給を受けて駆動を開始する。このＭＵＸ１３が動作中の他のシステムボード１からの電力供給を電源供給部１０４から受けることが、「外部装置から電力供給」を受けることの一例にあたる。

この状態で、ＡＮＤ回路１２４のＦＥＴスイッチ１２７へ繋がる経路にはＨｉｇｈの値を有する電圧が入力される。一方、システムボード１がミッドプレーン２に接続され電源ユニット５から電力供給が開始された直後には、ＡＮＤ回路１２４のＦＥＴスイッチ１２５へ繋がる経路にはＬｏｗの値を有する電圧が入力される。この場合、ＡＮＤ回路１２４は、Ｌｏｗの値を有するＳＷイネーブル信号を出力する。すなわち、スイッチ１６は無効になる。すなわち、ＣＰＬＤ１５とＭＵＸ１３との信号経路は切断され、ＭＵＸ１３は、ＣＰＬＤ１５の制御を受けなくなる。

この場合、経路１３１には電源供給部１０１から出力された電圧が入力される。また、経路１３２には電源供給部１０２から出力された電圧が入力される。また、経路１３３には電源供給部１０３から出力された電圧が入力される。ここで、電源供給部１０１に繋がる抵抗１２１の抵抗値が、電源供給部１０２及び１０３に繋がる抵抗１２２及び１２３の抵抗値より大きいため、経路１３１に入力される電圧が、経路１３２及び１３３へ入力される電圧よりも早くＨｉｇｈの値を有するようになる。そのため、Ｈｉｇｈの値を有するＭＵＸイネーブル信号が、第１及び第２経路選択信号がＨｉｇｈになるよりも先に入力される。したがって、ミッドプレーン２とＣＰＵ１１及び１２とを結ぶ経路が接続されるよりも前に、ＭＵＸ１３が無効になる。すなわち、ミッドプレーン２とＣＰＵ１１及び１２とを結ぶ経路の接続が行われなくなる。ここで、本実施例では、抵抗を用いて信号の入力タイミングを異ならせたが、信号の入力タイミングをずらすことが可能であれば他の構成でもよい。例えば、キャパシタや遅延回路などを用いて信号の入力タイミングを異ならせる構成でもよい。

その後、レギュレータ１７は、ＡＮＤ回路１２４のＦＥＴスイッチ１２５へ繋がる経路へＨｉｇｈの値を有する電圧を出力する。この場合、ＡＮＤ回路１２４は、Ｈｉｇｈの値を有するＳＷイネーブル信号を出力する。すなわち、スイッチ１６は有効になる。スイッチ１６は、有効になると経路１３１〜１３３を接続する。これにより、ＭＵＸ１３は、ＣＰＬＤ１５の制御を受け付けるようになる。そして、スイッチ１６が接続されると、ＣＰＬＤ１５は、Ｌｏｗの値を有する電圧を経路１３１へ出力する。ＭＵＸ１３は、Ｌｏｗの値を有するＭＵＸイネーブル信号の入力を経路１３１から受ける。そして、ＭＵＸ１３は有効になる。その後、ＣＰＬＤ１５は、予め指定された経路を選択する第１及び第２経路選択信号を経路１３２及び１３３へ出力する。ＭＵＸ１３は、ＣＰＬＤ１５から出力された第１及び第２経路選択信号の入力を経路１３２及び１３３から受ける。そして、ＭＵＸ１３は、入力された第１及び第２経路選択信号にしたがいミッドプレーン２から延びる４本の信号経路の中から１本の信号経路を選択してＣＰＵ１１及び１２に接続する。

ここでは、既に他のシステムボード１が挿入されたミッドプレーン２に新たなシステムボード１を挿入する場合で説明した。ただし、他のシステムボード１が挿入されていない場合、挿入により影響を与える相手がいないため、システムボード１の挿入時に上述した動作が行われなくても問題は発生しない。すなわち、他のシステムボード１がミッドプレーン２に未挿入の場合、ドライバ１８の出力の安定を待たずにスイッチ１６がオンになり、ＭＵＸ１３は、無効にならずにＣＰＬＤ１５からの制御信号の入力を受ける。この場合、ミッドプレーン２から延びる信号経路とＣＰＵ１１及び１２との接続により、ミッドプレーン２から延びる信号経路の電圧が下がるなどの事態が考えられる。しかし、他のシステムボード１が存在しないことから、挿入されたシステムボード１は問題を発生することなく動作することができる。

次に、ミッドプレーン２に挿入されたシステムボード１においてレギュレータ１７が適切な出力を行えなくなった場合の、システムボード１の各部の動作について説明する。ここで、レギュレータ１７が適切な出力を行えなくなった場合とは、例えば、電源ユニット５からの出力系統で短絡が発生した場合や、レギュレータ１７の過電流保護機能が動作した場合や、レギュレータ１７の故障の場合などが考えられる。ここでは、電源短絡が発生した場合を例に説明する。

電源短絡が発生すると、レギュレータ１７はＰｏｗｅｒＧｏｏｄ信号の出力を停止する。これにより、ＦＥＴスイッチ１２６がオフになる。そして、ＦＥＴスイッチ１２５がオンになる。ＦＥＴスイッチ１２５がオンになると、ＡＮＤ回路１２４にはＬｏｗの値を有する電圧が入力される。

また、電源短絡の状態により、ドライバ１８への電力供給が停止する場合がある。ドライバ１８への電力供給が停止した場合、ＦＥＴスイッチ１２８がオフになり、ＦＥＴスイッチ１２７がオンになる。ＦＥＴスイッチ１２７がオンになると、ＡＮＤ回路１２４には、Ｌｏｗの値を有する電圧が入力される。一方、ドライバ１８への電力供給が停止しない場合、ＡＮＤ回路１２４には、Ｈｉｇｈの値を有する電圧が入力される。

ドライバ１８への電力供給の状態にかかわらず、最終的に、ＡＮＤ回路１２４への２つの入力系統のうち少なくとも１つはＬｏｗの値を有する電圧が入力される。その場合、ＡＮＤ回路１２４は、Ｌｏｗの値を有するＳＷイネーブル信号をスイッチ１６へ入力する。これにより、スイッチ１６が無効になる。そして、ＣＰＬＤ１５とＭＵＸ１３とを結ぶ経路が切断される。

この場合、他のシステムボード１からの入力は停止しないので、電源供給部１０１〜１０３はＨｉｇｈの値を有する電圧の出力を継続する。ここで、電源供給部１０１に繋がる抵抗１２１の抵抗値が、電源供給部１０２及び１０３に繋がる抵抗１２２及び１２３の抵抗値より大きいため、経路１３１に入力される電圧が、経路１３２及び１３３へ入力される電圧が変化するよりも早くＨｉｇｈの値を有するようになる。そして、ＭＵＸ１３は、Ｈｉｇｈの値を有するＭＵＸイネーブル信号の入力を経路１３１から受ける。これにより、ＭＵＸ１３は、経路１３２及び１３３から入力される電圧が変化する前に無効になる。したがって、ＭＵＸ１３は、第１及び第２経路選択信号の論理が不定になる前に無効となり、第１及び第２経路選択信号の論理が不定による他のシステムボードへの影響を軽減することができる。

次に、図５を参照して、システムボード１のミッドプレーン２への挿入時の各信号の挙動について説明する。図５は、システムボード挿入時の各信号の挙動を表すタイムチャートである。図５は、図に向かって左方向に進むにしたがい時間が経過することを表す。

グラフ３０１は、電源供給経路１０１〜１０６により供給される３．３Ｖの電圧の変化を表す。グラフ３０２は、ＭＵＸイネーブル信号の変化を表す。グラフ３０３は、第１経路選択信号の変化を表す。グラフ３０４は、第２経路選択信号の変化を表す。グラフ３０５は、ＳＷイネーブル信号の変化を表す。グラフ３０１〜３０５の何れも、上に向かうにしたがい電圧が高くなることを表す。

時刻Ｔ１でシステムボード１をミッドプレーン２に挿入すると、グラフ３０１に示すように他のシステムボード１からの入力電圧が上昇を始める。このとき、ＳＷイネーブル信号は、Ｌｏｗの値を維持する。そのため、スイッチ１６は無効であり、ＣＰＬＤ１５とＭＵＸ１３とは切断された状態である。そこで、電源供給部１０１〜１０３が出力した電圧がＭＵＸ１３に入力される。他のシステムボードからの入力電圧が上昇するにしたがい、グラフ３０２に示すように、ＭＵＸイネーブル信号の値も上昇し、時刻Ｔ２でＨｉｇｈとなる。ここで、グラフ３０３及び３０４に示すように、第１及び第２経路選択信号も上昇を開始するが、抵抗１２２及び１２３の抵抗値が抵抗１２１の抵抗値に比べて高いため、上昇が遅くなる。そのため、ＭＵＸイネーブル信号がＨｉｇｈになった後に、第１及び第２経路選択信号がＨｉｇｈになる。この状態では、ピンの長さの違いから、ＭＵＸ１３のミッドプレーン２の４つの経路に接続するピンは、ミッドプレーン２の４つの経路に未だ接触しておらず、信号は未接続の状態である。その後、ＭＵＸ１３のミッドプレーン２の４つの経路に接続するピンがミッドプレーン２の４つの経路に接触することで、信号が接続の状態となる。その後、ドライバ１８は、出力が安定するまで待機し、その後十分時間が経過してから、Ｈｉｇｈの値を有する電圧を出力する。これにより、グラフ３０５に示すように、ドライバ１８の出力が安定して十分時間が経過した後、ＳＷイネーブル信号が時刻Ｔ３でＨｉｇｈになる。これにより、ＣＰＬＤ１５は、ＭＵＸ１３の制御が可能になる。そして、ＣＰＬＤ１５が、Ｌｏｗの値を有するＭＵＸイネーブル信号を出力することで、グラフ３０２に示すように時刻Ｔ４でＭＵＸイネーブル信号がＬｏｗとなり、ＭＵＸ１３が有効になる。その後、ＣＰＬＤ１５が、設定にしたがい第１及び第２経路選択信号を出力する。ここでは、ＣＰＬＤ１５は、グラフ３０３及び３０４に示すように第１経路選択信号をＨｉｇｈの値とし、第２経路選択信号Ｌｏｗの値とする。これにより、ＭＵＸ１３は、ミッドプレーン２から延びる４つの経路のうちの１つとＣＰＵ１１及び１２とを接続する。

次に、図６を参照して、電源短絡発生時のシステムボード１における各信号の挙動について説明する。図６は、電源短絡発生時の各信号の挙動を表すタイムチャートである。図６は、左に向かうにしたがい時間が経過することを表す。

グラフ３１１は、電源供給経路１１１〜１１３により供給される３．３Ｖの電圧の変化を表す。グラフ３１２は、ＰｏｗｅｒＧｏｏｄ信号の変化を表す。グラフ３１３は、ＭＵＸイネーブル信号の変化を表す。グラフ３１４は、第１経路選択信号の変化を表す。グラフ３１５は、第２経路選択信号の変化を表す。グラフ３１６は、ＳＷイネーブル信号の変化を表す。グラフ３１１〜３１５のいずれも、図に向かって上方向に進むにしたがい電圧が高くなることを表す。ここでは、グラフ３１４及び３１５に示すように、ＣＰＬＤ１５は、電源故障発生前にＬｏｗの値の第１経路選択信号を出力し、Ｈｉｇｈの値の第２経路選択信号を出力した場合で説明する。

時刻Ｔ５で短絡が発生すると、グラフ３１１に示すように、電源供給経路１１１〜１１３から供給される電圧が降下を開始する。この時、レギュレータ１７の出力も低下するため、グラフ３１２に示すようにレギュレータ１７はＰｏｗｅｒＧｏｏｄ信号の出力を停止する。そして、時刻Ｔ６で、電源供給経路１１１〜１１３から供給される電圧がＬｏｗになり、ＰｏｗｅｒＧｏｏｄ信号の値もＬｏｗになる。ただし、電源供給経路１１１〜１１３から供給される電圧がＬｏｗになるタイミングと、ＰｏｗｅｒＧｏｏｄ信号がＬｏｗになるタイミングは一致しなくてもよい。ＰｏｗｅｒＧｏｏｄ信号は、電源供給経路１１１〜１１３から供給される電圧が下がれば停止されるため、電源供給経路１１１〜１１３から供給される電圧の低下するスピードに依存せずに一定の時間でＬｏｗに達する。

ＰｏｗｅｒＧｏｏｄ信号がＬｏｗになると、グラフ３１６に示すように、時刻Ｔ６において、ＳＷイネーブル信号がＬｏｗに変化し、スイッチ１６が無効になる。スイッチ１６が無効になると、ＣＰＬＤ１５とＭＵＸ１３との接続が切断される。この時刻Ｔ５でＭＵＸ１３のミッドプレーン２から延びる４つの経路のうちの経路選択の論理が確定状態から不定状態に変化する。そして、経路１３１〜１３３には、電源供給部１０１〜１０３から出力された電圧の入力が開始される。これにより、グラフ３１３に示すように、時刻Ｔ６からＭＵＸイネーブル信号の電圧上昇が開始し、ＭＵＸ１３が無効になる。ここで、グラフ３１４及び３１５に示すように、第１も上昇を開始するが、抵抗１２２及び１２３の抵抗値が抵抗１２１の抵抗値に比べて高いため、上昇が遅くなる。そのため、ＭＵＸイネーブル信号がＨｉｇｈになった後に、第１がＨｉｇｈになる。第２経路選択信号は、電源故障発生前からＨｉｇｈの値を有するので、そのままＨｉｇｈの値を維持し続ける。このように、ＭＵＸ１３の信号経路の選択の論理が不定になる前に、確実にＭＵＸ１３を無効にすることができ、システムボード１間の信号経路を切り離すことができる。

次に、図７を参照して、本実施例に係るシステムボード１のミッドプレーン２への接続時のＣＰＵ１１及び１２の接続処理の流れをさらに説明する。図７は、システムボード挿入時のＣＰＵ接続処理のフローチャートである。

新たなシステムボード１が、ミッドプレーン２に挿入される（ステップＳ１０１）。この時、スイッチ１６は無効状態である。

次に、ＭＵＸ１３にミッドプレーン２経由で他のシステムボード１からの電圧が供給される。この場合、スイッチ１６は、無効状態を維持する。そして、Ｈｉｇｈの値のイネーブル信号が、経路１３１からＭＵＸ１３へ入力される（ステップＳ１０２）。

Ｈｉｇｈの値のイネーブル信号の入力を受けて、ＭＵＸ１３は、無効となる（ステップＳ１０３）。

レギュレータ１７は、自己の出力電圧と電圧閾値とを比較し、自己の出力電圧が電圧閾値以上になるとＰｏｗｅｒＧｏｏｄ信号を出力する（ステップＳ１０４）。

その後、ドライバ１８は、自己の出力電圧が安定したかを判定する（ステップＳ１０５）。出力が安定していない場合（ステップＳ１０５：否定）、ドライバ１８は、出力が安定するまで待機する。

出力が安定した場合（ステップＳ１０５：肯定）、ドライバ１８は、十分時間が経過後にＨｉｇｈの値を有する電圧を出力する（ステップＳ１０６）。

ＡＮＤ回路１２４は、システムボード１に対する電源ユニット５からの電力供給及び他のシステムボード１からの電力供給が行われることで、一方の入力系統にＨｉｇｈの値の信号の入力を受ける。また、ＡＮＤ回路１２４は、レギュレータ１７からＰｏｗｅｒＧｏｏｄ信号が出力されることで、他方の入力系統にＨｉｇｈの値の信号の入力を受ける。そして、スイッチ１６は、ドライバ１８からＨｉｇｈの値を有する電圧が出力された後、Ｈｉｇｈの値を有するＳＷイネーブル信号の入力をＡＮＤ回路１２４から受ける（ステップＳ１０７）。

スイッチ１６は、Ｈｉｇｈの値を有するＳＷイネーブル信号の入力を受けることで有効になる（ステップＳ１０８）。

スイッチ１６が有効になると、ＣＰＬＤ１５は、Ｌｏｗの値を有するＭＵＸイネーブル信号をＭＵＸ１３へ出力する。さらに、ＣＰＬＤ１５は、第１及び第２経路選択信号をＭＵＸ１３へ出力する（ステップＳ１０９）。

ＭＵＸ１３は、Ｌｏｗの値を有するＭＵＸイネーブル信号の入力を受けることで有効になる。ＭＵＸ１３は、有効になった後に、取得した第１及び第２経路選択信号にしたがいミッドプレーン２から延びる４本の経路の中から経路を選択してＣＰＵ１１及び１２に接続する（ステップＳ１１０）。

その後、新たにミッドプレーン２に接続されたシステムボード１は、他のシステムボード１との間で通信を開始する（ステップＳ１１１）。

次に、図８を参照してシステムボード１における電源短絡発生時のＣＰＵ１１及び１２の切離処理の流れについて説明する。図８は、電源短絡発生時のＣＰＵ切離処理のフローチャートである。

システムボード１において、電源短絡が発生する（ステップＳ２０１）。

レギュレータ１７は、入力される電圧の値が低下することにより、ＰｏｗｅｒＧｏｏｄ信号の出力を停止する（ステップＳ２０２）。

ＡＮＤ回路１２４は、システムボード１に対する電源ユニット５からの電力供給及び他のシステムボード１からの電力供給が行われることで、一方の入力系統にＨｉｇｈの値の信号の入力を受ける。これに対して、レギュレータ１７からのＰｏｗｅｒＧｏｏｄ信号の出力が停止することで、ＡＮＤ回路１２４は、他方の入力系統にＬｏｗの値の信号の入力を受ける。そして、スイッチ１６は、レギュレータ１７のＰｏｗｅｒＧｏｏｄ信号の出力が停止された後、Ｌｏｗの値を有するＳＷイネーブル信号の入力をＡＮＤ回路１２４から受ける（ステップＳ２０３）。

スイッチ１６は、Ｌｏｗの値を有するＳＷイネーブル信号の入力を受けることで無効になる（ステップＳ２０４）。

スイッチ１６が無効になることで、ＣＰＬＤ１５とＭＵＸ１３との接続が切れ、ＣＰＬＤ１５から出力される信号は、ＭＵＸ１３へ入力されなくなる。そして、ＭＵＸ１３に、ミッドプレーン２経由で入力されたＨｉｇｈの値のＭＵＸイネーブル信号が経路１３１から入力される（ステップＳ２０５）。

ＭＵＸ１３は、Ｈｉｇｈの値のＭＵＸイネーブル信号が経路１３１から入力されることで無効になる（ステップＳ２０６）。ＭＵＸ１３が無効になることで、ミッドプレーン２から延びる他のシステムボード１に繋がる経路とＣＰＵ１１及び１２との接続が切断される。

その後、ＭＵＸ１３にミッドプレーン２経由で入力されたＨｉｇｈの値を有する第１及び第２経路選択信号が経路１３２及び１３３から入力される（ステップＳ２０７）。ただし、既にＭＵＸ１３は無効になっているので、この入力された第１及び第２経路選択信号の影響は他のシステムボード１に及ばない。

また、本実施例でミッドプレーン２に挿入されたシステムボード１が稼働中に、他のシステムボード１がミッドプレーン２に挿入された場合、レギュレータ１７は、新たに挿入されたシステムボード１へミッドプレーン２を介して電力を供給する。

以上に説明したように、本実施例に係るシステムボードは、ミッドプレーンへの挿入時に他のシステムボードから供給される電力を用いてＭＵＸを一度無効にし、ドライバの出力が安定し十分時間が経過した後、すなわち所定時間の経過後に他のシステムボードへ繋がる経路をＣＰＵと接続する。これにより、システムボードの挿入におけるシステムボード間での信号の引き込みを抑えることができ、挿入直後にシステムボード間の信号を切り離すことが可能となる。したがって、他のシステムボードを稼働させた状態で、他のシステムボードへ影響を与えることなく新たにミッドプレーンにシステムボードを挿入することができ、システムの安定稼働を継続することができる。

また、本実施例に係るシステムボードは、レギュレータが適切な出力を行えなくなった場合に、スイッチを無効にしてＣＰＬＤとＭＵＸとの接続を切断し、ＭＵＸを無効にすることができる。特に、他のシステムボードから電圧が入力されるＭＵＸの制御信号のプルアップ抵抗の抵抗値の大きさに差をつけることで、他のシステムボードから電圧が入力された際の信号の変化に時間差を設けることができる。これにより、ＭＵＸの経路選択が不定になる前に、ＭＵＸイネーブル信号がデアサートされ、ＭＵＸが無効となり、システムボード間の信号を切り離すことが可能となる。これにより、システムボードの電源故障の影響の他のシステムボードへの波及を抑えることが可能となり、システムの安定稼働を継続することができる。また、電源ユニットからシステムボードへ入力される電源種に依存せずに、ＭＵＸを無効にすることができるため、導入コストを抑えることもできる。

図９は、実施例２に係るシステムボードの接続状態を表す図である。本実施例に係る情報処理システム１００は、システムボード１間の通信が１つの経路を用いて双方向で行われることが実施例１と異なる。

本実施例に係るミッドプレーン２は、例えば、図９に示すように挿入された複数のシステムボード１を相互に接続する。ここで、図１０を参照して、実施例２に係る情報処理システム１００における、システムボード１間の信号の送受信について説明する。図１０は、実施例２に係るシステムボード間の通信を説明するための図である。

本実施例に係るシステムボード１は、図１０に示すように、４つのポートを有する。そして、システムボード１の４つのポートはいずれも、他のシステムボード１との間で信号を送受信するためのポートである。

そして、システムボード１の各ポートから延びる経路には、他の３つのシステムボード１が芋づる式に接続される。すなわち、システムボード１の各ポートから延びる経路は、３つに分岐し、分岐した経路がそれぞれ他の異なるシステムボード１に接続される。

この場合、ＭＵＸ１３は、自己が搭載されたシステムボード１と他のシステムボード１との通信のために、ミッドプレーン２から延びる４本の経路の中から経路を選択し接続する。これにより、ＭＵＸ１３は、自己が搭載されたシステムボード１と、他の３つのシステムボード１との間における双方向の信号の送受信を可能とする。

このような接続をミッドプレーン２が行う場合も実施例１と同様に、システムボード１は、ミッドプレーン２への挿入時に、ＭＵＸ１３を一時的に無効にして、システムボード１間の信号を切り離す。その後、システムボード１は、ドライバ１８の出力が安定した後にＭＵＸ１３を有効にしてＣＰＵ１１及び１２を接続する。このように、ミッドプレーン２への挿入時にシステムボード１間の信号を切り離すことで、本実施例のように双方向に信号の送受信を行う構成であっても、他のシステムボード１へ影響を与えることなく新たにシステムボード１を追加することができる。

また、システムボード１は、レギュレータ１７が適切な出力をすることが困難になった場合に、ＭＵＸ１３を無効にしてシステムボード１間の信号を切り離す。このように、電源故障の発生時にシステムボード１間の信号を切り離すことで、本実施例のように双方向に信号の送受信を行う構成であっても、電源故障の影響の他のシステムボード１への波及を抑制することができる。

以上に説明したように、双方向に信号の送受信を行う構成であっても、他のシステムボードを動作させたままの新たなシステムボードの追加及び電源故障の影響の抑制を実現することができる。すなわち、双方向に信号の送受信を行う構成であっても、システムの安定稼働を継続することができる。

１ システムボード
２ ミッドプレーン
３ スイッチ
４ Ｉ／Ｏユニット
５ 電源ユニット
１１，１２ ＣＰＵ
１３ ＭＵＸ
１４ 信号伝送回路
１５ ＣＰＬＤ
１６ スイッチ
１７ レギュレータ
１８ ドライバ
１００ 情報処理システム
１０１〜１０６，１１１〜１１３ 電源供給部
１２１〜１２３ 抵抗
１２４ ＡＮＤ回路
１２５〜１２８ ＦＥＴスイッチ

Claims (7)

1. 電源から供給される電力を基に生成された所定の電力で動作する第１演算処理部と、
   前記電源から電力が供給され、前記第１演算処理部が他の情報処理装置が有する第２演算処理部に接続される場合に、前記第１演算処理部と前記第２演算処理部との接続を待機させ、所定時間経過後に前記第１演算処理部と前記第２演算処理部とを接続させる接続制御部と
   を備えたことを特徴とする情報処理装置。
2. 前記接続制御部は、前記第１演算処理部が前記第２演算処理部に接続する際に外部装置から電力供給を受けて動作を開始し、前記第１演算処理部と前記第２演算処理部との接続を無効とし、前記所定時間経過後に有効として前記第１演算処理部と前記第２演算処理部とを接続することを特徴とする請求項１に記載の情報処理装置。
3. 前記接続制御部は、前記第１演算処理部と前記第２演算処理部とを結ぶ経路の接続又は切断の切り替えを行う接続制御回路を有し、
   前記情報処理装置は、
   第１入力経路を介して前記接続制御回路を有効又は無効にする第１制御信号を前記制御回路へ送信し、第２入力経路を介して前記接続制御回路の切り替えを制御する第２制御信号を前記制御回路へ送信する信号出力回路と、
   前記第１入力経路及び前記第２入力経路を接続又は切断するスイッチと、
   前記外部装置から供給される電力を前記接続制御回路の前記第１入力経路及び前記第２入力経路の入力端へそれぞれ異なる抵抗を経由させて供給することで、前記抵抗の抵抗値に応じて前記第１制御信号及び前記第２制御信号に時間差をつけて入力する複数の入力経路とをさらに備え、
   前記スイッチは、前記第１演算処理部が前記第２演算処理部に接続される場合に前記第１入力経路及び前記第２入力経路を切断し、その後所定時間経過すると第１入力経路及び第２入力経路を接続し、
   前記接続制御部は、前記第１演算処理部が前記第２演算処理部に接続される場合に、前記スイッチにより前記第１入力経路及び前記第２入力経路を切断された状態で、前記接続制御回路を無効にする前記第１制御信号の入力を前記入力経路から受けて無効となり、所定時間経過後に前記スイッチが前記第１入力経路及び前記第２入力経路を接続すると、前記信号出力回路から送信された前記接続制御回路を有効にする前記第１制御信号の入力を受けて有効となり、且つ、前記信号出力回路から送信された前記第２制御信号を基に前記第１演算処理部と前記第２演算処理部とを接続する
   ことを特徴とする請求項２に記載の情報処理装置。
4. 前記所定時間は、前記接続制御部又は前記第１演算処理部の動作が安定する時間以上であることを特徴とする請求項１〜３のいずれか一つに記載の情報処理装置。
5. 前記接続制御部は、前記第１演算処理部への前記電源からの電力供給に障害が発生した場合、前記第１演算処理部と前記第２演算処理部との接続を切断することを特徴とする請求項１〜４のいずれか一つに記載の情報処理装置。
6. 電力を供給する電源、複数の情報処理装置及び複数の前記情報処理装置を挿抜可能な接続機構を有する情報処理システムであって、
   前記接続機構は、１本の経路で挿入された全ての前記情報処理装置を接続する経路を１つ又は複数有し、
   前記情報処理装置は、
   前記電源から供給される電力で動作する第１演算処理部と、
   自装置が前記接続機構に挿入され、前記電源から電力が供給されるとともに、前記接続機構が有する前記経路を介して前記第１演算処理部が他の情報処理装置が有する第２演算処理部に接続される場合に、前記第１演算処理部と前記接続機構が有する前記経路との接続を待機させ、所定時間経過後に前記第１演算処理部と前記接続機構が有する前記経路とを接続させて前記第１演算処理部と前記第２演算処理部とを接続する接続制御部とを備えた
   ことを特徴とする情報処理システム。
7. 電力を供給する電源と、前記電源から供給される電力で動作する第１演算処理装置とを有する情報処理装置の制御方法であって、
   前記電源から電力が供給され、前記第１演算処理装置が他の情報処理装置が有する第２演算処理装置に接続される場合に、前記第１演算処理装置と前記第２演算処理装置との接続を待機させ、
   所定時間経過後に前記第１演算処理装置と前記第２演算処理装置とを接続させる
   ことを特徴とする情報処理装置の制御方法。

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