JP2019020924A - Apparatus and method for image processing and imaging apparatus - Google Patents

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Abstract

To provide an apparatus and method for image processing and an imaging apparatus that can improve reliability.SOLUTION: An apparatus for image processing comprises: a first memory chip arranged on a substrate in a manner not overlapping with an integrated circuit chip arranged on the substrate; a second memory chip arranged on the substrate in a manner overlapping with the integrated circuit chip; and a control unit for performing control to, when the idle capacity of the first memory chip is higher than a threshold, restrict the power consumption on the second memory chip and when the idle capacity of the first memory chip is at a threshold or lower, cancel the restriction of the power consumption on the second memory chip.SELECTED DRAWING: Figure 2

Description

本発明は、画像処理装置、画像処理方法及び撮像装置に関する。   The present invention relates to an image processing device, an image processing method, and an imaging device.

デジタルカメラ等の撮像装置は、画像処理用のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）チップと、ＤＲＡＭ等のメモリチップとを備える。集積回路チップとメモリチップとは、同一基板上に実装され、基板に形成された配線を介してデータ転送が行われる。特許文献１には、ＬＳＩチップとメモリチップとを重ね合わせた半導体装置が開示されている。特許文献１では、ＬＳＩチップとメモリチップとが重ね合わされているため、省スペース化を実現することができる。   An imaging apparatus such as a digital camera includes an LSI (Large Scale Integration) chip for image processing and a memory chip such as a DRAM. The integrated circuit chip and the memory chip are mounted on the same substrate, and data transfer is performed via wiring formed on the substrate. Patent Document 1 discloses a semiconductor device in which an LSI chip and a memory chip are superimposed. In Patent Document 1, since the LSI chip and the memory chip are overlapped, space saving can be realized.

特開２００５−２１７２０５号公報JP 2005-217205 A

しかしながら、集積回路チップとメモリチップとを単に重ね合わせた場合には、集積回路チップ等の温度上昇を招き、信頼性が低下する虞がある。   However, when the integrated circuit chip and the memory chip are simply overlapped, the temperature of the integrated circuit chip or the like may increase, and the reliability may decrease.

本発明の目的は、信頼性の向上を実現し得る画像処理装置、画像処理方法及び撮像装置を提供することにある。   An object of the present invention is to provide an image processing apparatus, an image processing method, and an imaging apparatus that can realize improvement in reliability.

実施形態の一観点によれば、基板に配された集積回路チップと重ならないように前記基板に配された第１のメモリチップと、前記集積回路チップと重なるように前記基板に配された第２のメモリチップと、前記第１のメモリチップの空き容量が閾値より大きい場合には、前記第２のメモリチップにおける電力消費を制限し、前記第１のメモリチップの空き容量が前記閾値以下となった場合には、前記第２のメモリチップにおける電力消費の制限を解除するように制御を行う制御部とを有することを特徴とする画像処理装置が提供される。   According to one aspect of the embodiment, the first memory chip disposed on the substrate so as not to overlap the integrated circuit chip disposed on the substrate, and the first memory chip disposed on the substrate so as to overlap the integrated circuit chip. When the free capacity of the second memory chip and the first memory chip are larger than the threshold, power consumption in the second memory chip is limited, and the free capacity of the first memory chip is less than or equal to the threshold. In this case, an image processing apparatus is provided that includes a control unit that performs control so as to release the restriction on power consumption in the second memory chip.

本発明によれば、信頼性の向上を実現し得る画像処理装置、画像処理方法及び撮像装置を提供することができる。   According to the present invention, it is possible to provide an image processing apparatus, an image processing method, and an imaging apparatus that can realize improvement in reliability.

第１実施形態による画像処理装置を示す断面図である。It is sectional drawing which shows the image processing apparatus by 1st Embodiment. 第１実施形態による撮像装置を示すブロック図である。It is a block diagram which shows the imaging device by 1st Embodiment. 第１実施形態による撮像装置におけるデータパスを示す図である。It is a figure which shows the data path in the imaging device by 1st Embodiment. メモリ空間を示す図である。It is a figure which shows memory space. メモリ空間を示す図である。It is a figure which shows memory space. 第１実施形態による撮像装置の動作の例を示すタイムチャートである。It is a time chart which shows the example of operation of the imaging device by a 1st embodiment. 第１実施形態による撮像装置の動作の例を示すタイムチャートである。It is a time chart which shows the example of operation of the imaging device by a 1st embodiment. 第１実施形態による撮像装置の動作を示すフローチャートである。It is a flowchart which shows operation | movement of the imaging device by 1st Embodiment. 第２実施形態による撮像装置を示すブロック図である。It is a block diagram which shows the imaging device by 2nd Embodiment. 第２実施形態による撮像装置の動作を示すフローチャートである。It is a flowchart which shows operation | movement of the imaging device by 2nd Embodiment. 画像データファイルの構造を示す図である。It is a figure which shows the structure of an image data file.

本発明の実施の形態について図面を用いて以下に説明する。なお、本発明は以下の実施形態に限定されるものではなく、適宜変更可能である。また、以下に示す実施形態を適宜組み合わせるようにしてもよい。   Embodiments of the present invention will be described below with reference to the drawings. In addition, this invention is not limited to the following embodiment, It can change suitably. Moreover, you may make it combine embodiment shown below suitably.

［第１実施形態］
第１実施形態による画像処理装置及び撮像装置について図１乃至図６を用いて説明する。図１は、本実施形態による画像処理装置を示す断面図である。本実施形態による画像処理装置１０は、例えば撮像装置に備えられるが、これに限定されるものではない。撮像装置としては、例えば、デジタルカメラ、デジタルビデオカメラ等が挙げられるが、これに限定されるものではない。 [First Embodiment]
An image processing apparatus and an imaging apparatus according to the first embodiment will be described with reference to FIGS. FIG. 1 is a cross-sectional view illustrating the image processing apparatus according to the present embodiment. The image processing apparatus 10 according to the present embodiment is provided in, for example, an imaging apparatus, but is not limited to this. Examples of the imaging device include a digital camera and a digital video camera, but are not limited thereto.

図１に示すように、基板１０３上には、第１のメモリチップ１０１が実装されている。基板１０３は、例えばプリント基板である。基板１０３には、配線１１１が形成されている。基板１０３と第１のメモリチップ１０１とは、半田ボール１０８を用いて電気的に接続されている。基板１０３上には、インターポーザ１０４を介して、ＬＳＩチップ、即ち、集積回路チップ１００が実装されている。基板１３０とインターポーザ１０４とは、半田ボール１０６を用いて電気的に接続されている。インターポーザ１０４には、配線１１２が形成されている。インターポーザ１０４と集積回路チップ１００とは、マイクロバンプ１０７を用いて電気的に接続されている。インターポーザ１０４上には、中継基板１０５を介して第２のメモリチップ１０２が実装されている。インターポーザ１０４と中継基板１０５とは、半田ボール１０９を用いて電気的に接続されている。中継基板１０５には配線１１３が形成されている。中継基板１０５と第２のメモリチップ１０２とは、半田ボール１１０を用いて電気的に接続されている。これらの実装においては、フリップチップ実装技術が適宜用いられている。   As shown in FIG. 1, the first memory chip 101 is mounted on the substrate 103. The substrate 103 is a printed circuit board, for example. A wiring 111 is formed on the substrate 103. The substrate 103 and the first memory chip 101 are electrically connected using solder balls 108. An LSI chip, that is, an integrated circuit chip 100 is mounted on the substrate 103 via an interposer 104. The substrate 130 and the interposer 104 are electrically connected using solder balls 106. A wiring 112 is formed in the interposer 104. The interposer 104 and the integrated circuit chip 100 are electrically connected using micro bumps 107. A second memory chip 102 is mounted on the interposer 104 via a relay substrate 105. The interposer 104 and the relay substrate 105 are electrically connected using solder balls 109. A wiring 113 is formed on the relay substrate 105. The relay substrate 105 and the second memory chip 102 are electrically connected using solder balls 110. In these mountings, a flip chip mounting technique is appropriately used.

第１のメモリチップ１０１及び第２のメモリチップ１０２は、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）チップであるが、これに限定されるものではない。また、第１のメモリチップ１０１及び第２のメモリチップ１０２は、ＤＲＡＭモジュールと、ＤＲＡＭモジュールを制御する制御モジュールとをそれぞれ備えている。   The first memory chip 101 and the second memory chip 102 are, for example, DRAM (Dynamic Random Access Memory) chips, but are not limited thereto. The first memory chip 101 and the second memory chip 102 each include a DRAM module and a control module that controls the DRAM module.

集積回路チップ１００と第１のメモリチップ１０１とは、マイクロバンプ１０７と、インターポーザ１０４に形成された配線１１２と、半田ボール１０６と、基板１０３に形成された配線１１１と、半田ボール１０８とを介して電気的に接続されている。集積回路チップ１００と第２のメモリチップ１０２とは、マイクロバンプ１０７、インターポーザ１０４に形成された配線１１２と、半田ボール１０９と、中継基板１０５に形成された配線１１３と、半田ボール１１０とを介して電気的に接続されている。なお、ここでは、中継基板１０５が用いられている場合を例に示したが、これに限定されるものではない。例えば、インターポーザ１０４上に第２のメモリチップ１０２が直接実装されるよういしてもよい。このような構造は、ＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）構造と称される。   The integrated circuit chip 100 and the first memory chip 101 are connected to each other through the micro bump 107, the wiring 112 formed on the interposer 104, the solder ball 106, the wiring 111 formed on the substrate 103, and the solder ball 108. Are electrically connected. The integrated circuit chip 100 and the second memory chip 102 are connected to the micro bump 107, the wiring 112 formed on the interposer 104, the solder ball 109, the wiring 113 formed on the relay substrate 105, and the solder ball 110. Are electrically connected. Here, the case where the relay board 105 is used is shown as an example, but the present invention is not limited to this. For example, the second memory chip 102 may be directly mounted on the interposer 104. Such a structure is called a POP (Package On Package) structure.

図２は、本実施形態における撮像装置を示すブロック図である。図２に示すように、撮像装置２００は、操作部２０１と、制御部２０２と、メモリコントローラ部２０３と、撮像部２０５と、画像処理部２０６と、表示制御部２０７と、画像表示部２０８と、記録制御部２０９と、電源供給部２１１とを備えている。撮像装置２００は、第１のメモリチップ１０１と、第２のメモリチップ１０２と、バス２１２とを更に備えている。制御部２０２には、メモリ容量判定部２０２１と、電源制御部２０２２とが備えられている。撮像装置２００には、撮像光学系２０４と、記録媒体２１０とが備えられる。撮像光学系２０４は、撮像装置２００の本体から着脱可能であってもよいし着脱不能であってもよい。また、記録媒体２１０は、撮像装置２００から着脱可能であってもよいし着脱不能であってもよい。制御部２０２と、メモリコントローラ部２０３と、画像処理部２０６と、表示制御部２０７と、記録制御部２０９とは、集積回路チップ１００に備えられているが、これに限定されるものではない。   FIG. 2 is a block diagram illustrating the imaging apparatus according to the present embodiment. As illustrated in FIG. 2, the imaging apparatus 200 includes an operation unit 201, a control unit 202, a memory controller unit 203, an imaging unit 205, an image processing unit 206, a display control unit 207, and an image display unit 208. A recording control unit 209 and a power supply unit 211. The imaging device 200 further includes a first memory chip 101, a second memory chip 102, and a bus 212. The control unit 202 includes a memory capacity determination unit 2021 and a power supply control unit 2022. The imaging apparatus 200 includes an imaging optical system 204 and a recording medium 210. The imaging optical system 204 may be detachable from the main body of the imaging apparatus 200 or may not be detachable. Further, the recording medium 210 may be detachable from the imaging apparatus 200 or may not be detachable. The control unit 202, the memory controller unit 203, the image processing unit 206, the display control unit 207, and the recording control unit 209 are provided in the integrated circuit chip 100, but are not limited thereto.

操作部２０１には、シャッタボタン、選択ボタン、ズームレバー等が備えられている。操作部２０１がユーザによって操作された場合には、ユーザによる操作の内容に応じた信号が制御部２０２に供給される。   The operation unit 201 includes a shutter button, a selection button, a zoom lever, and the like. When the operation unit 201 is operated by the user, a signal corresponding to the content of the operation by the user is supplied to the control unit 202.

制御部２０２は、撮像装置２００全体の制御を司るとともに、撮像装置２００の各機能ブロックによって所定の処理が行われるように制御を行う。制御部２０２には、不図示のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が備えられている。制御部２０２には、不図示のレジスタが備えられている。   The control unit 202 controls the entire imaging apparatus 200 and performs control so that predetermined processing is performed by each functional block of the imaging apparatus 200. The control unit 202 includes a CPU (Central Processing Unit) (not shown). The control unit 202 includes a register (not shown).

制御部２０２に備えられたメモリ容量判定部２０２１は、第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１を判定する（図４Ａ参照）。また、メモリ容量判定部２０２１は、第２のメモリチップ１０２の第１のデータ領域４０４の空き容量Ｂ２を判定する（図４Ｂ参照）。第１のメモリチップ１０１の第１のデータ領域４０１と第２のメモリチップ１０２の第１のデータ領域４０４とは、撮像部２０５によって取得された画像データが撮像部２０５によって書き込まれる領域である。   The memory capacity determination unit 2021 provided in the control unit 202 determines the free capacity B1 of the first data area 401 of the first memory chip 101 (see FIG. 4A). The memory capacity determination unit 2021 determines the free capacity B2 of the first data area 404 of the second memory chip 102 (see FIG. 4B). The first data area 401 of the first memory chip 101 and the first data area 404 of the second memory chip 102 are areas in which image data acquired by the imaging unit 205 is written by the imaging unit 205.

制御部２０２に備えられた電源制御部２０２２は、電源供給部２１１を制御することにより、撮像装置２００の各部への電源供給を制御する。   A power control unit 2022 provided in the control unit 202 controls power supply to each unit of the imaging apparatus 200 by controlling the power supply unit 211.

メモリコントローラ部２０３は、撮像装置２００の各々の機能ブロックが第１のメモリチップ１０１や第２のメモリチップ１０２に適切なタイミングでアクセスし得るように制御を行う。撮像装置２００の各々の機能ブロックは、メモリコントローラ部２０３を介して、第１のメモリチップ１０１や第２のメモリチップ１０２にアクセスする。   The memory controller unit 203 performs control so that each functional block of the imaging apparatus 200 can access the first memory chip 101 and the second memory chip 102 at an appropriate timing. Each functional block of the imaging apparatus 200 accesses the first memory chip 101 and the second memory chip 102 via the memory controller unit 203.

撮像光学系（レンズユニット）２０４は、レンズ群、絞り等を備える。撮像光学系２０４は、被写体の光学像を撮像部２０５の撮像面に結像させる。   The imaging optical system (lens unit) 204 includes a lens group, a diaphragm, and the like. The imaging optical system 204 forms an optical image of the subject on the imaging surface of the imaging unit 205.

撮像部２０５は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の撮像素子（図示せず）を備えている。撮像素子は、被写体の光学像に応じた信号を取得し、当該信号に対してＡ／Ｄ変換を行い、Ａ／Ｄ変換により得られたデジタルの画像データ（ＲＡＷデータ）を出力する。撮像部２０５によって取得された画像データは、第１のメモリチップ１０１の第１のデータ領域４０１（図４参照）、又は、第２のメモリチップ１０２の第１のデータ領域４０４（図４参照）に書き込まれる。第１のメモリチップ１０１の第１のデータ領域４０１に書き込まれる画像データ、及び、第２のメモリチップ１０２の第１のデータ領域４０４に書き込まれる画像データは、画像処理部２０６による画像処理が行われていない状態の画像データである。   The imaging unit 205 includes an imaging element (not shown) such as a CMOS (Complementary Metal Oxide Semiconductor) image sensor. The image sensor acquires a signal corresponding to the optical image of the subject, performs A / D conversion on the signal, and outputs digital image data (RAW data) obtained by the A / D conversion. The image data acquired by the imaging unit 205 is the first data area 401 (see FIG. 4) of the first memory chip 101 or the first data area 404 (see FIG. 4) of the second memory chip 102. Is written to. Image data written in the first data area 401 of the first memory chip 101 and image data written in the first data area 404 of the second memory chip 102 are subjected to image processing by the image processing unit 206. This is image data in an undisclosed state.

画像処理部２０６は、第１のメモリチップ１０１の第１のデータ領域４０１又は第２のメモリチップ１０２の第１のデータ領域４０４に書き込まれた画像データを読み出し、読み出した画像データに対して所定の画像処理を行う。所定の画像処理としては、例えば、現像処理、ノイズ除去処理、ホワイトバランス調整処理、リサイズ処理、圧縮処理等が挙げられる。画像処理部２０６によって所定の画像処理が施された画像データは、第１のメモリチップ１０１の第２のデータ領域４０２（図４参照）、又は、第２のメモリチップ１０２の第２のデータ領域４０５（図４参照）に書き込まれる。第１のメモリチップ１０１の第２のデータ領域４０２に書き込まれる画像データ、及び、第２のメモリチップ１０２の第２のデータ領域４０５に書き込まれる画像データは、画像処理部２０６によって画像処理が行われた状態の画像データである。   The image processing unit 206 reads the image data written in the first data area 401 of the first memory chip 101 or the first data area 404 of the second memory chip 102, and performs predetermined processing on the read image data. Perform image processing. Examples of the predetermined image processing include development processing, noise removal processing, white balance adjustment processing, resizing processing, and compression processing. The image data subjected to the predetermined image processing by the image processing unit 206 is the second data area 402 (see FIG. 4) of the first memory chip 101 or the second data area of the second memory chip 102. 405 (see FIG. 4). The image processing unit 206 performs image processing on the image data written in the second data area 402 of the first memory chip 101 and the image data written in the second data area 405 of the second memory chip 102. This is image data in a broken state.

表示制御部２０７は、第１のメモリチップ１０１の第２のデータ領域４０２又は第２のメモリチップ１０２の第２のデータ領域４０５から画像データを読み出し、読み出した画像データを画像表示部２０８に表示するための処理を行う。画像表示部２０８は、例えば液晶パネルを備えているが、これに限定されるものではない。画像表示部２０８は、表示制御部２０７から供給される画像データを表示する。   The display control unit 207 reads image data from the second data area 402 of the first memory chip 101 or the second data area 405 of the second memory chip 102 and displays the read image data on the image display unit 208. Process to do. The image display unit 208 includes, for example, a liquid crystal panel, but is not limited to this. The image display unit 208 displays the image data supplied from the display control unit 207.

記録制御部２０９は、第１のメモリチップ１０１の第２のデータ領域４０２又は第２のメモリチップ１０２の第２のデータ領域４０５から画像データを読み出し、読み出した画像データを記録媒体２１０に書き込む。記録媒体２１０は、例えばメモリカード等であるが、これに限定されるものではない。記録媒体２１０は、記録制御部２０９によって書き込まれた画像データを保持する。   The recording control unit 209 reads image data from the second data area 402 of the first memory chip 101 or the second data area 405 of the second memory chip 102 and writes the read image data to the recording medium 210. The recording medium 210 is a memory card, for example, but is not limited to this. The recording medium 210 holds the image data written by the recording control unit 209.

電源供給部２１１は、不図示の電源供給線を介して撮像装置２００の各部に電力を供給する。電源供給部２１１は、電源制御部２０２２によって制御される。   The power supply unit 211 supplies power to each unit of the imaging apparatus 200 via a power supply line (not shown). The power supply unit 211 is controlled by the power control unit 2022.

バス２１２は、各機能ブロックに接続されている。各種データや各種制御信号等の伝送が、バス２１２を介して行われる。   The bus 212 is connected to each functional block. Various data, various control signals, and the like are transmitted via the bus 212.

図３は、本実施形態による撮像装置におけるデータパスを示す図である。図３は、静止画像を連続的に取得する動作モードである連写撮影モードの際のデータパスを示している。連写撮影モードにおいて、シャッタボタンがユーザによって連続的に押し続けられると、連写撮影が行われる。   FIG. 3 is a diagram illustrating a data path in the imaging apparatus according to the present embodiment. FIG. 3 shows a data path in the continuous shooting mode, which is an operation mode for continuously acquiring still images. In the continuous shooting mode, continuous shooting is performed when the shutter button is continuously pressed by the user.

本実施形態では、連写撮影を開始する前の状態である待機状態においては、第１のメモリチップ１０１に対して電力供給が行われ、第２のメモリチップ１０２に対しては電力供給が行われない。連写撮影が開始されると、連写撮影によって順次取得される画像データが第１のメモリチップ１０１の第１のデータ領域４０１に書き込まれ始める。この後、第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１が少なくなると、第２のメモリチップ１０２に対して電力供給が行われるようになり、第２のメモリチップ１０２の第１のデータ領域４０４に画像データが書き込まれ始める。   In the present embodiment, in a standby state before starting continuous shooting, power is supplied to the first memory chip 101 and power is supplied to the second memory chip 102. I will not. When continuous shooting is started, image data sequentially acquired by continuous shooting starts to be written in the first data area 401 of the first memory chip 101. After this, when the free capacity B1 of the first data area 401 of the first memory chip 101 decreases, power is supplied to the second memory chip 102, and the second memory chip 102 has the second capacity. The image data starts to be written in one data area 404.

ユーザによって連写撮影が開始されると、撮像部２０５から画像データの出力が開始される。メモリ容量判定部２０２１は、第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１を判定する。撮像部２０５から出力される画像データは、メモリ容量判定部２０２１による判定の結果に基づいて、第１のメモリチップ１０１の第１のデータ領域４０１、又は、第２のメモリチップ１０２の第１のデータ領域４０４に書き込まれる。第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１の算出方法については、図４を用いて後述することとする。また、第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１の判定についても、図５を用いて後述することとする。   When continuous shooting is started by the user, output of image data from the imaging unit 205 is started. The memory capacity determination unit 2021 determines the free capacity B1 of the first data area 401 of the first memory chip 101. The image data output from the imaging unit 205 is the first data area 401 of the first memory chip 101 or the first data of the second memory chip 102 based on the determination result by the memory capacity determination unit 2021. The data area 404 is written. A method of calculating the free capacity B1 of the first data area 401 of the first memory chip 101 will be described later with reference to FIG. The determination of the free capacity B1 of the first data area 401 of the first memory chip 101 will also be described later with reference to FIG.

画像処理部２０６は、第１のメモリチップ１０１の第１のデータ領域４０１、又は、第２のメモリチップ１０２の第１のデータ領域４０４に書き込まれた画像データを読み出す。画像処理部２０６は、読み出した画像データに対して所定の画像処理を行うことにより、所定の形式の画像データを生成する。画像処理部２０６は、画像処理の対象とした画像データが読み出されたメモリチップに、画像処理を施した画像データを書き込む。例えば、第１のメモリチップ１０１の第１のデータ領域４０１から読み出した画像データに対して画像処理を施した場合には、画像処理部２０６は、当該画像処理を施した画像データを第１のメモリチップ１０１の第２のデータ領域４０２に書き込む。第２のメモリチップ１０２の第１のデータ領域４０４から読み出した画像データに対して画像処理を施した場合には、画像処理部２０６は、当該画像処理を施した画像データを第２のメモリチップ１０２の第２のデータ領域４０５に書き込む。   The image processing unit 206 reads the image data written in the first data area 401 of the first memory chip 101 or the first data area 404 of the second memory chip 102. The image processing unit 206 performs predetermined image processing on the read image data to generate image data in a predetermined format. The image processing unit 206 writes the image data subjected to the image processing to the memory chip from which the image data targeted for image processing has been read. For example, when image processing is performed on the image data read from the first data area 401 of the first memory chip 101, the image processing unit 206 converts the image data subjected to the image processing to the first data Write to the second data area 402 of the memory chip 101. When image processing is performed on the image data read from the first data area 404 of the second memory chip 102, the image processing unit 206 transmits the image data subjected to the image processing to the second memory chip. 102 is written in the second data area 405.

表示制御部２０７は、第１のメモリチップ１０１の第２のデータ領域４０２、又は、第２のメモリチップ１０２の第２のデータ領域４０５に書き込まれた画像データを読み出す。表示制御部２０７は、画像表示部２０８によって画像を表示するための処理を、読み出した画像データに対して施す。表示制御部２０７は、かかる処理が施された画像データを画像表示部２０８に供給する。画像表示部２０８は、表示制御部２０７から供給される画像を表示する。   The display control unit 207 reads the image data written in the second data area 402 of the first memory chip 101 or the second data area 405 of the second memory chip 102. The display control unit 207 performs processing for displaying an image by the image display unit 208 on the read image data. The display control unit 207 supplies the image data subjected to such processing to the image display unit 208. The image display unit 208 displays an image supplied from the display control unit 207.

記録制御部２０９は、第１のメモリチップ１０１の第２のデータ領域４０２、又は、第２のメモリチップ１０２の第２のデータ領域４０５に書き込まれた画像データを読み出し、読み出した画像データを記録媒体２１０に書き込む。記録媒体２１０は、記録制御部２０９によって書き込まれた画像データを保持する。   The recording control unit 209 reads the image data written in the second data area 402 of the first memory chip 101 or the second data area 405 of the second memory chip 102 and records the read image data. Write to medium 210. The recording medium 210 holds the image data written by the recording control unit 209.

図４は、本実施形態による画像処理装置に備えられたメモリチップのメモリ空間を示す図である。図４（ａ）〜図４（ｃ）は、第１のメモリチップ１０１のメモリ空間を示す図である。制御部２０２は、第１のメモリチップ１０１のメモリ空間を図４（ａ）のように割り当てる処理を行う。第１のメモリチップ１０１の第１のデータ領域４０１は、撮像部２０５から出力される画像データが書き込まれる領域である。第１のメモリチップ１０１の第１のデータ領域４０１は、リングバッファとなっている。第１のメモリチップ１０１の第１のデータ領域４０１の最終アドレスまで画像データが書き込まれると、次に画像データの書き込みが行われるアドレスは、第１のメモリチップ１０１の第１のデータ領域４０１の先頭アドレスとなる。第１のメモリチップ１０１の第２のデータ領域４０２は、画像処理部２０６によって画像処理が施された画像データが書き込まれる領域である。第１のメモリチップ１０１の第２のデータ領域４０２は、リングバッファとなっている。第１のメモリチップ１０１の第２のデータ領域４０２の最終アドレスまで画像データが書き込まれると、次に画像データの書き込みが行われるアドレスは、第１のメモリチップ１０１の第２のデータ領域４０２の先頭アドレスとなる。第１のメモリチップ１０１のその他の領域４０３は、例えば、プログラムを展開するためのプログラム領域や、プログラムの動作に必要なパラメータを一時的に保持するパラメータ領域等を含む。   FIG. 4 is a diagram showing a memory space of the memory chip provided in the image processing apparatus according to the present embodiment. FIG. 4A to FIG. 4C are diagrams illustrating the memory space of the first memory chip 101. The control unit 202 performs processing for assigning the memory space of the first memory chip 101 as shown in FIG. A first data area 401 of the first memory chip 101 is an area in which image data output from the imaging unit 205 is written. The first data area 401 of the first memory chip 101 is a ring buffer. When the image data is written up to the final address of the first data area 401 of the first memory chip 101, the address where the image data is written next is the address of the first data area 401 of the first memory chip 101. This is the start address. The second data area 402 of the first memory chip 101 is an area in which image data that has been subjected to image processing by the image processing unit 206 is written. The second data area 402 of the first memory chip 101 is a ring buffer. When the image data is written up to the final address of the second data area 402 of the first memory chip 101, the address where the image data is written next is the second data area 402 of the first memory chip 101. This is the start address. The other area 403 of the first memory chip 101 includes, for example, a program area for developing a program, a parameter area for temporarily holding parameters necessary for the operation of the program, and the like.

図４（ｂ）は、撮像部２０５から出力された画像データが第１のメモリチップ１０１の第１のデータ領域４０１の一部に書き込まれた状態を示している。制御部２０２は、撮像部２０５によって第１のメモリチップ１０１の第１のデータ領域４０１に書き込まれた画像データの合計量である第１の書き込みデータ量Ｄｗ１を、制御部２０２に備えられた不図示のレジスタに保持する。第１のメモリチップ１０１の第１のデータ領域４０１のうちの画像データが書き込まれた部分以外の部分の容量が、第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１となる。   FIG. 4B shows a state in which the image data output from the imaging unit 205 is written in a part of the first data area 401 of the first memory chip 101. The control unit 202 includes a first write data amount Dw1 that is the total amount of image data written in the first data area 401 of the first memory chip 101 by the imaging unit 205. Stored in the illustrated register. The capacity of the first data area 401 of the first memory chip 101 other than the part where the image data is written becomes the free capacity B1 of the first data area 401 of the first memory chip 101.

図４（ｃ）は、第１のメモリチップ１０１の第１のデータ領域４０１への画像データの書き込みが進行するとともに、当該第１のデータ領域４０１に書き込まれた画像データの一部が画像処理部２０６によって読み出された状態を示している。第１のメモリチップ１０１の第１のデータ領域４０１のうちの画像処理部２０６によって画像データの読み出しが完了した部分は、新たに画像データを書き込むことが可能な部分となり、当該部分は空き容量Ｂ１の一部を構成する。制御部２０２は、画像処理部２０６によって第１のメモリチップ１０１の第１のデータ領域４０１から読み出された画像データの合計量である第１の読み出しデータ量Ｄｒ１を、制御部２０２に備えられた不図示のレジスタに保持する。第１のメモリチップ１０１の第１のデータ領域４０１の容量をＤａ１とすると、第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１は、以下のような式（１）によって表される。
Ｂ１＝Ｄａ１−（Ｄｗ１−Ｄｒ１） ・・・（１） In FIG. 4C, writing of image data to the first data area 401 of the first memory chip 101 proceeds, and part of the image data written to the first data area 401 is subjected to image processing. The state read by the unit 206 is shown. A portion of the first data area 401 of the first memory chip 101 where image data has been read by the image processing unit 206 is a portion where new image data can be written, and this portion is free space B1. Part of The control unit 202 is provided with a first read data amount Dr1 that is the total amount of image data read from the first data area 401 of the first memory chip 101 by the image processing unit 206. Held in a register (not shown). Assuming that the capacity of the first data area 401 of the first memory chip 101 is Da1, the free capacity B1 of the first data area 401 of the first memory chip 101 is expressed by the following equation (1). The
B1 = Da1- (Dw1-Dr1) (1)

制御部２０２は、第２のメモリチップ１０２のメモリ空間を図４（ｄ）のように割り当てる処理を行う。第２のメモリチップ１０２の第１のデータ領域４０４は、撮像部２０５から出力される画像データが書き込まれる領域である。第２のメモリチップ１０２の第１のデータ領域４０４は、第１のメモリチップ１０１の第１のデータ領域４０１と同様に、リングバッファとなっている。第２のメモリチップ１０２の第２のデータ領域４０５は、画像処理部２０６によって画像処理が施された画像データが書き込まれる領域である。第２のメモリチップ１０２の第２のデータ領域４０５は、第１のメモリチップ１０１の第２のデータ領域４０２と同様に、リングバッファとなっている。第２のメモリチップ１０２のその他の領域４０６は、第１のメモリチップ１０１のその他の領域４０３と同様に、例えば、プログラムを展開するためのプログラム領域や、プログラムの動作に必要なパラメータを一時的に保持するパラメータ領域等を含む。   The control unit 202 performs processing for assigning the memory space of the second memory chip 102 as shown in FIG. The first data area 404 of the second memory chip 102 is an area where image data output from the imaging unit 205 is written. Similar to the first data area 401 of the first memory chip 101, the first data area 404 of the second memory chip 102 is a ring buffer. The second data area 405 of the second memory chip 102 is an area where image data that has been subjected to image processing by the image processing unit 206 is written. Similar to the second data area 402 of the first memory chip 101, the second data area 405 of the second memory chip 102 is a ring buffer. Similar to the other area 403 of the first memory chip 101, the other area 406 of the second memory chip 102 temporarily stores, for example, a program area for developing a program and parameters necessary for the operation of the program. Parameter area to be stored in

図４（ｅ）は、撮像部２０５から出力された画像データが第２のメモリチップ１０２の第１のデータ領域４０４の一部に書き込まれた状態を示している。制御部２０２は、撮像部２０５によって第２のメモリチップ１０２の第１のデータ領域４０４に書き込まれた画像データの合計量である第２の書き込みデータ量Ｄｗ２を、制御部２０２に備えられた不図示のレジスタに保持する。第２のメモリチップ１０２の第１のデータ領域４０４のうちの画像データが書き込まれた部分以外の部分の容量が、第２のメモリチップ１０２の第１のデータ領域４０４の空き容量Ｂ２となる。   FIG. 4E shows a state in which the image data output from the imaging unit 205 is written in a part of the first data area 404 of the second memory chip 102. The control unit 202 includes a second write data amount Dw2 that is the total amount of image data written in the first data area 404 of the second memory chip 102 by the imaging unit 205. Stored in the illustrated register. The capacity of the first data area 404 of the second memory chip 102 other than the part where the image data is written becomes the free capacity B2 of the first data area 404 of the second memory chip 102.

図４（ｆ）は、第２のメモリチップ１０２の第１のデータ領域４０４への画像データの書き込みが進行するとともに、当該第１のデータ領域４０４に書き込まれた画像データの一部が画像処理部２０６によって読み出された状態を示している。第２のメモリチップ１０２の第１のデータ領域４０４のうちの画像処理部２０６によって画像データの読み出しが完了した部分は、新たに画像データを書き込むことが可能な部分となり、当該部分は空き容量Ｂ２の一部を構成する。制御部２０２は、画像処理部２０６によって第２のメモリチップ１０２の第１のデータ領域４０４から読み出された画像データの合計量である第２の読み出しデータ量Ｄｒ２を、制御部２０２に備えられた不図示のレジスタに保持する。第２のメモリチップ１０２の第１のデータ領域４０４の容量をＤａ２とすると、第２のメモリチップ１０２の第１のデータ領域４０４の空き容量Ｂ２は、以下のような式（２）によって表される。
Ｂ２＝Ｄａ２−（Ｄｗ２−Ｄｒ２） ・・・（２） FIG. 4F shows that image data has been written to the first data area 404 of the second memory chip 102 and a part of the image data written to the first data area 404 has undergone image processing. The state read by the unit 206 is shown. The portion of the first data area 404 of the second memory chip 102 where the image processing unit 206 has completed reading the image data becomes a portion where image data can be newly written, and this portion is free space B2. Part of The control unit 202 is provided with a second read data amount Dr2 that is the total amount of image data read from the first data area 404 of the second memory chip 102 by the image processing unit 206. Held in a register (not shown). Assuming that the capacity of the first data area 404 of the second memory chip 102 is Da2, the free capacity B2 of the first data area 404 of the second memory chip 102 is expressed by the following equation (2). The
B2 = Da2- (Dw2-Dr2) (2)

図５は、本実施形態による撮像装置の動作を示すタイムチャートである。図５（ａ）は、第１のメモリチップ１０１の第１のデータ領域４０１に対する画像データの書き込みと読み出しとを示している。図５（ａ）の縦軸は第１のメモリチップ１０１の第１のデータ領域４０１のアドレスを示しており、第５（ａ）の横軸は時間を示している。図５（ｂ）は、第１のメモリチップ１０１の第２のデータ領域４０２に対する画像データの書き込みと読み出しとを示している。第５（ｂ）の縦軸は第１のメモリチップ１０１の第２のデータ領域４０２のアドレスを示しており、図５（ｂ）の横軸は時間を示している。図５（ｃ）は、第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１を示している。図５（ｃ）の縦軸は第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１を示しており、図５（ｃ）の横軸は時間を示している。図５（ｄ）は、第２のメモリチップ１０２の第１のデータ領域４０４に対する画像データの書き込みと読み出しとを示している。図５（ｄ）の縦軸は第２のメモリチップ１０２の第１のデータ領域４０４のアドレスを示しており、図５（ｄ）の横軸は時間を示している。図５（ｅ）は、第２のメモリチップ１０２の第２のデータ領域４０５に対する画像データの書き込みと読み出しとを示している。図５（ｅ）の縦軸は第２のメモリチップ１０２の第２のデータ領域４０５のアドレスを示しており、図５（ｅ）の横軸は時間を示している。   FIG. 5 is a time chart illustrating the operation of the imaging apparatus according to the present embodiment. FIG. 5A shows writing and reading of image data with respect to the first data area 401 of the first memory chip 101. The vertical axis in FIG. 5A indicates the address of the first data area 401 of the first memory chip 101, and the horizontal axis in the fifth (a) indicates time. FIG. 5B shows writing and reading of image data with respect to the second data area 402 of the first memory chip 101. The vertical axis of the fifth (b) indicates the address of the second data area 402 of the first memory chip 101, and the horizontal axis of FIG. 5 (b) indicates the time. FIG. 5C shows the free capacity B1 of the first data area 401 of the first memory chip 101. The vertical axis in FIG. 5C indicates the free capacity B1 of the first data area 401 of the first memory chip 101, and the horizontal axis in FIG. 5C indicates time. FIG. 5D shows writing and reading of image data with respect to the first data area 404 of the second memory chip 102. The vertical axis in FIG. 5D indicates the address of the first data area 404 of the second memory chip 102, and the horizontal axis in FIG. 5D indicates time. FIG. 5E shows writing and reading of image data with respect to the second data area 405 of the second memory chip 102. The vertical axis in FIG. 5 (e) indicates the address of the second data area 405 of the second memory chip 102, and the horizontal axis in FIG. 5 (e) indicates time.

タイミングｔ０において、ユーザによる操作により、連写撮影が開始される。図５（ａ）に示す符号５０１は、第１のメモリチップ１０１の第１のデータ領域４０１への画像データの書き込みの際にアクセスされるアドレスを示している。図５（ａ）から分かるように、撮像部２０５によって取得される画像データは、第１のメモリチップ１０１の第１のデータ領域４０１に順次書き込まれていく。ここでは、タイミングｔ０において、第１のメモリチップ１０１の第１のデータ領域４０１が完全に空き状態になっている場合を例に説明する。撮像部２０５によって取得される画像データは、第１のメモリチップ１０１の第１のデータ領域４０１の先頭アドレスから順に書き込まれていく。図５（ａ）に示す符号５０２は、第１のメモリチップ１０１の第１のデータ領域４０１からの画像データの読み出しの際にアクセスされるアドレスを示している。図５（ａ）から分かるように、第１のメモリチップ１０１の第１のデータ領域４０１に書き込まれた画像データは、画像処理部２０６によって順次読み出されていく。第１のメモリチップ１０１の第１のデータ領域４０１のうちの画像データの読み出しが完了した部分は、新たに画像データを書き込むことが可能な部分となり、当該部分は第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１の一部を構成する。画像処理部２０６は、第１のメモリチップ１０１の第１のデータ領域４０１から読み出した画像データに対して所定の画像処理を順次行う。図５（ｂ）に示す符号５０３は、第１のメモリチップ１０１の第２のデータ領域４０２への画像データの書き込みの際にアクセスされるアドレスを示している。図５（ｂ）から分かるように、画像処理部２０６によって画像処理が施された画像データは、第１のメモリチップ１０１の第２のデータ領域４０２に順次書き込まれていく。ここでは、タイミングｔ０において、第１のメモリチップ１０１の第２のデータ領域４０２が完全に空き状態になっている場合を例に説明する。画像処理部２０６によって画像処理が施された画像データは、第１のメモリチップ１０１の第２のデータ領域４０２の先頭アドレスから順に書き込まれていく。図５（ｂ）に示す符号５０４は、第１のメモリチップ１０１の第２のデータ領域４０２からの画像データの読み出しの際にアクセスされるアドレスを示している。図５（ｂ）から分かるように、第１のメモリチップ１０１の第２のデータ領域４０２に書き込まれた画像データは、記録制御部２０９によって順次読み出され、記録媒体２１０に書き込まれていく。図５（ｃ）に示す符号５０５は、第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１を示している。図５（ｃ）から分かるように、第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１は徐々に減少していく。第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１が減少していくのは、撮像部２０５による画像データの書き込み速度の方が、画像処理部２０６による画像データの読み出し速度より速いためである。   At timing t0, continuous shooting is started by a user operation. A reference numeral 501 illustrated in FIG. 5A indicates an address accessed when writing image data in the first data area 401 of the first memory chip 101. As can be seen from FIG. 5A, the image data acquired by the imaging unit 205 is sequentially written into the first data area 401 of the first memory chip 101. Here, a case where the first data area 401 of the first memory chip 101 is completely empty at the timing t0 will be described as an example. Image data acquired by the imaging unit 205 is sequentially written from the first address of the first data area 401 of the first memory chip 101. Reference numeral 502 shown in FIG. 5A indicates an address that is accessed when image data is read from the first data area 401 of the first memory chip 101. As can be seen from FIG. 5A, the image data written in the first data area 401 of the first memory chip 101 is sequentially read out by the image processing unit 206. A portion of the first data area 401 of the first memory chip 101 where the reading of the image data is completed becomes a portion where new image data can be written, and this portion of the first memory chip 101 is the portion of the first memory chip 101. This constitutes a part of the free capacity B1 of one data area 401. The image processing unit 206 sequentially performs predetermined image processing on the image data read from the first data area 401 of the first memory chip 101. A reference numeral 503 illustrated in FIG. 5B indicates an address accessed when writing image data into the second data area 402 of the first memory chip 101. As can be seen from FIG. 5B, the image data that has been subjected to image processing by the image processing unit 206 is sequentially written into the second data area 402 of the first memory chip 101. Here, a case where the second data area 402 of the first memory chip 101 is completely empty at the timing t0 will be described as an example. Image data that has been subjected to image processing by the image processing unit 206 is sequentially written from the top address of the second data area 402 of the first memory chip 101. A reference numeral 504 illustrated in FIG. 5B indicates an address accessed when the image data is read from the second data area 402 of the first memory chip 101. As can be seen from FIG. 5B, the image data written in the second data area 402 of the first memory chip 101 is sequentially read out by the recording control unit 209 and written in the recording medium 210. A reference numeral 505 illustrated in FIG. 5C indicates the free capacity B1 of the first data area 401 of the first memory chip 101. As can be seen from FIG. 5C, the free capacity B1 of the first data area 401 of the first memory chip 101 gradually decreases. The free capacity B1 of the first data area 401 of the first memory chip 101 decreases because the image data writing speed by the imaging unit 205 is faster than the image data reading speed by the image processing unit 206. Because.

タイミングｔ１において、画像データの書き込み先が第１のメモリチップ１０１の第１のデータ領域４０１の最終アドレスに達すると、画像データの書き込み先が第１のメモリチップ１０１の第１のデータ領域４０１の先頭アドレスに戻る。この後も、撮像部２０５によって取得される画像データが、第１のメモリチップ１０１の第１のデータ領域４０１に順次書き込まれていく。   At timing t1, when the image data write destination reaches the final address of the first data area 401 of the first memory chip 101, the image data write destination is the first data area 401 of the first memory chip 101. Return to the start address. Thereafter, the image data acquired by the imaging unit 205 is sequentially written in the first data area 401 of the first memory chip 101.

タイミングｔ２において、第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１が閾値Ｔｈまで減少する。第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１が閾値Ｔｈ以下になると、空き容量Ｂ１が閾値以下となったことがメモリ容量判定部２０２１によって判定される。制御部２０２は、空き容量Ｂ１が閾値Ｔｈ以下となったことがメモリ容量判定部２０２１によって判定されると、第２のメモリチップ１０２に電源が供給されるように電源制御部２０２２を制御する。電源制御部２０２２は、第２のメモリチップ１０２に電源が供給されるように電源供給部２１１を制御する。なお、閾値Ｔｈは、任意の値に設定し得るが、連写撮影によって取得される複数の画像のうちの１つの画像のデータサイズより大きいことが好ましい。１つの画像データの書き込み先が、複数のメモリチップに分断されないようにすることが好ましいためである。   At timing t2, the free capacity B1 of the first data area 401 of the first memory chip 101 decreases to the threshold Th. When the free capacity B1 of the first data area 401 of the first memory chip 101 becomes equal to or less than the threshold Th, the memory capacity determination unit 2021 determines that the free capacity B1 is equal to or less than the threshold. When the memory capacity determination unit 2021 determines that the free capacity B1 is equal to or less than the threshold Th, the control unit 202 controls the power supply control unit 2022 so that power is supplied to the second memory chip 102. The power control unit 2022 controls the power supply unit 211 so that power is supplied to the second memory chip 102. The threshold Th can be set to an arbitrary value, but is preferably larger than the data size of one image among a plurality of images acquired by continuous shooting. This is because it is preferable that a single image data write destination is not divided into a plurality of memory chips.

ある画像データを第１のメモリチップ１０１の第１のデータ領域４０１に書き込んでいる途中で当該第１のデータ領域４０１の空き容量Ｂ１が閾値Ｔｈ以下となった場合、以下のようになる。即ち、第１のメモリチップ１０１の第１のデータ領域４０１への当該画像データの書き込みが完了した段階で、書き込み先のメモリチップの変更が行われる。ここでは、タイミングｔ３において、第１のメモリチップ１０１の第１のデータ領域４０１への当該画像データの書き込みが完了する場合を例に説明する。タイミングｔ３において、第２のメモリチップ１０２は、画像データの書き込みや読み出しが可能な状態となっている。タイミングｔ３において、画像データの書き込み先が第１のメモリチップ１０１から第２のメモリチップ１０２に切り替えられる。図５（ｄ）に示す符号５０６は、第２のメモリチップ１０２の第１のデータ領域４０４への画像データの書き込みの際にアクセスされるアドレスを示している。図５（ｄ）から分かるように、撮像部２０５によって取得される画像データは、タイミングｔ３以降においては、第２のメモリチップ１０２の第１のデータ領域４０４に順次書き込まれていく。ここでは、タイミングｔ３において、第２のメモリチップ１０２の第１のデータ領域４０４が完全に空き状態になっている場合を例に説明する。撮像部２０５によって取得される画像データは、第２のメモリチップ１０２の第１のデータ領域４０４の先頭アドレスから順に書き込まれていく。図５（ｄ）に示す符号５０７は、第２のメモリチップ１０２の第１のデータ領域４０４からの画像データの読み出しの際にアクセスされるアドレスを示している。図５（ｄ）から分かるように、第２のメモリチップ１０２の第１のデータ領域４０４に書き込まれた画像データは、画像処理部２０６によって順次読み出されていく。第２のメモリチップ１０２の第１のデータ領域４０４のうちの画像データの読み出しが完了した部分は、新たに画像データを書き込むことが可能な部分となり、当該部分は第２のメモリチップ１０２の第１のデータ領域４０４の空き容量Ｂ２の一部を構成する。画像処理部２０６は、第２のメモリチップ１０２の第１のデータ領域４０４から読み出した画像データに対して所定の画像処理を順次行う。図５（ｅ）に示す符号５０８は、第２のメモリチップ１０２の第２のデータ領域４０５への画像データの書き込みの際にアクセスされるアドレスを示している。図５（ｅ）から分かるように、画像処理部２０６によって画像処理が施された画像データは、第２のメモリチップ１０２の第２のデータ領域４０５に順次書き込まれていく。ここでは、タイミングｔ３において、第２のメモリチップ１０２の第２のデータ領域４０５が完全に空き状態になっている場合を例に説明する。画像処理部２０６によって画像処理が施された画像データは、第２のメモリチップ１０２の第２のデータ領域４０５の先頭アドレスから順に書き込まれていく。図５（ｅ）に示す符号５０９は、第２のメモリチップ１０２の第２のデータ領域４０５からの画像データの読み出しの際にアクセスされるアドレスを示している。図５（ｅ）から分かるように、第２のメモリチップ１０２の第２のデータ領域４０５に書き込まれた画像データは、記録制御部２０９によって順次読み出され、記録媒体２１０に書き込まれていく。   In the middle of writing certain image data in the first data area 401 of the first memory chip 101, when the free capacity B1 of the first data area 401 becomes equal to or less than the threshold Th, the following occurs. In other words, when the writing of the image data into the first data area 401 of the first memory chip 101 is completed, the write destination memory chip is changed. Here, a case where writing of the image data into the first data area 401 of the first memory chip 101 is completed at timing t3 will be described as an example. At timing t3, the second memory chip 102 is in a state where image data can be written and read. At timing t3, the image data writing destination is switched from the first memory chip 101 to the second memory chip 102. Reference numeral 506 shown in FIG. 5D indicates an address accessed when writing image data into the first data area 404 of the second memory chip 102. As can be seen from FIG. 5D, the image data acquired by the imaging unit 205 is sequentially written in the first data area 404 of the second memory chip 102 after the timing t3. Here, a case where the first data area 404 of the second memory chip 102 is completely empty at the timing t3 will be described as an example. Image data acquired by the imaging unit 205 is sequentially written from the first address of the first data area 404 of the second memory chip 102. A reference numeral 507 illustrated in FIG. 5D indicates an address accessed when the image data is read from the first data area 404 of the second memory chip 102. As can be seen from FIG. 5D, the image data written in the first data area 404 of the second memory chip 102 is sequentially read out by the image processing unit 206. A portion of the first data area 404 of the second memory chip 102 where the reading of the image data is completed becomes a portion where new image data can be written, and this portion of the second memory chip 102 is the second memory chip 102. A part of the free capacity B2 of one data area 404 is formed. The image processing unit 206 sequentially performs predetermined image processing on the image data read from the first data area 404 of the second memory chip 102. A reference numeral 508 illustrated in FIG. 5E indicates an address accessed when writing image data into the second data area 405 of the second memory chip 102. As can be seen from FIG. 5E, the image data subjected to the image processing by the image processing unit 206 is sequentially written in the second data area 405 of the second memory chip 102. Here, a case where the second data area 405 of the second memory chip 102 is completely empty at the timing t3 will be described as an example. Image data that has been subjected to image processing by the image processing unit 206 is sequentially written from the top address of the second data area 405 of the second memory chip 102. A reference numeral 509 illustrated in FIG. 5E indicates an address accessed when the image data is read from the second data area 405 of the second memory chip 102. As can be seen from FIG. 5E, the image data written in the second data area 405 of the second memory chip 102 is sequentially read out by the recording control unit 209 and written into the recording medium 210.

タイミングｔ４において、ユーザによる操作により、連写撮影が終了する。連写撮影が終了すると、図５（ｄ）に示すように、第２のメモリチップ１０２の第１のデータ領域４０４への画像データの書き込みが終了する。図５（ｄ）に示すように、タイミングｔ４以降においても、第２のメモリチップ１０２の第１のデータ領域４０４からの画像データの読み出しは行われる。また、図５（ｄ）及び図５（ｅ）に示すように、タイミングｔ４以降においても、第２のメモリチップ１０２の第２のデータ領域４０５への画像データの書き込みは行われる。また、タイミングｔ４以降においても、第２のメモリチップ１０２の第２のデータ領域４０５からの画像データの読み出しは行われる。   At timing t4, continuous shooting is finished by an operation by the user. When the continuous shooting is finished, the writing of the image data to the first data area 404 of the second memory chip 102 is finished as shown in FIG. As shown in FIG. 5D, the image data is read from the first data area 404 of the second memory chip 102 even after the timing t4. Further, as shown in FIGS. 5D and 5E, the image data is written into the second data area 405 of the second memory chip 102 even after the timing t4. Also after the timing t4, the image data is read from the second data area 405 of the second memory chip 102.

タイミングｔ５において、第２のメモリチップ１０２の第２のデータ領域４０５からの画像データの読み出しが完了する。第２のメモリチップ１０２の第２のデータ領域４０５からの画像データの読み出しが完了すると、制御部２０２は、第２のメモリチップ１０２に電源が供給されなくなるように電源制御部２０２２を制御する。電源制御部２０２２は、第２のメモリチップ１０２に電源が供給されなくなるように電源供給部２１１を制御する。タイミングｔ５において、第１のメモリチップ１０１の第１のデータ領域４０１からの画像データの読み出しが再開される。図５（ａ）に示すように、タイミングｔ５以降においては、第１のメモリチップ１０１の第１のデータ領域４０１に書き込まれている画像データが画像処理部２０６によって順次読み出されていく。図５（ｃ）に示すように、第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１は徐々に増加していく。画像処理部２０６によって画像処理が施された画像データは、図５（ｂ）に示すように、第１のメモリチップ１０１の第２のデータ領域４０２に書き込まれる。第１のメモリチップ１０１の第２のデータ領域４０２に書き込まれた画像データは、第１のメモリチップ１０１の第２のデータ領域４０２から読み出され、記録媒体２１０に書き込まれていく。   At timing t5, reading of image data from the second data area 405 of the second memory chip 102 is completed. When reading of image data from the second data area 405 of the second memory chip 102 is completed, the control unit 202 controls the power supply control unit 2022 so that power is not supplied to the second memory chip 102. The power control unit 2022 controls the power supply unit 211 so that power is not supplied to the second memory chip 102. At timing t5, reading of image data from the first data area 401 of the first memory chip 101 is resumed. As shown in FIG. 5A, after timing t5, image data written in the first data area 401 of the first memory chip 101 is sequentially read out by the image processing unit 206. As shown in FIG. 5C, the free capacity B1 of the first data area 401 of the first memory chip 101 gradually increases. The image data subjected to the image processing by the image processing unit 206 is written in the second data area 402 of the first memory chip 101 as shown in FIG. The image data written to the second data area 402 of the first memory chip 101 is read from the second data area 402 of the first memory chip 101 and written to the recording medium 210.

タイミングｔ６において、第１のメモリチップ１０１の第１のデータ領域４０１からの画像データの読み出しが完了する。タイミングｔ６において、第１のメモリチップ１０１の第１のデータ領域４０１は完全に空き状態となる。図５（ｂ）に示すように、タイミングｔ６以降においても、第１のメモリチップ１０１の第２のデータ領域４０２への画像データの書き込みは行われる。また、タイミングｔ６以降においても、第１のメモリチップ１０１の第２のデータ領域４０２からの画像データの読み出しは行われる。   At timing t6, reading of the image data from the first data area 401 of the first memory chip 101 is completed. At timing t6, the first data area 401 of the first memory chip 101 is completely vacant. As shown in FIG. 5B, the image data is written to the second data area 402 of the first memory chip 101 even after the timing t6. In addition, after timing t6, image data is read from the second data area 402 of the first memory chip 101.

タイミングｔ７において、第１のメモリチップ１０１の第２のデータ領域４０２からの画像データの読み出しが完了する。   At timing t7, reading of image data from the second data area 402 of the first memory chip 101 is completed.

図６は、本実施形態による撮像装置の動作を示すフローチャートである。ユーザによる操作部２０１の操作によって撮像装置２００が連写撮影モードに設定され、ユーザによる操作部２０１の操作によって連写撮影が開始されると、図６に示すような処理が開始される。   FIG. 6 is a flowchart illustrating the operation of the imaging apparatus according to the present embodiment. When the user operates the operation unit 201 to set the imaging apparatus 200 to the continuous shooting mode, and when the user operates the operation unit 201 to start continuous shooting, the processing illustrated in FIG. 6 is started.

ステップＳ６０１において、制御部２０２に備えられたメモリ容量判定部２０２１は、第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１が閾値Ｔｈ以下か否かを判定する。第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１が閾値Ｔｈより大きい場合には（ステップＳ６０１においてＮＯ）、ステップＳ６０２に移行する。   In step S601, the memory capacity determination unit 2021 provided in the control unit 202 determines whether or not the free capacity B1 of the first data area 401 of the first memory chip 101 is equal to or less than the threshold Th. When the free capacity B1 of the first data area 401 of the first memory chip 101 is larger than the threshold Th (NO in step S601), the process proceeds to step S602.

ステップＳ６０２において、撮像部２０５によって取得された画像データが、第１のメモリチップ１０１の第１のデータ領域４０１に書き込まれる。この際、制御部２０２は、撮像部２０５によって第１のメモリチップ１０１の第１のデータ領域４０１に書き込まれたデータの合計量である第１の書き込みデータ量Ｄｗ１を、制御部２０２に備えられた不図示のレジスタに保持する。この後、ステップＳ６０３に移行する。   In step S <b> 602, the image data acquired by the imaging unit 205 is written into the first data area 401 of the first memory chip 101. At this time, the control unit 202 includes a first write data amount Dw1 that is the total amount of data written to the first data area 401 of the first memory chip 101 by the imaging unit 205 in the control unit 202. Held in a register (not shown). Thereafter, the process proceeds to step S603.

ステップＳ６０３において、画像処理部２０６は、第１のメモリチップ１０１の第１のデータ領域４０１に書き込まれている画像データを、第１のメモリチップ１０１の第１のデータ領域４０１から読み出す。この際、制御部２０２は、画像処理部２０６によって第１のメモリチップ１０１から読み出されたデータの合計量である第１の読み出しデータ量Ｄｒ１を、制御部２０２に備えられた不図示のレジスタに保持する。この後、ステップＳ６０４に移行する。   In step S <b> 603, the image processing unit 206 reads the image data written in the first data area 401 of the first memory chip 101 from the first data area 401 of the first memory chip 101. At this time, the control unit 202 uses a first read data amount Dr1 that is the total amount of data read from the first memory chip 101 by the image processing unit 206 to a register (not illustrated) provided in the control unit 202. Hold on. Thereafter, the process proceeds to step S604.

ステップＳ６０４において、画像処理部２０６は、第１のメモリチップ１０１の第１のデータ領域４０１から読み出した画像データに対して所定の画像処理を施し、所定の形式の画像データを生成する。所定の画像処理としては、現像処理、画質調整処理、ノイズ除去処理、圧縮処理等が挙げられる。この後、ステップＳ６０５に移行する。   In step S604, the image processing unit 206 performs predetermined image processing on the image data read from the first data area 401 of the first memory chip 101, and generates image data in a predetermined format. Examples of the predetermined image processing include development processing, image quality adjustment processing, noise removal processing, and compression processing. Thereafter, the process proceeds to step S605.

ステップＳ６０５において、画像処理部２０６によって画像処理が施された画像データが、第１のメモリチップ１０１の第２のデータ領域４０２に書き込まれる。この後、ステップＳ６０６に移行する。   In step S <b> 605, the image data that has been subjected to image processing by the image processing unit 206 is written into the second data area 402 of the first memory chip 101. Thereafter, the process proceeds to step S606.

ステップＳ６０６において、記録制御部２０９は、第１のメモリチップ１０１の第２のデータ領域４０２に書き込まれている画像データを読み出す。この後、ステップＳ６０７に移行する。   In step S <b> 606, the recording control unit 209 reads the image data written in the second data area 402 of the first memory chip 101. Thereafter, the process proceeds to step S607.

ステップＳ６０７において、記録制御部２０９は、第１のメモリチップ１０１の第２のデータ領域４０２から読み出した画像データを、記録媒体２１０に書き込む。この後、ステップＳ６０８に移行する。   In step S <b> 607, the recording control unit 209 writes the image data read from the second data area 402 of the first memory chip 101 to the recording medium 210. Thereafter, the process proceeds to step S608.

ステップＳ６０８において、制御部２０２は、撮像装置２００が連写撮影中であるか否かを判定する。操作部２０１のシャッタボタンがユーザによって押下されている場合には、制御部２０２は、連写撮影中であると判定する。連写撮影中である場合には（ステップＳ６０８においてＹＥＳ）、ステップＳ６０１に戻る。連写撮影が終了した場合には（ステップＳ６０８においてＮＯ）、ステップＳ６１７に移行する。   In step S608, the control unit 202 determines whether or not the imaging apparatus 200 is in continuous shooting. When the shutter button of the operation unit 201 is pressed by the user, the control unit 202 determines that continuous shooting is being performed. If continuous shooting is being performed (YES in step S608), the process returns to step S601. If the continuous shooting has been completed (NO in step S608), the process proceeds to step S617.

第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１が閾値Ｔｈ以下である場合には（ステップＳ６０１においてＹＥＳ）、ステップＳ６０９に移行する。   When the free capacity B1 of the first data area 401 of the first memory chip 101 is equal to or less than the threshold Th (YES in step S601), the process proceeds to step S609.

ステップＳ６０９において、制御部２０２に備えられた電源制御部２０２２は、第２のメモリチップ１０２に電源が供給されているか否かを判定する。第２のメモリチップ１０２に電源が供給されている場合には（ステップＳ６０９においてＹＥＳ）、ステップＳ６１１に移行する。第２のメモリチップ１０２に電源が供給されていない場合には（ステップＳ６０９においてＮＯ）、ステップＳ６１０に移行する。   In step S <b> 609, the power control unit 2022 provided in the control unit 202 determines whether power is supplied to the second memory chip 102. If power is being supplied to second memory chip 102 (YES in step S609), the process proceeds to step S611. If power is not supplied to second memory chip 102 (NO in step S609), the process proceeds to step S610.

ステップＳ６１０においては、電源制御部２０２２は、第２のメモリチップ１０２に電源が供給されるように電源供給部２１１を制御する。この後、ステップＳ６１１に移行する。   In step S <b> 610, the power control unit 2022 controls the power supply unit 211 so that power is supplied to the second memory chip 102. Thereafter, the process proceeds to step S611.

ステップＳ６１１においては、撮像部２０５によって取得された画像データが、第２のメモリチップ１０２の第１のデータ領域４０４に書き込まれる。この際、制御部２０２は、撮像部２０５によって第２のメモリチップ１０２の第１のデータ領域４０４に書き込まれたデータの合計量である第２の書き込みデータ量Ｄｗ２を、制御部２０２に備えられた不図示のレジスタに保持する。この後、ステップＳ６１２に移行する。   In step S <b> 611, the image data acquired by the imaging unit 205 is written in the first data area 404 of the second memory chip 102. At this time, the control unit 202 includes a second write data amount Dw2 that is the total amount of data written by the imaging unit 205 in the first data area 404 of the second memory chip 102. Held in a register (not shown). Thereafter, the process proceeds to step S612.

ステップＳ６１２においては、画像処理部２０６が、第２のメモリチップ１０２の第１のデータ領域４０４に書き込まれている画像データを読み出す。この際、制御部２０２は、画像処理部２０６によって第２のメモリチップ１０２の第１のデータ領域４０４から読み出されたデータの合計量である第２の読み出しデータ量Ｄｒ２を、制御部２０２に備えられた不図示のレジスタに保持する。この後、ステップＳ６１３に移行する。   In step S612, the image processing unit 206 reads the image data written in the first data area 404 of the second memory chip 102. At this time, the control unit 202 supplies the second read data amount Dr2, which is the total amount of data read from the first data area 404 of the second memory chip 102 by the image processing unit 206, to the control unit 202. It is held in a register (not shown) provided. Thereafter, the process proceeds to step S613.

ステップＳ６１３において、画像処理部２０６は、第２のメモリチップ１０２の第１のデータ領域４０４から読み出した画像データに対して所定の画像処理を施し、所定の形式の画像データを生成する。この後、ステップＳ６１４に移行する。   In step S613, the image processing unit 206 performs predetermined image processing on the image data read from the first data area 404 of the second memory chip 102, and generates image data of a predetermined format. Thereafter, the process proceeds to step S614.

ステップＳ６１４において、画像処理部２０６によって画像処理が施された画像データが、第２のメモリチップ１０２の第２のデータ領域４０５に書き込まれる。この後、ステップＳ６１５に移行する。   In step S 614, the image data that has been subjected to image processing by the image processing unit 206 is written into the second data area 405 of the second memory chip 102. Thereafter, the process proceeds to step S615.

ステップＳ６１５において、記録制御部２０９は、第２のメモリチップ１０２の第２のデータ領域４０５に書き込まれている画像データを読み出す。この後、ステップＳ６１６に移行する。   In step S615, the recording control unit 209 reads the image data written in the second data area 405 of the second memory chip 102. Thereafter, the process proceeds to step S616.

ステップＳ６１６において、記録制御部２０９は、第２のメモリチップ１０２の第２のデータ領域４０５から読み出した画像データを記録媒体２１０に書き込む。この後、ステップＳ６０８に移行する。   In step S616, the recording control unit 209 writes the image data read from the second data area 405 of the second memory chip 102 into the recording medium 210. Thereafter, the process proceeds to step S608.

ステップＳ６０８において、制御部２０２は、撮像装置２００が連写撮影中であるか否かを判定する。撮像装置２００が連写撮影中である場合には（ステップＳ６０８においてＹＥＳ）、ステップＳ６０１に戻る。連写撮影が終了している場合には（ステップＳ６０８においてＮＯ）、ステップＳ６１７に移行する。   In step S608, the control unit 202 determines whether or not the imaging apparatus 200 is in continuous shooting. If imaging device 200 is in continuous shooting (YES in step S608), the process returns to step S601. If the continuous shooting has been completed (NO in step S608), the process proceeds to step S617.

ステップＳ６１７において、制御部２０２は、読み出されていない画像データが第２のメモリチップ１０２の第１のデータ領域４０４に残っているか否かを判定する。制御部２０２は、例えば第２の書き込みデータ量Ｄｗ２と第２の読み出しデータ量Ｄｒ２とが異なっている場合には、読み出されていない画像データが第２のメモリチップ１０２の第１のデータ領域４０４に残っていると判定する。読み出されていない画像データが第２のメモリチップ１０２の第１のデータ領域４０４に残っている場合には（ステップＳ６１７においてＹＥＳ）、ステップＳ６１２に戻る。制御部２０２は、第２の書き込みデータ量Ｄｗ２と第２の読み出しデータ量Ｄｒ２とが等しい場合には、読み出されていない画像データが第２のメモリチップ１０２の第１のデータ領域４０４に残っていないと判定する。読み出されていない画像データが第２のメモリチップ１０２の第１のデータ領域４０４に残っていない場合には（ステップＳ６１７においてＮＯ）、ステップＳ６１８に移行する。   In step S <b> 617, the control unit 202 determines whether image data that has not been read remains in the first data area 404 of the second memory chip 102. For example, when the second write data amount Dw2 and the second read data amount Dr2 are different, the control unit 202 stores the unread image data in the first data area of the second memory chip 102. It is determined that 404 remains. If unread image data remains in the first data area 404 of the second memory chip 102 (YES in step S617), the process returns to step S612. When the second write data amount Dw2 and the second read data amount Dr2 are equal, the control unit 202 leaves unread image data in the first data area 404 of the second memory chip 102. Judge that it is not. If image data that has not been read does not remain in the first data area 404 of the second memory chip 102 (NO in step S617), the process proceeds to step S618.

ステップＳ６１８において、制御部２０２に備えられた電源制御部２０２２は、第２のメモリチップ１０２に電源が供給されているか否かを判定する。第２のメモリチップ１０２に電源が供給されていない場合には（ステップＳ６１８においてＮＯ）、ステップＳ６２０に移行する。第２のメモリチップ１０２に電源が供給されている場合には（ステップＳ６１８においてＹＥＳ）、ステップＳ６１９に移行する。   In step S <b> 618, the power control unit 2022 included in the control unit 202 determines whether power is supplied to the second memory chip 102. If power is not supplied to second memory chip 102 (NO in step S618), the process proceeds to step S620. If power is being supplied to second memory chip 102 (YES in step S618), the process proceeds to step S619.

ステップＳ６１９において、電源制御部２０２２は、第２のメモリチップ１０２に電源が供給されなくなるように電源供給部２１１を制御する。この後、ステップＳ６２０に移行する。   In step S619, the power control unit 2022 controls the power supply unit 211 so that power is not supplied to the second memory chip 102. Thereafter, the process proceeds to step S620.

ステップＳ６２０において、制御部２０２は、読み出されていない画像データが第１のメモリチップ１０１の第１のデータ領域４０１に残っているか否かを判定する。制御部２０２は、例えば第１の書き込みデータ量Ｄｗ１と第１の読み出しデータ量Ｄｒ１とが異なっている場合には、読み出されていない画像データが第１のメモリチップ１０１の第１のデータ領域４０１に残っていると判定する。読み出されていない画像データが第１のメモリチップ１０１の第１のデータ領域４０１に残っている場合には（ステップＳ６２０においてＹＥＳ）、ステップＳ６０３に戻る。制御部２０２は、第１の書き込みデータ量Ｄｗ１と第１の読み出しデータ量Ｄｒ１とが等しい場合には、読み出されていない画像データが第１のメモリチップ１０１の第１のデータ領域４０１に残っていないと判定する。読み出されていない画像データが第１のメモリチップ１０１の第１のデータ領域４０１に残っていない場合には（ステップＳ６２０においてＮＯ）、図６に示す処理を終了する。   In step S <b> 620, the control unit 202 determines whether image data that has not been read remains in the first data area 401 of the first memory chip 101. For example, when the first write data amount Dw1 and the first read data amount Dr1 are different, the control unit 202 stores the unread image data in the first data area of the first memory chip 101. 401 is determined to remain. If unread image data remains in the first data area 401 of the first memory chip 101 (YES in step S620), the process returns to step S603. When the first write data amount Dw1 is equal to the first read data amount Dr1, the control unit 202 leaves unread image data in the first data area 401 of the first memory chip 101. Judge that it is not. If image data that has not been read does not remain in the first data area 401 of the first memory chip 101 (NO in step S620), the processing illustrated in FIG. 6 ends.

なお、ここでは、読み出されていない画像データが第１のメモリチップ１０１の第１のデータ領域４０１に残っているか否かを、第１の書き込みデータ量Ｄｗ１と第１の読み出しデータ量Ｄｒ１とが一致するか否かに基づいて判定する場合を例に説明した。しかし、第１の書き込みデータ量Ｄｗ１と第１の読み出しデータ量Ｄｒ１とが一致しなくても、読み出されていない画像データが第１のメモリチップ１０１の第１のデータ領域４０１に残っていないことがあり得る。従って、第１の書き込みデータ量Ｄｗ１と第１の読み出しデータ量Ｄｒ１との差分が所定値より小さい場合には、読み出されていない画像データが第１のメモリチップ１０１の第１のデータ領域４０１に残っていないと判定するようにしてもよい。また、同様の理由により、第２の書き込みデータ量Ｄｗ２と第２の読み出しデータ量Ｄｒ２との差分が所定値より小さい場合には、読み出されていない画像データが第２のメモリチップ１０２の第１のデータ領域４０４に残っていないと判定するようにしてもよい。かかる所定値は、例えば、任意の値に設定するようにしてもよいし、動作モードにより応じた値に設定するようにしてもよいし、画像処理部２０６によって処理されるデータ量に応じた値に設定するようにしてもよい。   Here, whether or not image data that has not been read remains in the first data area 401 of the first memory chip 101 is determined based on the first write data amount Dw1 and the first read data amount Dr1. The case where the determination is made based on whether or not matches is described as an example. However, unread image data does not remain in the first data area 401 of the first memory chip 101 even if the first write data amount Dw1 does not match the first read data amount Dr1. It can happen. Accordingly, when the difference between the first write data amount Dw1 and the first read data amount Dr1 is smaller than a predetermined value, unread image data is stored in the first data area 401 of the first memory chip 101. You may make it determine with not remaining. For the same reason, when the difference between the second write data amount Dw2 and the second read data amount Dr2 is smaller than a predetermined value, unread image data is stored in the second memory chip 102. It may be determined that the data area 404 does not remain. For example, the predetermined value may be set to an arbitrary value, may be set to a value according to the operation mode, or may be a value according to the data amount processed by the image processing unit 206. You may make it set to.

このように、本実施形態によれば、第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１が閾値Ｔｈより大きい場合に、第２のメモリチップ１０２における電力消費を制限する。具体的には、第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１が閾値Ｔｈより大きい場合には、第２のメモリチップ１０２に電力を供給しない。そして、第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１が閾値Ｔｈ以下になった場合に、第２のメモリチップ１０２に電力を供給するようにし、第２のメモリチップ１０２に画像データが記録されるようにする。第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１が閾値Ｔｈ以下にならなければ、第２のメモリチップ１０２に電力が供給されないため、第２のメモリチップ１０２は発熱しない。このため、本実施形態によれば、集積回路チップ１００と第２のメモリチップ１０２とが積層されているにもかかわらず、集積回路チップ１００の温度上昇を抑制することが可能となる。従って、本実施形態によれば、信頼性の向上を実現し得る画像処理装置、画像処理方法及び撮像装置を提供することができる。   Thus, according to the present embodiment, when the free capacity B1 of the first data area 401 of the first memory chip 101 is larger than the threshold value Th, the power consumption in the second memory chip 102 is limited. Specifically, when the free capacity B1 of the first data area 401 of the first memory chip 101 is larger than the threshold Th, power is not supplied to the second memory chip 102. Then, when the free capacity B1 of the first data area 401 of the first memory chip 101 becomes equal to or less than the threshold Th, power is supplied to the second memory chip 102, and the second memory chip 102 is supplied with power. Image data is recorded. If the free capacity B1 of the first data area 401 of the first memory chip 101 is not less than or equal to the threshold Th, power is not supplied to the second memory chip 102, and the second memory chip 102 does not generate heat. Therefore, according to the present embodiment, it is possible to suppress the temperature rise of the integrated circuit chip 100 even though the integrated circuit chip 100 and the second memory chip 102 are stacked. Therefore, according to the present embodiment, it is possible to provide an image processing apparatus, an image processing method, and an imaging apparatus that can realize improvement in reliability.

［第２実施形態］
第２実施形態による画像処理装置及び撮像装置について図７乃至図９を用いて説明する。図１乃至図６に示す第１実施形態による画像処理装置、画像処理方法及び撮像装置と同一の構成要素には、同一の符号を付して説明を省略又は簡潔にする。 [Second Embodiment]
An image processing apparatus and an imaging apparatus according to the second embodiment will be described with reference to FIGS. The same components as those of the image processing apparatus, the image processing method, and the imaging apparatus according to the first embodiment shown in FIGS. 1 to 6 are denoted by the same reference numerals, and description thereof is omitted or simplified.

本実施形態による撮像装置７００は、低速のクロック信号を第２のメモリチップ１０２に提供することによって、第２のメモリチップ１０２における電力消費を制限するものである。また、本実施形態による撮像装置７００は、連写撮影によって取得される複数の画像の各々の撮影順を示す情報であるカウント情報を、各々の画像データに付すものである。   The imaging apparatus 700 according to the present embodiment limits power consumption in the second memory chip 102 by providing a low-speed clock signal to the second memory chip 102. In addition, the imaging apparatus 700 according to the present embodiment attaches count information, which is information indicating the shooting order of each of a plurality of images acquired by continuous shooting, to each image data.

図７は、本実施形態による撮像装置を示すブロック図である。制御部７０２には、第１実施形態において上述した制御部２０２と同様に、不図示のＣＰＵ及び不図示のレジスタが備えられている。制御部７０２には、第１実施形態において上述した制御部２０２と同様に、メモリ容量判定部２０２１及び電源制御部２０２２が備えられている。制御部７０２には、クロック制御部７０２３が更に備えられている。クロック制御部７０２３は、撮像装置７００の各部に所望の周波数のクロック信号がそれぞれ供給されるようにクロック供給部７１３を制御する。   FIG. 7 is a block diagram illustrating the imaging apparatus according to the present embodiment. Similar to the control unit 202 described above in the first embodiment, the control unit 702 includes a CPU (not shown) and a register (not shown). Similar to the control unit 202 described above in the first embodiment, the control unit 702 includes a memory capacity determination unit 2021 and a power supply control unit 2022. The control unit 702 further includes a clock control unit 7023. The clock control unit 7023 controls the clock supply unit 713 so that a clock signal having a desired frequency is supplied to each unit of the imaging apparatus 700.

撮像部７０５には、カウンタ７０５１が備えられている。カウンタ７０５１は、連写撮影によって取得される複数の画像を順次カウントする。カウンタ７０５１は、撮像部７０５によって画像が取得される毎に、カウント値をインクリメントする。連写撮影によって取得される複数の画像の各々の撮影順を示す情報であるカウント情報、具体的には、画像の通し番号が、カウンタ７０５１によって生成される。撮像部７０５は、取得した画像データにカウント情報を付し、カウント情報を付した画像データを第１のメモリチップ１０１の第１のデータ領域４０１又は第２のメモリチップ１０２の第１のデータ領域４０４に書き込む。   The imaging unit 705 is provided with a counter 7051. The counter 7051 sequentially counts a plurality of images acquired by continuous shooting. The counter 7051 increments the count value every time an image is acquired by the imaging unit 705. The counter 7051 generates count information, which is information indicating the shooting order of each of a plurality of images acquired by continuous shooting, specifically, an image serial number. The imaging unit 705 adds count information to the acquired image data, and displays the image data with the count information in the first data area 401 of the first memory chip 101 or the first data area of the second memory chip 102. Write to 404.

図９は、画像データファイルの構造を示す図である。図９に示すように、画像データファイル９００は、ヘッダ部９０１と、メタデータ部９０２と、画像データ本体９０３とを含む。ヘッダ部９０１は、データの構造等を示す。ヘッダ部９０１には、ファイル形式９０１１等が格納される。メタデータ部９０２には、カウント情報（カウントデータ）９０２１、ファイル名９０２２、撮影ステータス９０２３等が格納される。カウント情報９０２１は、連写撮影によって取得される複数の画像の各々の撮影順を示す情報、具体的には、取得された画像の通し番号である。当該画像が、連写撮影における何番目の画像であるのかが、カウント情報９０２１に基づいて判定され得る。撮像部７０５は、カウンタ７０５１によって取得されたカウント情報９０２１をメタデータ部９０２に格納する。ファイル名９０２２は、記録媒体２１０に記録された画像ファイルをユーザ等が識別し得るようにするためのものである。ファイル名９０２２は、例えばＤＣＦ（Ｄｅｓｉｇｎ ｒｕｌｅ ｆｏｒ Ｃａｍｅｒａ Ｓｙｓｔｅｍ）に準拠するように生成される。ファイル名９０２２は、例えば、４文字の任意の文字列と、４文字のファイル番号とから成るが、これに限定されるものではない。記録制御部２０９は、カウント情報９０２１に基づいて、ファイル名９０２２を設定する。具体的には、ファイル名９０２２に含まれる例えば４文字のファイル番号が、連写撮影における撮影順に応じた番号となるように、ファイル名９０２２を設定する。撮影ステータス９０２３は、例えばＤＣＦに準拠した付属データである。撮影ステータス９０２３には、例えば、撮影日時、撮像装置７００の本体情報等が格納される。なお、ファイル名９０２２、撮影ステータス９０２３等は、必ずしも撮影時に付与する必要はない。例えば、記録媒体２１０に画像データを書き込む際に、ファイル名９０２２を付与するようにしてもよい。   FIG. 9 is a diagram showing the structure of the image data file. As shown in FIG. 9, the image data file 900 includes a header portion 901, a metadata portion 902, and an image data body 903. A header portion 901 indicates a data structure and the like. The header portion 901 stores a file format 9011 and the like. The metadata section 902 stores count information (count data) 9021, a file name 9022, a shooting status 9023, and the like. The count information 9021 is information indicating the shooting order of each of a plurality of images acquired by continuous shooting, specifically, a serial number of the acquired images. It can be determined based on the count information 9021 what number the image is in the continuous shooting. The imaging unit 705 stores the count information 9021 acquired by the counter 7051 in the metadata unit 902. The file name 9022 is for allowing a user or the like to identify an image file recorded on the recording medium 210. The file name 9022 is generated so as to comply with, for example, DCF (Design rule for Camera System). The file name 9022 includes, for example, an arbitrary character string of 4 characters and a file number of 4 characters, but is not limited thereto. The recording control unit 209 sets a file name 9022 based on the count information 9021. Specifically, the file name 9022 is set so that, for example, a four-character file number included in the file name 9022 is a number corresponding to the shooting order in continuous shooting. The shooting status 9023 is, for example, attached data compliant with DCF. In the shooting status 9023, for example, shooting date and time, main body information of the imaging apparatus 700, and the like are stored. Note that the file name 9022, the shooting status 9023, and the like are not necessarily given at the time of shooting. For example, a file name 9022 may be given when image data is written to the recording medium 210.

クロック供給部７１３は、不図示のクロック信号線を介して、撮像装置７００の各部にクロック信号を供給する。クロック供給部７１３は、クロック制御部７０２３からの制御信号に基づいてクロック信号の周波数を調整する。第２のメモリチップ１０２における電力消費を制限する場合には、クロック供給部７１３は、例えば、低速のクロック信号を第２のメモリチップ１０２に供給する。低速のクロック信号の周波数は、第１のメモリチップ１０１に供給されるクロック信号の周波数よりも低い。第２のメモリチップ１０２における電力消費を制限しない場合には、クロック供給部７１３は、通常の速度のクロック信号を供給する。例えば、第１のメモリチップ１０１に供給されるクロック信号の周波数と同じ周波数のクロック信号を第２のメモリチップ１０２に供給する。   The clock supply unit 713 supplies a clock signal to each unit of the imaging apparatus 700 via a clock signal line (not shown). The clock supply unit 713 adjusts the frequency of the clock signal based on the control signal from the clock control unit 7023. When limiting the power consumption in the second memory chip 102, the clock supply unit 713 supplies a low-speed clock signal to the second memory chip 102, for example. The frequency of the low-speed clock signal is lower than the frequency of the clock signal supplied to the first memory chip 101. When the power consumption in the second memory chip 102 is not limited, the clock supply unit 713 supplies a clock signal at a normal speed. For example, a clock signal having the same frequency as that of the clock signal supplied to the first memory chip 101 is supplied to the second memory chip 102.

図８は、本実施形態による撮像装置の動作を示すフローチャートである。
まず、ステップＳ８０１は、第１実施形態において上述したステップＳ６０１と同様であるため、説明を省略する。第１のメモリチップ１０１の空き容量Ｂ１が閾値Ｔｈより大きい場合には（ステップＳ８０１においてＮＯ）、ステップＳ８０２に移行する。 FIG. 8 is a flowchart illustrating the operation of the imaging apparatus according to the present embodiment.
First, step S801 is the same as step S601 described above in the first embodiment, and a description thereof will be omitted. If the free capacity B1 of the first memory chip 101 is larger than the threshold Th (NO in step S801), the process proceeds to step S802.

ステップＳ８０２において、撮像部７０５によって取得された画像データにカウント情報が付され、カウント情報が付された画像データが第１のメモリチップ１０１の第１のデータ領域４０１に書き込まれる。この際、制御部２０２は、撮像部２０５によって第１のメモリチップ１０１の第１のデータ領域４０１に書き込まれた画像データの合計量である第１の書き込みデータ量Ｄｗ１を、制御部２０２に備えられた不図示のレジスタに保持する。   In step S <b> 802, count information is added to the image data acquired by the imaging unit 705, and the image data with the count information is written to the first data area 401 of the first memory chip 101. At this time, the control unit 202 includes a first write data amount Dw1 that is the total amount of image data written in the first data area 401 of the first memory chip 101 by the imaging unit 205 in the control unit 202. Is held in a register (not shown).

ステップＳ８０３からステップＳ８０６までは、第１実施形態において上述したステップＳ６０３からステップＳ６０６までと同様であるため、説明を省略する。   Steps S803 to S806 are the same as steps S603 to S606 described above in the first embodiment, and thus description thereof is omitted.

ステップＳ８０７において、記録制御部２０９は、第１のメモリチップ１０１の第２のデータ領域４０２から読み出した画像データを、記録媒体２１０に書き込む。この際、記録制御部２０９は、画像データに付されたカウント情報に基づいて、撮影順に応じたファイル名を当該画像データに付し、ファイル名が付された画像データを記録媒体２１０に書き込む。この後、ステップＳ８０８に移行する。   In step S <b> 807, the recording control unit 209 writes the image data read from the second data area 402 of the first memory chip 101 to the recording medium 210. At this time, the recording control unit 209 attaches a file name corresponding to the shooting order to the image data based on the count information attached to the image data, and writes the image data with the file name to the recording medium 210. Thereafter, the process proceeds to step S808.

ステップＳ８０８は、第１実施形態において上述したステップＳ６０８と同様である。連写撮影中である場合には（ステップＳ８０８においてＹＥＳ）、ステップＳ８０１に戻る。連写撮影が終了した場合には（ステップＳ８０８においてＮＯ）、ステップＳ８１７に移行する。   Step S808 is the same as step S608 described above in the first embodiment. If continuous shooting is being performed (YES in step S808), the process returns to step S801. If the continuous shooting has been completed (NO in step S808), the process proceeds to step S817.

第１のメモリチップ１０１の空き容量Ｂ１が閾値Ｔｈ以下である場合には（ステップＳ８０１においてＹＥＳ）、ステップＳ８０９に移行する。   If the free capacity B1 of the first memory chip 101 is equal to or less than the threshold Th (YES in step S801), the process proceeds to step S809.

ステップＳ８０９において、制御部７０２は、第２のメモリチップ１０２に供給されているかクロック信号が低速のクロック信号であるか否かを判定する。即ち、制御部７０２は、第２のメモリチップ１０２が省電力モードで動作しているか否かを判定する。第２のメモリチップ１０２に低速のクロック信号が供給されている場合には（ステップＳ８０９においてＹＥＳ）、ステップＳ８１０に移行する。第２のメモリチップ１０２に通常の速度のクロック信号が供給されている場合には（ステップＳ８０９においてＮＯ）、ステップＳ８１１に移行する。   In step S809, the control unit 702 determines whether the clock signal is supplied to the second memory chip 102 or the clock signal is a low-speed clock signal. That is, the control unit 702 determines whether or not the second memory chip 102 is operating in the power saving mode. When the low-speed clock signal is supplied to the second memory chip 102 (YES in step S809), the process proceeds to step S810. When the normal-speed clock signal is supplied to the second memory chip 102 (NO in step S809), the process proceeds to step S811.

ステップＳ８１０において、クロック制御部７０２３は、通常の速度のクロック信号が第２のメモリチップ１０２に供給されるように制御を行う。具体的には、クロック制御部７０２３は、第１のメモリチップ１０１に供給されているクロック信号の周波数と同等の周波数のクロック信号が第２のメモリチップ１０２に供給されるように制御を行う。これにより、第２のメモリチップ１０２は、省電力モードではない通常の動作モードで動作するようになる。この後、ステップＳ８１１に移行する。   In step S <b> 810, the clock control unit 7023 performs control so that a clock signal having a normal speed is supplied to the second memory chip 102. Specifically, the clock control unit 7023 performs control so that a clock signal having a frequency equivalent to the frequency of the clock signal supplied to the first memory chip 101 is supplied to the second memory chip 102. As a result, the second memory chip 102 operates in a normal operation mode that is not the power saving mode. Thereafter, the process proceeds to step S811.

ステップＳ８１１では、撮像部７０５によって取得された画像データにカウンタ７０５１によって生成されたカウント情報が付され、カウント情報が付された画像データが第２のメモリチップ１０２の第１のデータ領域４０４に書き込まれる。この際、制御部７０２は、撮像部７０５によって第２のメモリチップ１０２の第１のデータ領域４０４に書き込まれた画像データの合計量である第２の書き込みデータ量Ｄｗ２を、制御部７０２に備えられたレジスタに保持する。   In step S811, the count information generated by the counter 7051 is added to the image data acquired by the imaging unit 705, and the image data with the count information is written in the first data area 404 of the second memory chip 102. It is. At this time, the control unit 702 includes a second write data amount Dw2 that is the total amount of image data written to the first data area 404 of the second memory chip 102 by the imaging unit 705. Stored in the designated register.

ステップＳ８１２からステップＳ８１５までは、第１実施形態において上述したステップＳ６１２からステップＳ６１５までと同様であるため、説明を省略する。   Steps S812 to S815 are the same as steps S612 to S615 described above in the first embodiment, and thus description thereof is omitted.

ステップＳ８１６において、記録制御部２０９は、第２のメモリチップ１０２の第２のデータ領域４０５から読み出した画像データを記録媒体２１０に書き込む。この際、記録制御部２０９は、画像データに付されたカウント情報に基づいて、撮影順に応じたファイル名を当該画像データに付し、ファイル名が付された画像データを記録媒体２１０に書き込む。この後、ステップＳ８０８に移行する。   In step S816, the recording control unit 209 writes the image data read from the second data area 405 of the second memory chip 102 into the recording medium 210. At this time, the recording control unit 209 attaches a file name corresponding to the shooting order to the image data based on the count information attached to the image data, and writes the image data with the file name to the recording medium 210. Thereafter, the process proceeds to step S808.

ステップＳ８１７は、第１実施形態において上述したステップＳ６１７と同様であるため説明を省略する。読み出されていない画像データが第２のメモリチップ１０２の第１のデータ領域４０４に残っている場合には（ステップＳ８１７においてＹＥＳ）、ステップＳ８１２に戻る。読み出されていない画像データが第２のメモリチップ１０２の第１のデータ領域４０４に残っていない場合には（ステップＳ８１７においてＮＯ）、ステップＳ８１８に移行する。   Step S817 is the same as step S617 described above in the first embodiment, and thus description thereof is omitted. If unread image data remains in the first data area 404 of the second memory chip 102 (YES in step S817), the process returns to step S812. When image data that has not been read does not remain in the first data area 404 of the second memory chip 102 (NO in step S817), the process proceeds to step S818.

ステップＳ８１８において、制御部７０２は、第２のメモリチップ１０２に供給されているクロック信号が低速のクロック信号であるか否かを判定する。第２のメモリチップ１０２に低速のクロック信号が供給されている場合には（ステップＳ８１８においてＹＥＳ）、ステップＳ８２０に移行する。第２のメモリチップ１０２に供給されているクロック信号が低速のクロック信号でない場合には（ステップＳ８１８においてＮＯ）、ステップＳ８１９に移行する。   In step S818, the control unit 702 determines whether or not the clock signal supplied to the second memory chip 102 is a low-speed clock signal. When the low-speed clock signal is supplied to the second memory chip 102 (YES in step S818), the process proceeds to step S820. If the clock signal supplied to the second memory chip 102 is not a low-speed clock signal (NO in step S818), the process proceeds to step S819.

ステップＳ８１９において、クロック制御部７０２３は、低速のクロック信号が第２のメモリチップ１０２に供給されるように制御を行う。これにより、第２のメモリチップ１０２は、省電力モードで動作するようになる。この後、ステップＳ８２０に移行する。   In step S <b> 819, the clock control unit 7023 performs control so that a low-speed clock signal is supplied to the second memory chip 102. As a result, the second memory chip 102 operates in the power saving mode. Thereafter, the process proceeds to step S820.

ステップＳ８２０は、第１実施形態において上述したステップＳ６２０と同様である。読み出されていない画像データが第１のメモリチップ１０１の第１のデータ領域４０１に残っている場合には（ステップＳ８２０においてＹＥＳ）ステップＳ８０３に戻る。読み出されていない画像データが第１のメモリチップ１０１の第１のデータ領域４０１に残っていない場合には（ステップＳ８２０においてＮＯ）、図８に示す処理を終了する。   Step S820 is the same as step S620 described above in the first embodiment. If unread image data remains in the first data area 401 of the first memory chip 101 (YES in step S820), the process returns to step S803. If image data that has not been read does not remain in the first data area 401 of the first memory chip 101 (NO in step S820), the processing illustrated in FIG. 8 ends.

このように、本実施形態においても、第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１が閾値Ｔｈより大きい場合に、第２のメモリチップ１０２における電力消費を制限する。具体的には、第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１が閾値Ｔｈより大きい場合には、低速のクロック信号を第２のメモリチップ１０２に供給する。そして、第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１が閾値Ｔｈ以下になった場合に、通常の速度のクロック信号を第２のメモリチップ１０２に供給するようにし、第２のメモリチップ１０２に画像データが記録されるようにする。このように、本実施形態においても、第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１が閾値Ｔｈ以下にならなければ、第２のメモリチップ１０２における電力消費が制限される。このため、本実施形態においても、集積回路チップ１００と第２のメモリチップ１０２とが積層されているにもかかわらず、集積回路チップ１００の温度上昇を抑制することが可能となる。従って、本実施形態においても、信頼性の向上を実現し得る画像処理装置、画像処理方法及び撮像装置を提供することができる。   As described above, also in the present embodiment, when the free capacity B1 of the first data area 401 of the first memory chip 101 is larger than the threshold Th, the power consumption in the second memory chip 102 is limited. Specifically, when the free capacity B1 of the first data area 401 of the first memory chip 101 is larger than the threshold Th, a low-speed clock signal is supplied to the second memory chip 102. Then, when the free capacity B1 of the first data area 401 of the first memory chip 101 becomes equal to or less than the threshold value Th, a normal speed clock signal is supplied to the second memory chip 102, and the second The image data is recorded on the memory chip 102. As described above, also in this embodiment, the power consumption in the second memory chip 102 is limited unless the free capacity B1 of the first data area 401 of the first memory chip 101 is equal to or less than the threshold Th. For this reason, also in this embodiment, although the integrated circuit chip 100 and the second memory chip 102 are stacked, the temperature rise of the integrated circuit chip 100 can be suppressed. Therefore, also in this embodiment, it is possible to provide an image processing apparatus, an image processing method, and an imaging apparatus that can realize improvement in reliability.

また、本実施形態によれば、連写撮影によって取得される複数の画像の各々の撮影順を示す情報であるカウント情報を各々の画像データに付すため、撮影順に応じたファイル名の画像データを得ることができる。   In addition, according to the present embodiment, count information, which is information indicating the shooting order of each of a plurality of images acquired by continuous shooting, is attached to each image data. Can be obtained.

［変形実施形態］
以上、好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。
例えば、第２実施形態では、低速のクロック信号を供給することにより第２のメモリチップ１０２における電力消費を制限したが、第２のメモリチップ１０２における電力消費を制限する手法はこれに限定されるものではない。例えば、第２のメモリチップ１０２がＤＲＡＭである場合には、第２のメモリチップ１０２における電力消費を制限する際には、第２のメモリチップ１０２をセルフリフレッシュモードで動作させるようにしてもよい。セルフリフレッシュモードにおいては、セルフリフレッシュに要する最低限の電力と最低限のクロック信号とが第２のメモリチップ１０２に供給される。 [Modified Embodiment]
As mentioned above, although preferable embodiment was described, this invention is not limited to these embodiment, A various deformation | transformation and change are possible within the range of the summary.
For example, in the second embodiment, the power consumption in the second memory chip 102 is limited by supplying a low-speed clock signal, but the method for limiting the power consumption in the second memory chip 102 is limited to this. It is not a thing. For example, when the second memory chip 102 is a DRAM, the second memory chip 102 may be operated in the self-refresh mode when limiting power consumption in the second memory chip 102. . In the self-refresh mode, the minimum power required for the self-refresh and the minimum clock signal are supplied to the second memory chip 102.

また、上記実施形態では、第２のメモリチップ１０２における電力消費を制限しないようにした場合には、画像データの書き込みや読み出しが第２のメモリチップ１０２に対して優先的に行われる場合を例に説明したが、これに限定されるものではない。例えば、第２のメモリチップ１０２における電力消費を制限しないようにした後に、第１のメモリチップ１０１に書き込まれた画像データを必要に応じて読み出すようにしてもよい。例えば、撮像装置２００，７００が動画像を撮影する機能を備えている場合、動画像の撮影が終了した段階においては、第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１は少なくなっている。このような状態において、動画像の撮影が終了した後に直ちに連写撮影が開始された場合には、以下のような状態になり得る。連写撮影によって取得される複数の画像データのうちの第１番目の画像データは、第１のメモリチップ１０１の第１のデータ領域４０１に書き込まれる。そして、第１番目の画像データの読み出しが行われないうちに、第１のメモリチップ１０１の第１のデータ領域４０１の空き容量Ｂ１が閾値Ｔｈ以下となる。そして、第２のメモリチップ１０２における電力消費の制限が解除され、第２のメモリチップ１０２の第１のデータ領域４０４に画像データが優先的に書き込まれるようになる。このような場合には、連写撮影によって取得された複数の画像データのうちの第１番目の画像データを、第１のメモリチップ１０１の第１のデータ領域４０１から読み出すようにしてもよい。このようにすれば、連写撮影によって取得された複数の画像データのうちの第１番目の画像データをユーザが速やかに確認することが可能となり、ユーザにとっての利便性が損なわれるのを防止することができる。   In the above-described embodiment, when the power consumption in the second memory chip 102 is not limited, writing and reading of image data are preferentially performed on the second memory chip 102. However, the present invention is not limited to this. For example, after the power consumption in the second memory chip 102 is not limited, the image data written in the first memory chip 101 may be read as necessary. For example, when the imaging devices 200 and 700 have a function of capturing a moving image, the free space B1 of the first data area 401 of the first memory chip 101 is small at the stage where the capturing of the moving image is completed. It has become. In such a state, when continuous shooting is started immediately after moving image shooting is completed, the following state can be obtained. First image data among a plurality of image data acquired by continuous shooting is written in the first data area 401 of the first memory chip 101. Then, before the first image data is read, the free capacity B1 of the first data area 401 of the first memory chip 101 becomes equal to or less than the threshold Th. Then, the restriction on power consumption in the second memory chip 102 is released, and image data is preferentially written in the first data area 404 of the second memory chip 102. In such a case, the first image data of the plurality of image data acquired by continuous shooting may be read from the first data area 401 of the first memory chip 101. In this way, the user can quickly confirm the first image data of the plurality of image data acquired by continuous shooting, and the convenience for the user is prevented from being impaired. be able to.

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。   The present invention supplies a program that realizes one or more functions of the above-described embodiments to a system or apparatus via a network or a storage medium, and one or more processors in the computer of the system or apparatus read and execute the program This process can be realized. It can also be realized by a circuit (for example, ASIC) that realizes one or more functions.

１０…画像処理装置
１００…集積回路チップ
１０１…第１のメモリチップ
１０２…第２のメモリチップ
２００，７００…撮像装置 DESCRIPTION OF SYMBOLS 10 ... Image processing apparatus 100 ... Integrated circuit chip 101 ... 1st memory chip 102 ... 2nd memory chip 200,700 ... Imaging device

Claims (10)

基板に配された集積回路チップと重ならないように前記基板に配された第１のメモリチップと、
前記集積回路チップと重なるように前記基板に配された第２のメモリチップと、
前記第１のメモリチップの空き容量が閾値より大きい場合には、前記第２のメモリチップにおける電力消費を制限し、前記第１のメモリチップの前記空き容量が前記閾値以下となった場合には、前記第２のメモリチップにおける電力消費の制限を解除するように制御を行う制御部と
を有することを特徴とする画像処理装置。 A first memory chip disposed on the substrate so as not to overlap an integrated circuit chip disposed on the substrate;
A second memory chip disposed on the substrate so as to overlap the integrated circuit chip;
When the free capacity of the first memory chip is larger than a threshold value, power consumption in the second memory chip is limited, and when the free capacity of the first memory chip is equal to or less than the threshold value. An image processing apparatus comprising: a control unit that performs control so as to release a restriction on power consumption in the second memory chip. 前記制御部は、前記第１のメモリチップの前記空き容量が前記閾値より大きい場合には、画像データの書き込みや読み出しが前記第１のメモリチップに対して行われるように制御を行い、前記第１のメモリチップの前記空き容量が前記閾値以下となった場合には、画像データの書き込みや読み出しが前記第２のメモリチップに対して行われるように制御を行うことを特徴とする請求項１に記載の画像処理装置。   The control unit performs control so that writing or reading of image data is performed on the first memory chip when the free capacity of the first memory chip is larger than the threshold value. 2. The control is performed so that writing and reading of image data are performed on the second memory chip when the free capacity of one memory chip becomes equal to or less than the threshold value. An image processing apparatus according to 1. 前記制御部は、前記第１のメモリチップの前記空き容量が前記閾値より大きい場合には、前記第２のメモリチップに電力が供給されないように制御を行うことを特徴とする請求項１又は２に記載の画像処理装置。   3. The control unit according to claim 1, wherein the control unit performs control so that power is not supplied to the second memory chip when the free capacity of the first memory chip is larger than the threshold value. 4. An image processing apparatus according to 1. 前記制御部は、前記第１のメモリチップの前記空き容量が前記閾値より大きい場合には、前記第２のメモリチップが省電力モードで動作するように制御を行うことを特徴とする請求項１又は２に記載の画像処理装置。   The control unit controls the second memory chip to operate in a power saving mode when the free space of the first memory chip is larger than the threshold value. Or the image processing apparatus of 2. 前記制御部は、前記第１のメモリチップの前記空き容量が前記閾値より大きい場合には、前記第１のメモリチップに供給されるクロック信号の周波数よりも低い周波数のクロック信号が前記第２のメモリチップに供給されるように制御を行うことを特徴とする請求項４に記載の画像処理装置。   When the free capacity of the first memory chip is larger than the threshold, the control unit receives a clock signal having a frequency lower than the frequency of the clock signal supplied to the first memory chip. The image processing apparatus according to claim 4, wherein the control is performed so as to be supplied to the memory chip. 前記制御部は、前記第１のメモリチップの前記空き容量が前記閾値より大きい場合には、セルフリフレッシュに要する電力とクロック信号とが前記第２のメモリチップに供給されるように制御を行うことを特徴とする請求項４又は５に記載の画像処理装置。   The control unit performs control so that power and a clock signal required for self-refresh are supplied to the second memory chip when the free capacity of the first memory chip is larger than the threshold value. The image processing apparatus according to claim 4, wherein: 前記制御部は、撮影順を示す情報が画像データに付されるように制御を行うことを特徴とする請求項１から６のいずれか１項に記載の画像処理装置。   The image processing apparatus according to claim 1, wherein the control unit performs control so that information indicating a photographing order is attached to the image data. 前記制御部は、前記集積回路チップに備えられていることを特徴とする請求項１から７のいずれか１項に記載の画像処理装置。   The image processing apparatus according to claim 1, wherein the control unit is provided in the integrated circuit chip. 撮像光学系によって形成される光学像に応じた画像データを生成する撮像部と、
基板に配された集積回路チップと重ならないように前記基板に配された第１のメモリチップと、前記集積回路チップと重なるように前記基板に配された第２のメモリチップと、前記第１のメモリチップの空き容量が閾値より大きい場合には、前記第２のメモリチップにおける電力消費を制限し、前記第１のメモリチップの前記空き容量が前記閾値以下となった場合には、前記第２のメモリチップにおける電力消費の制限を解除するように制御を行う制御部とを有する画像処理装置と
を有することを特徴とする撮像装置。 An imaging unit that generates image data according to an optical image formed by the imaging optical system;
A first memory chip disposed on the substrate so as not to overlap with an integrated circuit chip disposed on the substrate; a second memory chip disposed on the substrate so as to overlap with the integrated circuit chip; When the free capacity of the first memory chip is larger than the threshold, power consumption in the second memory chip is limited, and when the free capacity of the first memory chip is equal to or lower than the threshold, An image processing apparatus comprising: an image processing apparatus having a control unit that performs control so as to release a restriction on power consumption in the memory chip of 2. 基板に配された集積回路チップと重ならないように前記基板に配された第１のメモリチップの空き容量が閾値より大きい場合に、前記集積回路チップと重なるように前記基板に配された第２のメモリチップにおける電力消費を制限するステップと、
前記第１のメモリチップの空き容量が前記閾値以下となった場合に、前記第２のメモリチップにおける電力消費の制限を解除するステップと
を有することを特徴とする画像処理方法。 A second memory disposed on the substrate so as to overlap with the integrated circuit chip when a free capacity of the first memory chip disposed on the substrate is larger than a threshold so as not to overlap with the integrated circuit chip disposed on the substrate; Limiting power consumption in a memory chip of
An image processing method comprising: releasing a restriction on power consumption in the second memory chip when a free capacity of the first memory chip becomes equal to or less than the threshold value.
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