JP2019012962A - Semiconductor device - Google Patents
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Abstract
Description
この発明は半導体装置に関し、特に、アナログ信号をデジタル信号に変換するＡ／Ｄ(Analog / Digital)変換器を備えた半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device including an A / D (Analog / Digital) converter that converts an analog signal into a digital signal.
特開２０１０−７４５１９号公報（特許文献１）には、一定の直流電圧を分圧して複数の参照電圧を生成し、複数の参照電圧と単極性のアナログ信号との比較結果に基づいて、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器が開示されている。 Japanese Patent Laid-Open No. 2010-74519 (Patent Document 1) divides a constant DC voltage to generate a plurality of reference voltages, and based on a comparison result between the plurality of reference voltages and a unipolar analog signal, An A / D converter for converting a signal into a digital signal is disclosed.
このようなＡ／Ｄ変換器を用いて両極性のアナログ信号をデジタル信号に変換する場合には、両極性のアナログ信号を一定の直流電圧だけレベルシフトさせて単極性のアナログ信号を生成するレベルシフト回路をＡ／Ｄ変換器の前段に設ける必要がある。この場合、Ａ／Ｄ変換器用の定電圧源に加えてレベルシフト回路用の定電圧源を設ける必要があり、システムがコスト高になるという問題があった。 When such an A / D converter is used to convert a bipolar analog signal into a digital signal, a level at which the bipolar analog signal is level-shifted by a certain DC voltage to generate a unipolar analog signal. It is necessary to provide a shift circuit in front of the A / D converter. In this case, it is necessary to provide a constant voltage source for the level shift circuit in addition to the constant voltage source for the A / D converter, and there is a problem that the system becomes expensive.
それゆえに、この発明の主たる目的は、システムの低コスト化を図ることが可能な半導体装置を提供することである。 Therefore, a main object of the present invention is to provide a semiconductor device capable of reducing the cost of the system.
この発明に係る半導体装置は、両極性の第１のアナログ信号を一定の直流電圧だけレベルシフトさせて単極性の第２のアナログ信号を生成するレベルシフタと、電源電圧に基づいて複数の第１参照電圧を生成し、複数の第１参照電圧と第２のアナログ信号との比較結果に基づいて、第２のアナログ信号を第１のデジタル信号に変換する第１のＡ／Ｄ変換器と、電源電圧に基づいて複数の第２参照電圧を生成し、複数の第２参照電圧と一定の直流電圧との比較結果に基づいて、一定の直流電圧を第２のデジタル信号に変換する第２のＡ／Ｄ変換器と、電源電圧が予め定められた値である場合に第２のＡ／Ｄ変換器によって生成されるべき第３のデジタル信号が格納された記憶部と、第２および第３のデジタル信号に基づいて、電源電圧の値と予め定められた値との偏差に起因する第１のデジタル信号の誤差を補正し、第４のデジタル信号を生成する補正回路とを備えたものである。 The semiconductor device according to the present invention includes a level shifter that generates a unipolar second analog signal by level-shifting a bipolar first analog signal by a constant DC voltage, and a plurality of first references based on a power supply voltage. A first A / D converter that generates a voltage and converts the second analog signal into a first digital signal based on a comparison result between the plurality of first reference voltages and the second analog signal; A second A that generates a plurality of second reference voltages based on the voltage, and converts the constant DC voltage into a second digital signal based on a comparison result between the plurality of second reference voltages and the constant DC voltage. A / D converter, a storage unit storing a third digital signal to be generated by the second A / D converter when the power supply voltage has a predetermined value, and a second and a third Based on the digital signal, the power supply voltage value and The error of the first digital signal resulting from the deviation between the determined value is corrected, is obtained and a correction circuit for generating a fourth digital signal.
この発明に係る半導体装置では、電源電圧に基づいてＡ／Ｄ変換用の参照電圧を生成し、電源電圧の変動に起因するデジタル信号の誤差を補正回路によって補正する。したがって、一定の直流電圧に基づいてＡ／Ｄ変換用の参照電圧を生成する場合に比べ、定電圧源の数を減らすことができ、システムの低コスト化を図ることができる。 In the semiconductor device according to the present invention, the reference voltage for A / D conversion is generated based on the power supply voltage, and the error of the digital signal due to the fluctuation of the power supply voltage is corrected by the correction circuit. Therefore, the number of constant voltage sources can be reduced and the cost of the system can be reduced as compared with the case where a reference voltage for A / D conversion is generated based on a constant DC voltage.
[実施の形態１］
図１は、この発明の実施の形態１による半導体装置１の構成を示すブロック図である。図１において、半導体装置１は、入力変換器１０、ＩＣ(Integrated Circuit)用電源１１、定電圧源１２、および電力変換器（電気機器）１３に接続される。半導体装置１は、１つのＩＣとして構成されていてもよいし、複数のＩＣによって構成されていても構わない。
[Embodiment 1]
FIG. 1 is a block diagram showing a configuration of a
入力変換器１０は、たとえば、商用交流電源からの交流電圧を両極性のアナログ信号Ｖ１に変換して半導体装置１に与える。アナログ信号Ｖ１は、たとえば、−２．５Ｖから＋２．５Ｖまでの範囲内で変化する正弦波信号である。半導体装置１は、アナログ信号Ｖ１に基づいて電力変換器１３を制御する。
The
ＩＣ用電源１１は、たとえばスイッチング電源であり、直流電源電圧ＶＣＣを生成して半導体装置１に与える。ＩＣ用電源１１の出力電圧ＶＣＣは、定格値を含む許容範囲内の値に設定されているが、ＩＣ用電源１１の経年劣化、周辺温度などの影響によって変動する。半導体装置１は、ＩＣ用電源１１からの電源電圧ＶＣＣによって駆動される。
定電圧源１２は、たとえば電圧レギュレータであり、一定の直流電圧ＶＤを半導体装置１に与える。半導体装置１は、定電圧源１２からの直流電圧ＶＤを使用して、入力変換器１０からの両極性のアナログ信号Ｖ１を単極性のアナログ信号Ｖ２に変換する。単極性のアナログ信号Ｖ２は、たとえば、０Ｖから＋５．０Ｖまでの範囲内で変化する正弦波信号である。
The
半導体装置１は、直流電源電圧ＶＣＣに基づいて複数の参照電圧を生成し、複数の参照電圧とアナログ信号Ｖ２との比較結果に基づいて、アナログ信号Ｖ２をデジタル信号Ｄ１に変換する。また半導体装置１は、直流電源電圧ＶＣＣの変動に起因するデジタル信号Ｄ１の誤差を補正してデジタル信号Ｄ４を生成する。
The
さらに半導体装置１は、そのデジタル信号Ｖ４（すなわちアナログ信号Ｖ１）に同期して電力変換器１３を制御する。電力変換器１３は、たとえば、商用交流電源からの交流電力を直流電力に変換して負荷に供給する。
Further, the
詳しく説明すると、半導体装置１は、レベルシフタ２、Ａ／Ｄ変換器３，４、記憶部５、演算器６，７、異常検出部８、および制御部９を備える。レベルシフタ２は、図２に示すように、演算増幅器２０および抵抗素子２１〜２４を含む。
More specifically, the
抵抗素子２１，２２は、演算増幅器２０の出力端子と接地電圧ＶＳＳのラインとの間に直列接続される。抵抗素子２１，２２間のノードは、演算増幅器２０の反転入力端子（−端子）に接続される。抵抗素子２３の一方端子は入力変換器１０からの両極性のアナログ信号Ｖ１を受け、抵抗素子２４の一方端子は定電圧源１２からの一定の直流電圧ＶＤを受ける。抵抗素子２３，２４の他方端子は、ともに演算増幅器２０の非反転入力端子（＋端子）に接続される。
The
演算増幅器２０は、反転入力端子の電圧と非反転入力端子の電圧とが同じになるように電流を出力する。したがって、ＶＤ≧Ｖ１とし、抵抗素子２１〜２４の抵抗値をそれぞれＲ２１〜Ｒ２４とすると、数式Ｖ２×Ｒ２２／（Ｒ２１＋Ｒ２２）＝Ｖ１＋（ＶＤ−Ｖ１）×Ｒ２３／（Ｒ２３＋Ｒ２４）が成立する。たとえば、Ｒ２１＝Ｒ２４，Ｒ２２＝Ｒ２３とすると、Ｖ２＝ＶＤ＋Ｖ１×Ｒ２１／Ｒ２２となる。Ｒ２１／Ｒ２２はゲイン（増幅率）となる。
The
さらに、Ｒ２１＝Ｒ２２とするとゲインは１となり、演算増幅器２０の出力信号（出力電圧）Ｖ２はＶ１＋ＶＤとなる。たとえば、アナログ信号Ｖ１を−２．５Ｖと＋２．５Ｖの間で変化する正弦波信号とし、直流電圧ＶＤを＋２．５Ｖとすると、アナログ信号Ｖ２は０Ｖと＋５．０Ｖの間で変化する正弦波信号となる。すなわち、レベルシフタ２は、両極性のアナログ信号Ｖ１を一定の直流電圧ＶＤだけレベルシフトさせて単極性のアナログ信号Ｖ２を生成する。
Further, when R21 = R22, the gain is 1, and the output signal (output voltage) V2 of the
図３は、Ａ／Ｄ変換器３の構成を示す回路ブロック図である。図３において、Ａ／Ｄ変換器３は、分圧器３０、比較器Ｃ１〜Ｃｎ、およびエンコーダ３２を含む。ｎは、２以上の整数である。デジタル信号Ｄ１がＮビットである場合、ｎ＝２Ｎ−１である。
FIG. 3 is a circuit block diagram showing the configuration of the A /
分圧器３０は、直流電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続された複数の抵抗素子３１を含み、直流電源電圧ＶＣＣを分圧してｎ個の参照電圧ＶＲ１〜ＶＲｎを生成する。直流電源電圧ＶＣＣは、アナログ信号Ｖ２のピーク値よりも高い電圧である。
The
なお、このような構成のＡ／Ｄ変換器はフラッシュ型と呼ばれている。フラッシュ型のＡ／Ｄ変換器では通常、定電圧源によって生成される一定の直流電圧を分圧して参照電圧ＶＲ１〜ＶＲｎを生成するが、本願発明では、直流電源電圧ＶＣＣを分圧して参照電圧ＶＲ１〜ＶＲｎを生成することにより、高価な定電圧源の数を低減している。 The A / D converter having such a configuration is called a flash type. In a flash type A / D converter, a constant DC voltage generated by a constant voltage source is usually divided to generate reference voltages VR1 to VRn. In the present invention, the DC power supply voltage VCC is divided to be a reference voltage. By generating VR1 to VRn, the number of expensive constant voltage sources is reduced.
比較器Ｃ１〜Ｃｎの反転入力端子（−端子）はそれぞれ参照電圧Ｖ１〜Ｖｎを受け、それらの非反転入力端子（＋端子）はともにアナログ信号Ｖ２を受ける。比較器Ｃ１は、アナログ信号Ｖ２と参照電圧ＶＲ１との高低を比較し、Ｖ２＜ＶＲ１である場合は「Ｌ」レベルの信号を出力し、Ｖ２＞ＶＲ１である場合は「Ｈ」レベルの信号を出力する。比較器Ｃ２〜Ｃｎの各々も、比較器Ｃ１と同様である。 The inverting input terminals (− terminals) of the comparators C1 to Cn receive the reference voltages V1 to Vn, respectively, and the non-inverting input terminals (+ terminals) both receive the analog signal V2. The comparator C1 compares the analog signal V2 and the reference voltage VR1, and outputs an “L” level signal when V2 <VR1, and outputs an “H” level signal when V2> VR1. Output. Each of the comparators C2 to Cn is the same as the comparator C1.
エンコーダ３２は、比較器Ｃ１〜Ｃｎの出力信号をＮビットのデジタル信号Ｄ１に変換する。たとえばアナログ信号Ｖ２が０Ｖである場合、エンコーダ３２は、デジタル信号Ｄ１としてＮ個の０（すなわち００…００）を出力する。たとえばＶＲ１＜Ｖ２＜ＶＲ２である場合、エンコーダ３２は、デジタル信号Ｄ１として（Ｎ−１）個の０と１個の１（すなわち００…０１）を出力する。
The
図１に戻って、Ａ／Ｄ変換器４は、Ａ／Ｄ変換器３と同じ構成であり、直流電源電圧ＶＣＣを分圧して複数の参照電圧ＶＲ１〜ＶＲｎを生成する。Ａ／Ｄ変換器４は、生成した複数の参照電圧ＶＲ１〜ＶＲｎと定電圧源１２からの一定の直流電圧ＶＤとの比較結果に基づいて、一定の直流電圧ＶＤをデジタル信号Ｄ２に変換する。
Returning to FIG. 1, the A /
Ａ／Ｄ変換器４では、直流電源電圧ＶＣＣを分圧して参照電圧ＶＲ１〜ＶＲｎを生成するので、直流電源電圧ＶＣＣが変動すると参照電圧ＶＲ１〜ＶＲｎも変動する。したがって、直流電圧ＶＤは一定であるが、デジタル信号Ｄ２の値は直流電源電圧ＶＣＣに応じて変動する。
Since the A /
すなわち、直流電源電圧ＶＣＣが上昇すると参照電圧ＶＲ１〜ＶＲｎが上昇し、デジタル信号Ｄ２の値は減少する。逆に、直流電源電圧ＶＣＣが下降すると参照電圧ＶＲ１〜ＶＲｎが下降し、デジタル信号Ｄ２の値は増大する。 That is, when the DC power supply voltage VCC increases, the reference voltages VR1 to VRn increase and the value of the digital signal D2 decreases. Conversely, when the DC power supply voltage VCC decreases, the reference voltages VR1 to VRn decrease and the value of the digital signal D2 increases.
記憶部５には、直流電源電圧ＶＣＣが定格値（たとえば６Ｖ）である場合にＡ／Ｄ変換器４から出力されるべき値（たとえば１０２４）のデジタル信号Ｄ３が格納されている。所定値のデジタル信号Ｄ３を予め記憶部５に格納してもよいし、定格値の直流電源電圧ＶＣＣを半導体装置１に与えた場合におけるＡ／Ｄ変換器４の出力デジタル信号Ｄ２をデジタル信号Ｄ３とし、演算器６を介して記憶部５に格納してもよい。
The
演算器６は、Ａ／Ｄ変換器４から出力されたデジタル信号Ｄ２と、記憶部５に格納されたデジタル信号Ｄ３とに基づいて、補正係数Ｋを求める。補正係数Ｋは、たとえば、デジタル信号Ｄ３の値とデジタル信号Ｄ３の値との比である。たとえば、直流電源電圧ＶＣＣが定格値よりも上昇してデジタル信号Ｄ２の値が１０００になった場合、Ｋ＝１０２４/１０００となる。補正係数Ｋは、演算器７および異常検出部８に与えられる。
The
演算器７は、Ａ／Ｄ変換器３からのデジタル信号Ｄ１の値に演算器６からの補正係数Ｋを乗算し、得られた値のデジタル信号Ｄ４を出力する。すなわち、直流電源電圧ＶＣＣの変動の影響は、Ａ／Ｄ変換器３，４の両方に現れる。たとえば、レベルシフタ２からのアナログ信号Ｖ２の瞬時電圧が直流電圧ＶＤであるとき、Ａ／Ｄ変換器３の出力デジタル信号Ｄ１の値とＡ／Ｄ変換器４の出力デジタル信号Ｄ２の値とは同じ値（たとえば１０００）になる。
The computing unit 7 multiplies the value of the digital signal D1 from the A /
そこで、演算器７は、Ａ／Ｄ変換器３の出力デジタル信号Ｄ１の値（１０００）に補正係数Ｋ＝１０２４／１０００を乗じて得られる値（１０２４）のデジタル信号Ｄ４を生成する。これにより、直流電源電圧ＶＣＣの値（瞬時電圧）と定格値との偏差に起因するデジタル信号Ｄ１の誤差を補正することができる。デジタル信号Ｄ４は、制御部９に与えられる。
Accordingly, the arithmetic unit 7 generates a digital signal D4 having a value (1024) obtained by multiplying the value (1000) of the output digital signal D1 of the A /
異常検出部８は、演算器６からの補正係数Ｋが許容範囲（たとえば、０．９〜１．１）から外れた場合には、ＩＣ用電源１１に異常が発生したと判別し、異常検出信号ＤＴを非活性化レベルの「Ｌ」レベルから活性化レベルの「Ｈ」レベルに立ち上げる。異常検出信号ＤＴは、制御部９に与えられる。
The
制御部９は、異常検出信号ＤＴが非活性化レベルの「Ｌ」レベルである場合は、演算器７からのデジタル信号Ｄ４（すなわちアナログ信号Ｖ１）に同期して電力変換器１３を制御する。たとえば、電力変換器１３は、制御部９によって制御される複数のスイッチング素子を含み、商用交流電源からの交流電力を直流電力に変換して負荷に供給する。
The
また制御部９は、異常検出信号ＤＴが活性化レベルの「Ｈ」レベルになった場合には、ＩＣ用電源１１に異常が発生し、半導体装置１が正常に動作しない可能性があるので、電力変換器１３の制御を停止する。
In addition, when the abnormality detection signal DT becomes the “H” level of the activation level, the
次に、この半導体装置１の動作について説明する。入力変換器１０からの両極性のアナログ信号Ｖ１は、レベルシフタ２により、定電圧源１２からの一定の直流電圧ＶＤだけレベルシフトされて単極性のアナログ信号Ｖ２に変換される。アナログ信号Ｖ２は、Ａ／Ｄ変換器３によってデジタル信号Ｄ１に変換される。Ａ／Ｄ変換器３では、ＩＣ用電源１１からの直流電源電圧ＶＣＣを分圧して参照電圧ＶＲ１〜ＶＲｎを生成するので、デジタル信号Ｄ１は、直流電源電圧ＶＣＣの変動に起因する誤差を含む。
Next, the operation of the
一方、定電圧源１２からの一定の直流電圧ＶＤは、Ａ／Ｄ変換器４によってデジタル信号Ｄ２に変換される。このデジタル信号Ｄ２は、デジタル信号Ｄ１と同様に、直流電源電圧ＶＣＣの変動に起因する誤差を含む。
On the other hand, a constant DC voltage VD from the
記憶部５には、直流電源電圧ＶＣＣが定格値であるときにＡ／Ｄ変換器４から出力されるべき値のデジタル信号Ｄ３が格納されている。Ａ／Ｄ変換器４からのデジタル信号Ｄ２と、記憶部５からのデジタル信号Ｄ３とを使用して、演算器６によって補正係数Ｋが求められる。
The
Ａ／Ｄ変換器３からのデジタル信号Ｄ１は、演算器７により、補正係数Ｋを用いて補正されてデジタル信号Ｄ４となり、制御部９に与えられる。制御部９は、デジタル信号Ｄ４に従って電力変換器１３を制御する。また補正係数Ｋが許容範囲から外れて異常検出信号ＤＴが「Ｈ」レベルにされた場合には、制御部９は電力変換器１３の制御を停止する。
The digital signal D1 from the A /
以上のように、この実施の形態１では、直流電源電圧ＶＣＣに基づいてＡ／Ｄ変換用の参照電圧ＶＲ１〜ＶＲｎを生成し、直流電源電圧ＶＣＣの変動に起因するデジタル信号Ｄ１の誤差を演算器６，７などによって補正する。したがって、一定の直流電圧に基づいてＡ／Ｄ変換用の参照電圧ＶＲ１〜ＶＲｎを生成する場合に比べ、定電圧源の数を減らすことができ、システムの低コスト化を図ることができる。
As described above, in the first embodiment, the A / D conversion reference voltages VR1 to VRn are generated based on the DC power supply voltage VCC, and the error of the digital signal D1 due to the fluctuation of the DC power supply voltage VCC is calculated. Correct with
[実施の形態２］
図４は、この発明の実施の形態２による半導体装置３５の構成を示すブロック図であって、図１と対比される図である。図４を参照して、この半導体装置３５が図１の半導体装置１と異なる点は、フラッシュ型のＡ／Ｄ変換器３，４がそれぞれ逐次比較型のＡ／Ｄ変換器３６，３７で置換されている点である。
[Embodiment 2]
FIG. 4 is a block diagram showing a configuration of the
図５は、Ａ／Ｄ変換器３６の構成を示すブロック図である。図５において、Ａ／Ｄ変換器３６は、サンプル・ホールド（Ｓ／Ｈ）回路４１、比較器４２、逐次比較レジスタ４３、Ｄ／Ａ変換器４４、および出力回路４５を含む。サンプル・ホールド回路４１は、一定周期でアナログ信号Ｖ２の瞬時電圧Ｖ２Ｓを取り込み、取り込んだ電圧Ｖ２Ｓを保持および出力する。
FIG. 5 is a block diagram showing a configuration of the A /
比較器４２は、クロック信号ＣＬＫに同期して動作し、Ｄ／Ａ変換器４４からの参照電圧ＶＲとサンプル・ホールド回路４１の出力電圧Ｖ２Ｓとの高低を比較し、比較結果を示す信号φ４２を出力する。Ｖ２Ｓ＜ＶＲの場合には信号φ４２は「Ｈ」レベルになり、Ｖ２Ｓ＞ＶＲの場合には信号φ４２は「Ｌ」レベルになる。
The comparator 42 operates in synchronization with the clock signal CLK, compares the reference voltage VR from the D /
逐次比較レジスタ４３は、クロック信号ＣＬＫに同期して動作し、比較器４２の出力信号φ４２に基づいてＮビットのデジタル信号Ｄ０を生成する。Ｄ／Ａ変換器４４は、逐次比較レジスタ４３からのデジタル信号Ｄ０を参照電圧ＶＲに変換して比較器４２に与える。Ｄ／Ａ変換器４４は、ＩＣ用電源１１（図４）からの直流電源電圧ＶＣＣを分圧して参照電圧ＶＲを生成する。
The successive approximation register 43 operates in synchronization with the clock signal CLK, and generates an N-bit digital signal D0 based on the output signal φ42 of the comparator 42. The D /
すなわちＤ／Ａ変換器４４は、図６に示すように、分圧器５０、スイッチＳ１〜Ｓｍ、バッファ５２、およびデコーダ５３を含む。ｍは、２以上の整数である。デジタル信号Ｄ０がＮビットである場合、ｍ＝２Ｎ−１である。
That is, the D /
分圧器５０は、直流電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続された複数の抵抗素子５１を含み、直流電源電圧ＶＣＣを分圧して参照電圧ＶＲ１〜ＶＲｍを生成する。
なお、このような構成のＤ／Ａ変換器では通常、定電圧源によって生成される一定の直流電圧を分圧して参照電圧ＶＲ１〜ＶＲｍを生成するが、本願発明では、直流電源電圧ＶＣＣを分圧して参照電圧ＶＲ１〜ＶＲｍを生成することにより、高価な定電圧源の数を低減している。 In a D / A converter having such a configuration, a constant DC voltage generated by a constant voltage source is usually divided to generate reference voltages VR1 to VRm. However, in the present invention, the DC power supply voltage VCC is divided. By generating the reference voltages VR1 to VRm, the number of expensive constant voltage sources is reduced.
スイッチＳ１〜Ｓｍの一方端子はそれぞれ参照電圧ＶＲ１〜ＶＲｍを受け、それらの他方端子はともにバッファ５２の入力ノードに接続される。デコーダ５３は、デジタル信号Ｄ０をデコードしてスイッチＳ１〜Ｓｍのうちのいずれかのスイッチをオンさせる。バッファ５２は、分圧器５０からスイッチを介して与えられた参照電圧ＶＲを比較器４２（図５）に伝達させる。
One terminals of switches S1 to Sm receive reference voltages VR1 to VRm, respectively, and the other terminals are all connected to the input node of
図５に戻って、出力回路４５は、逐次比較レジスタ４３によってデジタル信号Ｄ０の全ビットの論理が決定されたことに応じて、そのデジタル信号Ｄ０をデジタル信号Ｄ１として演算器７（図４）に出力する。 Returning to FIG. 5, in response to the logic of all bits of the digital signal D0 being determined by the successive approximation register 43, the output circuit 45 converts the digital signal D0 into the arithmetic unit 7 (FIG. 4) as the digital signal D1. Output.
次に、このＡ／Ｄ変換器３６の動作について説明する。まずアナログ信号Ｖ２の瞬時電圧Ｖ２Ｓがサンプル・ホールド回路４１に取り込まれ、比較器４２に出力される。逐次比較レジスタ４３は、まずデジタル信号Ｄ０の最上位ビットを１に設定するとともに他のビットを０に設定する。このデジタル信号Ｄ０（＝１０００…０）はＤ／Ａ変換器４４によって参照電圧ＶＲ（ｍ／２）に変換されて比較器４２に与えられる。
Next, the operation of the A /
Ｖ２Ｓ＞ＶＲ（ｍ／２）の場合は、比較器４２の出力信号φ４２は「Ｌ」レベルとなり、デジタル信号Ｄ０の最上位ビットの論理は１に決定される。Ｖ２Ｓ＜ＶＲ（ｍ／２）の場合は、比較器４２の出力信号φ４２は「Ｈ」レベルとなり、デジタル信号Ｄ０の最上位ビットの論理は０に変更される。 When V2S> VR (m / 2), the output signal φ42 of the comparator 42 is at “L” level, and the logic of the most significant bit of the digital signal D0 is determined to be 1. When V2S <VR (m / 2), the output signal φ42 of the comparator 42 is at “H” level, and the logic of the most significant bit of the digital signal D0 is changed to zero.
たとえば、Ｖ２Ｓ＜ＶＲ（ｍ／２）であった場合、逐次比較レジスタ４３は、デジタル信号Ｄ０の２ビット目を１に設定する。このデジタル信号Ｄ０（＝０１００…０）はＤ／Ａ変換器４４によって参照電圧ＶＲ（ｍ／４）に変換されて比較器４２に与えられる。
For example, when V2S <VR (m / 2), the successive approximation register 43 sets the second bit of the digital signal D0 to 1. The digital signal D0 (= 0100... 0) is converted to a reference voltage VR (m / 4) by the D /
Ｖ２Ｓ＞ＶＲ（ｍ／４）の場合は、比較器４２の出力信号φ４２は「Ｌ」レベルとなり、デジタル信号Ｄ０の２ビット目の論理は１に決定される。Ｖ２Ｓ＜ＶＲ（ｍ／４）の場合は、比較器４２の出力信号φ４２は「Ｈ」レベルとなり、デジタル信号Ｄ０の２ビット目の論理は０に変更される。 When V2S> VR (m / 4), the output signal φ42 of the comparator 42 is at “L” level, and the logic of the second bit of the digital signal D0 is determined to be 1. When V2S <VR (m / 4), the output signal φ42 of the comparator 42 is at “H” level, and the logic of the second bit of the digital signal D0 is changed to zero.
たとえば、Ｖ２Ｓ＞ＶＲ（ｍ／４）であった場合、逐次比較レジスタ４３は、デジタル信号Ｄ０の３ビット目を１に設定する。このデジタル信号Ｄ０（＝０１１０…０）はＤ／Ａ変換器４４によって参照電圧ＶＲ（３ｍ／８）に変換されて比較器４２に与えられる。以下同様にしてデジタル信号Ｄ０の全ビットの論理が決定されると、そのデジタル信号Ｄ０は出力回路４５に取り込まれ、デジタル信号Ｄ１として演算器７（図４）に出力される。
For example, when V2S> VR (m / 4), the successive approximation register 43 sets the third bit of the digital signal D0 to 1. This digital signal D0 (= 0110... 0) is converted to a reference voltage VR (3 m / 8) by the D /
図４に戻って、Ａ／Ｄ変換器３７は、Ａ／Ｄ変換器３６と同じ構成であり、直流電源電圧ＶＣＣを分圧して複数の参照電圧ＶＲ１〜ＶＲｍを生成する。Ａ／Ｄ変換器３７は、生成した複数の参照電圧ＶＲ１〜ＶＲｍと定電圧源１２からの一定の直流電圧ＶＤとの比較結果に基づいて、一定の直流電圧ＶＤをデジタル信号Ｄ２に変換する。
Returning to FIG. 4, the A /
Ａ／Ｄ変換器３７では、直流電源電圧ＶＣＣから参照電圧ＶＲ１〜ＶＲｍを生成しているので、直流電源電圧ＶＣＣが変動すると参照電圧ＶＲ１〜ＶＲｍが変動する。したがって、直流電圧ＶＤは一定であるが、デジタル信号Ｄ２の値は直流電源電圧ＶＣＣに応じて変動する。
Since the A /
すなわち、直流電源電圧ＶＣＣが上昇すると参照電圧ＶＲ１〜ＶＲｍが上昇し、デジタル信号Ｄ２の値は減少する。逆に、直流電源電圧ＶＣＣが下降すると参照電圧ＶＲ１〜ＶＲｎが下降し、デジタル信号Ｄ２の値は増大する。 That is, when the DC power supply voltage VCC rises, the reference voltages VR1 to VRm rise and the value of the digital signal D2 decreases. Conversely, when the DC power supply voltage VCC decreases, the reference voltages VR1 to VRn decrease and the value of the digital signal D2 increases.
記憶部５には、直流電源電圧ＶＣＣが定格値（たとえば６Ｖ）である場合にＡ／Ｄ変換器３７から出力されるべき値（たとえば１０２４）のデジタル信号Ｄ３が格納されている。一定値のデジタル信号Ｄ３を予め記憶部５に格納してもよいし、定格値の直流電源電圧ＶＣＣを半導体装置３５に与えた場合におけるＡ／Ｄ変換器３７の出力デジタル信号をデジタル信号Ｄ３とし、演算器６を介して記憶部５に格納してもよい。
The
演算器６は、Ａ／Ｄ変換器３７から出力されたデジタル信号Ｄ２と、記憶部５に格納されたデジタル信号Ｄ３とに基づいて、補正係数Ｋを求める。補正係数Ｋは、たとえば、デジタル信号Ｄ３の値とデジタル信号Ｄ３の値との比である。たとえば、直流電源電圧ＶＣＣが定格値よりも上昇してデジタル信号Ｄ２の値が１０００になった場合、Ｋ＝１０２４/１０００となる。補正係数Ｋは、演算器７および異常検出部８に与えられる。
The
演算器７は、Ａ／Ｄ変換器３６からのデジタル信号Ｄ１の値に演算器６からの補正係数Ｋを乗算し、得られた値を有するデジタル信号Ｄ４を出力する。すなわち、直流電源電圧ＶＣＣの変動の影響は、Ａ／Ｄ変換器３６，３７の両方に現れる。たとえば、サンプル・ホールド回路４１の出力電圧Ｖ２Ｓが直流電圧ＶＤであるとき、Ａ／Ｄ変換器３６の出力デジタル信号Ｄ１の値とＡ／Ｄ変換器３７の出力デジタル信号Ｄ２の値とは同じ値（たとえば１０００）になる。
The computing unit 7 multiplies the value of the digital signal D1 from the A /
そこで、演算器７は、Ａ／Ｄ変換器３６の出力デジタル信号Ｄ１の値（１０００）に補正係数Ｋ＝１０２４／１０００を乗じて得られる値（１０２４）のデジタル信号Ｄ４を生成する。これにより、直流電源電圧ＶＣＣの値（瞬時電圧）と定格値との偏差に起因するデジタル信号Ｄ１の誤差を補正することができる。他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。この実施の形態２でも、実施の形態１と同じ効果が得られる。
Accordingly, the computing unit 7 generates a digital signal D4 having a value (1024) obtained by multiplying the value (1000) of the output digital signal D1 of the A /
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
１，３５ 半導体装置、２ レベルシフタ、３，４，３６，３７ Ａ／Ｄ変換器、５ 記憶部、６，７ 演算器、８ 異常検出部、９ 制御部、１０ 入力変換器、１１ ＩＣ用電源、１２ 定電圧源、１３ 電力変換器、２０ 演算増幅器、２１〜２４，３１，５１ 抵抗素子、３０，５０ 分圧器、３２ エンコーダ、Ｃ１〜Ｃｎ，４２ 比較器、４１ サンプル・ホールド回路、４３ 逐次比較レジスタ、４４ Ｄ／Ａ変換器、４５ 出力回路、Ｓ１〜Ｓｍ スイッチ、５２ バッファ、５３ デコーダ。
DESCRIPTION OF
Claims (4)
電源電圧に基づいて複数の第１参照電圧を生成し、前記複数の第１参照電圧と前記第２のアナログ信号との比較結果に基づいて、前記第２のアナログ信号を第１のデジタル信号に変換する第１のＡ／Ｄ変換器と、
前記電源電圧に基づいて複数の第２参照電圧を生成し、前記複数の第２参照電圧と前記一定の直流電圧との比較結果に基づいて、前記一定の直流電圧を第２のデジタル信号に変換する第２のＡ／Ｄ変換器と、
前記電源電圧が予め定められた値である場合に前記第２のＡ／Ｄ変換器によって生成されるべき第３のデジタル信号が格納された記憶部と、
前記第２および第３のデジタル信号に基づいて、前記電源電圧の値と前記予め定められた値との偏差に起因する前記第１のデジタル信号の誤差を補正し、第４のデジタル信号を生成する補正回路とを備える、半導体装置。 A level shifter that generates a unipolar second analog signal by level-shifting the bipolar first analog signal by a constant DC voltage;
A plurality of first reference voltages are generated based on a power supply voltage, and the second analog signal is converted into a first digital signal based on a comparison result between the plurality of first reference voltages and the second analog signal. A first A / D converter to convert;
A plurality of second reference voltages are generated based on the power supply voltage, and the constant DC voltage is converted into a second digital signal based on a comparison result between the plurality of second reference voltages and the constant DC voltage. A second A / D converter that
A storage unit storing a third digital signal to be generated by the second A / D converter when the power supply voltage is a predetermined value;
Based on the second and third digital signals, an error of the first digital signal due to a deviation between the power supply voltage value and the predetermined value is corrected, and a fourth digital signal is generated. And a correction circuit.
前記第３のデジタル信号の値と前記第２のデジタル信号の値との比を求める第１の演算器と、
前記比を前記第１のデジタル信号の値に乗算して前記第４のデジタル信号を生成する第２の演算器とを含む、請求項１に記載の半導体装置。 The correction circuit includes:
A first computing unit for determining a ratio between the value of the third digital signal and the value of the second digital signal;
The semiconductor device according to claim 1, further comprising: a second arithmetic unit that multiplies the ratio by the value of the first digital signal to generate the fourth digital signal.
The semiconductor device according to claim 3, further comprising a control unit that controls an electric device based on the fourth digital signal and stops control of the electric device in response to the abnormality detection signal.
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