JP2019012262A - Display - Google Patents
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Abstract
Description
本発明は、表示装置に関する。 The present invention relates to a display device.
画像を表示する表示装置は、複数の画素を備える。下記の特許文献1には、複数の画素の各々がメモリを含む、いわゆるMIP(Memory In Pixel)型の表示装置が記載されている。特許文献1記載の表示装置では、複数の画素の各々が、複数のメモリとこれらのメモリの切替え回路とを含んでいる。
A display device that displays an image includes a plurality of pixels.
表示装置では、画素は、画素電極と共通電極との間の電圧に応じて、画像(フレーム)を表示する。また、表示装置では、画面の焼き付きを抑制するために、共通電極の電位を反転させるコモン反転駆動方式が用いられる場合がある。フレームを変化させる周波数と、共通電極の極性を反転させる周波数とは、表示装置の使用態様に応じて異ならせることが可能であることが望ましい。 In the display device, the pixel displays an image (frame) according to the voltage between the pixel electrode and the common electrode. In some cases, the display device uses a common inversion driving method in which the potential of the common electrode is inverted in order to suppress screen burn-in. It is desirable that the frequency for changing the frame and the frequency for inverting the polarity of the common electrode can be made different depending on the usage mode of the display device.
本発明は、フレームを変化させる周波数と、共通電極の電位を反転させる周波数とを、異ならせることが可能な表示装置を提供することを目的とする。 An object of the present invention is to provide a display device capable of differentiating the frequency for changing the frame and the frequency for inverting the potential of the common electrode.
本発明の一態様の表示装置は、行方向及び列方向に配列されると共に、副画素データを格納する複数のメモリを有するメモリブロックを各々が含む、複数の副画素と、基準クロック信号に基づいて、周波数の異なる複数のクロック信号を出力する、クロック信号出力回路と、複数のクロック信号の内の1つを選択クロック信号として選択する、選択回路と、各行に夫々設けられており、当該行に属する副画素のメモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、選択クロック信号に同期して、メモリブロック内の複数のメモリから1つのメモリを選択するメモリ選択信号を、複数のメモリ選択線群に同時に出力するメモリ選択回路と、複数の副画素に共通なコモン電位が供給される共通電極と、コモン電位を基準クロック信号に同期して反転させて、共通電極に出力する、共通電極駆動回路と、を備える。複数の副画素は、メモリ選択信号が供給されたメモリ選択線に応じて、複数のメモリの内の1つのメモリに格納されている副画素データに基づいて、画像を表示する。 A display device according to one embodiment of the present invention is based on a plurality of subpixels each including a memory block that is arranged in a row direction and a column direction and each includes a plurality of memories that store subpixel data, and a reference clock signal A clock signal output circuit for outputting a plurality of clock signals having different frequencies, a selection circuit for selecting one of the plurality of clock signals as a selection clock signal, and a corresponding one for each row. In synchronization with a selection clock signal, a plurality of memory selection lines each including a plurality of memory selection lines electrically connected to the memory block of the sub-pixel belonging to 1 and 1 from a plurality of memories in the memory block A memory selection circuit for simultaneously outputting a memory selection signal for selecting one memory to a plurality of memory selection line groups, and a common voltage for supplying a common potential common to a plurality of subpixels. Comprising the inverts in synchronization with the common potential to the reference clock signal, and outputs to the common electrode, the common electrode driving circuit. The plurality of subpixels display an image based on the subpixel data stored in one of the plurality of memories according to the memory selection line to which the memory selection signal is supplied.
本発明の一態様の表示装置は、行方向及び列方向に配列されると共に、副画素データを格納する複数のメモリを有するメモリブロックを各々が含む、複数の副画素と、基準クロック信号に基づいて、周波数の異なる複数のクロック信号を出力する、クロック信号出力回路と、複数のクロック信号の内の1つを第1選択クロック信号として選択するとともに、複数のクロック信号の内の1つを第2選択クロック信号として選択する、選択回路と、各行に夫々設けられており、当該行に属する副画素のメモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、第1選択クロック信号に同期して、メモリブロック内の複数のメモリから1つのメモリを選択するメモリ選択信号を、複数のメモリ選択線群に同時に出力するメモリ選択回路と、複数の副画素に共通なコモン電位が供給される共通電極と、コモン電位を第2選択クロック信号に同期して反転させて、共通電極に出力する、共通電極駆動回路と、を備える。複数の副画素は、メモリ選択信号が供給されたメモリ選択線に応じて、複数のメモリの内の1つのメモリに格納されている副画素データに基づいて、画像を表示する。 A display device according to one embodiment of the present invention is based on a plurality of subpixels each including a memory block that is arranged in a row direction and a column direction and each includes a plurality of memories that store subpixel data, and a reference clock signal A clock signal output circuit for outputting a plurality of clock signals having different frequencies, and selecting one of the plurality of clock signals as the first selection clock signal, and selecting one of the plurality of clock signals as the first one. A selection circuit for selecting two selection clock signals, and a plurality of memories provided in each row, each including a plurality of memory selection lines electrically connected to the memory blocks of the subpixels belonging to the row In synchronization with the selection line group and the first selection clock signal, a memory selection signal for selecting one memory from the plurality of memories in the memory block is sent to the plurality of memory selection line groups. A memory selection circuit that outputs simultaneously, a common electrode that is supplied with a common potential common to a plurality of subpixels, and a common electrode drive that inverts the common potential in synchronization with the second selection clock signal and outputs the inverted signal to the common electrode A circuit. The plurality of subpixels display an image based on the subpixel data stored in one of the plurality of memories according to the memory selection line to which the memory selection signal is supplied.
本発明を実施するための形態(実施形態)につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本開示が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本開示の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。 DESCRIPTION OF EMBODIMENTS Embodiments (embodiments) for carrying out the present invention will be described in detail with reference to the drawings. The present disclosure is not limited by the contents described in the following embodiments. The constituent elements described below include those that can be easily assumed by those skilled in the art and those that are substantially the same. Furthermore, the constituent elements described below can be appropriately combined. It should be noted that the disclosure is merely an example, and those skilled in the art can easily conceive of appropriate changes while maintaining the gist of the invention are naturally included in the scope of the present disclosure. In addition, the drawings may be schematically represented with respect to the width, thickness, shape, and the like of each part in comparison with actual aspects for clarity of explanation, but are merely examples, and the interpretation of the present disclosure may be interpreted. It is not limited. In addition, in the present specification and each drawing, elements similar to those described above with reference to the previous drawings are denoted by the same reference numerals, and detailed description may be omitted as appropriate.
(第1の実施形態)
[全体構成]
図1は、第1の実施形態の表示装置の全体構成の概要を示す図である。表示装置1は、第1パネル2と、第1パネル2に対向配置された第2パネル3と、を含む。表示装置1は、画像を表示する表示領域DAと、表示領域DAの外側の額縁領域GDと、を有する。表示領域DAにおいて、第1パネル2と第2パネル3との間には、液晶層が封入されている。
(First embodiment)
[overall structure]
FIG. 1 is a diagram illustrating an outline of the overall configuration of the display device according to the first embodiment. The
なお、第1の実施形態では、表示装置1は、液晶層を使用した液晶表示装置としたが、本開示はこれに限定されない。表示装置1は、液晶層に代えて有機EL(Electro-Luminescence)素子を使用した有機EL表示装置であっても良い。
In the first embodiment, the
表示領域DA内には、複数の画素Pixが、第1パネル2及び第2パネル3の主面と平行なX方向にN列(Nは、自然数)、第1パネル2及び第2パネル3の主面と平行且つX方向と交差するY方向にM行(Mは、自然数)のマトリクス状に配置されている。
In the display area DA, a plurality of pixels Pix are arranged in N columns (N is a natural number) in the X direction parallel to the main surfaces of the
額縁領域GD内には、インタフェース回路4と、ソース線駆動回路5と、共通電極駆動回路6と、反転駆動回路7と、メモリ選択回路8と、ゲート線駆動回路9と、ゲート線選択回路10と、分周回路31と、選択回路32とが、配置されている。なお、これら複数の回路のうち、インタフェース回路4と、ソース線駆動回路5と、共通電極駆動回路6と、反転駆動回路7と、メモリ選択回路8と、分周回路31と、選択回路32とをICチップに組み込み、ゲート線駆動回路9と、ゲート線選択回路10とを第1パネル2上に形成した構成を採用することも可能である。或いは、ICチップに組み込まれる回路群を表示装置外のプロセッサに形成し、それらと表示装置1とを接続する構成も採用可能である。
In the frame region GD, the interface circuit 4, the source
M×N個の画素Pixの各々は、複数の副画素SPixを含む。第1の実施形態では、複数の副画素SPixは、R(赤)、G(緑)及びB(青)の3個とするが、本開示はこれに限定されない。複数の副画素SPixは、R(赤)、G(緑)及びB(青)にW(白)を加えた4個であっても良い。或いは、複数の副画素SPixは、色が異なる5個以上であっても良い。 Each of the M × N pixels Pix includes a plurality of subpixels SPix. In the first embodiment, the plurality of sub-pixels SPix are R (red), G (green), and B (blue), but the present disclosure is not limited to this. The plurality of sub-pixels SPix may be four in which W (white) is added to R (red), G (green), and B (blue). Alternatively, the plurality of subpixels SPix may be five or more having different colors.
第1の実施形態では、1つの画素Pixに含まれる副画素SPixが3個であるので、表示領域DA内には、M×N×3個の副画素SPixが配置されていることになる。また、第1の実施形態では、M×N個の画素Pixの各々の3個の副画素SPixがX方向に配置されているので、M×N個の画素Pixの1つの行には、N×3個の副画素SPixが配置されていることになる。 In the first embodiment, since there are three subpixels SPix included in one pixel Pix, M × N × 3 subpixels SPix are arranged in the display area DA. In the first embodiment, the three sub-pixels SPix of each of the M × N pixels Pix are arranged in the X direction, so that one row of the M × N pixels Pix includes N X3 sub-pixels SPix are arranged.
各副画素SPixは、複数のメモリを含む。第1の実施形態では、複数のメモリは、第1メモリから第3メモリまでの3個とするが、本開示はこれに限定されない。複数のメモリは、2個であっても良いし、4個以上であっても良い。 Each subpixel SPix includes a plurality of memories. In the first embodiment, the plurality of memories are three from the first memory to the third memory, but the present disclosure is not limited to this. The plurality of memories may be two, or four or more.
第1の実施形態では、1つの副画素SPixに含まれるメモリが3個であるので、表示領域DA内には、M×N×3×3個のメモリが配置されていることになる。また、第1の実施形態では、各副画素SPixが3個のメモリを含んでいるので、M×N個の画素Pixの1つの行には、N×3×3個のメモリが配置されていることになる。 In the first embodiment, since there are three memories included in one subpixel SPix, M × N × 3 × 3 memories are arranged in the display area DA. In the first embodiment, since each sub-pixel SPix includes three memories, N × 3 × 3 memories are arranged in one row of M × N pixels Pix. Will be.
各副画素SPixは、各々が含む第1メモリから第3メモリまでの内の選択された1個のメモリに格納されている副画素データに基づいて、当該副画素SPixの表示が実施される。つまり、M×N×3個の副画素SPixに含まれるM×N×3×3個のメモリの集合は、3個のフレームメモリと同等である。 Each subpixel SPix displays the subpixel SPix based on the subpixel data stored in one selected memory from the first memory to the third memory included in each subpixel SPix. That is, a set of M × N × 3 × 3 memories included in the M × N × 3 sub-pixels SPix is equivalent to three frame memories.
インタフェース回路4は、シリアル−パラレル変換回路4aと、タイミングコントローラ4bと、を含む。タイミングコントローラ4bは、設定レジスタ4cを含む。シリアル−パラレル変換回路4aには、コマンドデータCMD及び画像データIDが、外部回路からシリアルデータで供給される。外部回路は、ホストCPU(Central Processing Unit)又はアプリケーションプロセッサが例示されるが、本開示はこれらに限定されない。
The interface circuit 4 includes a serial-
シリアル−パラレル変換回路4aは、供給されたコマンドデータCMDをパラレルデータに変換して、設定レジスタ4cに出力する。設定レジスタ4cには、ソース線駆動回路5、反転駆動回路7、メモリ選択回路8、ゲート線駆動回路9、ゲート線選択回路10及び選択回路32を制御するための値がコマンドデータCMDに基づいて設定される。
The serial-
シリアル−パラレル変換回路4aは、供給された画像データIDをパラレルデータに変換して、タイミングコントローラ4bに出力する。タイミングコントローラ4bは、設定レジスタ4cに設定された値に基づいて、画像データIDをソース線駆動回路5に出力する。また、タイミングコントローラ4bは、設定レジスタ4cに設定された値に基づいて、反転駆動回路7、メモリ選択回路8、ゲート線駆動回路9、ゲート線選択回路10及び選択回路32を制御する。
The serial-
共通電極駆動回路6、反転駆動回路7及び分周回路31には、基準クロック信号CLKが、外部回路から供給される。外部回路は、クロックジェネレータが例示されるが、本開示はこれに限定されない。
A reference clock signal CLK is supplied from an external circuit to the common
分周回路31は、基準クロック信号CLKに基づいて、周波数の異なる複数のクロック信号を、選択回路32に出力する。詳細には、分周回路31は、基準クロック信号CLKを複数の分周比で分周した複数の分周クロック信号を、選択回路32に出力する。
The
選択回路32は、タイミングコントローラ4bの制御下で、複数の分周クロック信号の内の1つを選択クロック信号CLK−SELとして選択する。選択回路32は、選択クロック信号CLK−SELを、メモリ選択回路8に出力する。
The
第1の実施形態では、表示装置1は、コモン反転駆動方式を採用する。表示装置1がコモン反転駆動方式を採用するので、共通電極駆動回路6は、基準クロック信号CLKに同期して、共通電極の電位(コモン電位)を反転する。反転駆動回路7は、タイミングコントローラ4bの制御下で、基準クロック信号CLKに同期して、副画素電極の電位を反転させる。これにより、表示装置1は、コモン反転駆動方式を実現することができる。第1の実施形態では、表示装置1は、液晶に電圧が印加されていない場合に黒色を表示し、液晶に電圧が印加されている場合に白色を表示する、いわゆるノーマリーブラック液晶表示装置とする。ノーマリーブラック液晶表示装置では、副画素電極の電位とコモン電位とが同相の場合には、黒色が表示され、副画素電極の電位とコモン電位とが異相の場合には、白色が表示される。なお、これに限らず、副画素電極の電位とコモン電位とが同相の場合には、白色が表示され、副画素電極の電位とコモン電位とが異相の場合には、黒色が表示されるノーマリーホワイトの構成も採用可能である。
In the first embodiment, the
表示装置1にて画像を表示させるべく、各副画素SPixの第1メモリから第3メモリまでに副画素データを格納する必要がある。各メモリに副画素データを格納するために、ゲート線駆動回路9は、タイミングコントローラ4bの制御下で、M×N個の画素Pixの内の1つの行を選択するためのゲート信号を出力する。
In order to display an image on the
各副画素が1個のメモリを有するMIP型液晶表示装置では、1つの行(画素行(副画素行))当たり1本のゲート線が配置される。しかしながら、実施形態では、各副画素SPixが、第1メモリから第3メモリまでの3個のメモリを含んでいる。そこで、実施形態では、1つの行当たり、3本のゲート線が配置されている。3本のゲート線は、1つの行に含まれる副画素SPixの各々の第1メモリから第3メモリまでに夫々電気的に接続されている。なお、副画素SPixが、ゲート信号に加えて、ゲート信号を反転した反転ゲート信号とで動作する場合には、1つの行当たり、6本のゲート線が配置される。 In the MIP type liquid crystal display device in which each subpixel has one memory, one gate line is arranged per one row (pixel row (subpixel row)). However, in the embodiment, each sub-pixel SPix includes three memories from the first memory to the third memory. Therefore, in the embodiment, three gate lines are arranged per row. The three gate lines are electrically connected from the first memory to the third memory of each of the subpixels SPix included in one row. When the subpixel SPix operates with an inverted gate signal obtained by inverting the gate signal in addition to the gate signal, six gate lines are arranged per row.
1つの行当たりに配置されている3本又は6本のゲート線が、ゲート線群に対応する。第1の実施形態では、表示装置1は、M行の画素Pixを有するので、M群のゲート線群が配置されている。
Three or six gate lines arranged per row correspond to a gate line group. In the first embodiment, since the
ゲート線駆動回路9は、M行の画素Pixに対応して、M個の出力端子を有している。ゲート線駆動回路9は、タイミングコントローラ4bの制御下で、M行の内の1つの行を選択するためのゲート信号を、M個の出力端子から順次出力する。
The gate
ゲート線選択回路10は、タイミングコントローラ4bの制御下で、1つの行に配置された3本のゲート線の内の1本を選択する。これにより、ゲート線駆動回路9から出力されたゲート信号は、1つの行に配置された3本のゲート線の内の選択された1本に、供給される。
The gate
ソース線駆動回路5は、タイミングコントローラ4bの制御下で、ゲート信号によって選択されているメモリに副画素データを夫々出力する。これにより、各副画素SPixの第1メモリから第3メモリに順次副画素データが夫々格納される。
The source
表示装置1は、M行の画素Pixを線順次走査することによって、1個のフレームデータの副画素データが各副画素SPixの第1メモリに格納される。そして、表示装置1は、線順次走査を3回実行することによって、各副画素SPixの第1メモリから第3メモリに3個のフレームデータが格納される。
The
これに際し、表示装置1は、1つの行の走査毎に第1のメモリへの書き込み、第2のメモリへの書き込み、第3のメモリへの書き込みを行う手順を採用することも可能である。かかる走査を第1行から第M行まで実施することにより、一度の線順次走査で各副画素SPixの第1メモリから第3メモリまでに副画素データを格納することができる。
At this time, the
第1の実施形態では、1つの行当たり、3本のメモリ選択線が配置されている。3本のメモリ選択線は、1つの行に含まれるN×3個の副画素SPixの各々の第1メモリから第3メモリまでに夫々電気的に接続されている。なお、副画素SPixが、メモリ選択信号に加えて、メモリ選択信号を反転した反転メモリ選択信号とで動作する場合には、1つの行当たり、6本のメモリ選択線が配置される。 In the first embodiment, three memory selection lines are arranged per row. The three memory selection lines are electrically connected from the first memory to the third memory of each of N × 3 subpixels SPix included in one row. When the subpixel SPix operates with an inverted memory selection signal obtained by inverting the memory selection signal in addition to the memory selection signal, six memory selection lines are arranged per row.
1つの行当たりに配置されている3本又は6本のメモリ選択線が、メモリ選択線群に対応する。第1の実施形態では、表示装置1は、M行の画素Pixを有するので、M群のメモリ選択線群が配置されている。
Three or six memory selection lines arranged per row correspond to a memory selection line group. In the first embodiment, since the
メモリ選択回路8は、タイミングコントローラ4bの制御下で、選択クロック信号CLK−SELに同期して、各副画素SPixの第1メモリから第3メモリまでの内の1個を、同時に選択する。より詳細には、全ての副画素SPixの第1メモリが同時に選択される。或いは、全ての副画素SPixの第2メモリが同時に選択される。或いは、全ての副画素SPixの第3メモリが同時に選択される。従って、表示装置1は、各副画素SPixの第1メモリから第3メモリまでの選択を切り替えることによって、3つの画像の内の1つの画像を表示させることができる。これにより、表示装置1は、画像を一斉に変化させることができ、画像を短時間で変化させることができる。また、表示装置1は、各副画素SPixの第1メモリから第3メモリまでの選択を順次切り替えることによって、アニメーション表示(動画像表示)を行うことができる。
Under the control of the
[断面構造]
図2は、第1の実施形態の表示装置の断面図である。図2に示すように、表示装置1は、第1パネル2と、第2パネル3と、液晶層30とを含む。第2パネル3は、第1パネル2と対向して配置される。液晶層30は、第1パネル2と第2パネル3との間に設けられる。第2パネル3の一主面たる表面が、画像を表示させるための表示面1aである。
[Cross-section structure]
FIG. 2 is a cross-sectional view of the display device according to the first embodiment. As shown in FIG. 2, the
表示面1a側の外部から入射した光は、第1パネル2の反射電極15によって反射されて表示面1aから出射する。表示装置1は、この反射光を利用して、表示面1aに画像を表示する反射型液晶表示装置である。なお、本明細書において、表示面1aと平行な方向をX方向とし、表示面1aと平行な面においてX方向と交差する方向をY方向とする。また、表示面1aに垂直な方向をZ方向とする。
Light incident from the outside on the
第1パネル2は、第1基板11と、絶縁層12と、反射電極15と、配向膜18とを有する。第1基板11は、ガラス基板又は樹脂基板が例示される。第1基板11の表面には、図示しない回路素子や、ゲート線、データ線等の各種配線が設けられる。回路素子は、TFT(Thin Film Transistor)等のスイッチング素子や、容量素子を含む。
The
絶縁層12は、第1基板11の上に設けられ、回路素子や各種配線等の表面を全体として平坦化している。反射電極15は、絶縁層12の上に複数設けられる。配向膜18は、反射電極15と液晶層30との間に設けられる。反射電極15は、副画素SPix毎に矩形状に設けられている。反射電極15は、アルミニウム(Al)又は銀(Ag)で例示される金属で形成されている。また、反射電極15は、これらの金属材料と、ITO(Indium Tin Oxide)で例示される透光性導電材料と、を積層した構成としても良い。反射電極15は、良好な反射率を有する材料が用いられ、外部から入射する光を拡散反射させる反射板として機能する。
The insulating
反射電極15によって反射された光は、拡散反射によって散乱されるものの、表示面1a側に向かって一様な方向に進む。また、反射電極15に印加される電圧レベルが変化することにより、当該反射電極上の液晶層30における光の透過状態、すなわち副画素毎の光の透過状態が変化する。すなわち、反射電極15は、副画素電極としての機能も有する。
Although the light reflected by the
第2パネル3は、第2基板21と、カラーフィルタ22と、共通電極23と、配向膜28と、1/4波長板24と、1/2波長板25と、偏光板26とを含む。第2基板21の両面のうち、第1パネル2と対向する面に、カラーフィルタ22及び共通電極23が、この順で設けられる。共通電極23と液晶層30との間に配向膜28が設けられる。第2基板21の、表示面1a側の面に、1/4波長板24、1/2波長板25及び偏光板26が、この順で積層されている。
The
第2基板21は、ガラス基板又は樹脂基板が例示される。共通電極23は、ITOで例示される透光性導電材料で形成されている。共通電極23は、複数の反射電極15と対向して配置され、各副画素SPixに対する共通の電位を供給する。カラーフィルタ22は、R(赤)、G(緑)、及び、B(青)の3色のフィルタを有することが例示されるが、本開示はこれに限定されない。
The
液晶層30は、ネマティック(Nematic)液晶を含んでいることが例示される。液晶層30は、共通電極23と反射電極15との間の電圧レベルが変更されることにより、液晶分子の配向状態が変化する。これによって、液晶層30を透過する光を副画素SPix毎に変調する。
The
外光等が表示装置1の表示面1a側から入射する入射光となり、第2パネル3及び液晶層30を透過して反射電極15に到達する。そして、入射光は各副画素SPixの反射電極15で反射される。かかる反射光は、副画素SPix毎に変調されて表示面1aから出射される。これにより、画像の表示が行われる。
External light or the like becomes incident light that enters from the
[回路構成]
図3は、第1の実施形態の表示装置の画素内での副画素の配置を示す図である。画素Pixは、R(赤)の副画素SPixRと、G(緑)の副画素SPixGと、B(青)の副画素SPixBと、を含む。副画素SPixR、SPixG及びSPixBは、X方向に配列されている。
[Circuit configuration]
FIG. 3 is a diagram illustrating an arrangement of sub-pixels in a pixel of the display device according to the first embodiment. The pixel Pix includes an R (red) subpixel SPix R , a G (green) subpixel SPix G, and a B (blue) subpixel SPix B. The subpixels SPix R , SPix G and SPix B are arranged in the X direction.
副画素SPixR、SPixG及びSPixBの各々は、メモリブロック50と、反転スイッチ61と、を含む。メモリブロック50は、第1メモリ51と、第2メモリ52と、第3メモリ53と、を含む。反転スイッチ61、第1メモリ51、第2メモリ52及び第3メモリ53は、Y方向に配列されている。
Each of the subpixels SPix R , SPix G and SPix B includes a
第1メモリ51、第2メモリ52及び第3メモリ53の各々は、1ビットのデータを格納するメモリセルとするが、本開示はこれに限定されない。第1メモリ51、第2メモリ52及び第3メモリ53の各々は、2ビット以上のデータを格納するメモリセルであっても良い。
Each of the
反転スイッチ61は、第1メモリ51、第2メモリ52及び第3メモリ53と、副画素電極(反射電極)15(図2参照)との間に電気的に接続されている。反転スイッチ61は、反転駆動回路7から供給される、基準クロック信号CLKに同期且つ同相で変化する表示信号、及び、基準クロック信号CLKに同期且つ逆相で変化する表示信号に基づいて、第1メモリ51、第2メモリ52及び第3メモリ53の内の選択された1個のメモリから出力される副画素データを一定周期毎に反転して、副画素電極15に出力する。表示信号が反転する周期は、共通電極23の電位(コモン電位)が反転する周期と同じである。
The
反転スイッチ61が、スイッチ回路に対応する。
The inverting
図4は、第1の実施形態の表示装置の分周回路及び選択回路の回路構成を示す図である。 FIG. 4 is a diagram illustrating a circuit configuration of the frequency dividing circuit and the selection circuit of the display device according to the first embodiment.
分周回路31は、デイジーチェーン(daisy chain)接続された、第1の1/2分周器331から第4の1/2分周器334までを含む。第1の1/2分周器331から第4の1/2分周器334までの各々は、フリップフロップで構成可能である。
第1の1/2分周器331には、基準クロック信号CLKである、第1分周クロック信号CLK−X0が供給される。第1分周クロック信号CLK−X0は、基準クロック信号CLKを1/1分周した信号と考えることができる。 The first 1/2 frequency divider 33 1, a reference clock signal CLK, the first divided clock signal CLK-X 0 is supplied. First frequency-divided clock signal CLK-X 0 is a reference clock signal CLK can be considered as 1/1 frequency-divided signal.
第1の1/2分周器331は、第1分周クロック信号CLK−X0を1/2分周した第2分周クロック信号CLK−X1を、第2の1/2分周器332及び選択回路32に出力する。第2の1/2分周器332は、第2分周クロック信号CLK−X1を1/2分周した第3分周クロック信号CLK−X2を、第3の1/2分周器333及び選択回路32に出力する。
The first 1/2 frequency divider 33 1, the second divided clock signal CLK-X 1 in which the first divided clock signal CLK-X 0 divided by 2, a second 1/2 frequency-divided and it outputs the vessel 33 2 and the
第3の1/2分周器333は、第3分周クロック信号CLK−X2を1/2分周した第4分周クロック信号CLK−X3を、第4の1/2分周器334及び選択回路32に出力する。第4の1/2分周器334は、第4分周クロック信号CLK−X3を1/2分周した第5分周クロック信号CLK−X4を、選択回路32に出力する。
The third 1/2 frequency divider 33 3, the fourth frequency-divided clock signal CLK-X 3 in which the third frequency-divided clock signal CLK-X 2 divided by 2, divide-fourth and it outputs the vessel 33 4 and the
分周回路31が、クロック信号出力回路に対応する。
The
選択回路32は、セレクタ341を含む。セレクタ341には、第1分周クロック信号CLK−X0から第5分周クロック信号CLK−X4までが、供給される。セレクタ341は、タイミングコントローラ4bから供給される制御信号Sig6に基づいて、第1分周クロック信号CLK−X0から第5分周クロック信号CLK−X4までの内の1つの分周クロック信号を、選択クロック信号CLK−SELとして、選択する。セレクタ341は、選択クロック信号CLK−SELを、メモリ選択回路8に出力する。
なお、第1の実施形態では、分周回路31は、1/2分周器33を含むこととしたが、本開示はこれに限定されない。分周回路31は、1/3分周器や1/4分周器を含んでも良い。また、第1の実施形態では、分周回路31は、4個の1/2分周器33を含むこととしたが、本開示はこれに限定されない。分周回路31は、3個以下又は5個以上の分周器を含み、3つ以下又は5つ以上の分周クロック信号を選択回路32に出力することとしても良い。また、第1の実施形態では、分周回路31は、デイジーチェーン接続された、第1の1/2分周器331から第4の1/2分周器334までを含むこととしたが、本開示はこれに限定されない。複数の分周クロック信号の作成は、種々の回路構成によって実現可能である。
In the first embodiment, the
また、第1の実施形態では、表示装置1が、クロック信号出力回路として、分周回路31を備えることとしたが、本開示はこれに限定されない。表示装置1は、分周回路31に代えて、クロック信号出力回路として、基準クロック信号CLKを複数の逓倍比で逓倍した複数の逓倍クロック信号を選択回路32に出力する、逓倍回路を備えても良い。この場合は、逓倍回路が、クロック信号出力回路に対応する。
In the first embodiment, the
図5は、第1の実施形態の表示装置の分周クロック信号の波形を示す図である。 FIG. 5 is a diagram illustrating a waveform of the divided clock signal of the display device according to the first embodiment.
基準クロック信号CLKの周波数をNヘルツ(Nは、正の数)とする。第1分周クロック信号CLK−X0の周波数は、基準クロック信号CLKの周波数と同じ、Nヘルツである。 The frequency of the reference clock signal CLK is N hertz (N is a positive number). The frequency of the first frequency-divided clock signal CLK-X 0 is the same as the frequency of the reference clock signal CLK, the is N Hz.
第1の1/2分周器331は、第1分周クロック信号CLK−X0を1/2分周した第2分周クロック信号CLK−X1を出力する。第2分周クロック信号CLK−X1の周波数は、第1分周クロック信号CLK−X0の周波数の1/2である、N/2ヘルツである。第2分周クロック信号CLK−X1は、第1分周クロック信号CLK−X0の立ち下がりエッジであるタイミングt0において、立ち上がる。なお、第1の実施形態では、第2分周クロック信号CLK−X1は、第1分周クロック信号CLK−X0の立ち下がりエッジにおいて立ち上がることとしたが、本開示はこれに限定されない。第2分周クロック信号CLK−X1は、第1分周クロック信号CLK−X0の立ち上がりエッジにおいて立ち上がっても良い。以下に説明する第3分周クロック信号CLK−X2、第4分周クロック信号CLK−X3及び第5分周クロック信号CLK−X4も、第2分周クロック信号CLK−X1と同様である。 The first 1/2 frequency divider 33 1 outputs the second divided clock signal CLK-X 1 in which the first divided clock signal CLK-X 0 divided by 2. Second division frequency of the clock signal CLK-X 1 is a half the frequency of the first frequency-divided clock signal CLK-X 0 is N / 2 hertz. Second divided clock signal CLK-X 1 at timing t 0 is a falling edge of the first divided clock signal CLK-X 0, rises. In the first embodiment, the second frequency-divided clock signal CLK-X 1 is, it is assumed that rises at the falling edge of the first divided clock signal CLK-X 0, the disclosure is not limited thereto. Second divided clock signal CLK-X 1 may be stood up in the first divided clock signal rising edge of the CLK-X 0. The third divided clock signal CLK-X 2 , the fourth divided clock signal CLK-X 3, and the fifth divided clock signal CLK-X 4 described below are also the same as the second divided clock signal CLK-X 1. It is.
第2の1/2分周器332は、第2分周クロック信号CLK−X1を1/2分周した第3分周クロック信号CLK−X2を出力する。第3分周クロック信号CLK−X2の周波数は、第2分周クロック信号CLK−X1の周波数の1/2である、N/4ヘルツである。第3分周クロック信号CLK−X2は、第2分周クロック信号CLK−X1の立ち下がりエッジであるタイミングt1において、立ち上がる。 2 second 1/2 frequency divider 33 outputs a third frequency-divided clock signal CLK-X 2 in which the second frequency-divided clock signal CLK-X 1 divided by 2. Frequency of the third frequency-divided clock signal CLK-X 2 is half of the second divided clock signal frequency of the CLK-X 1 is N / 4 hertz. The third frequency-divided clock signal CLK-X 2 at the timing t 1 to a second frequency-divided clock signal falling edge of CLK-X 1, it rises.
第3の1/2分周器333は、第3分周クロック信号CLK−X2を1/2分周した第4分周クロック信号CLK−X3を出力する。第4分周クロック信号CLK−X3の周波数は、第3分周クロック信号CLK−X2の周波数の1/2である、N/8ヘルツである。第4分周クロック信号CLK−X3は、第3分周クロック信号CLK−X2の立ち下がりエッジであるタイミングt2において、立ち上がる。 The third 1/2 frequency divider 33 3 outputs the fourth frequency-divided clock signal CLK-X 3 in which the third frequency-divided clock signal CLK-X 2 divided by 2. Frequency of the fourth frequency-divided clock signal CLK-X 3 is a half of the third frequency-divided frequency of the clock signal CLK-X 2 is N / 8 hertz. The fourth frequency-divided clock signal CLK-X 3 at a timing t 2 is the third frequency-divided falling edge of the clock signal CLK-X 2, rises.
第4の1/2分周器334は、第4分周クロック信号CLK−X3を1/2分周した第5分周クロック信号CLK−X4を出力する。第5分周クロック信号CLK−X4の周波数は、第4分周クロック信号CLK−X3の周波数の1/2である、N/16ヘルツである。第5分周クロック信号CLK−X4は、第4分周クロック信号CLK−X3の立ち下がりエッジであるタイミングt3において、立ち上がる。 The fourth 1/2 frequency divider 33 4 outputs the fifth division clock signal CLK-X 4 in which the fourth frequency-divided clock signal CLK-X 3 divided by 2. Frequency of the fifth-divided clock signal CLK-X 4 is a half of the fourth divided frequency of the clock signal CLK-X 3 is N / 16 Hz. Fifth division clock signal CLK-X 4 at a timing t 3 of a fourth division falling edge of the clock signal CLK-X 3, rises.
図6は、第1の実施形態の表示装置のモジュール構成を示す図である。詳細には、図6は、表示装置1での、分周回路31及び選択回路32の配置を示す図である。分周回路31及び選択回路32は、額縁領域GD内の、第1パネル2が第2パネル3と重ならない部分に、配置されている。第1パネル2には、フレキシブル基板Fが取り付けられている。分周回路31には、フレキシブル基板Fを介して、基準クロック信号CLKが供給される。基準クロック信号CLKは、共通電極駆動回路6(図1参照)及び反転駆動回路7(図1参照)にも、供給される。
FIG. 6 is a diagram illustrating a module configuration of the display device according to the first embodiment. Specifically, FIG. 6 is a diagram illustrating an arrangement of the
分周回路31は、基準クロック信号CLKを分周した第1分周クロック信号CLK−X0から第5分周クロック信号CLK−X4までを、選択回路32に出力する。選択回路32は、第1分周クロック信号CLK−X0から第5分周クロック信号CLK−X4までの内の1つを選択クロック信号CLK−SELとして選択する。選択回路32は、選択クロック信号CLK−SELを、メモリ選択回路8(図1参照)に出力する。
分周回路31及び選択回路32は、COG(Chip On Glass)として、第1パネル2上に実装されても良い。また、分周回路31及び選択回路32は、COF(Chip On Film)として、フレキシブル基板F上に実装されても良い。
The
図7は、第1の実施形態の表示装置の回路構成を示す図である。図7では、各副画素SPixの内の2×2個の副画素SPixを示している。
FIG. 7 is a diagram illustrating a circuit configuration of the display device according to the first embodiment. FIG. 7
副画素SPixは、メモリブロック50及び反転スイッチ61に加えて、液晶LQと、保持容量Cと、副画素電極15(図2参照)と、を含む。
The subpixel SPix includes a liquid crystal LQ, a storage capacitor C, and a subpixel electrode 15 (see FIG. 2) in addition to the
共通電極駆動回路6は、各副画素SPixに共通するコモン電位VCOMを、基準クロック信号CLKに同期且つ同相で変化させて、共通電極23(図2参照)に出力する。共通電極駆動回路6は、基準クロック信号CLKを共通電極23にそのままコモン電位VCOMとして出力しても良いし、電流駆動能力を増幅するバッファ回路を介して共通電極23にコモン電位VCOMとして出力しても良い。
The common
ゲート線駆動回路9は、M行の画素Pixに対応して、M個の出力端子を有している。ゲート線駆動回路9は、タイミングコントローラ4bから供給される制御信号Sig4に基づいて、M行の内の1つの行を選択するためのゲート信号を、M個の出力端子から順次出力する。
The gate
ゲート線駆動回路9は、制御信号Sig4(スキャン開始信号及びクロックパルス信号)に基づいて、ゲート信号をM個の出力端子から順次出力するスキャナ回路であっても良い。或いは、ゲート線駆動回路9は、符号化された制御信号Sig4を復号化し、該制御信号Sig4で指定された出力端子にゲート信号を出力するデコーダ回路であっても良い。
The gate
ゲート線選択回路10は、M行の画素Pixに対応して、M個のスイッチSW4_1、SW4_2、・・・を含む。M個のスイッチSW4_1、SW4_2、・・・は、タイミングコントローラ4bから供給される制御信号Sig5によって共通に制御される。
The gate
第1パネル2上には、M行の画素Pixに対応して、M群のゲート線群GL1、GL2、・・・が配置されている。M群のゲート線群GL1、GL2、・・・の各々は、当該行の第1メモリ51(図3参照)に電気的に接続された第1ゲート線GCLaと、第2メモリ52(図3参照)に電気的に接続された第2ゲート線GCLbと、第3メモリ53(図3参照)に電気的に接続された第3ゲート線GCLcと、を含む。M群のゲート線群GL1、GL2、・・・の各々は、表示領域DA(図1参照)内において、X方向に沿っている。
On the
M個のスイッチSW4_1、SW4_2、・・・の各々は、制御信号Sig5が第1の値の場合には、ゲート線駆動回路9の出力端子と、第1ゲート線GCLaと、を電気的に接続する。M個のスイッチSW4_1、SW4_2、・・・の各々は、制御信号Sig5が第2の値の場合には、ゲート線駆動回路9の出力端子と、第2ゲート線GCLbと、を電気的に接続する。M個のスイッチSW4_1、SW4_2、・・・の各々は、制御信号Sig5が第3の値の場合には、ゲート線駆動回路9の出力端子と、第3ゲート線GCLcと、を電気的に接続する。
M switches SW 4_1, SW 4_2, each ..., when the control signal Sig 5 of the first value, and an output terminal of the gate
ゲート線駆動回路9の出力端子と、第1ゲート線GCLaと、が電気的に接続された場合には、ゲート信号が、各副画素SPixの第1メモリ51に供給される。ゲート線駆動回路9の出力端子と、第2ゲート線GCLbと、が電気的に接続された場合には、ゲート信号が、各副画素SPixの第2メモリ52に供給される。ゲート線駆動回路9の出力端子と、第3ゲート線GCLcと、が電気的に接続された場合には、ゲート信号が、各副画素SPixの第3メモリ53に供給される。
An output terminal of the gate
第1パネル2上には、N×3列の副画素SPixに対応して、N×3本のソース線SGL1、SGL2、・・・が配置されている。各ソース線SGL1、SGL2、・・・の各々は、表示領域DA(図1参照)内において、Y方向に沿っている。ソース線駆動回路5は、ゲート信号によって選択されている各副画素SPixの3個のメモリに対して、ソース線SGL1、SGL2、・・・を介して、副画素データを夫々出力する。
On the
ゲート信号が供給された行の副画素SPixは、ゲート信号が供給されたゲート線GCLに応じて、ソース線SGLに供給されている副画素データを、第1メモリ51から第3メモリ53までの内の1つのメモリに格納する。
The subpixel SPix in the row to which the gate signal is supplied receives the subpixel data supplied to the source line SGL from the
メモリ選択回路8は、スイッチSW2と、ラッチ71と、スイッチSW3と、を含む。スイッチSW2は、タイミングコントローラ4bから供給される制御信号Sig2によって制御される。
画像を表示する場合、つまり、M×N×3個の第1メモリ51、第2メモリ52及び第3メモリ53の内のいずれかから画像データを読み出す場合について説明する。この場合には、タイミングコントローラ4bは、第1の値の制御信号Sig2をスイッチSW2に出力する。スイッチSW2は、タイミングコントローラ4bから供給される第1の値の制御信号Sig2に基づいて、オン状態になる。これにより、選択クロック信号CLK−SELがラッチ71に供給される。
A case where an image is displayed, that is, a case where image data is read from any one of M × N × 3
画像を表示しない場合、つまり、M×N×3個の第1メモリ51、第2メモリ52及び第3メモリ53の内のいずれからも画像データを読み出さない場合について説明する。この場合には、タイミングコントローラ4bは、第2の値の制御信号Sig2をスイッチSW2に出力する。スイッチSW2は、タイミングコントローラ4bから供給される第2の値の制御信号Sig2に基づいて、オフ状態になる。これにより、選択クロック信号CLK−SELがラッチ71に供給されない。
A case where no image is displayed, that is, a case where image data is not read from any of the M × N × 3
ラッチ71は、スイッチSW2がオン状態で選択クロック信号CLK−SELが供給される場合には、選択クロック信号CLK−SELのハイレベルを、選択クロック信号CLK−SELの1周期の時間だけ、保持する。ラッチ71は、スイッチSW2がオフ状態で選択クロック信号CLK−SELが供給されない場合には、ハイレベルを保持する。 Latch 71, the switch SW 2 is when the selected clock signal CLK-SEL in the on state is supplied, the high level of the selected clock signal CLK-SEL, only one period of time of the selected clock signal CLK-SEL, retention To do. Latch 71, when the switch SW 2 is the selected clock signal CLK-SEL in the OFF state is not supplied, it holds the high level.
第1パネル2上には、M行の画素Pixに対応して、M群のメモリ選択線群SL1、SL2、・・・が配置されている。M群のメモリ選択線群SL1、SL2、・・・の各々は、当該行の第1メモリ51に電気的に接続された第1メモリ選択線SELaと、第2メモリ52に電気的に接続された第2メモリ選択線SELbと、第3メモリ53に電気的に接続された第3メモリ選択線SELcと、を含む。M群のメモリ選択線群SL1、SL2、・・・の各々は、表示領域DA(図1参照)内において、X方向に沿っている。
On the
スイッチSW3は、タイミングコントローラ4bから供給される制御信号Sig3によって制御される。スイッチSW3は、制御信号Sig3が第1の値の場合には、ラッチ71の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第1メモリ選択線SELaと、を電気的に接続する。スイッチSW3は、制御信号Sig3が第2の値の場合には、ラッチ71の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第2メモリ選択線SELbと、を電気的に接続する。スイッチSW3は、制御信号Sig3が第3の値の場合には、ラッチ71の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第3メモリ選択線SELcとを電気的に接続する。
Switch SW 3 is controlled by the control signal Sig 3 supplied from the
各副画素SPixは、メモリ選択信号が供給されたメモリ選択線SELに応じて、第1メモリ51から第3メモリ53までの内の1つのメモリに格納されている副画素データに基づいて、液晶層を変調する。その結果、表示面に画像(フレーム)が表示される。
Each subpixel SPix is a liquid crystal display based on subpixel data stored in one of the
第1パネル2上には、M行の画素Pixに対応して、M本の表示信号線FRP1、FRP2、・・・が配置されている。M本の表示信号線FRP1、FRP2、・・・の各々は、表示領域DA(図1参照)内において、X方向に沿っている。なお、反転スイッチ61が、表示信号に加えて、表示信号を反転した反転表示信号とで動作する場合には、1つの行当たり、第1表示信号線FRP及び第2表示信号線xFRPが設けられる。
On the
1つの行当たりに配置されている1本又は2本の表示信号線が、表示信号線に対応する。 One or two display signal lines arranged per row correspond to the display signal lines.
反転駆動回路7は、スイッチSW1を含む。スイッチSW1は、タイミングコントローラ4bから供給される制御信号Sig1によって制御される。スイッチSW1は、制御信号Sig1が第1の値の場合には、基準クロック信号CLKを各表示信号線FRP1、FRP2、・・・に供給する。これにより、基準クロック信号CLKに同期して、副画素電極15の電位が反転する。スイッチSW1は、制御信号Sig1が第2の値の場合には、基準電位(接地電位)GNDを各表示信号線FRP1、FRP2、・・・に供給する。
Inversion drive circuit 7 includes a switch SW 1. The switch SW 1 is controlled by a control signal Sig 1 supplied from the
図8は、第1の実施形態の表示装置の副画素の回路構成を示す図である。図8では、1個の副画素SPixを示している。 FIG. 8 is a diagram illustrating a circuit configuration of a sub-pixel of the display device according to the first embodiment. FIG. 8 shows one subpixel SPix.
副画素SPixは、メモリブロック50を含む。メモリブロック50は、第1メモリ51と、第2メモリ52と、第3メモリ53と、スイッチGsw1からGsw3までと、スイッチMsw1からMsw3までと、を含む。
The subpixel SPix includes a
スイッチGsw1の制御入力端子は、第1ゲート線GCLaに電気的に接続されている。スイッチGsw1は、第1ゲート線GCLaにハイレベルのゲート信号が供給されたらオン状態になり、ソース線SGL1と、第1メモリ51の入力端子と、の間を電気的に接続する。これにより、第1メモリ51に、ソース線SGL1に供給される副画素データが格納される。
The control input of the switch gsw 1 is electrically connected to the first gate line GCL a. The switch Gsw 1 is turned on when a high-level gate signal is supplied to the first gate line GCLa, and electrically connects the source line SGL 1 and the input terminal of the
スイッチGsw2の制御入力端子は、第2ゲート線GCLbに電気的に接続されている。スイッチGsw2は、第2ゲート線GCLbにハイレベルのゲート信号が供給されたらオン状態になり、ソース線SGL1と、第2メモリ52の入力端子と、の間を電気的に接続する。これにより、第2メモリ52に、ソース線SGL1に供給される副画素データが格納される。
The control input of the switch gsw 2 is electrically connected to the second gate line GCL b. Switch gsw 2 is turned on When the gate signal is supplied at a high level to the second gate line GCL b, and the source line SGL 1, electrically connected to the input terminal of the
スイッチGsw3の制御入力端子は、第3ゲート線GCLcに電気的に接続されている。スイッチGsw3は、第3ゲート線GCLcにハイレベルのゲート信号が供給されたらオン状態になり、ソース線SGL1と、第3メモリ53の入力端子と、の間を電気的に接続する。これにより、第3メモリ53に、ソース線SGL1に供給される副画素データが格納される。
The control input terminal of the switch gsw 3 is electrically connected to the third gate line GCL c. Switch gsw 3 is turned on When the gate signal is supplied at a high level to the third gate line GCL c, a source line SGL 1, an input terminal of the
なお、スイッチGsw1からGsw3までがハイレベルのゲート信号で動作する場合には、図8に示すように、ゲート線群GL1は、第1ゲート線GCLaから第3ゲート線GCLcまでを含む。ハイレベルのゲート信号で動作するスイッチは、Nチャネルトランジスタが例示されるが、本開示はこれに限定されない。 In the case where the switch gsw 1 until gsw 3 is operated in a gate signal of a high level, as shown in FIG. 8, the gate line group GL 1 from the first gate line GCL a to the third gate line GCL c including. The switch operating with the high-level gate signal is exemplified by an N-channel transistor, but the present disclosure is not limited to this.
一方、スイッチGsw1からGsw3までが、ゲート信号に加えて、ゲート信号を反転した反転ゲート信号とで動作する場合には、ゲート線群GL1は、第1ゲート線GCLaから第3ゲート線GCLcまでに加えて、反転ゲート信号が供給される第4ゲート線xGCLaから第6ゲート線xGCLcまでを更に含む。ゲート信号と、反転ゲート信号と、で動作するスイッチは、トランスファーゲートが例示されるが、本開示はこれに限定されない。 On the other hand, the switch gsw 1 until gsw 3, in addition to the gate signal, when operating in the inverted gate signal gate signal inverted, the gate line group GL 1, the third gate from the first gate line GCL a in addition to the up line GCL c, further comprises a fourth gate line XGCL a reversal gate signal is supplied to the sixth gate line xGCL c. The switch operating with the gate signal and the inverted gate signal is exemplified by a transfer gate, but the present disclosure is not limited thereto.
入力端子が第1ゲート線GCLaに電気的に接続され、出力端子が第4ゲート線xGCLaに電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第4ゲート線xGCLaに供給することが可能である。同様に、入力端子が第2ゲート線GCLbに電気的に接続され、出力端子が第5ゲート線xGCLbに電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第5ゲート線xGCLbに供給することが可能である。同様に、入力端子が第3ゲート線GCLcに電気的に接続され、出力端子が第6ゲート線xGCLcに電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第6ゲート線xGCLcに供給することが可能である。 Input terminal is electrically connected to the first gate line GCL a, an output terminal by providing the inverter circuit electrically connected to the fourth gate line xGCL a, the inverted gate signal to the fourth gate line XGCL a It is possible to supply. Similarly, the input terminal is electrically connected to the second gate line GCL b, the output terminal by providing the inverter circuit electrically connected to the fifth gate line XGCL b, fifth gate line inversion gate signal xGCL b can be supplied. Similarly, the input terminal is electrically connected to the third gate line GCL c, the output terminals by providing the inverter circuit electrically connected to the sixth gate line XGCL c, sixth gate line inversion gate signal xGCL c can be supplied.
スイッチMsw1の制御入力端子は、第1メモリ選択線SELaに電気的に接続されている。スイッチMsw1は、第1メモリ選択線SELaにハイレベルのメモリ選択信号が供給されたらオン状態になり、第1メモリ51の出力端子と、反転スイッチ61の入力端子と、の間を電気的に接続する。これにより、第1メモリ51に格納されている副画素データが、反転スイッチ61に供給される。
The control input of the switch Msw 1 is electrically connected to the first memory select line SEL a. The switch Msw 1 is turned on when a high level memory selection signal is supplied to the first memory selection line SELa, and the switch Msw 1 is electrically connected between the output terminal of the
スイッチMsw2の制御入力端子は、第2メモリ選択線SELbに電気的に接続されている。スイッチMsw2は、第2メモリ選択線SELbにハイレベルのメモリ選択信号が供給されたらオン状態になり、第2メモリ52の出力端子と、反転スイッチ61の入力端子と、の間を電気的に接続する。これにより、第2メモリ52に格納されている副画素データが、反転スイッチ61に供給される。
A control input terminal of the switch Msw 2 is electrically connected to the second memory selection line SEL b . Switch Msw 2 becomes high level memory ON state When the selection signal is supplied to the second memory selection line SEL b, electrical output terminal of the
スイッチMsw3の制御入力端子は、第3メモリ選択線SELcに電気的に接続されている。スイッチMsw3は、第3メモリ選択線SELcにハイレベルのメモリ選択信号が供給されたらオン状態になり、第3メモリ53の出力端子と、反転スイッチ61の入力端子と、の間を電気的に接続する。これにより、第3メモリ53に格納されている副画素データが、反転スイッチ61に供給される。
The control input terminal of the switch Msw 3 is electrically connected to the third memory selection line SEL c . The switch Msw 3 is turned on when a high-level memory selection signal is supplied to the third memory selection line SEL c , and the switch Msw 3 is electrically connected between the output terminal of the
なお、スイッチMsw1からMsw3までがハイレベルのメモリ選択信号で動作する場合には、図8に示すように、メモリ選択線群SL1は、第1メモリ選択線SELaから第3メモリ選択線SELcまでを含む。ハイレベルのゲート信号で動作するスイッチは、Nチャネルトランジスタが例示されるが、本開示はこれに限定されない。 When the switches Msw 1 to Msw 3 operate with a high level memory selection signal, the memory selection line group SL 1 is selected from the first memory selection line SEL a to the third memory selection as shown in FIG. Includes up to line SEL c . The switch operating with the high-level gate signal is exemplified by an N-channel transistor, but the present disclosure is not limited to this.
一方、スイッチMsw1からMsw3までが、メモリ選択信号に加えて、メモリ選択信号を反転した反転メモリ選択信号とで動作する場合には、メモリ選択線群SL1は、第1メモリ選択線SELaから第3メモリ選択線SELcまでに加えて、反転メモリ選択信号が供給される第4メモリ選択線xSELaから第6メモリ選択線xSELcまでを更に含む。メモリ選択信号と、反転メモリ選択信号と、で動作するスイッチは、トランスファーゲートが例示されるが、本開示はこれに限定されない。 On the other hand, when the switches Msw 1 to Msw 3 operate with an inverted memory selection signal obtained by inverting the memory selection signal in addition to the memory selection signal, the memory selection line group SL 1 is connected to the first memory selection line SEL. In addition to a to the third memory selection line SEL c, it further includes from the fourth memory selection line xSEL a to which the inverted memory selection signal is supplied to the sixth memory selection line xSEL c . The switch operating with the memory selection signal and the inverted memory selection signal is exemplified by a transfer gate, but the present disclosure is not limited thereto.
入力端子が第1メモリ選択線SELaに電気的に接続され、出力端子が第4メモリ選択線xSELaに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第4メモリ選択線xSELaに供給することが可能である。同様に、入力端子が第2メモリ選択線SELbに電気的に接続され、出力端子が第5メモリ選択線xSELbに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第5メモリ選択線xSELbに供給することが可能である。同様に、入力端子が第3メモリ選択線SELcに電気的に接続され、出力端子が第6メモリ選択線xSELcに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第6メモリ選択線xSELcに供給することが可能である。 By providing an inverter circuit whose input terminal is electrically connected to the first memory selection line SEL a and whose output terminal is electrically connected to the fourth memory selection line xSEL a , the inverted memory selection signal is selected as the fourth memory selection. It is possible to supply the line xSEL a . Similarly, by providing an inverter circuit whose input terminal is electrically connected to the second memory selection line SEL b and whose output terminal is electrically connected to the fifth memory selection line xSEL b , the inverted memory selection signal is supplied to the second memory selection line SEL b . 5 memory selection lines xSEL b can be supplied. Similarly, by providing an inverter circuit whose input terminal is electrically connected to the third memory selection line SEL c and whose output terminal is electrically connected to the sixth memory selection line xSEL c , the inverted memory selection signal is supplied to the first memory selection line SEL c . 6 memory select lines xSEL c can be supplied.
反転スイッチ61には、基準クロック信号CLKに同期且つ同相で変化する表示信号が、第1表示信号線FRP1から供給される。また、反転スイッチ61には、基準クロック信号CLKに同期且つ逆相で変化する反転表示信号が、第2表示信号線xFRP1から供給される。反転スイッチ61は、表示信号及び反転表示信号に基づいて、第1メモリ51、第2メモリ52又は第3メモリ53に格納されている副画素データをそのまま又は反転して、副画素電極15に供給する。副画素電極15と共通電極23との間には、液晶LQ及び保持容量Cが、設けられている。保持容量Cは、副画素電極15と共通電極23との間の電圧を保持する。液晶LQは、副画素電極15と共通電極23との間の電圧に基づいて分子の方向が変化し、副画素画像を表示する。なお、保持容量Cを備えない構成も採用可能である。
A display signal that changes in synchronization and in phase with the reference clock signal CLK is supplied from the first display signal line FRP 1 to the
なお、反転スイッチ61が表示信号で動作する場合には、第1表示信号線FRP1が、設けられる。一方、反転スイッチ61が、表示信号に加えて、表示信号を反転した反転表示信号とで動作する場合には、第1表示信号線FRP1に加えて、第2表示信号線xFRP1が更に設けられる。そして、入力端子が第1表示信号線FRP1に電気的に接続され、出力端子が第2表示信号線xFRP1に電気的に接続されたインバータ回路を設けることで、反転表示信号を第2表示信号線xFRP1に供給することが可能である。
When the reversing
図9は、第1の実施形態の表示装置の副画素のメモリの回路構成を示す図である。図9は、第1メモリ51の回路構成を示す図である。なお、第2メモリ52及び第3メモリ53の回路構成は、第1メモリ51の回路構成と同様であるので、図示及び説明を省略する。
FIG. 9 is a diagram illustrating a circuit configuration of a sub-pixel memory of the display device according to the first embodiment. FIG. 9 is a diagram illustrating a circuit configuration of the
第1メモリ51は、インバータ回路81と、インバータ回路81に逆方向に電気的に並列接続されたインバータ回路82と、を含むSRAM(Static Random Access Memory)セル構造を有する。インバータ回路81の入力端子及びインバータ回路82の出力端子が、ノードN1を構成し、インバータ回路81の出力端子及びインバータ回路82の入力端子が、ノードN2を構成する。インバータ回路81及び82は、高電位側の電源供給線VDD及び低電位側の電源供給線VSSから供給される電力を使用して、動作する。
The
ノードN1は、スイッチGsw1の出力端子に電気的に接続されている。ノードN2は、スイッチMsw1の入力端子に電気的に接続されている。 Node N1 is electrically connected to the output terminal of the switch gsw 1. Node N2 is electrically connected to the input terminal of the switch Msw 1.
図9では、スイッチGsw1として、トランスファーゲートが用いられている例を示している。スイッチGsw1の一方の制御入力端子は、第1ゲート線GCLaに電気的に接続されている。スイッチGsw1の他方の制御入力端子は、第4ゲート線xGCLaに電気的に接続されている。第4ゲート線xGCLaには、第1ゲート線GCLaに供給されるゲート信号を反転した、反転ゲート信号が供給される。 FIG. 9 shows an example in which a transfer gate is used as the switch Gsw 1 . One control input terminal of the switch gsw 1 is electrically connected to the first gate line GCL a. The other control input of the switch gsw 1 is electrically connected to the fourth gate line xGCL a. The fourth gate line XGCL a, a gate signal supplied to the first gate line GCL a inverted, the inverted gate signal is supplied.
スイッチGsw1の入力端子は、ソース線SGL1に電気的に接続されている。スイッチGsw1の出力端子は、ノードN1に電気的に接続されている。スイッチGsw1は、第1ゲート線GCLaに供給されるゲート信号がハイレベル且つ第4ゲート線xGCLaに供給される反転ゲート信号がローレベルになると、オン状態になり、ソース線SGL1と、ノードN1と、の間を電気的に接続する。これにより、ソース線SGL1に供給される副画素データが、第1メモリ51に格納される。
An input terminal of the switch Gsw 1 is electrically connected to the source line SGL 1 . The output terminal of the switch Gsw 1 is electrically connected to the node N1. Switch gsw 1 is the inverted gate signal gate signal supplied to the first gate line GCL a is supplied to the high level and the fourth gate line XGCL a becomes low level, it turned on, and the source line SGL 1 Are electrically connected to the node N1. Thereby, the subpixel data supplied to the source line SGL 1 is stored in the
図9では、スイッチMsw1として、トランスファーゲートが用いられている例を示している。スイッチMsw1の一方の制御入力端子は、第1メモリ選択線SELaに電気的に接続されている。スイッチMsw1の他方の制御入力端子は、第4メモリ選択線xSELaに電気的に接続されている。第4メモリ選択線xSELaには、第1メモリ選択線SELaに供給されるメモリ選択信号を反転した、反転メモリ選択信号が供給される。 FIG. 9 shows an example in which a transfer gate is used as the switch Msw 1 . One control input terminal of the switch Msw 1 is electrically connected to the first memory select line SEL a. The other control input terminal of the switch Msw 1 is electrically connected to the fourth memory selection line xSEL a . The fourth memory selection line xSEL a is supplied with an inverted memory selection signal obtained by inverting the memory selection signal supplied to the first memory selection line SEL a .
スイッチMsw1の入力端子は、ノードN2に電気的に接続されている。スイッチMsw1の出力端子は、ノードN3に接続されている。ノードN3は、第1メモリ51の出力ノードであり、反転スイッチ61(図8参照)に電気的に接続されている。スイッチMsw1は、第1メモリ選択線SELaに供給されるメモリ選択信号がハイレベル且つ第4メモリ選択線xSELaに供給される反転メモリ選択信号がローレベルになると、オン状態になる。これにより、ノードN2が、スイッチMsw1及びノードN3を経由して、反転スイッチ61の入力端子に、電気的に接続される。これにより、第1メモリ51に格納されている副画素データが、反転スイッチ61に供給される。
The input terminal of the switch Msw 1 is electrically connected to the node N2. The output terminal of the switch Msw 1 is connected to the node N3. The node N3 is an output node of the
なお、スイッチGsw1及びMsw1の両方がオフ状態の場合には、副画素データが、インバータ回路81及び82で構成されるループを循環する。従って、第1メモリ51は、副画素データを保持し続ける。
Note that, when both the switches Gsw 1 and Msw 1 are in the off state, the subpixel data circulates in a loop constituted by the
第1の実施形態では、第1メモリ51がSRAMである場合を例に挙げて説明したが、本開示はこれに限定されない。第1メモリ51の他の例は、DRAM(Dynamic Random Access Memory)が例示される。
In the first embodiment, the case where the
図10は、第1の実施形態の表示装置の副画素の反転スイッチの回路構成を示す図である。反転スイッチ61は、インバータ回路91と、Nチャネルトランジスタ92及び95と、Pチャネルトランジスタ93及び94と、を含む。
FIG. 10 is a diagram illustrating a circuit configuration of the inversion switch of the sub-pixel of the display device according to the first embodiment.
インバータ回路91の入力端子、Pチャネルトランジスタ94のゲート端子及びNチャネルトランジスタ95のゲート端子は、ノードN4に接続されている。ノードN4は、反転スイッチ61の入力ノードであり、第1メモリ51、第2メモリ52及び第3メモリ53のノードN3に電気的に接続されている。ノードN4には、第1メモリ51、第2メモリ52又は第3メモリ53から副画素データが供給される。インバータ回路91は、高電位側の電源供給線VDD及び低電位側の電源供給線VSSから供給される電力を使用して、動作する。
The input terminal of the
Nチャネルトランジスタ92のソース及びドレインの内の一方は、第2表示信号線xFRP1に電気的に接続されている。Nチャネルトランジスタ92のソース及びドレインの内の他方は、ノードN5に電気的に接続されている。
One of the source and the drain of the
Pチャネルトランジスタ93のソース及びドレインの内の一方は、第1表示信号線FRP1に電気的に接続されている。Pチャネルトランジスタ93のソース及びドレインの内の他方は、ノードN5に電気的に接続されている。
One of the source and drain of the P-
Pチャネルトランジスタ94のソース及びドレインの内の一方は、第2表示信号線xFRP1に電気的に接続されている。Pチャネルトランジスタ94のソース及びドレインの内の他方は、ノードN5に電気的に接続されている。
One of the source and drain of the P-
Nチャネルトランジスタ95のソース及びドレインの内の一方は、第1表示信号線FRP1に電気的に接続されている。Nチャネルトランジスタ95のソース及びドレインの内の他方は、ノードN5に電気的に接続されている。
One of the source and drain of the N-
ノードN5は、反転スイッチ61の出力ノードであり、反射電極(副画素電極)15に電気的に接続されている。
The node N5 is an output node of the inverting
第1メモリ51、第2メモリ52又は第3メモリ53から供給される副画素データがハイレベルである場合には、インバータ回路91の出力信号は、ローレベルになる。インバータ回路91の出力信号がローレベルであると、Nチャネルトランジスタ92はオフ状態になり、Pチャネルトランジスタ93はオン状態になる。
When the subpixel data supplied from the
また、第1メモリ51、第2メモリ52又は第3メモリ53から供給される副画素データがハイレベルである場合には、Pチャネルトランジスタ94はオフ状態になり、Nチャネルトランジスタ95はオン状態になる。
When the subpixel data supplied from the
従って、第1メモリ51、第2メモリ52又は第3メモリ53から供給される副画素データがハイレベルである場合には、第1表示信号線FRP1に供給される表示信号が、Pチャネルトランジスタ93及びNチャネルトランジスタ95を介して、副画素電極15に供給される。
Accordingly, when the sub-pixel data supplied from the
第1表示信号線FRP1に供給される表示信号は、基準クロック信号CLKに同期且つ同相で変化する。共通電極23に供給されるコモン電位も、基準クロック信号CLKに同期且つ同相で変化する。表示信号とコモン電位とが同相である場合、液晶LQは、電圧が印加されないので、分子の方向が変化しない。これにより、副画素は、黒表示(反射光を透過させない状態。反射光がカラーフィルタを透過せず、色が表示されない状態)となる。これにより、表示装置1は、コモン反転駆動方式を実現することができる。
The display signal supplied to the first display signal line FRP 1 changes synchronously and in phase with the reference clock signal CLK. The common potential supplied to the
第1メモリ51、第2メモリ52又は第3メモリ53から供給される副画素データがローレベルである場合には、インバータ回路91の出力信号は、ハイレベルになる。インバータ回路91の出力信号がハイレベルであると、Nチャネルトランジスタ92はオン状態になり、Pチャネルトランジスタ93はオフ状態になる。
When the subpixel data supplied from the
また、第1メモリ51、第2メモリ52又は第3メモリ53から供給される副画素データがローレベルである場合には、Pチャネルトランジスタ94はオン状態になり、Nチャネルトランジスタ95はオフ状態になる。
When the subpixel data supplied from the
従って、第1メモリ51、第2メモリ52又は第3メモリ53から供給される副画素データがローレベルである場合には、第2表示信号線xFRP1に供給される反転表示信号が、Nチャネルトランジスタ92及びPチャネルトランジスタ94を介して、副画素電極15に供給される。
Accordingly, when the sub-pixel data supplied from the
第2表示信号線xFRP1に供給される反転表示信号は、基準クロック信号CLKに同期且つ逆相で変化する。共通電極23に供給されるコモン電位は、基準クロック信号CLKに同期且つ同相で変化する。反転表示信号とコモン電位とが異相である場合、液晶LQは、電圧が印加されるので、分子の方向が変化する。これにより、副画素は、白表示(反射光を透過させる状態。反射光がカラーフィルタを透過して色が表示される状態)となる。これにより、表示装置1は、コモン反転駆動方式を実現することができる。
The inverted display signal supplied to the second display signal line xFRP 1 changes in synchronization with the reference clock signal CLK and in reverse phase. The common potential supplied to the
図11は、第1の実施形態の表示装置の副画素のレイアウトの概要を示す図である。 FIG. 11 is a diagram illustrating an outline of the layout of the sub-pixels of the display device according to the first embodiment.
反転スイッチ61、第1メモリ51、第2メモリ52及び第3メモリ53は、Y方向に配列されている。第1メモリ51、第2メモリ52及び第3メモリ53の出力ノードであるノードN3は、反転スイッチ61の入力ノードであるノードN4に電気的に接続されている。反転スイッチ61の出力ノードであるノードN5は、副画素電極15に電気的に接続されている。
The reversing
第1メモリ51は、第1ゲート線GCLaと、第4ゲート線xGCLaと、第1メモリ選択線SELaと、第4メモリ選択線xSELaと、ソース線SGL1と、高電位側の電源供給線VDDと、低電位側の電源供給線VSSと、に電気的に接続されている。
The
第2メモリ52は、第2ゲート線GCLbと、第5ゲート線xGCLbと、第2メモリ選択線SELbと、第5メモリ選択線xSELbと、ソース線SGL1と、高電位側の電源供給線VDDと、低電位側の電源供給線VSSと、に電気的に接続されている。
The
第3メモリ53は、第3ゲート線GCLcと、第6ゲート線xGCLcと、第3メモリ選択線SELcと、第6メモリ選択線xSELcと、ソース線SGL1と、高電位側の電源供給線VDDと、低電位側の電源供給線VSSと、に電気的に接続されている。
反転スイッチ61は、表示信号線FRP1と、第2表示信号線xFRP1と、高電位側の電源供給線VDDと、低電位側の電源供給線VSSと、に電気的に接続されている。
The
[第1の動作例]
図12は、第1の実施形態の表示装置の第1の動作タイミングを示すタイミング図である。
[First operation example]
FIG. 12 is a timing chart showing a first operation timing of the display device according to the first embodiment.
図12の全体にわたって、共通電極駆動回路6は、基準クロック信号CLKに同期して反転するコモン電位を、共通電極23に供給する。また、タイミングコントローラ4bは、設定レジスタ4cの値に基づいて、第1分周クロック信号CLK−X0を選択するための制御信号Sig6を、セレクタ341に出力する。これにより、セレクタ341は、第1分周クロック信号CLK−X0を選択クロック信号CLK−SELとして選択する。従って、選択クロック信号CLK−SELの周波数は、基準クロック信号CLKの周波数と同じである。セレクタ341は、選択クロック信号CLK−SELを、メモリ選択回路8に出力する。
Throughout FIG. 12, the common
タイミングt10からタイミングt13までは、1つの行のN×3個の副画素SPixの各々に含まれる第1メモリ51から第3メモリ53までへの副画素データの書き込み期間である。
From timing t 10 to timing t 13 is a sub-pixel data writing period from the
タイミングt10において、タイミングコントローラ4bは、第1の値の制御信号Sig5を、ゲート線選択回路10内のスイッチSW4に出力する。スイッチSW4は、ゲート線駆動回路9の出力端子と、第1ゲート線GCLaと、を電気的に接続する。ゲート線駆動回路9は、ゲート信号を、各行の第1ゲート線GCLaに出力する。第1ゲート線GCLaにハイレベルのゲート信号が供給されると、当該行に属する副画素SPixの各々の第1メモリ51が、副画素データの書き込み先として選択される。
At timing t 10 , the
また、タイミングt10において、ソース線駆動回路5は、「A」という画像(フレーム)を表示するための副画素データを、ソース線SGLに出力する。これにより、各行に属する副画素SPixの各々の第1メモリ51には、「A」という画像を表示するための副画素データが、夫々書き込まれる。
Further, at a timing t 10, the source
また、タイミングt10からt11までに亘って、かかる動作が第1行から第M行まで線順次により実施される。これにより、全副画素SPixの第1メモリ51には、画像「A」を形成するための信号が書き込まれ、保存される。
Further, over the time t 10 to t 11, this operation is performed by the line sequential from the first row to the M line. As a result, a signal for forming the image “A” is written and stored in the
また、タイミングt11からt12までに亘って、上記と同様の動作が第2ゲート線GCLb及び画像「B」との関係で実施される。これにより、全副画素SPixの第2メモリ52には、画像「B」を形成するための信号が書き込まれ、保存される。
Further, from timing t 11 to t 12 , the same operation as described above is performed in relation to the second gate line GCL b and the image “B”. As a result, signals for forming the image “B” are written and stored in the
また、タイミングt12からt13までに亘って、上記と同様の動作が第3ゲート線GCLc及び画像「C」との関係で実施される。これにより、全副画素SPixの第3メモリ53には、画像「C」を形成するための信号が書き込まれ、保存される。
Further, over the time t 12 to t 13, the same operation as described above is carried out in relation to the third gate line GCL c and the image "C". Accordingly, a signal for forming the image “C” is written and stored in the
タイミングt14からタイミングt20までは、「A」、「B」及び「C」という3つの画像(3つのフレーム)を順次切り替えて表示するアニメーション表示(動画像表示)期間である。 From the timing t 14 to the timing t 20, "A", "B" and sequentially switch and animation display for displaying the three images (three frames) "C" (moving image display) period.
タイミングt14において、タイミングコントローラ4bは、第1の値の制御信号Sig2を、メモリ選択回路8内のスイッチSW2に出力する。スイッチSW2は、タイミングコントローラ4bから供給される第1の値の制御信号Sig2に基づいて、オン状態になる。これにより、選択クロック信号CLK−SELが、ラッチ71に供給される。
At timing t 14, the
また、タイミングt14において、タイミングコントローラ4bは、第1の値の制御信号Sig3を、メモリ選択回路8内のスイッチSW3に出力する。スイッチSW3は、ラッチ71の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第1メモリ選択線SELaと、を電気的に接続する。これにより、メモリ選択信号が、M群のメモリ選択線群SL1、SL2、・・・の各々の第1メモリ選択線SELaに供給される。
At timing t 14 , the
各々の第1メモリ選択線SELaに接続されている各第1メモリ51は、「A」という画像を表示するための副画素データを、反転スイッチ61に出力する。これにより、タイミングt14において、表示装置1は、「A」という画像を表示する。
The
同様の操作によって、タイミングt15〜タイミングt16では画像Bが、タイミングt16〜タイミングt17では画像Cが選択され、表示される。 The same operation, the image B at the timing t 15 ~ timing t 16 is the image C at the timing t 16 ~ timing t 17 is selected and displayed.
タイミングt17からタイミングt19までの各部の動作は、タイミングt14からタイミングt16までの各部の動作と同様であるので、説明を省略する。 Since the operation of each section from the timing t 17 to the timing t 19 is the same as the operation of each section from the timing t 14 to the timing t 16, the description thereof is omitted.
上記したように、表示装置1は、タイミングt14からタイミングt20までの期間において、「A」、「B」及び「C」という3つの画像(3つのフレーム)を順次切り替えて表示するアニメーション表示(動画像表示)を行うことができる。
As described above, the
タイミングt20からタイミングt22までは、「A」という画像を表示する静止画表示期間である。 From the timing t 20 to the timing t 22 is a still-image display period for displaying an image of "A".
タイミングt20において、タイミングコントローラ4bは、第2の値の制御信号Sig2を、メモリ選択回路8内のスイッチSW2に出力する。スイッチSW2は、タイミングコントローラ4bから供給される第2の値の制御信号Sig2に基づいて、オフ状態になる。これにより、選択クロック信号CLK−SELが、ラッチ71に供給されない。ラッチ71は、ハイレベルを保持する。
At timing t 20 , the
また、タイミングt20において、タイミングコントローラ4bは、第1の値の制御信号Sig3を、メモリ選択回路8内のスイッチSW3に出力する。スイッチSW3は、ラッチ71の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第1メモリ選択線SELaと、を電気的に接続する。上記と同様の駆動により、タイミングt20からタイミングt22までにおいて、表示装置1は、「A」という画像を静止画表示する。
At timing t 20 , the
なお、「A」という画像を静止画表示している静止画表示期間内のタイミングt21において、各副画素SPixに含まれる第2メモリ52に、「X」という画像(フレーム)を表示するための副画素データを書き込むことができる。
In order to display the image (frame) “X” in the
タイミングt21において、タイミングコントローラ4bは、第2の値の制御信号Sig5を、ゲート線選択回路10内のスイッチSW4に出力する。スイッチSW4は、ゲート線駆動回路9の出力端子と、第2ゲート線GCLbと、を電気的に接続する。ゲート線駆動回路9は、ゲート信号を、各行の第2ゲート線GCLbに出力する。第2ゲート線GCLbにハイレベルのゲート信号が供給されると、当該行に属する副画素SPixの各々の第2メモリ52が、副画素データの書き込み先として選択される。
At timing t 21 , the
また、タイミングt21において、ソース線駆動回路5は、「X」という画像を表示するための副画素データを、ソース線SGLに出力する。これにより、各行に属する副画素SPixの各々の第2メモリ52には、「X」という画像を表示するための副画素データが、夫々書き込まれる。
Further, at the timing t 21 , the source
表示装置1は、タイミングt21と同様の動作をM回繰り返すことにより、各副画素SPixに含まれる第2メモリ52に、「X」という画像(フレーム)を表示するための副画素データを書き込むことができる。
なお、図12では、「A」という画像を静止画表示している静止画表示期間内のタイミングt21において、各副画素SPixに含まれる第2メモリ52に、「X」という画像を表示するための副画素データを書き込む場合について説明した。しかしながら、例えば、アニメーション表示(動画像表示)期間内の、「C」及び「A」という画像をアニメーション表示(動画像表示)しているタイミングt16からタイミングt18までにおいて、各副画素SPixに含まれる第2メモリ52に、「X」という画像を表示するための副画素データを書き込むことも可能である。
In FIG. 12, an image “X” is displayed in the
タイミングt22以降は、「X」、「C」及び「A」という3つの画像(3つのフレーム)を順次切り替えて表示するアニメーション表示(動画像表示)期間である。タイミングt22からタイミングt30までの各部の動作は、タイミングt14からタイミングt16までの各部の動作と同様であるので、説明を省略する。 After the timing t 22, the "X", "C" and animated sequentially switching and displaying the three images of "A" (three frames) (moving image display) period. Since the operation of each section from the timing t 22 to the timing t 30 is the same as the operation of each section from the timing t 14 to the timing t 16, the description thereof is omitted.
[第2の動作例]
図13は、第1の実施形態の表示装置の第2の動作タイミングを示すタイミング図である。
[Second operation example]
FIG. 13 is a timing chart showing the second operation timing of the display device according to the first embodiment.
図13の全体にわたって、共通電極駆動回路6は、基準クロック信号CLKに同期して反転するコモン電位を、共通電極23に供給する。また、タイミングコントローラ4bは、設定レジスタ4cの値に基づいて、第3分周クロック信号CLK−X2を選択するための制御信号Sig6を、セレクタ341に出力する。これにより、セレクタ341は、第3分周クロック信号CLK−X2を選択クロック信号CLK−SELとして選択する。従って、選択クロック信号CLK−SELの周波数は、基準クロック信号CLKの周波数の1/4である。セレクタ341は、選択クロック信号CLK−SELを、メモリ選択回路8に出力する。
Throughout FIG. 13, the common
例えば、基準クロック信号CLKの周波数は、1Hzが例示される。従って、共通電極23のコモン電位が反転する周波数は、1Hzである。また、選択クロック信号CLK−SELの周波数は、基準クロック信号CLKの周波数の1/4である、0.25Hzである。従って、フレームが変化する周波数は、0.25Hzである。
For example, the frequency of the reference clock signal CLK is exemplified by 1 Hz. Therefore, the frequency at which the common potential of the
タイミングt40からタイミングt43までは、「A」、「B」及び「C」という3つの画像(3つのフレーム)を順次切り替えて表示するアニメーション表示(動画像表示)期間である。 From timing t 40 to timing t 43 is an animation display (moving image display) period in which three images (three frames) “A”, “B”, and “C” are sequentially switched and displayed.
タイミングt40において、タイミングコントローラ4bは、第1の値の制御信号Sig2を、メモリ選択回路8内のスイッチSW2に出力する。スイッチSW2は、タイミングコントローラ4bから供給される第1の値の制御信号Sig2に基づいて、オン状態になる。これにより、選択クロック信号CLK−SELが、ラッチ71に供給される。
At timing t 40 , the
また、タイミングt40において、タイミングコントローラ4bは、第1の値の制御信号Sig3を、メモリ選択回路8内のスイッチSW3に出力する。スイッチSW3は、ラッチ71の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第1メモリ選択線SELaと、を電気的に接続する。これにより、メモリ選択信号が、M群のメモリ選択線群SL1、SL2、・・・の各々の第1メモリ選択線SELaに供給される。
At timing t 40 , the
各々の第1メモリ選択線SELaに接続されている各第1メモリ51は、「A」という画像を表示するための副画素データを、反転スイッチ61に出力する。これにより、タイミングt40において、表示装置1は、「A」という画像を表示する。
The
タイミングt41において、上記と同様の動作が第2メモリ選択線SELb及び画像「B」との関係で実施される。これにより、タイミングt41において、表示装置1は、「B」という画像を表示する。
At timing t 41, the same operation as described above is carried out in relation to the second memory selection line SEL b and the image "B". Thus, at time t 41, the
タイミングt42において、上記と同様の動作が第3メモリ選択線SELc及び画像「C」との関係で実施される。これにより、タイミングt42において、表示装置1は、「C」という画像を表示する。
At timing t 42, the same operation is carried out in relation to the third memory selection line SEL c and the image "C". Thus, at time t 42, the
タイミングt43以降の各部の動作は、タイミングt40からタイミングt42までの各部の動作と同様であるので、説明を省略する。 The timing t 43 after the operation of each section is similar to the operation of each section from the timing t 40 to the timing t 42, the description thereof is omitted.
上記したように、表示装置1は、タイミングt40からタイミングt43までの期間において、「A」、「B」及び「C」という3つの画像(3つのフレーム)を順次切り替えて表示するアニメーション表示(動画像表示)を行うことができる。
As described above, the
第1の実施形態の表示装置1では、表示領域DA外に設けられるメモリ選択回路8が、各副画素SPixの第1メモリ51から第3メモリ53までの内の1個を、同時に選択する。従って、表示装置1は、各副画素SPixの第1メモリ51から第3メモリ53までの選択を切り替えることによって、3つの画像(3つのフレーム)の内の1つの画像(フレーム)を表示することができる。これにより、表示装置1は、画像を一斉に変化させることができ、画像を短時間で変化させることができる。また、表示装置1は、各副画素SPixの第1メモリ51から第3メモリ53までの選択を順次切り替えることによって、アニメーション表示(動画像表示)を行うことができる。
In the
また、第1の実施形態の表示装置1では、副画素データの書き込み時には、額縁領域GDに配置されたゲート線選択回路10が、第1メモリ51から第3メモリ53までのいずれかを選択する。また、副画素データの読み出し時には、額縁領域GDに配置されたメモリ選択回路8が、第1メモリ51から第3メモリ53までのいずれかを選択する。従って、各画素Pixが、メモリを切り替えるための回路を含む必要がない。これにより、表示装置1は、上記の如き効果に加えて、さらに画像表示パネルの微細化及び高精細化の要請に応えることが可能である。
In the
また、第1の実施形態の表示装置1では、第1メモリ51から第3メモリ53までのいずれか1つに格納されている副画素データに基づいて画像を表示している期間に、第1メモリ51から第3メモリ53までの他のいずれか1つに、副画素データを書き込むこともできる。これにより、表示装置1は、画像を表示しながら、他の画像の副画素データを書き込むことも可能である。
In the
また、第1の実施形態の表示装置1では、セレクタ341が、制御信号Sig6に基づいて、第1分周クロック信号CLK−X0から第5分周クロック信号CLK−X4までの内の1つを選択クロック信号CLK−SELとして選択する。そして、セレクタ341は、選択クロック信号CLK−SELを、メモリ選択回路8に出力する。これにより、表示装置1は、外部から供給される基準クロック信号CLKの周波数を変えることなく、画像(フレーム)を変化させる周波数を変えることができる。また、表示装置1は、フレームを変化させる周波数と、共通電極23の電位を反転させる周波数とを、異ならせることができる。これにより、表示装置1は、基準クロック信号CLKの周波数を変えなくても、使用態様に応じて、フレームを変化させる周波数と、共通電極23の電位を反転させる周波数とを、異ならせることができる。従って、表示装置1は、フレームを変化させる周波数と、共通電極23の極性を反転させる周波数とを、使用態様に応じて異ならせることができる。
In the
また、第1の実施形態の表示装置1は、設定レジスタ4cの値に基づいて、フレームを変化させる周波数を変えることができる。従って、表示装置1は、外部回路から設定レジスタ4cの値を更新することによって、フレームの表示中であっても、フレームを変化させる周波数を変えることができる。従って、表示装置1は、フレームを変化させる周波数を、使用態様に応じて動的に変えることができる。
Further, the
表示装置1が電子棚札に使用される場合がある。電子棚札では、フレームを変化させる周波数を動的に変えたいという要請がある。表示装置1は、このような要請に応えることができる。
The
なお、第1の実施形態では、基準クロック信号CLKが共通電極駆動回路6及び反転駆動回路7に供給され、選択クロック信号CLK−SELがメモリ選択回路8に供給されることとしたが、本開示はこれに限定されない。基準クロック信号CLKがメモリ選択回路8に供給され、選択クロック信号CLK−SELが共通電極駆動回路6及び反転駆動回路7に供給されても良い。これにより、表示装置1は、基準クロック信号CLKの周波数を変えなくても、使用態様に応じて、フレームを変化させる周波数と、共通電極23の電位を反転する周波数とを、異ならせることができる。
In the first embodiment, the reference clock signal CLK is supplied to the common
(第2の実施形態)
[全体構成]
図14は、第2の実施形態の表示装置の全体構成の概要を示す図である。
(Second Embodiment)
[overall structure]
FIG. 14 is a diagram illustrating an outline of the overall configuration of the display device according to the second embodiment.
表示装置1Aは、第1の実施形態の表示装置1の選択回路32に代えて、選択回路32Aを備えている。
The
タイミングコントローラ4bは、設定レジスタ4cに設定された値に基づいて、選択回路32Aを制御する。
The
選択回路32Aは、タイミングコントローラ4bの制御下で、第1分周クロック信号CLK−X0から第5分周クロック信号CLK−X4までの内の1つを第1選択クロック信号CLK−SEL1として選択する。そして、選択回路32Aは、第1選択クロック信号CLK−SEL1を、メモリ選択回路8に出力する。また、選択回路32Aは、タイミングコントローラ4bの制御下で、第1分周クロック信号CLK−X0から第5分周クロック信号CLK−X4までの内の1つを第2選択クロック信号CLK−SEL2として選択する。そして、選択回路32Aは、第2選択クロック信号CLK−SEL2を、共通電極駆動回路6及び反転駆動回路7に出力する。第1選択クロック信号CLK−SEL1の周波数と、第2選択クロック信号CLK−SEL2の周波数とは、同じであっても良いし、異なっていても良い。
図15は、第2の実施形態の表示装置の分周回路及び選択回路の回路構成を示す図である。 FIG. 15 is a diagram illustrating a circuit configuration of the frequency dividing circuit and the selection circuit of the display device according to the second embodiment.
分周回路31は、デイジーチェーン接続された、第1の1/2分周器331から第4の1/2分周器334までを含む。選択回路32Aは、第1セレクタ341と、第2セレクタ342と、を含む。
第1セレクタ341には、第1分周クロック信号CLK−X0から第5分周クロック信号CLK−X4までが、供給される。第1セレクタ341は、タイミングコントローラ4bから供給される制御信号Sig6に基づいて、第1分周クロック信号CLK−X0から第5分周クロック信号CLK−X4までの内の1つの分周クロック信号を、第1選択クロック信号CLK−SEL1として、選択する。第1セレクタ341は、第1選択クロック信号CLK−SEL1を、メモリ選択回路8に出力する。
The first selector 34 1, the first divided clock signal CLK-X 0 to the fifth division clock signal CLK-X 4 is supplied. The first selector 34 1, based on the control signal Sig 6 is supplied from the
第2セレクタ342には、第1分周クロック信号CLK−X0から第5分周クロック信号CLK−X4までが、供給される。第2セレクタ342は、タイミングコントローラ4bから供給される制御信号Sig7に基づいて、第1分周クロック信号CLK−X0から第5分周クロック信号CLK−X4までの内の1つの分周クロック信号を、第2選択クロック信号CLK−SEL2として、選択する。第2セレクタ342は、第2選択クロック信号CLK−SEL2を、共通電極駆動回路6及び反転駆動回路7に出力する。
The 2 second selector 34, the first divided clock signal CLK-X 0 to the fifth division clock signal CLK-X 4 is supplied. 2 The second selector 34, based on the control signal Sig 7 supplied from the
図16は、第2の実施形態の表示装置のモジュール構成を示す図である。詳細には、図16は、表示装置1Aでの、分周回路31及び選択回路32Aの配置を示す図である。
FIG. 16 is a diagram illustrating a module configuration of the display device according to the second embodiment. Specifically, FIG. 16 is a diagram illustrating an arrangement of the
分周回路31及び選択回路32Aは、額縁領域GD内の、第1パネル2が第2パネル3と重ならない部分に、配置されている。第1パネル2には、フレキシブル基板Fが取り付けられている。分周回路31には、フレキシブル基板Fを介して、基準クロック信号CLKが供給される。
The
分周回路31は、基準クロック信号CLKを分周した第1分周クロック信号CLK−X0から第5分周クロック信号CLK−X4までを、選択回路32Aに出力する。選択回路32Aは、第1分周クロック信号CLK−X0から第5分周クロック信号CLK−X4までの内の1つを第1選択クロック信号CLK−SEL1として選択する。選択回路32Aは、第1選択クロック信号CLK−SEL1を、メモリ選択回路8(図14参照)に出力する。選択回路32Aは、第1分周クロック信号CLK−X0から第5分周クロック信号CLK−X4までの内の1つを第2選択クロック信号CLK−SEL2として選択する。選択回路32Aは、第2選択クロック信号CLK−SEL2を、共通電極駆動回路6(図14参照)及び反転駆動回路7(図14参照)に出力する。
分周回路31及び選択回路32Aは、COGとして、第1パネル2上に実装されても良い。また、分周回路31及び選択回路32Aは、COFとして、フレキシブル基板F上に実装されても良い。
The
図17は、第2の実施形態の表示装置の回路構成を示す図である。 FIG. 17 is a diagram illustrating a circuit configuration of the display device according to the second embodiment.
メモリ選択回路8は、スイッチSW2を含む。スイッチSW2は、タイミングコントローラ4bから供給される制御信号Sig2によって制御される。
画像を表示する場合、つまり、M×N×3個の第1メモリ51、第2メモリ52及び第3メモリ53の内のいずれかから画像データを読み出す場合について説明する。この場合には、タイミングコントローラ4bは、第1の値の制御信号Sig2をスイッチSW2に出力する。スイッチSW2は、タイミングコントローラ4bから供給される第1の値の制御信号Sig2に基づいて、オン状態になる。これにより、第1選択クロック信号CLK−SEL1がラッチ71に供給される。
A case where an image is displayed, that is, a case where image data is read from any one of M × N × 3
画像を表示しない場合、つまり、M×N×3個の第1メモリ51、第2メモリ52及び第3メモリ53の内のいずれからも画像データを読み出さない場合について説明する。この場合には、タイミングコントローラ4bは、第2の値の制御信号Sig2をスイッチSW2に出力する。スイッチSW2は、タイミングコントローラ4bから供給される第2の値の制御信号Sig2に基づいて、オフ状態になる。これにより、第1選択クロック信号CLK−SEL1がラッチ71に供給されない。
A case where no image is displayed, that is, a case where image data is not read from any of the M × N × 3
ラッチ71は、スイッチSW2がオン状態で第1選択クロック信号CLK−SEL1が供給される場合には、第1選択クロック信号CLK−SEL1のハイレベルを、第1選択クロック信号CLK−SEL1の1周期の時間だけ、保持する。ラッチ71は、スイッチSW2がオフ状態で第1選択クロック信号CLK−SEL1が供給されない場合には、ハイレベルを保持する。 Latch 71, when the switch SW 2 is first selected clock signal CLK-SEL 1 is provided in the on state, the first high level of the selected clock signal CLK-SEL 1, first selected clock signal CLK-SEL only 1 of one period of time, holding. Latch 71, when the switch SW 2 is the first selected clock signal CLK-SEL 1 in the off state is not supplied, it holds the high level.
共通電極駆動回路6は、各副画素SPixに共通するコモン電位VCOMを、第2選択クロック信号CLK−SEL2に同期して反転させて、共通電極23(図2参照)に出力する。共通電極駆動回路6は、第2選択クロック信号CLK−SEL2を共通電極23にそのままコモン電位VCOMとして出力しても良いし、電流駆動能力を増幅するバッファ回路を介して共通電極23にコモン電位VCOMとして出力しても良い。
The common
反転駆動回路7は、スイッチSW1を含む。スイッチSW1は、タイミングコントローラ4bから供給される制御信号Sig1によって制御される。スイッチSW1は、制御信号Sig1が第1の値の場合には、第2選択クロック信号CLK−SEL2を各表示信号線FRP1、FRP2、・・・に供給する。これにより、第2選択クロック信号CLK−SEL2に同期して、副画素電極15の電位が反転する。スイッチSW1は、制御信号Sig1が第2の値の場合には、基準電位(接地電位)GNDを各表示信号線FRP1、FRP2、・・・に供給する。
Inversion drive circuit 7 includes a switch SW 1. The switch SW 1 is controlled by a control signal Sig 1 supplied from the
[第1の動作例]
図18は、第2の実施形態の表示装置の第1の動作タイミングを示すタイミング図である。
[First operation example]
FIG. 18 is a timing chart illustrating a first operation timing of the display device according to the second embodiment.
図18の全体にわたって、タイミングコントローラ4bは、設定レジスタ4cの値に基づいて、第2分周クロック信号CLK−X1を選択するための制御信号Sig6を、第1セレクタ341に出力する。これにより、第1セレクタ341は、第2分周クロック信号CLK−X1を、第1選択クロック信号CLK−SEL1として選択する。従って、第1選択クロック信号CLK−SEL1の周波数は、基準クロック信号CLKの周波数の1/2である。第1セレクタ341は、第1選択クロック信号CLK−SEL1を、メモリ選択回路8に出力する。
Throughout the 18, the
また、タイミングコントローラ4bは、設定レジスタ4cの値に基づいて、第4分周クロック信号CLK−X3を選択するための制御信号Sig7を、第2セレクタ342に出力する。これにより、第2セレクタ342は、第4分周クロック信号CLK−X3を、第2選択クロック信号CLK−SEL2として選択する。従って、第2選択クロック信号CLK−SEL2の周波数は、基準クロック信号CLKの周波数の1/8である。第2セレクタ342は、第2選択クロック信号CLK−SEL2を、共通電極駆動回路6及び反転駆動回路7に出力する。共通電極駆動回路6は、第1選択クロック信号CLK−SEL1に同期して反転するコモン電位を、共通電極23に供給する。
The
タイミングt50からタイミングt54までは、「A」、「B」及び「C」という3つの画像(3つのフレーム)を順次切り替えて表示するアニメーション表示(動画像表示)期間である。 From timing t 50 to timing t 54 is an animation display (moving image display) period in which three images (three frames) “A”, “B”, and “C” are sequentially switched and displayed.
タイミングt50において、タイミングコントローラ4bは、第1の値の制御信号Sig2を、メモリ選択回路8内のスイッチSW2に出力する。スイッチSW2は、タイミングコントローラ4bから供給される第1の値の制御信号Sig2に基づいて、オン状態になる。これにより、第1選択クロック信号CLK−SEL1が、ラッチ71に供給される。
At timing t 50 , the
また、タイミングt50において、タイミングコントローラ4bは、第1の値の制御信号Sig3を、メモリ選択回路8内のスイッチSW3に出力する。スイッチSW3は、ラッチ71の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第1メモリ選択線SELaと、を電気的に接続する。これにより、メモリ選択信号が、M群のメモリ選択線群SL1、SL2、・・・の各々の第1メモリ選択線SELaに供給される。
At timing t 50 , the
各々の第1メモリ選択線SELaに接続されている各第1メモリ51は、「A」という画像を表示するための副画素データを、反転スイッチ61に出力する。これにより、タイミングt50において、表示装置1Aは、「A」という画像を表示する。
The
タイミングt51において、上記と同様の動作が第2メモリ選択線SELb及び画像「B」との関係で実施される。これにより、タイミングt51において、表示装置1Aは、「B」という画像を表示する。
At timing t 51 , the same operation as described above is performed in relation to the second memory selection line SEL b and the image “B”. Thus, at time t 51, the
タイミングt52において、第2選択クロック信号CLK−SEL2は、ローレベルからハイレベルに変化する。これにより、共通電極駆動回路6は、タイミングt52において、共通電極23のコモン電位を反転させる。
At timing t 52, the second selected clock signal CLK-SEL 2 is changed from the low level to the high level. Thus, the common
タイミングt53において、上記と同様の動作が第3メモリ選択線SELc及び画像「C」との関係で実施される。これにより、タイミングt53において、表示装置1Aは、「C」という画像を表示する。
At timing t 53 , the same operation as described above is performed in relation to the third memory selection line SEL c and the image “C”. Thus, at time t 53, the
タイミングt54以降のメモリ選択回路8の動作は、タイミングt50からタイミングt54までの動作と同様であるので、説明を省略する。
The operation of the timing t 54 after the
タイミングt55において、第2選択クロック信号CLK−SEL2は、ローレベルからハイレベルに変化する。これにより、共通電極駆動回路6は、タイミングt55において、共通電極23のコモン電位を反転させる。
At timing t 55, the second selected clock signal CLK-SEL 2 is changed from the low level to the high level. Thus, the common
タイミングt55以降の共通電極駆動回路6の動作は、タイミングt52からタイミングt55までの動作と同様であるので、説明を省略する。
Since the operation of the common
上記したように、表示装置1Aは、タイミングt50からタイミングt54までの期間において、「A」、「B」及び「C」という3つの画像(3つのフレーム)を順次切り替えて表示するアニメーション表示(動画像表示)を行うことができる。
As described above, the
[第2の動作例]
図19は、第2の実施形態の表示装置の第2の動作タイミングを示すタイミング図である。
[Second operation example]
FIG. 19 is a timing diagram illustrating a second operation timing of the display device according to the second embodiment.
図19の全体にわたって、タイミングコントローラ4bは、設定レジスタ4cの値に基づいて、第3分周クロック信号CLK−X2を選択するための制御信号Sig6を、第1セレクタ341に出力する。これにより、第1セレクタ341は、第3分周クロック信号CLK−X2を、第1選択クロック信号CLK−SEL1として選択する。従って、第1選択クロック信号CLK−SEL1の周波数は、基準クロック信号CLKの周波数の1/4である。第1セレクタ341は、第1選択クロック信号CLK−SEL1を、メモリ選択回路8に出力する。
Throughout the 19, the
また、タイミングコントローラ4bは、設定レジスタ4cの値に基づいて、第1分周クロック信号CLK−X0を選択するための制御信号Sig7を、第2セレクタ342に出力する。これにより、第2セレクタ342は、第1分周クロック信号CLK−X0を、第2選択クロック信号CLK−SEL2として選択する。従って、第2選択クロック信号CLK−SEL2の周波数は、基準クロック信号CLKの周波数と同じである。第2セレクタ342は、第2選択クロック信号CLK−SEL2を、共通電極駆動回路6及び反転駆動回路7に出力する。共通電極駆動回路6は、第1選択クロック信号CLK−SEL1に同期して反転するコモン電位を、共通電極23に供給する。
The
例えば、基準クロック信号CLK及び第2選択クロック信号CLK−SEL2の周波数は、1Hzが例示される。従って、共通電極23のコモン電位が反転する周波数は、1Hzである。また、第1選択クロック信号CLK−SEL1の周波数は、基準クロック信号CLKの周波数の1/4である、0.25Hzである。従って、フレームが変化する周波数は、0.25Hzである。
For example, the frequency of the reference clock signal CLK and the second selection clock signal CLK-SEL 2 is exemplified by 1 Hz. Therefore, the frequency at which the common potential of the
タイミングt60からタイミングt64までは、「A」、「B」及び「C」という3つの画像(3つのフレーム)を順次切り替えて表示するアニメーション表示(動画像表示)期間である。 From timing t 60 to timing t 64 is an animation display (moving image display) period in which three images (three frames) “A”, “B”, and “C” are sequentially switched and displayed.
タイミングt60において、タイミングコントローラ4bは、第1の値の制御信号Sig2を、メモリ選択回路8内のスイッチSW2に出力する。スイッチSW2は、タイミングコントローラ4bから供給される第1の値の制御信号Sig2に基づいて、オン状態になる。これにより、第1選択クロック信号CLK−SEL1が、ラッチ71に供給される。
At timing t 60 , the
また、タイミングt60において、タイミングコントローラ4bは、第1の値の制御信号Sig3を、メモリ選択回路8内のスイッチSW3に出力する。スイッチSW3は、ラッチ71の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第1メモリ選択線SELaと、を電気的に接続する。これにより、メモリ選択信号が、M群のメモリ選択線群SL1、SL2、・・・の各々の第1メモリ選択線SELaに供給される。
At timing t 60 , the
各々の第1メモリ選択線SELaに接続されている各第1メモリ51は、「A」という画像を表示するための副画素データを、反転スイッチ61に出力する。これにより、タイミングt60において、表示装置1Aは、「A」という画像を表示する。
The
タイミングt60において、第2選択クロック信号CLK−SEL2は、ハイレベルからローレベルに変化する。これにより、共通電極駆動回路6は、タイミングt60において、共通電極23のコモン電位を反転させる。
At timing t 60, the second selected clock signal CLK-SEL 2 is changed from the high level to the low level. Thus, the common
タイミングt61において、第2選択クロック信号CLK−SEL2は、ハイレベルからローレベルに変化する。これにより、共通電極駆動回路6は、タイミングt61において、共通電極23のコモン電位を反転させる。
At timing t 61, the second selected clock signal CLK-SEL 2 is changed from the high level to the low level. Thus, the common
タイミングt61以降の共通電極駆動回路6の動作は、タイミングt60からタイミングt61までの動作と同様であるので、説明を省略する。
Since the operation of the common
タイミングt62において、上記と同様の動作が第2メモリ選択線SELb及び画像「B」との関係で実施される。これにより、タイミングt62において、表示装置1Aは、「B」という画像を表示する。
At timing t 62, the same operation as described above is carried out in relation to the second memory selection line SEL b and the image "B". Thus, at time t 62, the
タイミングt63において、上記と同様の動作が第3メモリ選択線SELc及び画像「C」との関係で実施される。これにより、タイミングt63において、表示装置1Aは、「C」という画像を表示する。
At timing t 63 , the same operation as described above is performed in relation to the third memory selection line SEL c and the image “C”. Thus, at time t 63, the
タイミングt64以降のメモリ選択回路8の動作は、タイミングt60からタイミングt64までの動作と同様であるので、説明を省略する。
The operation of the timing t 64 after the
上記したように、表示装置1Aは、タイミングt60からタイミングt64までの期間において、「A」、「B」及び「C」という3つの画像(3つのフレーム)を順次切り替えて表示するアニメーション表示(動画像表示)を行うことができる。
As described above, the
第2の実施形態の表示装置1Aでは、第1セレクタ341が、制御信号Sig6に基づいて、第1分周クロック信号CLK−X0から第5分周クロック信号CLK−X4までの内の1つを第1選択クロック信号CLK−SEL1として選択し、メモリ選択回路8に出力する。これにより、表示装置1Aは、外部から供給される基準クロック信号CLKの周波数を変えることなく、画像(フレーム)を変化させる周波数を変えることができる。
In the
また、第2の実施形態の表示装置1Aでは、第2セレクタ342が、制御信号Sig7に基づいて、第1分周クロック信号CLK−X0から第5分周クロック信号CLK−X4までの内の1つを第2選択クロック信号CLK−SEL2として選択し、共通電極駆動回路6及び反転駆動回路7に出力する。これにより、表示装置1Aは、外部から供給される基準クロック信号CLKの周波数を変えることなく、共通電極23のコモン電位を反転させる周波数を変えることができる。
In the
これにより、表示装置1Aは、基準クロック信号CLKの周波数を変えなくても、使用態様に応じて、フレームを変化させる周波数と、共通電極23の電位を反転させる周波数とを、異ならせることができる。従って、表示装置1Aは、フレームを変化させる周波数と、共通電極23の極性を反転させる周波数とを、使用態様に応じて異ならせることができる。
Thereby, the
液晶素子は、電圧が同じ方向に印加され続けると劣化し、液晶表示装置の画面には、焼き付きが発生する。コモン反転駆動は、この液晶表示装置の画面の焼き付きを抑制するために実施される。副画素SPixが、6ビット、8ビット又は10ビット等の多階調表示を行う場合には、液晶素子の劣化が観察者の視覚に与える影響が大きい。従って、共通電極の極性を反転させる周波数を高くする必要がある。 The liquid crystal element deteriorates when voltage is continuously applied in the same direction, and image sticking occurs on the screen of the liquid crystal display device. The common inversion drive is performed in order to suppress burn-in of the screen of the liquid crystal display device. When the subpixel SPix performs multi-gradation display such as 6 bits, 8 bits, or 10 bits, the deterioration of the liquid crystal element has a great influence on the viewer's vision. Therefore, it is necessary to increase the frequency at which the polarity of the common electrode is inverted.
一方、電子棚札等に使用される反射型液晶表示装置のように、副画素SPixが、1ビットの二値表示を行う場合には、液晶素子の劣化が観察者の視覚に与える影響が小さい。従って、共通電極の極性を反転させる周波数は、低くても良い。 On the other hand, when the subpixel SPix performs 1-bit binary display as in a reflective liquid crystal display device used for an electronic shelf label or the like, the influence of deterioration of the liquid crystal element on the visual perception of the viewer is small. . Therefore, the frequency for reversing the polarity of the common electrode may be low.
第2の実施形態の表示装置1Aは、共通電極23の極性を反転させる周波数を、使用態様に応じて変えることができる。
In the
また、第2の実施形態の表示装置1Aは、設定レジスタ4cの値に基づいて、フレームを変化させる周波数及び共通電極23のコモン電位を反転させる周波数を、変えることができる。従って、表示装置1Aは、外部回路から設定レジスタ4cの値を更新することによって、フレームの表示中であっても、フレームを変化させる周波数及び共通電極23の極性を反転させる周波数を、変えることができる。従って、表示装置1Aは、フレームを変化させる周波数及び共通電極23の極性を反転させる周波数を、使用態様に応じて動的に変えることができる。
Further, the
(第3の実施形態)
図20は、第3の実施形態の表示装置の回路構成を示す図である。
(Third embodiment)
FIG. 20 is a diagram illustrating a circuit configuration of the display device according to the third embodiment.
第3の実施形態の表示装置は、第2の実施形態の表示装置(図17参照)と比較して、反転駆動回路7を備えていない。 The display device according to the third embodiment does not include the inversion drive circuit 7 as compared with the display device according to the second embodiment (see FIG. 17).
第1表示信号線FRPには、共通電極23に供給されるコモン電位に同期且つ同相で変化する表示信号が、共通電極駆動回路6から供給される。インバータ200には、共通電極23に供給されるコモン電位が供給される。第2表示信号線xFRPには、共通電極23に供給されるコモン電位に同期且つ逆相で変化する反転表示信号が、インバータ200から供給される。
A display signal that changes in synchronization and in phase with the common potential supplied to the
図21は、第3の実施形態の表示装置の副画素の反転スイッチの回路構成を示す図である。反転スイッチ61Aは、Nチャネルトランジスタ201と、Pチャネルトランジスタ202と、を含む。
FIG. 21 is a diagram illustrating a circuit configuration of the inversion switch of the sub-pixel of the display device according to the third embodiment.
Nチャネルトランジスタ201のゲート端子及びPチャネルトランジスタ202のゲート端子には、第1メモリ51、第2メモリ52又は第3メモリ53から副画素データが供給される。
Sub-pixel data is supplied from the
Nチャネルトランジスタ201のソース及びドレインの内の一方は、第2表示信号線xFRP1に電気的に接続されている。Nチャネルトランジスタ201のソース及びドレインの内の他方は、副画素電極15に電気的に接続されている。
One of the source and the drain of the N-
Pチャネルトランジスタ202のソース及びドレインの内の一方は、第1表示信号線FRP1に電気的に接続されている。Pチャネルトランジスタ202のソース及びドレインの内の他方は、副画素電極15に電気的に接続されている。
One of the source and drain of the P-
第1メモリ51、第2メモリ52又は第3メモリ53から供給される副画素データがハイレベルである場合には、Nチャネルトランジスタ201はオン状態になり、Pチャネルトランジスタ202はオフ状態になる。従って、副画素電極15には、第2表示信号線xFRP1に供給される反転表示信号が、Nチャネルトランジスタ201を介して、副画素電極15に供給される。
When the subpixel data supplied from the
第2表示信号線xFRP1に供給される反転表示信号は、共通電極23に供給されるコモン電位に同期且つ逆相で変化する。反転表示信号とコモン電位とが異相である場合、液晶LQは、電圧が印加されるので、初期配向状態から液晶分子の方向が変化する。これにより、副画素SPixは、白表示(反射光を透過させる状態。反射光がカラーフィルタを透過して色が表示される状態)となる。これにより、表示装置1Aは、コモン反転駆動方式を実現することができる。
The inverted display signal supplied to the second display signal line xFRP 1 changes in synchronization with the common potential supplied to the
第1メモリ51、第2メモリ52又は第3メモリ53から供給される副画素データがローレベルである場合には、Nチャネルトランジスタ201はオフ状態になり、Pチャネルトランジスタ202はオン状態になる。従って、副画素電極15には、第1表示信号線FRP1に供給される表示信号が、Pチャネルトランジスタ202を介して、副画素電極15に供給される。
When the subpixel data supplied from the
第1表示信号線FRP1に供給される表示信号は、共通電極23に供給されるコモン電位に同期且つ同相で変化する。表示信号とコモン電位とが同相である場合、液晶LQは、電圧が印加されないので、初期配向状態から液晶分子の方向が変化しない。これにより、副画素SPixは、黒表示(反射光を透過させない状態。反射光がカラーフィルタを透過せず、色が表示されない状態)となる。これにより、表示装置1Aは、コモン反転駆動方式を実現することができる。なお、上記は液晶分子が初期配向状態の時に光を透過しない所謂ノーマリブラックの構成を示している。これに限らず、液晶分子が初期配向状態の時に光を透過させ、電圧が印加されて液晶分子が初期配向状態から配向状態を変化させると黒表示となる所謂ノーマリホワイトの構成も採用することができる。
The display signal supplied to the first display signal line FRP 1 changes synchronously and in phase with the common potential supplied to the
図22は、第3の実施形態の表示装置の動作タイミングを示すタイミング図である。図22に示すように、第1表示信号線FRPに供給される表示信号は、共通電極23に供給されるコモン電位に同期且つ同相で変化する。第2表示信号線xFRPに供給される反転表示信号は、共通電極23に供給されるコモン電位に同期且つ逆相で変化する。その他は、第2の実施形態の表示装置の動作タイミング(図18、図19参照)と同様であるので、説明を省略する。
FIG. 22 is a timing diagram illustrating operation timings of the display device according to the third embodiment. As shown in FIG. 22, the display signal supplied to the first display signal line FRP changes synchronously and in phase with the common potential supplied to the
第3の実施形態の表示装置は、第2の実施形態の表示装置と同様に動作するので、第2の実施形態の表示装置と同様の効果を奏する。また、第1表示信号線FRPと第2表示信号線xFRPは、共通電極に共通電位を供給する配線に接続されて形成されているので、共通電位が第2選択クロック信号CLK−SEL2に基づいて変化すると、これらの信号も同時に変化させることができ、回路の小型化、および同期特性が向上する。 Since the display device according to the third embodiment operates in the same manner as the display device according to the second embodiment, the same effect as the display device according to the second embodiment can be obtained. Further, the first display signal lines FRP and the second display signal lines xFRP is because it is formed is connected to a wiring for supplying a common potential to the common electrode, the common potential is based on the second selected clock signal CLK-SEL 2 These signals can be changed at the same time, and the circuit can be downsized and the synchronization characteristics can be improved.
(第1から第3の実施形態の適用例)
図23は、第1から第3の実施形態の表示装置の適用例を示す図である。図23は、表示装置1又は1Aを電子棚札に適用した例を示す図である。
(Application example of the first to third embodiments)
FIG. 23 is a diagram illustrating an application example of the display device according to the first to third embodiments. FIG. 23 is a diagram illustrating an example in which the
図23に示すように、表示装置1B、1C及び1Dは、それぞれ棚102に取り付けられている。表示装置1B、1C及び1Dの各々は、上述した表示装置1又は1Aと同様の構成を有する。表示装置1B、1C及び1Dは、床面103からの高さが互いに異なって設置され、且つ、パネル傾斜角度が互いに異なるように設置されている。ここで、パネル傾斜角度は、表示面1aの法線と水平方向とがなす角度である。表示装置1B、1C及び1Dは、光源としての照明器具100からの入射光110を反射することにより、画像120を観察者105側に出射する。
As shown in FIG. 23, the
以上、本発明の好適な実施の形態を説明したが、本開示はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも1つを行うことができる。 The preferred embodiment of the present invention has been described above, but the present disclosure is not limited to such an embodiment. The content disclosed in the embodiment is merely an example, and various modifications can be made without departing from the spirit of the present invention. Appropriate changes made without departing from the spirit of the present invention naturally belong to the technical scope of the present invention. It is possible to perform at least one of various omissions, replacements, and changes of the constituent elements without departing from the gist of each embodiment and each modification described above.
1、1A、1B、1C、1D 表示装置
1a 表示面
2 第1パネル
3 第2パネル
4 インタフェース回路
4a シリアル−パラレル変換回路
4b タイミングコントローラ
4c 設定レジスタ
5 ソース線駆動回路
6 共通電極駆動回路
7 反転駆動回路
8 メモリ選択回路
9 ゲート線駆動回路
10 ゲート線選択回路
11 第1基板
15 副画素電極(反射電極)
21 第2基板
23 共通電極
30 液晶層
31 分周回路
32 選択回路
33 1/2分周器
34 セレクタ
50 メモリブロック
51 第1メモリ
52 第2メモリ
53 第3メモリ
61、61A 反転スイッチ
FRP 表示信号線
GL ゲート線群
GCL ゲート線
Pix 画素
SPix 副画素
SL メモリ選択線群
SEL メモリ選択線
DESCRIPTION OF
21
Claims (8)
基準クロック信号に基づいて、周波数の異なる複数のクロック信号を出力する、クロック信号出力回路と、
前記複数のクロック信号の内の1つを選択クロック信号として選択する、選択回路と、
各行に夫々設けられており、当該行に属する前記副画素の前記メモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、
前記選択クロック信号に同期して、前記メモリブロック内の複数のメモリから1つのメモリを選択するメモリ選択信号を、複数のメモリ選択線群に同時に出力するメモリ選択回路と、
前記複数の副画素に共通なコモン電位が供給される共通電極と、
前記コモン電位を前記基準クロック信号に同期して反転させて、前記共通電極に出力する、共通電極駆動回路と、
を備え、
前記複数の副画素は、
前記メモリ選択信号が供給された前記メモリ選択線に応じて、前記複数のメモリの内の1つのメモリに格納されている前記副画素データに基づいて、画像を表示する、
表示装置。 A plurality of subpixels each including a memory block arranged in a row direction and a column direction and having a plurality of memories storing subpixel data;
A clock signal output circuit that outputs a plurality of clock signals having different frequencies based on a reference clock signal;
A selection circuit that selects one of the plurality of clock signals as a selection clock signal;
A plurality of memory selection lines each provided in each row, each including a plurality of memory selection lines electrically connected to the memory block of the sub-pixel belonging to the row;
A memory selection circuit for simultaneously outputting a memory selection signal for selecting one memory from a plurality of memories in the memory block to a plurality of memory selection line groups in synchronization with the selection clock signal;
A common electrode supplied with a common potential common to the plurality of subpixels;
A common electrode driving circuit that inverts the common potential in synchronization with the reference clock signal and outputs the inverted signal to the common electrode;
With
The plurality of sub-pixels are
Displaying an image based on the sub-pixel data stored in one of the plurality of memories according to the memory selection line to which the memory selection signal is supplied;
Display device.
副画素電極と、
前記メモリブロックから出力される前記副画素データを副画素電極に出力するスイッチ回路と、
を更に含み、
各行に夫々設けられ、前記スイッチ回路に電気的に夫々接続されている、複数の表示信号線と、
前記副画素電極に供給される前記副画素データをそのまま又は反転させるための表示信号を、前記基準クロック信号に同期して反転させて前記複数の表示信号線に出力する、反転駆動回路と、
を更に備え、
前記スイッチ回路は、
前記表示信号に基づいて、前記副画素データをそのまま又は反転させて前記副画素電極に出力する、
請求項1に記載の表示装置。 Each of the plurality of subpixels is
A subpixel electrode;
A switch circuit that outputs the subpixel data output from the memory block to a subpixel electrode;
Further including
A plurality of display signal lines provided in each row and electrically connected to the switch circuit;
An inversion driving circuit for inverting a display signal for inverting or inverting the subpixel data supplied to the subpixel electrode in synchronization with the reference clock signal and outputting the inverted signal to the plurality of display signal lines;
Further comprising
The switch circuit is
Based on the display signal, the subpixel data is output to the subpixel electrode as it is or after being inverted.
The display device according to claim 1.
基準クロック信号に基づいて、周波数の異なる複数のクロック信号を出力する、クロック信号出力回路と、
前記複数のクロック信号の内の1つを第1選択クロック信号として選択するとともに、前記複数のクロック信号の内の1つを第2選択クロック信号として選択する、選択回路と、
各行に夫々設けられており、当該行に属する前記副画素の前記メモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、
前記第1選択クロック信号に同期して、前記メモリブロック内の複数のメモリから1つのメモリを選択するメモリ選択信号を、複数のメモリ選択線群に同時に出力するメモリ選択回路と、
前記複数の副画素に共通なコモン電位が供給される共通電極と、
前記コモン電位を前記第2選択クロック信号に同期して反転させて、前記共通電極に出力する、共通電極駆動回路と、
を備え、
前記複数の副画素は、
前記メモリ選択信号が供給された前記メモリ選択線に応じて、前記複数のメモリの内の1つのメモリに格納されている前記副画素データに基づいて、画像を表示する、
表示装置。 A plurality of subpixels each including a memory block arranged in a row direction and a column direction and having a plurality of memories storing subpixel data;
A clock signal output circuit that outputs a plurality of clock signals having different frequencies based on a reference clock signal;
A selection circuit for selecting one of the plurality of clock signals as a first selection clock signal and selecting one of the plurality of clock signals as a second selection clock signal;
A plurality of memory selection lines each provided in each row, each including a plurality of memory selection lines electrically connected to the memory block of the sub-pixel belonging to the row;
A memory selection circuit for simultaneously outputting a memory selection signal for selecting one memory from a plurality of memories in the memory block to a plurality of memory selection line groups in synchronization with the first selection clock signal;
A common electrode supplied with a common potential common to the plurality of subpixels;
A common electrode driving circuit that inverts the common potential in synchronization with the second selected clock signal and outputs the inverted signal to the common electrode;
With
The plurality of sub-pixels are
Displaying an image based on the sub-pixel data stored in one of the plurality of memories according to the memory selection line to which the memory selection signal is supplied;
Display device.
副画素電極と、
前記メモリブロックから出力される前記副画素データを副画素電極に出力するスイッチ回路と、
を更に含み、
各行に夫々設けられ、前記スイッチ回路に電気的に夫々接続されている、複数の表示信号線と、
前記副画素電極に供給される前記副画素データをそのまま又は反転させるための表示信号を、前記第2選択クロック信号に同期して反転させて前記複数の表示信号線に出力する、反転駆動回路と、
を更に備え、
前記スイッチ回路は、
前記表示信号に基づいて、前記副画素データをそのまま又は反転させて前記副画素電極に出力する、
請求項3に記載の表示装置。 Each of the plurality of subpixels is
A subpixel electrode;
A switch circuit that outputs the subpixel data output from the memory block to a subpixel electrode;
Further including
A plurality of display signal lines provided in each row and electrically connected to the switch circuit;
An inverting drive circuit for inverting a display signal for inverting or inverting the subpixel data supplied to the subpixel electrode in synchronization with the second selection clock signal and outputting the inverted signal to the plurality of display signal lines; ,
Further comprising
The switch circuit is
Based on the display signal, the subpixel data is output to the subpixel electrode as it is or after being inverted.
The display device according to claim 3.
前記基準クロック信号を複数の分周比で分周した前記複数のクロック信号を、前記選択回路に出力する、
請求項1から4のいずれか1項に記載の表示装置。 The clock signal output circuit includes:
Outputting the plurality of clock signals obtained by dividing the reference clock signal by a plurality of division ratios to the selection circuit;
The display device according to claim 1.
前記副画素データを前記メモリブロックに書き込む場合に、複数の行の内の1つの行を選択するゲート信号を複数の行に向けて順次出力するゲート線駆動回路と、
各列に夫々設けられた複数のソース線と、
前記副画素データを前記メモリブロックに書き込む場合に、複数の前記副画素データを前記複数のソース線に出力するソース線駆動回路と、
前記副画素データを前記メモリブロックに書き込む場合に、前記複数のゲート線群の各々の内の1本のゲート線と、前記ゲート線駆動回路と、を電気的に接続するゲート線選択回路と、
を更に備え、
前記ゲート信号が供給された行の前記副画素は、
前記ゲート信号が供給された前記ゲート線に応じて、前記ソース線に供給されている前記副画素データを、前記複数のメモリの内の1つのメモリに格納する、
請求項1から5のいずれか1項に記載の表示装置。 A plurality of gate line groups each provided in each row, each including a plurality of gate lines electrically connected to the memory block of the sub-pixel belonging to the row;
A gate line driving circuit that sequentially outputs a gate signal for selecting one of a plurality of rows to the plurality of rows when the subpixel data is written to the memory block;
A plurality of source lines provided in each column;
A source line driving circuit for outputting a plurality of subpixel data to the plurality of source lines when writing the subpixel data to the memory block;
A gate line selection circuit for electrically connecting one gate line in each of the plurality of gate line groups and the gate line driving circuit when writing the sub-pixel data to the memory block;
Further comprising
The sub-pixel of the row supplied with the gate signal is
Storing the sub-pixel data supplied to the source line in one of the plurality of memories according to the gate line supplied with the gate signal;
The display device according to claim 1.
前記メモリ選択信号が供給された前記メモリ選択線に応じて、前記複数のメモリの内の1つのメモリに格納されている前記副画素データに基づいて画像を表示しながら、前記ゲート信号が供給された前記ゲート線に応じて、前記ソース線に供給されている前記副画素データを、前記複数のメモリの内の他の1つのメモリに格納する、
請求項6に記載の表示装置。 The plurality of sub-pixels are
In response to the memory selection line supplied with the memory selection signal, the gate signal is supplied while displaying an image based on the sub-pixel data stored in one of the plurality of memories. In accordance with the gate line, the subpixel data supplied to the source line is stored in another one of the plurality of memories.
The display device according to claim 6.
前記複数のメモリ選択線群の各々の内の、前記メモリ選択信号の出力先の前記メモリ選択線を順次切り替え、
前記複数の副画素は、
前記メモリ選択信号の出力先の前記メモリ選択線が順次切り替えられることに応じて、前記複数のメモリに夫々格納されている複数の前記副画素データに基づいて、動画像を表示する、
請求項1から7のいずれか1項に記載の表示装置。 The memory selection circuit includes:
Sequentially switching the memory selection lines to which the memory selection signal is output in each of the plurality of memory selection line groups;
The plurality of sub-pixels are
Displaying a moving image based on the plurality of sub-pixel data respectively stored in the plurality of memories in response to the memory selection lines to which the memory selection signal is output being sequentially switched;
The display device according to claim 1.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/020,055 US10553167B2 (en) | 2017-06-29 | 2018-06-27 | Display device |
US16/744,638 US10997933B2 (en) | 2017-06-29 | 2020-01-16 | Display device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017127908 | 2017-06-29 | ||
JP2017127908 | 2017-06-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019012262A true JP2019012262A (en) | 2019-01-24 |
JP6978971B2 JP6978971B2 (en) | 2021-12-08 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018058374A Active JP6978971B2 (en) | 2017-06-29 | 2018-03-26 | Display device |
Country Status (1)
Country | Link |
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