JP2018537852A - パワーレールインバウンドミドルオブライン（ｍｏｌ）ルーティング - Google Patents

パワーレールインバウンドミドルオブライン（ｍｏｌ）ルーティング Download PDF

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Abstract

ある特定の態様において、半導体ダイは、パワーレール、第１のゲート、および第２のゲートを含む。半導体ダイはまた、第１のゲートに電気的に結合された第１のゲートコンタクト、ここにおいて、第１のゲートコンタクトは、第１のミドルオブライン（ＭＯＬ）金属層から形成される、と、第２のゲートに電気的に結合された第２のゲートコンタクト、ここにおいて、第２のゲートコンタクトは、第１のＭＯＬ金属層から形成される、とを含む。半導体ダイは、第２のＭＯＬ金属層から形成された相互接続をさらに含み、ここにおいて、相互接続は、第１および第２のゲートコンタクトに電気的に結合され、相互接続の少なくとも一部分は、パワーレールの下部にある。【選択図】図９

Description

関連出願の相互参照
[0001]本願は、２０１５年１１月９日に米国特許商標庁に出願された非仮特許出願第１４／９３６、４５９号の優先権およびその利益を主張し、その全体の内容は、参照によって本明細書に組み込まれる。
[0002]本開示の態様は、一般に、ダイ上のルーティングに関連し、さらに特には、ダイ上のミドルオブライン（ＭＯＬ：middle of line）ルーティングに関連する。
[0003]半導体ダイは、多くの半導体デバイス（例えば、トランジスタ）を含み得る。半導体デバイスは、集積回路を形成するために、１つまたは複数の金属層によって相互接続され得る。デバイスの寸法が縮小するにつれ、ダイ上のルーティング輻輳は増大し、ダイ上でデバイスを相互接続することがより難しくなる。
[0004]以下に、１つまたは複数の実施形態の簡略化された概要を、そのような実施形態の基本的な理解を提供するために、提示する。この概要は、全ての熟考された実施形態の広範な概観でなく、全ての実施形態の鍵となるまたは重大な要素を識別することも、任意のまたは全ての実施形態の範囲を詳細に叙述することも、意図されていない。それの唯一の目的は、後に提示されるさらなる詳細な説明への序文として、簡略化された形態で１つまたは複数の実施形態のいくつかの概念を提示することである。
[0005]一態様に従って、半導体ダイが提供される。半導体ダイは、パワーレール、第１のゲート、および第２のゲートを含む。半導体ダイはまた、第１のゲートに電気的に結合された第１のゲートコンタクト、ここにおいて、第１のゲートコンタクトは、第１のミドルオブライン（ＭＯＬ）金属層から形成される、と、第２のゲートに電気的に結合された第２のゲートコンタクト、ここにおいて、第２のゲートコンタクトは、第１のＭＯＬ金属層から形成される、とを含む。半導体ダイは、第２のＭＯＬ金属層から形成された相互接続をさらに含み、ここにおいて、相互接続は、第１および第２のゲートコンタクトに電気的に結合され、相互接続の少なくとも一部分は、パワーレールの下部（underneath）にある。
[0006]第２の態様は、半導体ダイに関連する。半導体ダイは、パワーレール、ゲート、およびソースを含む。半導体ダイはまた、ゲートに電気的に結合されたゲートコンタクトを含み、ここにおいて、ゲートコンタクトは、第１のミドルオブライン（ＭＯＬ）金属層から形成される。半導体ダイはまた、第２のＭＯＬ金属層から形成された相互接続を含み、ここにおいて、相互接続は、ゲートコンタクトおよびソースに電気的に結合され、相互接続の少なくとも一部分は、パワーレールの下部にある。
[0007]第３の態様は、半導体ダイに関連する。半導体ダイは、パワーレール、第１の複数のゲートおよび第１の複数のソース／ドレインを含む第１のセル、および第２の複数のゲートおよび第２の複数のソース／ドレインを含む第２のセルを含む。半導体セルはまた、第１の複数のゲートのうちの１つに電気的に結合された第１のゲートコンタクト、ここにおいて、第１のゲートコンタクトは、第１のミドルオブライン（ＭＯＬ）金属層から形成される、と、第２の複数のゲートのうちの１つに電気的に結合された第２のゲートコンタクト、ここにおいて、第２のゲートコンタクトは、第１のＭＯＬ金属層から形成される、とを含む。半導体ダイはまた、第２のＭＯＬ金属層から形成された相互接続を含み、ここにおいて、相互接続は、第１および第２のゲートコンタクトに電気的に結合され、およびパワーレールの下部にルーティングされる。
図１は、本開示のある特定の態様に従って、例となる半導体ダイの側面図を示す。 図２は、本開示のある特定の態様に従って、ゲートを金属層に結合するための例となる構造の側面図を示す。 図３は、本開示のある特定の態様に従って、ソース／ドレインを金属層に結合するための例となる構造の側面図を示す。 図４は、本開示のある特定の態様に従って、例となる半導体ダイの上面図を示す。 図５は、本開示のある特定の態様に従って、金属層Ｍ１から形成された例となる局所的な相互接続を示す。 図６Ａは、本開示のある特定の態様に従って、図５における例となる局所的な相互接続の側面図を示す。 図６Ｂは、本開示のある特定の態様に従って、図５における例となる局所的な相互接続の側面図を示す。 図７は、本開示のある特定の態様に従って、金属層Ｍ１から形成され、およびセル間のルーティングのために使用される例となる相互接続の上面図を示す。 図８Ａは、本開示のある特定の態様に従って、金属Ｍ１パワーレールの下にルーティングを提供する例となる相互接続の上面図を示す。 図８Ｂは、本開示のある特定の態様に従って、金属Ｍ１パワーレールの下にルーティングを提供する例となる相互接続の上面図を示す。 図９は、本開示のある特定の態様に従って、図８Ａおよび８Ｂにおける相互接続の側面図を示す。 図１０Ａは、本開示のある特定の態様に従って、金属Ｍ１パワーレールの下にルーティングを提供する別の例となる相互接続の上面図を示す。 図１０Ｂは、本開示のある特定の態様に従って、金属Ｍ１パワーレールの下にルーティングを提供する別の例となる相互接続の上面図を示す。 図１１は、本開示のある特定の態様に従って、図１０Ａおよび１０Ｂにおける相互接続の側面図を示す。 図１２は、本開示のある特定の態様に従って、それにおいて、トランジスタのソースおよびゲートが電気的な障壁を提供するために結わえられる（tied off）、複数のトランジスタの回路図を示す。 図１３Ａは、本開示のある特定の態様に従って、図１２における回路をインプリメントするための金属Ｍ１パワーレールの下の相互接続の上面図を示す。 図１３Ｂは、本開示のある特定の態様に従って、図１２における回路をインプリメントするための金属Ｍ１パワーレールの下の相互接続の上面図を示す。 図１４は、本開示のある特定の態様に従って、図１３Ａおよび１３Ｂにおける相互接続の側面図を示す。
詳細な説明
[0022]添付された図面に関連して以下に記載の詳細な説明は、様々な構成の説明として意図され、ここに説明される概念が実施され得る唯一の構成を表すようには意図されない。詳細な説明は、様々な概念の完全な理解を提供する目的のために特定の詳細を含む。しかしながら、これらの概念が、これらの特定の詳細なしで実施され得ることは、当業者にとって明らかであろう。いくつかの事例において、周知の構造および構成要素が、このような概念を曖昧にすることを避けるために、ブロック図形式で示される。
[0023]図１は、半導体ダイ（チップ）１１０の簡略化された例を示す。半導体ダイ１１０は、複数の相互接続金属層を含み、それにおいて、隣接した相互接続金属層が、１つまたは複数の絶縁層によって、隔てられる。異なる相互接続金属層は、ビアおよび／または他の構造を使用して、相互接続され得、それらは、例示しやすいようには図１において示されない。最底部の（bottom-most）相互接続金属層は、Ｍ１とラベル付けされる。相互接続金属層Ｍ１の真上の（immediately above）相互接続金属層は、Ｍ２とラベル付けされ、金属層Ｍ２の真上の相互接続金属層は、Ｍ３とラベル付けされる、などである。この例において、半導体ダイ１１０は、Ｍ１〜Ｍ９とラベル付けされた９つの相互接続金属層を含む。
[0024]相互接続金属層Ｍ１〜Ｍ９は、ダイの様々な構成要素を互いに、１つまたは複数のオフダイ（off-die）デバイスに、および／または、１つまたは複数の電力供給（power supplies）に、結合するために使用される。典型的に、金属層Ｍ１は、下記でさらに述べられるように、ダイ上の半導体デバイス（例えば、トランジスタ）にわたって形成され、コンタクト構造を使用して、半導体デバイスに結合される。金属層Ｍ１は、ダイ上の半導体デバイスを互いに結合するために、および／または、ダイ上の半導体デバイスをより上位の金属層に結合するために、ダイ上の半導体デバイスのためのパワーレールを提供するために使用され得る。この点について、図１は、金属層Ｍ１の下のトランジスタ１２０（例えば、電界効果トランジスタ）の例を示す。トランジスタ１２０は、金属Ｍ１〜Ｍ９がトランジスタ１２０にわたって置かれる前に、ダイの基板１５０上に形成される。トランジスタ１２０は、ゲート１３０、第１のソース／ドレイン１４０ａ、および第２のソース／ドレイン１４０ｂを含む。ゲート１３０は、ポリシリコンおよび／または他の原料を含み得る。ここで使用される場合、「ソース／ドレイン」という用語は、対応する構造は、ソースまたはドレインとして機能することができることを示す。例示を簡略化するために、１つのトランジスタ１２０が図１において示されるが、半導体ダイ１１０が多くのトランジスタを含むことが理解されよう。図１が正確な縮尺で描かれていないこと、および金属層Ｍ１〜Ｍ９の厚さおよび隣接した金属層間の空間がダイ上で可変（vary）であり得ることもまた理解されよう。
[0025]トランジスタ１２０は、プレーナプロセスまたはＦｉｎＦＥＴプロセスを使用して、ダイ上で形成され得る。図１は、トランジスタ１２０が、プレーナプロセスを使用して形成される例を示す。この例において、トランジスタ１２０は、トランジスタのゲートとチャネルとの間にゲート誘電体１４５（例えば、ゲート酸化物）を含む。ＦｉｎＦＥＴプロセス（図示せず）を使用して形成されたトランジスタについて、トランジスタは、トランジスタのチャネルを形成するための第１のソース／ドレインと第２のソース／ドレインとの間に１つまたは複数のフィンおよびフィンにわたって形成されたゲートを含み得る。いずれの事例においても、トランジスタは、ゲートと、第１のソース／ドレインと、第２のソース／ドレインとを含む。したがって、本開示の態様は、プレーナプロセスおよびＦｉｎＦＥＴプロセスを使用して形成されたトランジスタに適用可能であることが理解されよう。
[0026]図２は、トランジスタ（例えば、トランジスタ１２０）のゲート２３０を金属層Ｍ１に結合するための例となるコンタクト構造２５０を示す。この例において、コンタクト構造２５０は、ゲート２３０と金属層Ｍ１との間に配置され、ゲート２３０を金属層Ｍ１に電気的に結合する。コンタクト構造２５０は、第１のミドルオブライン（ＭＯＬ）金属層（図２において、「ＣＢ」と示される）から形成されたゲートコンタクト２５２を含む。本明細書で使用される場合、用語「ＭＯＬ」は、金属層Ｍ１の下の層を指す。第１のＭＯＬ金属層（ＣＢ）は、タングステン、銅、および／または他の導電性のある原料を含み得る。ゲートコンタクト２５２は、図２において示されるように、ゲート２３０の上部と接触する。コンタクト構造２５０はまた、ゲートコンタクト２５２と金属層Ｍ１との間に配置されたビア２５５を含む。ビア２５５は、ゲートコンタクト２５２を金属層Ｍ１に電気的に結合する。
[0027]図３は、トランジスタ（例えば、トランジスタ１２０）のソース／ドレイン３４０を金属層Ｍ１に結合するための例となるコンタクト構造３５０を示す。この例において、コンタクト構造３５０は、ソース／ドレイン３４０および金属層Ｍ１の間に配置され、ソース／ドレインを金属層Ｍ１に電気的に結合する。コンタクト構造３５０は、ソース／ドレイン３４０の上部に形成された第１のソース／ドレインコンタクト３５２を含む。第１のソース／ドレインコンタクト３５２は、トレンチシリサイド（ＴＳ）層から形成され得る。この例において、第１のソース／ドレインコンタクト３５２は、誘電性素材中にトレンチをエッチングし、トレンチをシリサイド素材で充填することによって、形成され得る。コンタクト構造３５０はまた、第２のＭＯＬ金属層（図３において「ＣＡ」と示される）から形成された第２のソース／ドレインコンタクト３５５を含む。第２のＭＯＬ金属層（ＣＡ）は、タングステン、銅および／または他の導電性素材を含み得る。第２のソース／ドレインコンタクト３５５は、図２における例において、第１のソース／ドレインコンタクト３５２の上部に積み重ねられる。コンタクト構造３５０は、第２のソース／ドレインコンタクト３５５と金属層Ｍ１との間に配置されたビア３５７をさらに含む。ビア３５７は、第２のソース／ドレインコンタクト３５５を金属層Ｍ１に電気的に結合する。図２および３におけるビア２５５および３５７は、同じ導電層から形成され得る。
[0028]それ故、第１および第２のＭＯＬ金属層（ＣＢおよびＣＡ）は、ゲートおよびソース／ドレインを、それぞれ、金属層Ｍ１および／または他の上方の金属層に、結合するために従来使用される。第１および第２のＭＯＬ金属層（ＣＢおよびＣＡ）は、全体的な特徴（global feature）を形成するためにするためには従来使用されない。ここで使用される場合、「全体的な特徴」は、複数のセルによって共有される構造を指し得る。全体的な特徴の例は、下記でさらに述べられるように、金属層Ｍ１から形成されたパワーレールである。
[0029]図４は、例示を簡略化するために金属層Ｍ２〜Ｍ９が取り除かれたダイ１１０の例となる上面図を示す。この例において、ダイ１１０は、金属層Ｍ１から形成された第１のパワーレール４１０と、金属層Ｍ１から形成された第２のパワーレール４１２と、金属層Ｍ１から形成された第３のパワーレール４１４とを含む。パワーレール４１２は、当該技術分野で知られている任意の金属エッチングプロセスを使用して、金属層Ｍ１から形成され得る。第１および第３のパワーレール４１０および４１４は、Ｖｄｄの供給電圧を有し得、第２のパワーレール４１２は、Ｖｓｓの供給電圧を有し得、Ｖｄｄは、正の電圧であり得、Ｖｄｄは、およそゼロボルト（例えば、接地）またはＶｄｄよりも低い別の電圧であり得る。代替的に、第１および第３のパワーレール４１０および４１４は、Ｖｓｓの供給電圧を有し得、第２のパワーレール４１２は、Ｖｄｄの供給電圧を有し得る。パワーレール４１０、４１２および４１４の各々は、図４において示されるよりも長い可能性があることが理解されよう。図４において、パワーレール４１０、４１２および４１４の下の構造は、破線で示される。
[0030]ダイは、第１のセル４５０および第２のセル４５５を含む。図４における例において、第１および第２のセル４５０と４５５との間の境界は、第２のパワーレール４１２の下に位置するとはいえ、これが実例になる必要がないことが理解されるだろう。ダイは、図４において示されるよりも多くのセルを含み得ることが理解されよう。
[0031]第１のセル４５０は、複数のゲート４２０ａ〜４２０ｆ（例えば、ポリシリコンゲート）および複数のソース／ドレイン４３０ａ〜４３０ｊを含み、それらは、第１のセル４５０内に、複数のトランジスタを形成する。この点について、図４は、ゲート４２０ｂ、ソース／ドレイン４３０ａおよびソース／ドレイン４３０ｂから形成されたトランジスタ４６０の例を示す。図４における例において、ゲート４２０ａ−４２０ｆは、伸長され、隣接ゲート間の１つまたは複数のソース／ドレインと並列に配列される。ゲート４２０ａ〜４２０ｆがポリシリコンを含む例について、ゲートは、ポリ導電体（ＰＣ）と称され得る。
[0032]第１のセル４５０内のトランジスタは、１つまたは複数の機能を行う集積回路を形成するために、局所的な相互接続（図４に図示せず）によって相互接続され得る。例えば、トランジスタは、論理機能（ＡＮＤゲート、ＯＲゲート、ＸＯＲゲート、等）を行う回路、記憶機能（フリップ−フロップ、ラッチ、等）を行う回路、多重化機能（例えば、マルチプレクサ）を行う回路、等を形成するために、相互接続され得る。第１のセル４５０内のトランジスタは、上記で述べられるように、第１および第２のパワーレール４１０および４１２によって電力を供給され得、それらは、電圧ＶｄｄおよびＶｓｓを提供する。この点について、第１のセル４５０内のトランジスタのうちの１つまたは複数は、１つまたは複数のコンタクト構造（例えば、図２および３において示されるコンタクト構造２５０および３５０）によって、パワーレールに結合され得る。
[0033]第２のセル４５５は、複数のゲート４２０ｂ〜４２０ｄ、４２０ｇ、４２０ｈおよび４２０ｉ（例えば、ポリシリコンゲート）および複数のソース／ドレイン４３０ｋ〜４３０ｔを含み、それは、第２のセル４５５内に複数のトランジスタを形成する。図４において示される例において、第１のセル４５０におけるゲート４２０ｂ〜４２０ｄは、第２のセル４５５の中まで第２のパワーレール４１２の下部に伸びる。図４における例において、ゲート４２０ｂ〜４２０ｄ、４２０ｇ、４２０ｈ、および４２０ｉは、伸長され、隣接したゲート間の１つまたは複数のソース／ドレインと並列に配列される。
[0034]第２のセル４５５内のトランジスタは、（例えば、上記で述べられた機能のうちの任意の）１つまたは複数の機能を行う集積回路を形成するために、局所的な相互接続（図４に図示せず）によって相互接続され得る。第２のセル４５５内のトランジスタは、上記で述べられるように、第２および第３のパワーレール４１２および４１４によって電力を供給され得、それは、電圧ＶｄｄおよびＶｓｓを提供する。この点について、第２のセル４５５内のトランジスタのうちの１つまたは複数は、１つまたは複数のコンタクト構造（例えば、図２および３において示されるコンタクト構造２５０および３５０）によって、パワーレールに結合され得る。
[0035]上記で述べられるように、セルにおけるトランジスタは、回路を形成するために相互接続され得る。この点について、図５は、第１のセル４５０における第１の局所的な相互接続５１０および第２の局所的な相互接続５５０の例を示し、ここで、各局所的な相互接続は、金属層Ｍ１から形成される。例示の容易さのために、図４において示されるソース／ドレイン４３０ａ〜４３０ｔについての参照番号は、図５から省略されている。
[0036]この例において、第１の局所的な相互接続５１０は、ゲート４２０ｄおよび４２０ｅを結合し、それにおいて、第１の局所的な相互接続５１０は、第１のコンタクト構造５２０によってゲート４２０ｄに結合され、第２のコンタクト構造５２５によって、ゲート４２０ｅによって結合される。この点について、図６Ａは、第１の局所的な相互接続５１０の側面図を示し、それにおいて、第１のコンタクト構造５２０は、第１のゲートコンタクト６５２ａおよび第１のビア６５５ａを含み、および第２のコンタクト構造５２０は、第２のゲートコンタクト６５２ｂおよび第２のビア６５５ｂを含む。
[0037]図５に戻り、第２の局所的な相互接続５５０は、ゲート４２０ｂおよびソース／ドレイン４３０ｂを結合し、それにおいて、第２の局所的な相互接続５５０は、第３のコンタクト構造５５５によってゲート４２０ｄに結合され、第４のコンタクト構造５６０によってソース／ドレイン４３０ｂに結合される。この点について、図６Ｂは、第２の局所的な相互接続５５０の側面図を示し、それにおいて、第３のコンタクト構造５５５は、ゲートコンタクト６６２および第１のビア６６５を含み、第４のコンタクト構造５６０は、第１のソース／ドレインコンタクト６７２（例えば、ＴＳ）、第２のソース／ドレインコンタクト６７５、および第２のビア６７８を含む。
[0038]一般に、金属層Ｍ１は、ゲートを相互接続し、１つまたは複数のゲートを１つまたは複数のソース／ドレインに相互接続し、ソース／ドレイン、等を相互接続する局所的な相互接続を形成するために使用され得る。それ故、金属層Ｍ１は、回路を形成するためにセルにおけるトランジスタを相互接続する局所的な相互接続を形成するためにパターン化され得る。下記でさらに述べられるように、金属層Ｍ１はまた、２つ以上のセル間でグローバル相互接続を形成するために使用されることができる。
[0039]図７は、金属層Ｍ１が、第１のセル４５０および第２のセル４５５においてトランジスタを結合する相互接続７１０を形成するために使用される例を示す。この例において、相互接続７１０は、第１のコンタクト構造７２０によって第１のセル４５０中のゲート４２０ｂに結合され、第２のコンタクト構造７２５によって、第２のセル４５５中のゲート４２０ｄに結合される。第１および第２のコンタクト構造７２０および７２５の各々は、図２において示されるコンタクト構造２５０を含み得る。図７において示されるように、相互接続７１０は、第１のセル４５０と第２のセル４５５との間にルーティングを提供する。それ故、金属層Ｍ１は、局所的なルーティングおよびグローバルルーティングの両方に使用されることができる。
[0040]しかしながら、相互接続７１０について金属層Ｍ１を使用することに伴う難点（drawback）は、図７において示されるように、第２のパワーレール４１２を通り抜ける（pass through）するために、第２のパワーレール４１２において遮断を要求することである。これは、相互接続７１０および第２のパワーレール４１２が同じ金属層（すなわち、金属層Ｍ１）から形成されるからである。図７中の例において、第２のパワーレール４１２は、相互接続７１０を適合するために、第１の部分４１２ａおよび第２の部分４１２ｂに分割される。パワーレールにおける遮断は、電力インテグリティ低下をもたらし、それは、時間依存回路を機能不全にさせ得る。電力インテグリティ低下は、電力ネットワークおよび／または電磁放射におけるＩＲ電圧ドロップの増大（increased IR voltage drops）を含み得る。別の難点は、相互接続７１０が、金属ルーティング輻輳を引き起こす、かなりのエリアを占有することである。
[0041]一般に、金属層Ｍ１ルーティングは、それが、パワーレール（例えば、第２のパワーレール４１２）のような、金属層Ｍ１から形成された構造とかち合うとき、制限される。この事例において、金属層Ｍ１ルーティングが構造を迂回してルーティングされなければいけない（それは多くの事例において不可能であり得る）か、または、金属層Ｍ１ルーティングが通り抜けることを可能にするために、構造が壊されなければいけない（それは上記で述べられた問題のうちの１つまたは複数を引き起こし得る）かのいずれかである。
[0042]本開示の態様は、下記でさらに述べられるように、上記の難点のうちの１つまたは複数を回避する第１および第２のＭＯＬ金属層（ＣＡおよびＣＢ）を使用してルーティングを提供する。
[0043]図８Ａおよび８Ｂは、本開示のある特定の態様に従って、例となる相互接続８１０の上面図を示す。図８Ａは、第２のパワーレール４１２を有する相互接続８１０を示し、図８Ｂは、相互接続８１０の遮られていない図を提供するために第２のパワーレール４１２が取り除かれた相互接続８１０を示す。図９は、相互接続８１０の側面図を示す。
[0044]相互接続８１０は、第２のパワーレール４１２の下部のゲート４２０ｂとゲート４２０ｄと間にルーティングを提供する。相互接続８１０は、上記で述べられるように、第２のＭＯＬ金属層（ＣＡ）から形成され、それは、ソース／ドレインコンタクト（例えば、ソース／ドレインコンタクト３５５）を形成するために使用される同じ金属層であり得る。図９において示されるように、相互接続８１０は、ゲート４２０ｂおよび４２０ｄ上の、それぞれ、ゲートコンタクト８２０と８２５との間まで伸び、それらと接触する。このことについて、相互接続８１０は、ゲートコンタクト８２０および８２５間の電気的ブリッジとして役立つ（acts as）。図９における例において、相互接続８１０は、ゲートコンタクト８２０および８２５の側壁と接触する。
[0045]それ故、（第２のＭＯＬ金属層（ＣＡ）から形成される）相互接続８１０および（第１のＭＯＬ金属層（ＣＢ）から形成される）ゲートコンタクト８２０および８２５は、ゲート４２０ｂおよび４２０ｄを電気的に結合する。第１のＭＯＬ金属層（ＣＡ）および第２のＭＯＬ金属層（ＣＢ）が金属層Ｍ１よりも低いレベルで形成されるので、相互接続８１０ならびにゲートコンタクト８２０および８２５は、第２のパワーレール４１２の下のゲート４２０ｂと４２０ｄとの間に、ルーティングを提供することができる。その結果として、第２のパワーレール４１２を遮断する必要はない。図８Ａおよび９において示されるように、第２のパワーレール４１２は、遮断なしでつながっている（continuous）。さらに、相互接続８１０ならびにゲートコンタクト８２０および８２５が金属層Ｍ１の下部にあるので、それらは、金属層Ｍ１に干渉せず、そうであるから、ルーティング輻輳を減らす。結果として、面積効率は改善される。
[0046]それ故、本開示の態様は、第１および第２のＭＯＬ金属層（ＣＢおよびＣＡ）を使用して、（例えば、トランジスタ間に）ＭＯＬルーティングを提供する。第１および第２のＭＯＬ金属層（ＣＢおよびＣＡ）が、金属層Ｍ１よりも低いレベルで形成されるので、ＭＯＬルーティングは、金属層Ｍ１ルーティングと同じ制約を受けない（not subject to）。例えば、ＭＯＬルーティングは、構造において遮断を必要とすることなく、金属層Ｍ１から形成された構造（例えば、パワーレール）の下部で交差することができる。対照的に、金属層Ｍ１ルーティングが、金属層Ｍ１構造（例えば、パワーレール）と対立するとき、金属層Ｍ１ルーティングが構造の周囲にルーティングされなければいけない（多くの事例において可能でない可能性がある）か、または金属層Ｍ１ルーティングが通り抜けることを可能にするために構造が壊されなければいけないかのいずれかである。それ故、本開示の態様に従うＭＯＬルーティングは、金属層Ｍ１を使用するルーティングが高く制限されるような事例において有利に使用されることができる。
[0047]図８Ａおよび８Ｂにおいて明示的には示されないが、ダイはまた、集積回路を形成するために、第１のセル４５０および第２のセル４５５においてトランジスタを相互接続するための局所的な相互接続（例えば、図５において示されるような局所的な相互接続５１０および５５０）を含み得ることが理解されよう。
[0048]図１０Ａおよび１０Ｂは、本開示のある特定の態様に従って、別の例となる相互接続１０１０の上面図を示す。図１０Ａは、第２のパワーレール４１２を有する相互接続１０１０を示し、図１０Ｂは、相互接続１０１０の遮られていない図を提供するために第２のパワーレール４１２が取り除かれた相互接続１０１０を示す。図１１は、相互接続１０１０の側面図を示す。
[0049]この例において、図８におけるゲート４２０ｂは、第１のセル４５０におけるゲート４２０ｂ−１および第２のセル４５５におけるゲート４２０ｂ−２に分けられ、図８におけるゲート４２０ｃは、第１のセル４５０におけるゲート４２０ｃ−１および第２のセル４５５におけるゲート４２０ｃ−２に分けられ、および図８におけるゲート４２０ｄは、第１のセル４５０におけるゲート４２０ｄ−１および第２のセル４５５におけるゲート４２０ｄ−２に分けられる。
[0050]この例において、相互接続１０１０は、第２のパワーレール４１２の下部のゲート４２０ｂ−１とゲート４２０ｄ−２との間にルーティングを提供する。相互接続１０１０は、上記で述べられるように、第２のＭＯＬ金属層（ＣＡ）から形成され、それは、ソース／ドレインコンタクト（例えば、ソース／ドレインコンタクト３５５）を形成するために使用される同じ金属層であり得る。図１１において示されるように、相互接続１０１０は、ゲート４２０ｂ−１および４２０ｄ−２上の、それぞれ、ゲートコンタクト１０２０と１０２５との間まで伸び、それらと接触する。この点について、相互接続１０１０は、ゲートコンタクト１０２０と１０２５との間の電気的ブリッジとして役立つ。
[0051]それ故、（第２のＭＯＬ金属層（ＣＡ）から形成される）相互接続１０１０および（第１のＭＯＬ金属層（ＣＢ）から形成される）ゲートコンタクト１０２０および１０２５は、第１のセル４５０におけるゲート４２０ｂ−１と第２のセルにおける４２０ｄ−２との間に、ルーティングを提供する。図１１における例において、相互接続１０１０は、ゲートコンタクト１０２０および１０２５の側壁と接触する。第１のＭＯＬ金属層（ＣＡ）および第２のＭＯＬ金属層（ＣＢ）が金属層Ｍ１よりも低いレベルで形成されるので、相互接続１０１０ならびにゲートコンタクト１０２０および１０２５は、第２のパワーレール４１２の下に、ルーティングを提供することができる。
[0052]本開示の態様が特定の述べられた例に限定されないことが理解されよう。一般に、本開示の態様は、第２のＭＯＬ金属層（ＣＡ）から形成された相互接続を使用して、金属Ｍ１パワーレール（例えば、パワーレール４１２）下のセル間にルーティングを提供する。例えば、相互接続は、第１および第２のゲート上のゲートコンタクトの間に伸びることおよびそれらと接触することによって、１つのセルにおける第１のゲートを別のセルにおける第２のゲートに結合し得、それにおいて、ゲートコンタクトは、第１のＭＯＬ金属層（ＣＢ）から形成され得る。このことについて、相互接続は、ゲートコンタクト間の電気的ブリッジとして役立つ。第２のＭＯＬ金属層（ＣＡ）が金属層Ｍ１よりも低いレベルにおいて形成されるので、相互接続は、金属Ｍ１パワーレールの下部を通る（pass）ことが可能であり、そうであるから、金属Ｍ１パワーレールにおいて遮断を必要としない。
[0053]ある特定の態様において、１つまたは複数のトランジスタは、半導体デバイス（トランジスタ）間に、電気的分離を提供するために結わえられ得る。これらの態様において、トランジスタは、トランジスタのソースおよびゲートを一緒に結合することによって、結わえられる。これは、永久にトランジスタをオフにし、トランジスタがトランジスタの反対側の半導体デバイス間の電気的な障壁として役立つことを可能にする。
[0054]この点について、図１２は、ノード１２０５、１２１０、１２１５および１２２０間に電気的遮蔽を提供するために、トランジスタＭ１〜Ｍ４が、結わえられる例を例示する回路図である。この例において、トランジスタＭ１〜Ｍ４のトランジスタＭ１〜Ｍ４のゲートＧ１〜Ｇ４およびソースＳ１〜Ｓ４は、全てノード１２３０に結ばれ、それは供給電圧Ｖｄｄに結合される。これは、効率的に、トランジスタＭ１〜Ｍ４をオフにし、ノード１２０５、１２１０、１２１５および１２２０の間に電気的な障壁を提供し、それは、トランジスタＭ１〜Ｍ４のドレインＤ１〜Ｄ４に対応し得る。結果として、ノード１２０５、１２１０、１２１５および１２２０のうちの１つに結合されたデバイス（例えば、トランジスタ）は、その他のノード１２０５、１２１０、１２１５および１２２０から電気的に分離される。図１２における例において、トランジスタＭ１〜Ｍ４は、ｐ型電界効果トランジスタ（ＰＦＥＴ）である。しかしながら、トランジスタＭ１〜Ｍ４が、接地に結ばれたＮＦＥＴのゲートおよびソースを有するｎ型電界効果トランジスタ（ＮＦＥＴ）と取り換えられ得ることが理解されよう。
[0055]図１３Ａおよび１３Ｂは、図１２において示される例となる回路をインプリメントするための第２のパワーレール４１２の下部にルーティングを提供する例となる相互接続１３１０の上面図を示す。図１３Ａは、第２のパワーレール４１２を有する相互接続１３１０を示し、図１３Ｂは、相互接続１３１０の遮られていない図を提供するために第２のパワーレール４１２が取り除かれた相互接続１３１０を示す。図１４は、相互接続１３１０の側面図を示す。相互接続１３１０は、下記でさらに述べられるように、第２のＭＯＬ金属層（ＣＡ）から形成され得る。
[0056]この例において、ゲート４２０ｃおよびソース／ドレイン４３０ｈは、トランジスタＭ１のゲートＧ１およびソースＳ１を提供し得、ゲート４２０ｃおよびソース／ドレイン４３０ｍは、トランジスタＭ２のゲートＧ２およびソースＳ２を提供し得、ゲート４２０ｄおよびソース／ドレイン４３０ｈは、トランジスタＭ３のゲートＧ３およびソースＳ３を提供し得、ゲート４２０ｄおよびソース／ドレイン４３０ｍは、トランジスタＭ４のゲートＧ４およびソースＳ４を提供し得る。それ故、ゲート４２０ｃは、トランジスタＭ１およびＭ２の両方にゲートＧ１およびＧ２を提供し得、ゲート４２０は、トランジスタＭ３およびＭ４の両方にゲートＧ３およびＧ４を提供し得る。同様に、ソース／ドレイン４３０ｈは、トランジスタＭ１およびＭ３の両方にソースＳ１およびＳ３を提供し得、ソース／ドレイン４３０ｍは、トランジスタＭ２およびＭ４の両方にソースＳ２およびＳ４を提供し得る。ソース／ドレイン４３０ｇ、４３０ｌ、４３０ｉおよび４３０ｎは、トランジスタＭ１〜Ｍ４の、それぞれ、ドレインＤ１−Ｄ４を提供し得る。
[0057]この例において、相互接続１３１０は、ゲート４２０ｃおよび４２０ｄ上の、それぞれ、ゲートコンタクト１３２０と１３２５との間まで伸び、それらと接触する。結果として、相互接続１３１０ならびにゲートコンタクト１３２０および１３２５は、トランジスタＭ１〜Ｍ４のゲートＧ１−Ｇ４を一緒に結合する。図１４において示される例において、相互接続１３１０は、ゲートコンタクト１３２０および１３２５の側壁と接触する。
[0058]相互接続１３１０はまた、ソース／ドレイン４３０ｈおよびソース／ドレイン４３０ｍに結合される。この例において、相互接続１３１０は、相互接続１３１０とソース／ドレイン４３０ｈとの間に配置されたソース／ドレインコンタクト１３４０（例えば、ＴＳソース／ドレインコンタクト）によって、ソース／ドレイン４３０に結合され、相互接続１３１０とソース／ドレイン４３０ｍとの間に配置されたソース／ドレインコンタクト１３４２（例えば、ＴＳソース／ドレインコンタクト）によって、ソース／ドレイン４３０ｍに結合される。図１４において示される例において、相互接続１３１０は、ソース／ドレインコンタクト１３４０および１３４２（例えば、ＴＳソース／ドレインコンタクト）の上部と接触する。
[0059]それ故、相互接続１３１０は、トランジスタＭ１〜Ｍ４のゲートＧ１〜Ｇ４を一緒に結合し、トランジスタＭ１〜Ｍ４のソースＳ１〜Ｓ４を一緒に結合する。結果として、トランジスタＭ１〜Ｍ４のゲートＧ１〜Ｇ４およびソースＳ１〜Ｓ４は、全て一緒に結合される。
[0060]相互接続１３１０はまた、相互接続１３１０と第２のパワーレール４１２との間に配置されたビア１３５０によって第２のパワーレール４１２に結合される。１つの例において、第２のパワーレール４１２は、供給電圧Ｖｄｄを提供し、トランジスタＭ１〜Ｍ４は、ＰＦＥＴである。結果として、この例において、トランジスタＭ１〜Ｍ４のゲートＧ１〜Ｇ４およびソースＳ１〜Ｓ４は、Ｖｄｄに結ばれる。これは、効率的にトランジスタＭ１〜Ｍ４をオフにし、第１のセル４５０と第２のセル４５５との間に、さらに特には、ソース／ドレイン４３０ｇ、４３０ｌ、４３０ｉおよび４３０ｎの間に電気的な障壁を提供する。
[0061]それ故、（第２のＭＯＬ金属層（ＣＡ）から形成される）相互接続１３１０は、電気的な障壁を形成するためにトランジスタＭ１〜Ｍ４を結わえるための第２の電力供給４１２の下にルーティングを提供する。本開示の態様は、図１２〜１４において示される例に限定されないことが理解されよう。一般に、本開示の態様は、第２のＭＯＬ金属層（ＣＡ）から形成された相互接続を使用することによって、１つまたは複数のトランジスタを結わえることが可能であり、それにおいて、相互接続は、各トランジスタのゲートおよびソースに結合される。相互接続はまた、相互接続とパワーレールとの間のビアによって、金属Ｍ１パワーレールに結合され得る。１つまたは複数のトランジスタがＰＦＥＴである例に関して、パワーレールは、供給電圧Ｖｄｄを提供し得る。１つまたは複数のトランジスタがＮＦＥＴである例に関して、パワーレールは、供給電圧Ｖｓｓを提供し得る。
[0062]本開示の先の説明は、いかなる当業者であっても、本開示の製造または使用を可能にするように提供される。本開示への様々な修正は、当業者には容易に明らかとなり、ここで定義した一般原理は、本開示の範囲または趣旨から逸脱することなく、他の変形形態に適用され得る。それ故、本開示は、ここに説明された例に限定されるようには意図されず、ここに開示された原理および新規な特徴と一致する最も広い範囲を与えられることとなる。
[0062]本開示の先の説明は、いかなる当業者であっても、本開示の製造または使用を可能にするように提供される。本開示への様々な修正は、当業者には容易に明らかとなり、ここで定義した一般原理は、本開示の範囲または趣旨から逸脱することなく、他の変形形態に適用され得る。それ故、本開示は、ここに説明された例に限定されるようには意図されず、ここに開示された原理および新規な特徴と一致する最も広い範囲を与えられることとなる。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
半導体ダイであって、
パワーレールと、
第１のゲートと、
第２のゲートと、
前記第１のゲートに電気的に結合された第１のゲートコンタクト、ここにおいて、前記第１のゲートコンタクトは、第１のミドルオブライン（ＭＯＬ）金属層から形成される、と、
前記第２のゲートに電気的に結合された第２のゲートコンタクト、ここにおいて、前記第２のゲートコンタクトは、前記第１のＭＯＬ金属層から形成される、と、
第２のＭＯＬ金属層から形成された相互接続、ここにおいて、前記相互接続は、前記第１および第２のゲートコンタクトに電気的に結合され、前記相互接続の少なくとも一部分は、前記パワーレールの下部にある、と
を備える、半導体ダイ。
［Ｃ２］
前記相互接続は、前記第１および第２のゲートコンタクトの側壁と接触する、
Ｃ１に記載の半導体ダイ。
［Ｃ３］
前記パワーレールは、Ｍ１金属層から形成され、前記Ｍ１金属層は、前記第１および第２のＭＯＬ金属層の上方にある、
Ｃ１に記載の半導体ダイ。
［Ｃ４］
ソース、ここにおいて、前記相互接続は、前記ソースに電気的に結合される、と、
前記相互接続と前記パワーレールとの間に電気的に結合されたビアと
をさらに備える、Ｃ１に記載の半導体ダイ。
［Ｃ５］
前記ソースと前記相互接続との間に配置されたソースコンタクトをさらに備える、
Ｃ４に記載の半導体ダイ。
［Ｃ６］
前記ソースコンタクトは、トレンチシリサイドを備える、
Ｃ５に記載の半導体ダイ。
［Ｃ７］
前記ソースおよび前記第１のゲートは、ｐ型電界効果トランジスタ（ＰＦＥＴ）の部分であり、前記パワーレールは、Ｖｄｄの供給電圧を有する、
Ｃ４に記載の半導体。
［Ｃ８］
前記ソースおよび前記第１のゲートは、ｎ型電界効果トランジスタ（ＮＦＥＴ）の部分であり、前記パワーレールは、接地されている、
Ｃ４に記載の半導体。
［Ｃ９］
第１のソース、ここにおいて、前記第１のソースおよび前記第１のゲートは、第１のトランジスタの部分である、と、
第２のソース、ここにおいて、前記第２のソースおよび前記第２のゲートは、第２のトランジスタの部分であり、前記相互接続は、前記第１のソースおよび前記第２のソースに電気的に結合される、と、
前記相互接続と前記パワーレールとの間に電気的に結合されたビアと
をさらに備える、Ｃ１に記載の半導体ダイ。
［Ｃ１０］
ソース／ドレインと、
前記ソース／ドレインに電気的に結合されたソース／ドレインコンタクト、ここにおいて、前記ソース／ドレインコンタクトは、前記第２のＭＯＬ金属層から形成される、と、
前記ソース／ドレインコンタクトと前記パワーレールとの間に電気的に結合されたビアと
をさらに備える、Ｃ１に記載の半導体ダイ。
［Ｃ１１］
半導体ダイであって、
パワーレールと、
ゲートと、
ソースと、
前記ゲートに電気的に結合されたゲートコンタクト、ここにおいて、前記ゲートコンタクトは、第１のミドルオブライン（ＭＯＬ）金属層から形成される、と、
第２のＭＯＬ金属層から形成された相互接続、ここにおいて、前記相互接続は、前記ゲートコンタクトおよび前記ソースに電気的に結合され、前記相互接続の少なくとも一部分は、前記パワーレールの下部にある、と
を備える、半導体ダイ。
［Ｃ１２］
前記ソースと前記相互接続との間に配置されたソースコンタクトをさらに備える、
Ｃ１１に記載の半導体ダイ。
［Ｃ１３］
前記ソースコンタクトは、トレンチシリサイドを備える、
Ｃ１２に記載の半導体ダイ。
［Ｃ１４］
前記相互接続は、前記ゲートコンタクトの側壁と接触する、
Ｃ１１に記載の半導体ダイ。
［Ｃ１５］
前記パワーレールは、Ｍ１金属層から形成され、前記Ｍ１金属層は、前記第１および第２のＭＯＬ金属層の上方にある、
Ｃ１１に記載の半導体ダイ。
［Ｃ１６］
前記相互接続と前記パワーレールとの間に電気的に結合されたビアをさらに備える、
Ｃ１１に記載の半導体ダイ。
［Ｃ１７］
半導体ダイであって、
パワーレールと、
第１のセル、前記第１のセルは、第１の複数のゲートおよび第１の複数のソース／ドレインを備える、と、
第２のセル、前記第２のセルは、第２の複数のゲートおよび第２の複数のソース／ドレインを備える、と、
前記第１の複数のゲートのうちの１つに電気的に結合された第１のゲートコンタクト、ここにおいて、前記第１のゲートコンタクトは、第１のミドルオブライン（ＭＯＬ）金属層から形成される、と、
前記第２の複数のゲートのうちの１つに電気的に結合された第２のゲートコンタクト、ここにおいて、前記第２のゲートコンタクトは、前記第１のＭＯＬ金属層から形成される、と、
第２のＭＯＬ金属層から形成された相互接続、ここにおいて、前記相互接続は、前記第１および第２のゲートコンタクトに電気的に結合され、前記パワーレールの下部にルーティングされる、と
を備える、半導体ダイ。
［Ｃ１８］
前記相互接続は、前記第１および第２のゲートコンタクトの側壁と接触する、
Ｃ１７に記載の半導体ダイ。
［Ｃ１９］
前記パワーレールは、Ｍ１金属層から形成され、前記Ｍ１金属層は、前記第１および第２のＭＯＬ金属層の上方にある、
Ｃ１７に記載の半導体ダイ。
［Ｃ２０］
前記第１および第２のセル間の境界は、前記パワーレールの下部に横たわる、
Ｃ１７に記載の半導体ダイ。

Claims (20)

  1. 半導体ダイであって、
    パワーレールと、
    第１のゲートと、
    第２のゲートと、
    前記第１のゲートに電気的に結合された第１のゲートコンタクト、ここにおいて、前記第１のゲートコンタクトは、第１のミドルオブライン（ＭＯＬ）金属層から形成される、と、
    前記第２のゲートに電気的に結合された第２のゲートコンタクト、ここにおいて、前記第２のゲートコンタクトは、前記第１のＭＯＬ金属層から形成される、と、
    第２のＭＯＬ金属層から形成された相互接続、ここにおいて、前記相互接続は、前記第１および第２のゲートコンタクトに電気的に結合され、前記相互接続の少なくとも一部分は、前記パワーレールの下部にある、と
    を備える、半導体ダイ。
  2. 前記相互接続は、前記第１および第２のゲートコンタクトの側壁と接触する、
    請求項１に記載の半導体ダイ。
  3. 前記パワーレールは、Ｍ１金属層から形成され、前記Ｍ１金属層は、前記第１および第２のＭＯＬ金属層の上方にある、
    請求項１に記載の半導体ダイ。
  4. ソース、ここにおいて、前記相互接続は、前記ソースに電気的に結合される、と、
    前記相互接続と前記パワーレールとの間に電気的に結合されたビアと
    をさらに備える、請求項１に記載の半導体ダイ。
  5. 前記ソースと前記相互接続との間に配置されたソースコンタクトをさらに備える、
    請求項４に記載の半導体ダイ。
  6. 前記ソースコンタクトは、トレンチシリサイドを備える、
    請求項５に記載の半導体ダイ。
  7. 前記ソースおよび前記第１のゲートは、ｐ型電界効果トランジスタ（ＰＦＥＴ）の部分であり、前記パワーレールは、Ｖｄｄの供給電圧を有する、
    請求項４に記載の半導体。
  8. 前記ソースおよび前記第１のゲートは、ｎ型電界効果トランジスタ（ＮＦＥＴ）の部分であり、前記パワーレールは、接地されている、
    請求項４に記載の半導体。
  9. 第１のソース、ここにおいて、前記第１のソースおよび前記第１のゲートは、第１のトランジスタの部分である、と、
    第２のソース、ここにおいて、前記第２のソースおよび前記第２のゲートは、第２のトランジスタの部分であり、前記相互接続は、前記第１のソースおよび前記第２のソースに電気的に結合される、と、
    前記相互接続と前記パワーレールとの間に電気的に結合されたビアと
    をさらに備える、請求項１に記載の半導体ダイ。
  10. ソース／ドレインと、
    前記ソース／ドレインに電気的に結合されたソース／ドレインコンタクト、ここにおいて、前記ソース／ドレインコンタクトは、前記第２のＭＯＬ金属層から形成される、と、
    前記ソース／ドレインコンタクトと前記パワーレールとの間に電気的に結合されたビアと
    をさらに備える、請求項１に記載の半導体ダイ。
  11. 半導体ダイであって、
    パワーレールと、
    ゲートと、
    ソースと、
    前記ゲートに電気的に結合されたゲートコンタクト、ここにおいて、前記ゲートコンタクトは、第１のミドルオブライン（ＭＯＬ）金属層から形成される、と、
    第２のＭＯＬ金属層から形成された相互接続、ここにおいて、前記相互接続は、前記ゲートコンタクトおよび前記ソースに電気的に結合され、前記相互接続の少なくとも一部分は、前記パワーレールの下部にある、と
    を備える、半導体ダイ。
  12. 前記ソースと前記相互接続との間に配置されたソースコンタクトをさらに備える、
    請求項１１に記載の半導体ダイ。
  13. 前記ソースコンタクトは、トレンチシリサイドを備える、
    請求項１２に記載の半導体ダイ。
  14. 前記相互接続は、前記ゲートコンタクトの側壁と接触する、
    請求項１１に記載の半導体ダイ。
  15. 前記パワーレールは、Ｍ１金属層から形成され、前記Ｍ１金属層は、前記第１および第２のＭＯＬ金属層の上方にある、
    請求項１１に記載の半導体ダイ。
  16. 前記相互接続と前記パワーレールとの間に電気的に結合されたビアをさらに備える、
    請求項１１に記載の半導体ダイ。
  17. 半導体ダイであって、
    パワーレールと、
    第１のセル、前記第１のセルは、第１の複数のゲートおよび第１の複数のソース／ドレインを備える、と、
    第２のセル、前記第２のセルは、第２の複数のゲートおよび第２の複数のソース／ドレインを備える、と、
    前記第１の複数のゲートのうちの１つに電気的に結合された第１のゲートコンタクト、ここにおいて、前記第１のゲートコンタクトは、第１のミドルオブライン（ＭＯＬ）金属層から形成される、と、
    前記第２の複数のゲートのうちの１つに電気的に結合された第２のゲートコンタクト、ここにおいて、前記第２のゲートコンタクトは、前記第１のＭＯＬ金属層から形成される、と、
    第２のＭＯＬ金属層から形成された相互接続、ここにおいて、前記相互接続は、前記第１および第２のゲートコンタクトに電気的に結合され、前記パワーレールの下部にルーティングされる、と
    を備える、半導体ダイ。
  18. 前記相互接続は、前記第１および第２のゲートコンタクトの側壁と接触する、
    請求項１７に記載の半導体ダイ。
  19. 前記パワーレールは、Ｍ１金属層から形成され、前記Ｍ１金属層は、前記第１および第２のＭＯＬ金属層の上方にある、
    請求項１７に記載の半導体ダイ。
  20. 前記第１および第２のセル間の境界は、前記パワーレールの下部に横たわる、
    請求項１７に記載の半導体ダイ。
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