JP2018526720A5 - - Google Patents

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Claims (20)

  1. プロセッサが仮想マシン(VM)を実行している間にVMの状態を定義するためのレジスタを実装する前記プロセッサ上で動作する前記VMの終了条件を検出することであって、前記終了条件は、前記VMが前記プロセッサ上での実行から削除され、前記プロセッサの制御が前記VMのハイパーバイザに戻されることを示す、ことと、
    前記終了条件を検出したことに応じて、前記レジスタの内容を、前記VMの前記ハイパーバイザがアクセスできない第1のデータ構造に記憶することと、
    前記終了条件を検出したことに応じて及び前記終了条件が非自動終了であることに応じて、前記終了条件を前記VMに認識させることを要求する例外ハンドラを、前記VMを用いてインスタンス化することであって、前記例外ハンドラは、前記レジスタのサブセットを選択するように構成されている、ことと、
    前記例外ハンドラによって、前記レジスタのサブセットの容を前記ハイパーバイザに選択的に公開することと、
    前記レジスタのサブセットの内容を前記ハイパーバイザに公開したことに応じて、前記例外ハンドラによって、前記プロセッサ上での実行から前記VMを削除するための終了プロセスを開始するための終了コマンドを発行することと、を含む、
    方法。
  2. 前記レジスタの内容を前記第1のデータ構造に記憶することは、前記レジスタの内容を、前記ハイパーバイザがアクセスできないメモリ位置に記憶することを含む、請求項1に記載の方法。
  3. 前記レジスタの内容を前記第1のデータ構造に記憶することは、前記レジスタの内容を前記第1のデータ構造に記憶する前に、ハードウェア暗号化モジュールを使用して前記レジスタの内容を暗号化することを含む、請求項1に記載の方法。
  4. 前記レジスタのサブセットの容を選択的に公開することは、前記レジスタのサブセットの容を、前記ハイパーバイザに見える第2のデータ構造に記憶することを含む、請求項1に記載の方法。
  5. 前記終了条件が、前記終了条件を前記VMに認識させる必要のない自動終了であることに応じて、前記例外ハンドラをインスタンス化しないことをさらに含む、請求項4に記載の方法。
  6. 前記ハイパーバイザに公開された前記第2のデータ構造内の前記レジスタのサブセットの容に基づいて、前記VMの前記終了プロセスを完了することをさらに含む、請求項5に記載の方法。
  7. 前記VMの前記終了プロセスを完了することは、前記第2のデータ構造内の前記レジスタのサブセットの内容のうち少なくとも1つを変更することを含む、請求項6に記載の方法。
  8. 前記終了プロセスを完了した後に前記プロセッサ上で前記VMの実行を開始することに応じて、前記レジスタの内容を前記第1のデータ構造からロードすることと、
    前記第2のデータ構造内の前記レジスタのサブセットの内容のうち変更された少なくとも1つに対応するように、前記レジスタ内の少なくとも1つの値を変更することと、をさらに含む、請求項7に記載の方法。
  9. 前記レジスタの内容を前記第1のデータ構造からロードすることは、前記第1のデータ構造内の前記レジスタの内容に基づいて計算されたチェックサムが、事前に記憶されたチェックサムと一致することに応じて、前記レジスタの内容を前記第1のデータ構造からロードすることを含む、請求項8に記載の方法。
  10. プロセッサであって、仮想マシン(VM)が前記プロセッサ上で実行されている間に前記VMの状態を定義するためのレジスタを実装するプロセッサを備え、
    前記プロセッサは、前記VMの終了条件であって、前記VMが前記プロセッサ上での実行から削除され、前記プロセッサの制御が前記VMのハイパーバイザに戻されることを示す終了条件を検出し、前記プロセッサは、前記終了条件を検出したことに応じて、前記レジスタの内容を、前記VMの前記ハイパーバイザがアクセスできない第1のデータ構造に記憶し、前記VMは、前記終了条件を検出したことに応じて及び前記終了条件が非自動終了であることに応じて、前記終了条件を前記VMに認識させることを要求する例外ハンドラをインスタンス化し、前記例外ハンドラは、前記レジスタのサブセットを選択するように構成されており、前記例外ハンドラは、前記レジスタのサブセットの容を前記ハイパーバイザに選択的に公開するように構成されており、前記例外ハンドラは、前記レジスタのサブセットの内容を前記ハイパーバイザに公開したことに応じて、前記プロセッサ上での実行から前記VMを削除するための終了プロセスを開始するための終了コマンドを発行するように構成されている
    装置。
  11. 前記プロセッサは、前記レジスタの内容を、前記ハイパーバイザがアクセスできない位置に記憶する、請求項10に記載の装置。
  12. 前記レジスタの内容を前記第1のデータ構造に記憶する前に前記レジスタの内容を暗号化するハードウェア暗号化モジュールをさらに備える、請求項10に記載の装置。
  13. 前記VMは、前記レジスタのサブセットの容を、前記ハイパーバイザに見える第2のデータ構造に記憶することによって、前記レジスタのサブセットの容を選択的に公開する、請求項10に記載の装置。
  14. 前記VMは、前記終了条件が、前記終了条件を前記VMに認識させる必要のない自動終了であることに応じて、前記例外ハンドラをインスタンス化しない、請求項13に記載の装置。
  15. 前記ハイパーバイザは、前記ハイパーバイザに公開された前記第2のデータ構造内の前記レジスタのサブセットの容に基づいて、前記VMの前記終了プロセスを完了する、請求項14に記載の装置。
  16. 前記ハイパーバイザは、前記第2のデータ構造内の前記レジスタのサブセットの内容のうち少なくとも1つを変更する、請求項15に記載の装置。
  17. 前記ハイパーバイザは、前記終了プロセスを完了した後に前記プロセッサ上で前記VMの実行を開始することに応じて、前記レジスタの内容を前記第1のデータ構造からロードし、前記例外ハンドラは、前記第2のデータ構造内の前記レジスタのサブセットの内容のうち変更された少なくとも1つに対応するように、前記レジスタ内の少なくとも1つの値を変更するように構成されている、請求項16に記載の装置。
  18. 前記ハイパーバイザは、前記第1のデータ構造内の前記レジスタの内容に基づいて計算されたチェックサムが、事前に記憶されたチェックサムと一致することに応じて、前記レジスタの内容を前記第1のデータ構造からロードする、請求項17に記載の装置。
  19. コンピュータシステムを操作して処理システムの少なくとも一部を製造するプロセスの一部を実行するための実行可能命令のセットを記憶するコンピュータ可読記憶媒体であって、
    前記処理システムは、
    プロセッサであって、仮想マシン(VM)が前記プロセッサ上で実行されている間に前記VMの状態を定義するためのレジスタを実装するプロセッサを備え、
    前記プロセッサは、前記VMの終了条件であって、前記VMが前記プロセッサ上での実行から削除され、前記プロセッサの制御が前記VMのハイパーバイザに戻されることを示す終了条件を検出し、前記プロセッサは、前記終了条件を検出したことに応じて、前記レジスタの内容を、前記VMの前記ハイパーバイザがアクセスできない第1のデータ構造に記憶し、前記VMは、前記終了条件を検出したことに応じて及び前記終了条件が非自動終了であることに応じて、前記終了条件を前記VMに認識させることを要求する例外ハンドラをインスタンス化し、前記例外ハンドラは、前記レジスタのサブセットを選択するように構成されており、前記例外ハンドラは、前記レジスタのサブセットの内容を前記ハイパーバイザに選択的に公開するように構成されており、前記例外ハンドラは、前記レジスタのサブセットの内容を前記ハイパーバイザに公開したことに応じて、前記プロセッサ上での実行から前記VMを削除するための終了プロセスを開始するための終了コマンドを発行するように構成されている、
    コンピュータ可読記憶媒体。
  20. 前記処理システムは、前記レジスタの内容を前記第1のデータ構造に記憶する前に前記レジスタの内容を暗号化するハードウェア暗号化モジュールをさらに備える、請求項19に記載のコンピュータ可読記憶媒体。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10534730B1 (en) 2018-12-20 2020-01-14 Ati Technologies Ulc Storing microcode for a virtual function in a trusted memory region
US10956188B2 (en) 2019-03-08 2021-03-23 International Business Machines Corporation Transparent interpretation of guest instructions in secure virtual machine environment
US11438171B2 (en) * 2020-03-05 2022-09-06 Micron Technology, Inc. Virtualized authentication device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7415708B2 (en) * 2003-06-26 2008-08-19 Intel Corporation Virtual machine management using processor state information
US20060021066A1 (en) * 2004-07-26 2006-01-26 Ray Clayton Data encryption system and method
US8555081B2 (en) * 2007-10-30 2013-10-08 Vmware, Inc. Cryptographic multi-shadowing with integrity verification
JP5405799B2 (ja) * 2008-10-30 2014-02-05 株式会社日立製作所 仮想計算機の制御方法、仮想化プログラム及び仮想計算機システム
US20100175108A1 (en) * 2009-01-02 2010-07-08 Andre Protas Method and system for securing virtual machines by restricting access in connection with a vulnerability audit
US8219990B2 (en) * 2009-05-28 2012-07-10 Novell, Inc. Techniques for managing virtual machine (VM) states
US8612975B2 (en) * 2009-07-07 2013-12-17 Advanced Micro Devices, Inc. World switch between virtual machines with selective storage of state information
US20120054740A1 (en) * 2010-08-31 2012-03-01 Microsoft Corporation Techniques For Selectively Enabling Or Disabling Virtual Devices In Virtual Environments
US8788763B2 (en) * 2011-10-13 2014-07-22 International Business Machines Corporation Protecting memory of a virtual guest

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