JP2018512761A

JP2018512761A - 線路多重化ｕａｒｔ

Info

Publication number: JP2018512761A
Application number: JP2017544715A
Authority: JP
Inventors: ミシュラ、ララン・ジー; ウィートフェルト、リヒャルト・ドミニク; ウィレイ、ジョージ・アラン
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2015-02-25
Filing date: 2016-02-03
Publication date: 2018-05-17
Also published as: WO2016137703A1; US9684487B2; EP3262520A1; US20160246570A1; CN107257965A

Abstract

ＵＡＲＴ送信とＣＴＳ機能を送信ピン上に多重化し、ＵＡＲＴ受信とＲＴＳ機能を受信ピン上に多重化する線路多重化ＵＡＲＴインターフェースが提供される。この様式では、線路多重化ＵＡＲＴインターフェースが単に送信ピンと受信ピンとを使用するように、さらなるＲＴＳピンおよびさらなるＣＴＳピンについての従来の必要性が取り除かれる。

Description

関連出願の相互参照
[0001]本出願は、参照によりその全体が本明細書に組み込まれる、２０１５年２月２５日に出願された、米国非仮特許出願第１４／６３１，０７８号の利益を主張する。

[0002]本出願は、汎用非同期式受信器送信器（ＵＡＲＴ）に関し、より詳細には、線路多重化ＵＡＲＴに関する。

[0003]従来型のマイクロプロセッサは、典型的には、他のエンティティとの通信のために、汎用非同期式受信器送信器（ＵＡＲＴ）インターフェースを含む。ＵＡＲＴインターフェースは、各受信ビットが１６個のサンプルによって表現されるように、従来では１６倍のビットレートであるオーバーサンプリングクロックを使用する。ＵＡＲＴ送信プロトコルの下で２進数の１を送るために、送信ＵＡＲＴインターフェースは、そのオーバーサンプリングクロックの１６サイクルにより決定されるようなビット期間の継続時間の間、そのＴＸピンを電源電圧ＶＤＤへと駆動する。受信ＵＡＲＴインターフェースは、それ自体のオーバーサンプリングクロックを使用してそのビット期間をカウントする。論理０の送信は、送信ＵＡＲＴインターフェースが、それのオーバーサンプリングクロック（１６サイクル）により決定されるようなビット期間の継続時間の間、その送信ピンをグランドにするという点で、類似する。結果として得られるデータ送信は、８ビットのフレームとなり、パリティおよびチェックサムビットを含み得る。

[0004]ハードウェアフロー制御を有するＵＡＲＴ送信プロトコルは、デバイス１およびデバイス２についてのＵＡＲＴインターフェースを図示する図１を参照すると、より良好に理解され得る。各ＵＡＲＴインターフェースは、４つのピンまたは端子、すなわち、送信ピンＴＸと、受信ピンＲＸと、送信要求（ＲＴＳ）ピンと、送信可（ＣＴＳ）ピンとを有する。各デバイスについての送信ピンは、反対側のデバイスについての受信ピンに結合する。同様に、各デバイスについてのＲＴＳピンは、反対側のデバイスについてのＣＴＳピンに結合する。デバイス１が、デバイス２からのデータを受信する準備ができていると仮定する。デバイス１は、次いで、結果としてアサートされた電圧がデバイス２についてのＣＴＳピン上で受信されるように、そのＲＴＳピン上の電圧をアサートすることになる。デバイス２が送信するべきデータのフレームを有する場合、デバイス２は、次いで、デバイス１についてＲＸピン上で受信されるべきデータフレームを、デバイス２のＴＸピンを介して送ることになる。デバイス１からデバイス２へデータを送信するための送信プロトコルは、デバイス２がそのＲＴＳピン上の電圧をアサートした場合に、デバイス１がデータのフレームを送ることのみ行い得ることに類似する。結果として得られる送信プロトコルは、有利には、ソフトウェアの介在または制御を必要としない。両方のデバイス中のプロセッサは、こうして、ＵＡＲＴデータ送信に関する、いかなる管理負担からも解放される。

[0005]ＵＡＲＴインターフェースは簡単で比較的堅牢であるが、集積回路は、それらの実装のために４つのピンを要求する必要がある。これらの追加ピンにより、結果として得られる集積回路の費用および複雑さが増すことになる。したがって、減らした数のピンを有するＵＡＲＴインターフェースが当技術分野において求められている。

[0006]ＵＡＲＴインターフェースのための４つのピンについての、従来の必要性をなくすため、ＵＡＲＴ送信バッファとＵＡＲＴ送信可（ＣＴＳ）バッファの両方が共有送信ピンを使用して働く、「線路多重化」ＵＡＲＴインターフェースが提供される。同様に、ＵＡＲＴ受信バッファとＵＡＲＴ送信要求（ＲＴＳ）制御回路の両方が、共有受信端子を使用して働く。この様式では、従来型のＲＴＳピンと従来型のＣＴＳピンの両方が取り除かれ得る。

[0007]これらの有利な特徴およびさらなる有利な特徴は、例示的な実施形態の、以下の詳細な記載に関して、より良好に理解され得る。

[0008]１対のデバイス中の、従来型ＵＡＲＴインターフェースのブロック図。 [0009]本開示の実施形態による、１対のデバイス中の線路多重化ＵＡＲＴインターフェースのブロック図。 [0010]本開示の実施形態による、線路多重化ＵＡＲＴインターフェースによるストップビット送信の時図表。 [0011]図２Ａのデバイス中のＵＡＲＴインターフェースのさらに詳細な図。 [0012]図３ＡのＵＡＲＴインターフェース中のインピーダンス切換回路を図示する図。 [0013]本開示の実施形態による、ＵＡＲＴフレームについての低インピーダンス期間および高インピーダンス期間を図示する図。 [0014]本開示の実施形態による、線路多重化ＵＡＲＴインターフェースについての動作の例示的な方法のためのフローチャート。

[0015]本開示の実施形態およびそれらの利点は、以下の詳細な記載を参照することによって最も良好に理解される。図のうちの１つまたは複数に図示される同様の要素を識別するために、同様の参照番号が使用されることを理解されたい。

[0016]密度を増加しピン数を減少するため、送信（ＴＸ）ピンと対応する受信（ＲＸ）ピンとの間の信号伝達にフロー制御が組み込まれる、修正ＵＡＲＴインターフェースが提供される。対照的に、従来型ＵＡＲＴシステムは、ＲＴＳメッセージングの送信に対応するためのさらなる送信要求（ＲＴＳ）ピンと、ＲＴＳメッセージングの受信に対応するためのさらなる送信可（ＣＴＳ）ピンとを必要とする。ＲＴＳ／ＣＴＳフロー制御がＴＸおよびＲＸピンを介する信号伝達に組み込まれるため、結果として得られる修正ＵＡＲＴインターフェースは、本明細書では「線路多重化」ＵＡＲＴインターフェースとして示される。本明細書で使用する、「ピン」、「端子」、または「パッド」という用語は、集積回路が外部デバイスに結合する、入出力手段を一般的に呼ぶために交換可能に使用される。本明細書で使用する「ピン」という用語は、したがって、パッドおよび他の代替的な入出力集積回路構造を包含する。

[0017]デバイス２０１とデバイス２０２が両方とも線路多重化ＵＡＲＴインターフェースで構成され、各々が送信（ＴＸ）バッファおよび送信フロー制御論理回路２０５と受信（ＲＸ）バッファおよび受信フロー制御論理回路２１０とを含む、例示的なシステム２００が図２Ａに示される。デバイスが、そのＵＡＲＴインターフェースのためにただ２つのピン、すなわちＴＸピンとＲＸピンとを有することに留意されたい。図１の従来型ＵＡＲＴインターフェースに関して議論したように、各デバイス２０１および２０２は、そのＴＸピンを駆動するためのＴＸバッファ２１５を含む。同様に、各デバイス２０１および２０２は、そのＲＸピンに結合されるＲＸバッファ２２５を含む。導線２０３が、デバイス２０１上のＴＸピンを、デバイス２０２上のＲＸピンに結合する。同様に、導線２０４が、デバイス２０２上のＴＸピンを、デバイス２０１上のＲＸピンに結合する。ＣＴＳ機能性は、ＴＸピンを通して生じる。したがって、デバイス２０１および２０２は、それぞれ、そのＴＸピンに結合されるＣＴＳ制御回路２２０を有する。同様に、ＲＴＳ機能性は、ＲＸピンを通して生じる。デバイス２０１および２０２は、それぞれ、そのＲＸピンに結合されるＲＴＳ制御回路２３０を有する。

[0018]従来と同様に、ＴＸバッファ２１５により送信されるＵＡＲＴフレームは、ＴＸピン電圧が電源電圧（ＶＤＤ）レベルにアサートされるストップビットで終了する。言い換えると、ストップビットは、２進数のハイの値である。以前に議論したように、ＵＡＲＴフレームを送信および受信することに関し、ＵＡＲＴインターフェースが１６Ｘオーバーサンプリングクロックを使用することが、通常である。バッファ２１５および２２０ならびに制御回路２２５および２３０を通した信号送信および受信は、ＵＡＲＴ技術で通常であるように、１６Ｘオーバーサンプリングクロックに従って計時され得る。その点に関し、２進数の１を送信するため、ＴＸバッファ２１５は、そのＴＸピンの電圧を、オーバーサンプリングクロックの１６サンプルにわたって、電源電圧レベルにアサートし得る（図示せず）。この電圧アサートに関し、ＴＸバッファ２１５は、ＴＸピン上へのＣＴＳ機能性の多重化を可能にするため、可変出力インピーダンスを有するように構成される。ＴＸバッファおよび送信フロー論理回路２０５は、したがって、ＵＡＲＴフレーム中のデータビットの送信期間に、ＴＸバッファ２１５が５０Ωなどの比較的低い出力インピーダンスを有するように、ＴＸバッファ２１５についての出力インピーダンスを制御する。１６Ｘオーバーサンプリングクロックに対応する８ビットＵＡＲＴフレーム中で、ＴＸバッファ２１５は、したがって、ストップビットを含まないデータフレーム送信のための８Ｘ１６＝１２８サンプリングクロックサイクルにわたって、低い出力インピーダンスを有することになる。ストップビットは、オーバーサンプリングクロックのさらなる１６サイクルを示す。各ＴＸバッファ２１５が、導線２０３および２０４などのその導線を介してストップビットの先頭を確実にハイに駆動するために、ＴＸバッファおよび送信フロー論理回路２０５は、ストップビットの少なくとも最初のオーバーサンプリングクロックサイクルの間に、ＴＸバッファ２１５の出力インピーダンスをローのままであるように制御する。これが低い出力インピーダンスであるとすると、ＴＸバッファ２１５は、次いで、ＴＸピンの電圧（したがって、導線２０３または２０４を通じた、受信デバイス中の対応するＲＸピンの電圧）を電源電圧ＶＤＤレベルへと迅速にアサートし得る。ストップビットの残りの期間、ＴＸバッファおよび送信フロー論理回路２０５は、ＴＸバッファ２１５の出力インピーダンスを、１０Ｋオームなどの比較的高いレベルに変える。

[0019]代表的なストップビット２５０が図２Ｂ中に図示される。最初の低い出力インピーダンス期間Ａおよびその後の高い出力インピーダンス期間Ｂの継続時間は、１６ＸＵＡＲＴオーバーサンプリングクロックのサイクルに応答して決定される。一実施形態では、最初の低い出力インピーダンス期間は、１６ＸＵＡＲＴオーバーサンプリングクロックの最初の２サイクルの期間に生じる。そのような実施形態では、高い出力インピーダンス期間は、次いで、１６ＸＵＡＲＴオーバーサンプリングクロックの残りの１４サイクルにわたって生じる。最初の低い出力インピーダンス期間に照らして、ストップビット２５０は、所望の論理ハイのレベルに迅速に駆動され得る。

[0020]図２Ａを再び参照して、ＴＸバッファの出力インピーダンス制御は、ＲＴＳ／ＣＴＳ機能性が以下のように進むことを可能にする。たとえば、デバイス２０１がＵＡＲＴフレーム中のデータビットを少し前に送信し、ストップビット送信期間に、そのＴＸバッファ２１５の出力インピーダンスを今やハイに駆動したと仮定する。デバイス２０２中のＲＸバッファおよび受信フロー制御論理回路２１０は、ストップビットの送信を検出し、デバイス２０２が別のＵＡＲＴフレームを受信する準備ができているかを決定する。以前に議論したように、そのような決定は、従来型ＵＡＲＴインターフェース中のルーチンである。別のＵＡＲＴフレームを受信する準備ができている場合、従来型のＵＡＲＴデバイスは、この点で、そのＲＴＳピンの電圧を電源電圧ＶＤＤレベルへと駆動することになる。このアサートされた電圧は、次いで、従来型の送信しているＵＡＲＴデバイスによって、２進数のハイのＣＴＳ信号として受信されることになる。逆に、従来型の受信しているＵＡＲＴデバイスは、それが別のＵＡＲＴフレームを受信する準備ができていない場合、そのＲＴＳピン上の電圧を放電し得る。この従来型のＲＴＳ／ＣＴＳ信号伝達は、別個のＲＴＳおよびＣＴＳピンを使用することなく、本明細書に開示されるように、有利に対応される。この密度の向上を達成するために、ＲＴＳ制御回路２３０は、ＴＸバッファ２１５が２つの選択可能な出力インピーダンスを有するのと同様に、２つの選択可能な入力インピーダンスを有するように構成される。たとえば、ＲＴＳ制御回路２３０は、５０オームなどの低い入力インピーダンスと、１０Ｋオームなどの高い入力インピーダンスとを有し得る。

[0021]受信ＵＡＲＴフレームのフローを制御するため、ＲＸバッファおよび受信フロー制御論理回路２１０は、ＲＴＳ制御回路２３０についての入力インピーダンスを制御する。デバイス２０１が、ＵＡＲＴフレーム中のデータビットと、フレームのストップビットの最初のサイクルとを低い出力インピーダンスで送信し、次いで残りのストップビットサンプリングサイクルでは高いインピーダンスに切り換えられる例を続けると、デバイス２０２がさらなるＵＡＲＴフレームを今のところ受信することができない場合であり得る。たとえば、デバイス２０２は、いっぱいであり、したがってＵＡＲＴフレームをこれ以上記憶することが不可能な（下でさらに議論される）受信ＦＩＦＯバッファを有し得る。そのような場合、ＲＸバッファおよび受信フロー制御論理回路２１０は、そのＲＴＳ制御回路２３０に、ストップビット送信の最初のサンプリングサイクル後に低い入力インピーダンス状態へ入るよう命令することになる。デバイス２０１中のＴＸバッファ２１５はそのときに高い出力インピーダンス状態であるため、デバイス２０２中のＲＴＳ制御回路２３０の低い入力インピーダンスは、そのＲＴＳピン上の電荷を迅速に激減させ、したがって、デバイス２０１についてのＴＸピンにおける電圧を下げる。デバイス２０１中のＣＴＳ制御回路は、そのＴＸピン上の電圧の低下を検出し、そのＴＸバッファに信号伝達し、フロー制御論理回路２０５にさらなるＵＡＲＴフレームを送るのを控えるように送信する。ＵＡＲＴフレーム送信間のデフォルト状態では、各ＴＸバッファ２１５は、高い出力インピーダンスを通してそのＴＸピンを供給電圧レベルに駆動するように構成される。いくつかの点において、ＲＸバッファおよび受信フロー制御論理回路２１０がそのＲＴＳ制御回路２３０にそのデフォルト入力が高い入力インピーダンスモードを再び呈するよう命令するように、デバイス２０２はその受信バッファをクリアすることになる。デバイス２０１中のＴＸバッファ２１５からの駆動は、次いで、そのＴＸピン上の電圧を回復することになり、このことは、従来型ＵＡＲＴインターフェース中のアサートされたＣＴＳ信号の検出に類似して、対応するＣＴＳ制御回路２２０によって検出される。そのＴＸピン上でハイの電圧を検出すると、デバイス２０１中のＣＴＳ制御回路２２０は、次いで、このハイの電圧検出を対応するＴＸバッファおよび送信フロー制御論理回路２０５に信号伝達することになる。これに応じて、ＴＸバッファおよび送信フロー制御論理回路２０５は、別のＵＡＲＴフレーム送信を開始し得る。

[0022]デバイス２０２中のＦＩＦＯバッファがいっぱいでない場合、そのＲＸバッファおよび受信フロー制御論理回路２１０は、そのＲＴＳ制御回路２３０についてデフォルトの高い入力インピーダンスモードを変更しないことになる。デバイス２０１中のＴＸバッファ２１５は、次いで、ストップビットの継続時間の間、そのＴＸピンをハイの電圧に維持することになる。このハイの電圧は、そのＴＸバッファおよび送信フロー制御論理回路２０５が、いかなる一時的な静止または待機期間もなしに別のＵＡＲＴフレーム送信を開始するように、デバイス２０１中のＣＴＳ制御回路２２０によって検出される。これらの有利な特性は、ＴＸバッファおよび送信フロー制御論理回路２０５およびＲＸバッファおよび受信フロー制御論理回路２１０についての以下の例示的な実施形態に関して、より良好に理解され得る。

[0023]システム２００のより詳細な視点が図３Ａに示される。デバイス２０１と２０２の両方が集積回路である。説明をわかりやすくするために、デバイス２０１中では、送信する回路だけが示され、一方デバイス２０２は、その受信する回路だけを示す。ＴＸバッファおよび送信フロー制御論理回路２０５、ＴＸバッファ２１５、ＣＴＳ制御回路２２０、および送信ＦＩＦＯバッファ３００は、したがって、デバイス２０１中にのみ示される。逆に、ＲＸバッファおよび受信フロー制御論理回路２１０、ＲＸバッファ２２５、ＲＴＳ制御回路２３０、および受信ＦＩＦＯバッファ３２０は、デバイス２０２中にのみ示される。デバイス２０１中のプロセッサまたは他のデータ発生源（図示せず）は、送信ＦＩＦＯ３００にシステムバスを通して、ＵＡＲＴデータワードを提供する。従来と同様に、各ＦＩＦＯ３００および３２０は、さらなるデータを受信するため、その機能を監視するＦＩＦＯウォーターマーク論理を含み得る。その先入れ先出し論理によれば、送信ＦＩＦＯ３００は、次いで、その最も早くロードされたＵＡＲＴデータワードを送信シフトレジスタ３０５へとロードすることになる。送信制御回路３１０は、１６Ｘオーバーサンプリングクロックの１６サイクルの期間に従ってごとに繰り返すシフトクロックを使用して、そのＵＡＲＴデータワードをシフトインするために、シフトレジスタ３０５をストローブする（図示せず）。送信制御回路３１０は、シフトレジスタ３０５からのシフトインされたビットを受信し、シフトインされたビットの２進数値に従って、ＴＸピンの電圧を駆動するために、ＴＸバッファ２１５を制御する。たとえば、ＴＸバッファ２１５は、２進数１のデータビットを送信するために、１６ｘオーバーサンプリングクロックの１６サイクルにわたって、そのＴＸピンを電源電圧ＶＤＤで駆動するように制御され得る。逆に、ＴＸバッファ２１５は、２進数０のデータビットを送信するために、１６ｘオーバーサンプリングクロックの１６サイクルにわたって、そのＴＸピンをグランドにするよう制御され得る。

[0024]ＵＡＲＴフレーム中のデータビット送信期間に、送信制御回路３１０は、その低い出力インピーダンスを使用するようにＴＸバッファ２１５に命令する。加えて、送信制御回路３１０は、１６ｘオーバーサンプリングクロックのうちの１または２サイクルにわたってなど、後続のストップビットのいくつかの最初の部分にわたって、その低い出力インピーダンスを使用するようにＴＸバッファ２１５に命令する。送信制御回路３１０は、次いで、ストップビット送信の残りの間、およびやはりＵＡＲＴフレーム送信間の任意の待機時間の期間に、その高い出力インピーダンスを使用するように、ＴＸバッファ２１５に命令する。ストップビット送信の残りの期間に、ＣＴＳ制御回路２２０は、次いで、ＶＤＤ／２などの何らかの閾値レベルを使用して、送信ピン電圧が２進数１であるのか２進数０であるのかを検出する。ＣＴＳ制御回路２２０は、次いで、その出力信号（ＴＸＯＫ）をそれに応じて駆動し得る。ＣＴＳ制御回路２２０が、たとえばその出力信号をグランドにすることに応答して、ＣＴＳ制御回路２２０がその出力信号をそれに応じてアサートするような、ＴＸピン電圧が２進数のハイの値であるとＣＴＳ制御回路２２０が再び検出するまで、送信制御回路３１０は、次のＵＡＲＴデータワードをシフトインするためシフトレジスタ３０５をストローブしないことになる。送信制御回路３１０は、次いで、（送信ＦＩＦＯバッファ３００の状態に依存する、送信するべきものがあると仮定して）別のＵＡＲＴフレーム送信を始めるために、ＴＸバッファ２１５に、その低い出力インピーダンス状態へ入るよう命令することになる。

[0025]デバイス２０２では、ＲＸバッファ２２５が、典型的には、ＴＸバッファ２１５の高い出力インピーダンスモードに匹敵する、比較的高い入力インピーダンスを有することになる。たとえば、ＲＸバッファ２２５は、ＲＸピンからの受信信号がインバータトランジスタのゲートを駆動するインバータ（またはコンパレータ）を備え得る。ＭＯＳＦＥＴトランジスタは、それらのゲートで比較的高いインピーダンスを呈するため、結果として得られるＲＸバッファ２２５は、それに対応する高い入力インピーダンスを有する。ＲＸピン上の受信電圧信号の２進数状態に基づいて、ＲＸバッファ２２５は、受信制御回路２２５へ出力ビットを駆動し、受信制御回路２２５が、今度は、シフトクロックのストローブに応答して出力ビットを受信シフトレジスタ３２５へとシフトする。送信制御回路３１０に関して議論したように、受信制御回路３３５は、１６ｘオーバーサンプリングクロックを受信する（図示せず）。代替実施形態では、他のオーバーサンプリングクロック周波数が使用され得る。受信シフトレジスタ３２５のシフトクロックストローブは、１６ｘオーバーサンプリングクロックの１６サイクルごとに生じ得る。一度、シフトレジスタ３２５中にロードされる全ＵＡＲＴデータワード、ＵＡＲＴデータワードは、それが、最終的にデバイス２０２中のプロセッサまたは他のデータシンク（図示せず）にシステムバスを介して並列に提示され得るように、受信ＦＩＦＯバッファ３２０へとシフトされ得る。

[0026]受信制御回路３３５は、デバイス２０２中のＲＴＳ制御回路２３０の出力インピーダンスを制御する。ＵＡＲＴデータビットとストップビットの最初の部分とを受信するときなど、デフォルトモード期間に、受信制御回路３３５は、ＲＴＳ制御回路２３０に１０Ｋオームなど比較的高い出力インピーダンスを使用するよう命令する。このデフォルトモード期間に、ＲＴＳ制御回路２３０は、ＲＸピンの電圧に影響を及ぼすことから、このように有効に分離される。受信制御回路３３５は、受信ストップビットの先頭を検出し、受信ＦＩＦＯバッファ３２０が別のＵＡＲＴワードを受信するのに利用可能な十分な記憶域を有するかを決定するため、受信ＦＩＦＯバッファ３２０内の受信（ＲＸ）ＦＩＦＯレベルを検査する。送信ＦＩＦＯバッファ３００のように、受信ＦＩＦＯバッファ３２０は、ＲＸＦＩＦＯレベル信号を生成するため、ウォーターマーク論理または他の好適な回路を含み得る。利用可能な十分な記憶域がある場合、受信制御回路３３５は、スタートビットの残りにわたって、ＲＴＳ制御回路２３０についてのデフォルトの高い出力インピーダンスを変えない。しかし利用可能な十分な記憶域がない場合、受信制御回路３３５は、ＲＴＳ制御回路２３０の出力インピーダンスを５０オームなどの比較的低いレベルに変える。送信バッファ２１５の比較的高い出力インピーダンスと比較したＲＴＳ制御回路２３０の比較的低い出力インピーダンスによって引き起こされる結果として得られる電圧分割器が、ＲＴＳ制御回路２３０に、デバイス２０１についてのＴＸピン上と同様にそのＲＸピン上の電荷を迅速に激減させる。デバイス２０１中のＣＴＳ制御回路２２０は、次いで、ＴＸピン電圧が回復されるまでデバイス２０１がさらなるＵＡＲＴフレームを送信するのを控える待機モードにデバイス２０１が入るように、この電圧低下を検出する。デバイス２０２中のＲＸ制御回路３３５は、別のＵＡＲＴフレームを受信するための記憶能力があるとＲＸＦＩＦＯレベルが示すときを決定し、その後、ＲＸ制御回路３３５が、ＲＴＳ制御回路２３０にそのデフォルトの高い出力インピーダンスを再開するよう命令する。デバイス２０１のＴＸピンにおける電圧の結果として得られる回復が、次いで、別のＵＡＲＴフレームの送信をトリガする。

[0027]一実施形態では、ＴＸバッファおよび送信フロー制御論理回路２０５は、送信端子を介してＵＡＲＴフレームを送信するためのＵＡＲＴ送信バッファを多重化するため、および送信端子を介してＣＴＳ信号を受信するための送信可（ＣＴＳ）制御回路を多重化するための第１の手段を備えると見なされ得る。同様に、ＲＸバッファおよび受信フロー制御論理は、受信端子を介してＵＡＲＴフレームを受信するためのＵＡＲＴ受信バッファを多重化するため、および受信端子を介してＲＴＳ信号を送信するための送信要求（ＲＴＳ）制御回路を多重化するための第２の手段を備えると見なされ得る。

[0028]ＴＸバッファ２１５およびＲＴＳ制御回路２３０についての例示的な実施形態が図３Ｂに示される。ＴＸバッファ２１５中のスイッチＳ１は、抵抗器ＲＨｉｇｈを通してＴＸバッファ出力に結合する。同様に、別のスイッチＳ２が、抵抗器ＲＬｏｗを通してＴＸバッファ出力に結合する。ＲＨｉｇｈの抵抗値は、１０Ｋオームなどと比較的高く、一方抵抗器ＲＬｏｗの抵抗値は、５０オームなどとはるかに低い。ＵＡＲＴデータビットの送信期間に、ＴＸバッファ２１５中のスイッチＳ２が閉じられ、一方スイッチＳ１は開かれる。これは、ＴＸバッファに、上で議論された比較的低い出力インピーダンスをもたらす。同様に、比較的高い出力インピーダンスをもたらすために、スイッチＳ１が閉じられ、スイッチＳ２が開かれる。スイッチＳ３およびＳ４ならびにＲＴＳ制御回路２３０中の抵抗器ＲＨｉｇｈおよびＲＬｏｗの別の対の類似の配置が、その所望の低い入力インピーダンスと、高い入力インピーダンスとをもたらす。

[0029]デバイス２０１または２０２によって送信される例示的なＵＡＲＴフレームが図４に示される。加えて、送信デバイス中のＴＸバッファについて、および受信デバイス中のＲＴＳ制御回路についてのインピーダンス状態がやはり示される。この実施形態では、フレームは、８ビット長であるが、そのような長さは、代替実施形態では変更され得る。ＵＡＲＴ技術における慣例として、送信ＵＡＲＴデバイスは、スタートビット継続時間の間、そのＴＸピンをローにプルすることによってフレームを開始する。フレーム中のデータビットおよびストップビットのように、スタートビットは、１６ｘオーバーサンプリングクロックの１６サイクルの期間を有し得る。代替実施形態では、異なるサンプリングクロックレートが、ＵＡＲＴフレーム中のビットの継続時間を計時するために使用され得る。データビットは、次いで、ＴＸピンを常にハイにプルするストップビットが続いて送信され得る。

[0030]ＵＡＲＴ技術においてやはり慣例として、受信ＵＡＲＴデバイスは、１６ｘオーバーサンプリングクロックなどのオーバーサンプリングクロックを使用して受信フレームをサンプリングする。スタートビット、ＵＡＲＴデータビット、およびストップビットの最初の部分の送信期間に、送信デバイス中のＴＸバッファはその低い出力インピーダンスを使用する。このときの期間に、受信デバイス中のＲＴＳ制御回路は、ＴＸバッファがデータビットの内容に応答してＴＸバッファのＴＸピンの電圧を適切な２進数値（ＶＤＤまたはグランド）へと迅速にスイングし得るように、ＲＴＳ制御回路の高い入力インピーダンスを使用する。加えて、ＴＸバッファは、１６ｘオーバーサンプリングクロックの１サイクルにわたってなど、ストップビットの最初の部分の期間に、ＴＸピンをＶＤＤへとやはり迅速に充電し得る。図２Ｂに関して以前に議論したように、ストップビットについてのオーバーサンプリングクロックの残りのサイクルにわたって、ＴＸバッファは、その高い出力（Ｏ／Ｐ）インピーダンスを使用する。ストップビットのこのＴＸバッファの高い出力インピーダンス期間の間、図４に図示される２つの受信器状態が存在する。第１の状態（ケース＃１）では、ＲＸＦＩＦＯレベルは、受信器制御回路（図示せず）内で決定されるようなＦＩＦＯ閾値設定点より低い。そのような条件は、受信ＦＩＦＯバッファ（図示せず）内に記憶能力があることを示す。受信デバイス中のＲＴＳ制御回路は、こうして、ストップビットの継続時間の間、そのデフォルトの高い出力インピーダンスを維持する。第２の状態（ケース＃２）では、ＲＸＦＩＦＯレベルはＦＩＦＯ閾値設定点より大きい。図２Ｂのストップビット２５０に関して上で議論したように、ＴＸバッファは、最初に、低い出力インピーダンスを使用して、ストップビットの先頭を駆動する。たとえば、ＴＸバッファは、オーバーサンプリングクロックの最初の２サイクルの間、低い出力インピーダンスを使用して、ストップビットを始めるために、ハイの電圧でＴＸピンを駆動し得る。ストップビットのオーバーサンプリングクロックの残りのサイクルの間、ＴＸバッファは、高い出力インピーダンスでＴＸピンを駆動する。ＴＸバッファが、最初に、低い出力インピーダンスを使用してストップビットを駆動するため、ＴＸバッファは、非常に迅速にＴＸピン電圧（したがって、受信ノードについてのＲＸピン電圧）を電源電圧ＶＤＤにプルする。電圧がハイを確立されると、送信器は、次いで、高い出力インピーダンスを使用してストップビットの残りを駆動し得る。

[0031]ストップビットについてのＲＸピンのハイの電圧を検出することに応答して、受信ノード中のＲＴＳ制御回路は、２つのことのうちの１つを行い得る。ＲＴＳ制御回路は、低い入力インピーダンスを通して、または高い入力インピーダンスを通してＲＸピンをグランドに結合し得る。ＲＴＳ制御回路は、受信ＵＡＲＴインターフェースが別のフレームを受信する準備ができているかに応答してそのような選択を行う。受信ＵＡＲＴインターフェースがフレームを受信する準備ができている（図４では、ケース＃１について、ＲＸ＝ＯＫ条件として示される）場合、ＲＴＳ制御回路は、高い入力インピーダンス、好ましくは、ＴＸバッファで使用される高い出力インピーダンスよりもはるかに大きい高いインピーダンスを通してＲＸピンをグランドに結合する。その結果、受信ＵＡＲＴインターフェースがフレームを受信する準備ができている場合、ＴＸバッファおよびＲＴＳ制御回路は、ＲＸピン電圧をハイに維持する電圧分割器を形成することになる。送信ＵＡＲＴインターフェースは、そのＣＴＳ制御回路を通してこのハイの電圧を検知する。ストップビット期間の高い出力インピーダンス部の間にＣＴＳ制御回路のＴＸピン電圧がハイであるとＣＴＳ制御回路が検知する場合、送信ＵＡＲＴインターフェースは別のデータのフレームを自由に送ることができる。

[0032]一方、受信ＵＡＲＴインターフェースが別のデータのフレームを受信する準備ができていない（図４では、ケース＃２について、ＲＸ＝ＮｏｔＯＫ条件として示される）場合、ＲＴＳ制御回路は、それがストップビットを受信するときに、比較的低いインピーダンスを通してＲＸピンをグランドに結合する。ＴＸバッファは、高い出力インピーダンスを通してＴＸピンをハイに駆動するため、その結果、送信デバイスによって、ＣＴＳ信号＝０条件であると解釈される、ＲＸおよびＴＸピン電圧が実質的にグランドに放電されることになる。送信デバイスが別のデータのフレームを送るのを控えるように、従来型ＵＡＲＴインターフェースが（ここで現存しない）ＣＴＳピンのロー状態を検知するのと同様に、送信ＵＡＲＴインターフェース中のＣＴＳ制御回路は、そのＴＸピン上のこのローの電圧を検知する。図４のケース＃１でのように、受信ＵＡＲＴインターフェース中のＲＴＳ制御回路がそのＲＸピンをその高い入力インピーダンスを通してグランドに結合すると、送信ＵＡＲＴインターフェースは、別のフレームを送信するように進み得る。線路多重化ＵＡＲＴインターフェースについての動作の例示的な方法が、ここで議論されることになる。

[0033]第１のデバイス中の線路多重化ＵＡＲＴインターフェースのための動作の例示的な方法についてのフローチャートが図５に示される。最初の行為５００は、第１のデバイスについての、第１の入力インピーダンスを有する端子を介して、第１のＵＡＲＴフレーム中のデータビットを受信することを備える。ケース＃１について図４に示されるような、「高Ｚ」入力インピーダンスを介するＵＡＲＴフレーム中のデータビットの受信は、行為５００の例である。加えて、方法は、第１のデバイスが第２のＵＡＲＴフレームを受信する準備ができているという決定に応答し、第１のＵＡＲＴフレーム中のストップビットを第１のデバイスが受信する間、第１の入力インピーダンスを維持することを備える行為５０５を含む。図４に図示されるケース＃１は、受信デバイス中のＲＴＳ制御回路が、ストップビットの残りの大部分の受信期間に、そのデフォルトの高い入力インピーダンス（したがって、そのＲＸピンについてのデフォルトの高い入力インピーダンス）を維持する行為５０５の例である。最後に、方法は、第１のデバイスが第２のＵＡＲＴフレームを受信する準備ができていないという決定に応答し、第１のＵＡＲＴフレーム中のストップビットを第１のデバイスが受信する間、端子の入力インピーダンスを第１の入力インピーダンスから第１のインピーダンスより低い第２の入力インピーダンスに変えることを備える行為５１０を含む。図４に図示されるケース＃２は、受信デバイス中のＲＴＳ制御回路が、ストップビットの残りの大部分の受信期間に、その低い入力インピーダンスに切り換える行為５１０の例である。

[0034]図２Ａのデバイスが、図１に関して議論されたような従来型ＵＡＲＴ信号伝達と後方互換であり得るように、従来型ＲＴＳおよびＣＴＳピンでやはり構成され得ることに留意されたい。加えて、本明細書に議論したようなインピーダンス制御を通したハードウェアフロー制御は、ＵＡＲＴ以外の他の通信インターフェースに適用され得る。

[0035]当業者が今では理解するように、当面の特定の用途に依存して、本開示のデバイスの材料、装置、構成および使用方法の中および材料、装置、構成および使用方法へと、その精神および範囲から逸脱することなく、多くの変更、代替および変形がなされ得る。これに照らして、本開示の範囲は、それらが単にそれらのいくつかの例であるので、本明細書に説明され記載される特定の実施形態のものに制限されるべきでなく、むしろ、下に添付される請求項およびそれらの機能的な等価物のものと完全に相応するべきである。

Claims

汎用非同期式受信器送信器（ＵＡＲＴ）送信端子と、
前記ＵＡＲＴ送信端子に結合される送信バッファ、ここで、前記送信バッファが第１の出力インピーダンスと第２の出力インピーダンスとからなるグループから出力インピーダンスを選択するように構成され、前記第１の出力インピーダンスが前記第２の出力インピーダンスよりも大きい、と、
前記ＵＡＲＴ送信端子上で受信されるＣＴＳ信号を検出するように構成される送信可（ＣＴＳ）制御回路と、
を備える、集積回路。
前記送信バッファが遠隔の集積回路に前記送信端子を介して第１のＵＡＲＴフレーム中のデータビットを送信している間、前記送信バッファに前記第１の出力インピーダンスを選択するよう命令するように構成される送信制御回路
をさらに備える、請求項２に記載の集積回路。
前記送信バッファが、前記第１のＵＡＲＴフレーム中の前記データビットの後に続くストップビットの最初の部分を送信している間、前記送信バッファに前記第１の出力インピーダンスを選択するよう命令し、前記送信バッファが前記ストップビットの残りの部分を送信している間、前記送信バッファに前記第２の出力インピーダンスを選択するよう命令するように前記送信制御回路がさらに構成される、請求項２に記載の集積回路。
前記第１のＵＡＲＴフレームの前記データビットを前記送信バッファにシフトするように構成されるシフトレジスタ
をさらに備える、請求項２に記載の集積回路。
前記シフトレジスタに前記第１のＵＡＲＴフレームを提供するように構成される送信ＦＩＦＯバッファ
をさらに備える、請求項４に記載の集積回路。
前記送信制御回路が、前記ＣＴＳ制御回路が前記ＣＴＳ信号のアサートを検出することに応答して、前記送信バッファに第２のＵＡＲＴフレームを送信するよう命令するようにさらに構成される、請求項２に記載の集積回路。
前記送信制御回路が、前記ＣＴＳ制御回路が前記ＣＴＳ信号のアサート停止を検出することに応答して、前記送信バッファに第２のＵＡＲＴフレームの送信を控えるよう命令するようにさらに構成される、請求項６に記載の集積回路。
受信端子と、
前記受信端子を介して遠隔の集積回路から第２のＵＡＲＴフレームを受信するように構成される受信バッファと、
前記受信端子に結合される送信要求（ＲＴＳ）制御回路、ここで、前記ＲＴＳ制御回路が、第１の入力インピーダンスと第２の入力インピーダンスとからなるグループから入力インピーダンスを選択するように構成され、前記第１の入力インピーダンスが前記第２の入力インピーダンスより大きい、と、
をさらに備える、請求項１に記載の集積回路。
前記第１の出力インピーダンスが前記第１の入力インピーダンスと等しく、前記第２の出力インピーダンスが前記第２の入力インピーダンスと等しい、請求項８に記載の集積回路。
前記第１の出力インピーダンスが少なくとも１０，０００オームであり、前記第２の出力インピーダンスが５０オーム以下である、請求項１に記載の集積回路。
前記受信端子が前記第２のＵＡＲＴフレーム中のデータビットを受信している間、前記ＲＴＳ制御回路に前記第１の入力インピーダンスを選択するよう命令するように構成される受信制御回路
をさらに備える、請求項８に記載の集積回路。
前記受信制御回路が、前記受信端子が前記第２のＵＡＲＴフレーム中の前記データビットに続く前記ストップビットの最初の部分を受信している間、前記ＲＴＳ制御回路に前記第１の入力インピーダンスを選択するよう命令するようにさらに構成される、請求項１１に記載の集積回路。
前記受信制御回路が、前記集積回路がさらなるＵＡＲＴフレームを受信する準備ができていないという決定に応答して、前記受信制御回路が前記第２のＵＡＲＴフレーム中の前記ストップビットの残りの部分を受信している間、前記ＲＴＳ制御回路に前記第２の入力インピーダンスを選択するよう命令するようにさらに構成される、請求項１２に記載の集積回路。
第１のデバイスにおいて、第１の入力インピーダンスを有する端子を介して第１のＵＡＲＴフレーム中のデータビットを受信することと、
前記第１のデバイスが前記第１のＵＡＲＴフレーム中のストップビットの最初の部分を受信する間、前記第１の入力インピーダンスを維持することと、
前記第１のデバイスが第２のＵＡＲＴフレームを受信する準備ができていないという決定に応答して、前記第１のデバイスが前記第１のＵＡＲＴフレーム中の前記ストップビットの残りの最後の部分を受信する間、前記端子の入力インピーダンスを前記第１の入力インピーダンスから前記第１の入力インピーダンスより低い第２の入力インピーダンスへと変えることと、
を備える方法。
前記第１のデバイスが前記第２のＵＡＲＴフレームを受信する準備ができているという決定に応答して、前記第１のデバイスが前記ストップビットの前記残りの最後の部分を受信する間、前記第１の入力インピーダンスを維持すること
をさらに備える、請求項１４に記載の方法。
前記第１の入力インピーダンスを維持することが、前記端子に結合される送るための受信（ＲＴＳ）制御回路に、前記第１の入力インピーダンスに等しい入力インピーダンスを選択するよう命令することを備える、請求項１４に記載の方法。
送信端子と、
前記送信端子を介してＵＡＲＴフレームを送信するためのＵＡＲＴ送信バッファを多重化するため、および前記送信端子を介してＣＴＳ信号を受信するための送信可（ＣＴＳ）制御回路を多重化するための第１の手段と
を備える、集積回路。
受信端子と、
前記受信端子を介してＵＡＲＴフレームを受信するためのＵＡＲＴ受信バッファを多重化するため、および前記受信端子を介してＲＴＳ信号を送信するための送信要求（ＲＴＳ）制御回路を多重化するための第２の手段と
をさらに備える、請求項１７に記載の集積回路。
前記第２の手段が、前記ＲＴＳ制御回路について第１の入力インピーダンスと第２の入力インピーダンスとの間で選択することにより、前記受信端子を介して前記ＲＴＳ信号を送信する前記ＲＴＳ制御回路を多重化するように構成される、請求項１８に記載の集積回路。
前記第２の手段が、ストップビットの最後の部分の期間に、前記ＲＴＳ信号を送信するように構成される、請求項１９に記載の集積回路。