JP2018500833A

JP2018500833A - 可変利得を有する線形等化器

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Publication number: JP2018500833A
Application number: JP2017533631A
Authority: JP
Inventors: パンディタ、ブペシュ
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2014-12-23
Filing date: 2015-11-30
Publication date: 2018-01-11
Anticipated expiration: 2035-11-30
Also published as: CN107112964A; CN107112964B; EP3238340A1; US20160182038A1; JP6317043B2; US9520872B2; EP3238340B1; WO2016105875A1

Abstract

線形等化器が、対応する差動対のトランジスタをロードする負荷トランジスタを用いて構成される。線形等化器は、高い周波数の利得をブーストするために、各負荷トランジスタを選択的にダイオード接続するように構成される。

Description

関連出願の相互参照

[0001] 本出願は、２０１４年１２月２３日に出願された米国非仮特許出願番号第１４／５８１，８２０号の利益を主張し、それは参照によって全体がここに組み込まれる。

[0002] 本出願は、等化器（equalizer）に関し、より具体的には、可変利得を有する線形等化器（linear equalizer with variable gain）に関する。

[0003] 現代のマイクロプロセッサは、広いビットワード（wide-bit words）で動作する。例えば、いくつかのマイクロプロセッサが６４ビットワードを処理することが従来の方法である。プロセッサクロックレートがますます高く増加するにつれて、広いビットのバス（wide-bit buses）におけるそのような比較的広いビットワードのルーティングは問題が生ずることになる。高い送信速度では、広いビットのバスにおける別個のトレース上の伝播に関する避けられないスキューは、許容できないビットエラーレートにつながり得る。また、そのようなバスは、多くの電力を必要とし（demand）、かつ設計に費用がかかる。

[0004] 高速の広いビットのバスに関連するスキューおよびひずみ（distortion）の問題なしに、比較的広いデータワードの高速の送信を可能にするために、シリアライザ−デシリアライザ（ＳＥＲＤＥＳ：serializer-deserializer）システムが開発された。ＳＥＲＤＥＳ送信機は、データワードを高速シリアルデータストリーム（a high-speed serial data stream）に直列化（serializes）する。ＳＥＲＤＥＳ受信機は、高速シリアルデータストリームを受信し、それを並列なデータワードに非直列化（deserializes）し戻す。シリアル送信は通常、差動（differential）であり、かつ埋め込まれたクロックを含む。よって高速な広いビットのデータバスに関連するスキューおよびひずみの問題が弱められる（abated）。

[0005] ＳＥＲＤＥＳシステムは、１秒あたり１０ギガビットまたはそれよりさらに高いレートのような非常に高速なデータ送信を可能にするが、送信機と受信機との間の差動シリアルデータチャネルに関する送信特性は、５ＧＨｚの対応するナイキスト帯域幅にわたって（across）線形ではない。代わりに、チャネルは、データ帯域幅のより高い周波数部分（the higher-frequency portions）の振幅を減少させる周波数依存型応答（a frequency-dependent response）を有する。より高いデータレートにおいて、チャネルの容量性インピーダンスは、シンボル間干渉（ＩＳＩ：inter-symbol interference）および他の望ましくない影響を引き起こす。結果として生じるチャネルのひずみに対抗する（counteract）ために、送信および受信ノードにおいて等化器を含むことが従来の方法である。等化器は、より高い周波数における容量性チャネルインピーダンスからの結果として生じる損失が対処（addressed）されるように、データ信号の高い周波数コンポーネントをブーストする（boosts）。等化器は、高い周波数における信号振幅を望ましくブーストするが、それらの使用は、いくつかの問題に悩まされる。例えば、従来の等化器は、過度なダイスペースを要求し、比較的低いＤＣ利得、限定された出力電圧スイングを有し、かつ電力を消費し過ぎる。

[0006] したがって、当技術においては改善された等化器の設計に対するニーズがある。

[0007] 差動入力信号の瞬時周波数がブースト周波数を下回る間に効果的にダイオード接続される（diode connected）一対の負荷トランジスタ（load transistors）を有する等化器が提供される。差動入力信号に関する瞬時周波数がブースト周波数であるかまたはそれを上回る（is at or above）とき、等化器に関する高い周波数の利得（high-frequency gain）をブーストするために、ダイオード接続は断たれる（broken）。瞬時周波数がブースト周波数を下回るとき、各負荷トランジスタは、それらのダイオード接続された構成に起因して第１のインピーダンスを差動対のトランジスタ（a differential pair of transistors）における対応するトランジスタにロードする。各負荷トランジスタが第１のインピーダンスより高い第２のインピーダンスを差動対における対応するトランジスタにロードするように、差動入力信号に関する瞬時周波数がブースト周波数を上回るとき、これらのダイオード接続はない（absent）。一対の負荷トランジスタに対応する一対のキャパシタは、各負荷トランジスタがダイオード接続されるかどうかを制御する。ブースト周波数を下回る瞬時周波数において、各キャパシタは、対応する負荷トランジスタのゲートに比較的高いインピーダンスを与える（present）。この高いインピーダンスは、負荷トランジスタに関するダイオード接続に影響を与えない。ブースト周波数であるかまたはそれを上回る瞬時周波数において、各キャパシタは、対応する負荷トランジスタのダイオード接続を断つために、対応する負荷トランジスタのゲートに比較的低いインピーダンスを与える。

[0008] 図１Ａは、本開示の実施形態による、ＮＭＯＳ差動対のトランジスタを有する線形等化器の回路図である。 [0009] 図１Ｂは、本開示の実施形態による、ＰＭＯＳ差動対のトランジスタを有する線形等化器の回路図である。 [0010] 図２は、増加されたＤＣ利得を有するように改造された図１Ａの線形等化器の回路図である。 [0011] 図３は、本開示の実施形態による、線形等化器に関する周波数応答を例示する。 [0012] 図４は、本開示の実施形態による、線形等化器に関する動作の方法に関するフローチャートである。

[0013] 本開示の実施形態およびそれらの利点は、続く詳細な説明を参照することによって最良に理解される。同様の参照符号は、複数の図のうちの１つまたは複数に例示される同様の要素を識別するために使用されることが理解されるべきである。

詳細な説明

[0014] 差動入力電圧信号を処理する線形等化器が提供される。この差動入力信号は変動する（varying）瞬時周波数を有する。例えば、差動入力信号がデータ信号である実施形態では、差動入力信号がビットごとに極性（polarity）を変化させる連続するビット遷移（successive bit transitions）があり得る。差動入力信号に関する瞬時周波数は、そのような期間の間に比較的高くなるだろう。データコンテンツに依存して、差動入力信号がビットごとに極性を変化させない連続するビット遷移の時間の期間もあるだろう。差動入力信号に関する瞬時周波数は、そのようなときにおいて比較的低くなるだろう。結果として、差動入力信号は、例えば、５ＧＨｚのような比較的広い帯域幅を有し得る。そのような広い帯域幅にわたる（over）チャネル応答は、周波数を増加させることに関して容量性損失が増加するにつれて変わることになる。これらのチャネル損失に逆らう（counter）ため、ここに開示される線形等化器は、差動入力信号に関する比較的高いブースト（瞬時）周波数における増加された利得を有する。簡潔さのために、以下の説明は、差動入力信号の瞬時周波数をそれの「周波数」として示す（denote）ことになる。

[0015] 利得におけるこの周波数依存型ブーストを提供するために、等化器は、差動入力電圧信号によって駆動されるそれらのゲートを有する差動対のトランジスタを含む。差動対のトランジスタのうちの第１のものは、第１の負荷トランジスタと直列に結合する。同様に、差動対のトランジスタのうちの残りの第２のものは、第２の負荷トランジスタと直列に結合する。ブースト周波数を下回る差動入力信号に関して、各負荷トランジスタは、対応するソースフォロワトランジスタ（source follower transistor）を通して効果的にダイオード接続される。具体的には、各ソースフォロワトランジスタは、対応する負荷トランジスタのゲートに結合されたそれのソースを有し、かつ対応する負荷トランジスタのドレインに結合されたそれのゲートを有する。ソース電圧は、各ソースフォロワトランジスタに関して、ゲート電圧を「フォローする（follows）」ので、各負荷トランジスタに関するゲートおよびドレイン電圧は、結果として互いにフォローすることになる。一対のキャパシタは、各キャパシタが対応する負荷トランジスタのゲートに結合するような、一対の負荷トランジスタに対応する。各キャパシタは、差動入力電圧に関してブースト周波数であるかまたはそれを上回る周波数において、対応する負荷トランジスタのゲートへの低インピーダンスパスを形成するように構成される。

[0016] 対照的に、各キャパシタに関するインピーダンスは、ブースト周波数を下回る周波数帯域においては増加される。差動入力信号の周波数がブースト周波数を超えるときに各キャパシタに関するインピーダンスは降下する（drops）ので、対応する負荷トランジスタのゲートへの結果として生じる低インピーダンスパスが、負荷トランジスタのゲート電圧とドレイン電圧との間のソースフォロワによって誘導された関係（the source follower-induced relationship）を断つ。各負荷トランジスタのゲート電圧とドレイン電圧との間のこのソースフォロワによって誘導された関係が断たれるブースト周波数は、線形等化器に関する周波数応答におけるゼロに対応する。このブースト周波数を下回る差動入力信号周波数において、各負荷トランジスタは、ブースト周波数を上回る差動入力信号周波数において各負荷トランジスタによって与えられる第２のインピーダンスに満たない第１のインピーダンスをそれの対応する差動対のトランジスタに与える。各負荷トランジスタはすると、対応する差動対のトランジスタを通して流れる電流に著しくより大きな抵抗（または負荷）を与える。よって等化器の利得は、従来技術のアプローチの、限定された出力スイング、過度な電力消費、または過度なダイ面積の要求に悩まされることなく、このブースト周波数において増加する。これらの有利な特徴が、いくつかの例示的な実施形態に関してこれより説明されることになる。

[0017] 例示的な線形等化器１００が図１Ａに示される。ＮＭＯＳトランジスタＭ０およびＭ０’は、第１の入力電圧（ＩＮＰ）と第２の入力電圧（ＩＮＭ）との間の差として表される差動入力電圧に応答する差動対のトランジスタを形成する。具体的には、ＩＮＰ入力電圧は、差動対のトランジスタＭ０のゲートを駆動し、一方ＩＮＭ入力電圧は、差動対のトランジスタＭ０’のゲートを駆動する。トランジスタＭ０およびＭ０’は、ＮＭＯＳ電流源トランジスタ（current source transistor）Ｍ２によって生成されるテール電流（a tail current）をステアリング（steer）する。電流源トランジスタＭ２のソースは接地に結合し、一方それのドレインは差動対のトランジスタＭ０およびＭ０’に関するソースに結合する。バイアス電圧ＮＢＩＡＳは、テール電流の量を設定するために、電流源トランジスタＭ２のゲートを駆動する。入力電圧ＩＮＰおよびＩＮＭが互いに対して上がるおよび下がるとき、テール電流は、それにしたがって差動対のトランジスタＭ０とＭ０’との間でステアリングされる。例えば、入力電圧ＩＮＰが差動対のトランジスタＭ０およびＭ０’に関するしきい値電圧だけ入力電圧ＩＮＭより高い場合、実質的に（virtually）すべてのテール電流が差動対のトランジスタＭ０を流れる（flow through）ことになる。すると差動対のトランジスタＭ０’は実質的に電流を伝導しない可能性があるので、それのドレイン電圧は、電力供給電圧ＶＣＣに上がる可能性がある。対照的に、差動対のトランジスタＭ０のドレイン電圧は、接地へ向かって降下（drop towards ground）する（しかし、電流源Ｍ２は動作するために十分なヘッドルームを必要とするので、接地までは放電しない（not discharging all the way to ground））だろう。差動対のトランジスタＭ０およびＭ０’のドレインは、それぞれ出力電圧ＯＵＴＭと出力電圧ＯＵＴＰとの間の差として表される差動出力電圧に関する出力ノードを形成する。

[0018] 差動対のトランジスタＭ０は、対応するＰＭＯＳ負荷トランジスタＰ０と直列である。同様に、差動対のトランジスタＭ０’は、対応するＰＭＯＳ負荷トランジスタＰ０’と直列である。具体的には、差動対のトランジスタＭ０のドレインは、電力供給電圧ＶＣＣを供給する電力供給ノードに結び付けられた（tied to）それのソースを有する負荷トランジスタＰ０のドレインに結合する。同様に、差動対のトランジスタＭ０’のドレインは、電力供給ノードに結び付けられたそれのソースを有する負荷トランジスタＰ０’のドレインに結合する。この直列関係を通して、各負荷トランジスタは、差動入力信号における周波数コンテンツに依存して、対応する差動対のトランジスタに、適応可能なインピーダンスを与える。差動対のトランジスタＭ０およびＭ０’は整合される。同様に、負荷トランジスタＰ０およびＰ０’も整合される。

[0019] 適応可能なインピーダンスを提供するために、ＮＭＯＳソースフォロワトランジスタＭ１は、差動入力信号のより低い周波数（lower frequencies）に関して、負荷トランジスタＰ０を効果的にダイオード接続する。具体的には、負荷トランジスタＰ０のゲートは、ソースフォロワトランジスタＭ１のソースに結合し、一方負荷トランジスタＰ０のドレインは、ソースフォロワトランジスタＭ１のゲートに結合する。ソースフォロワトランジスタＭ１のドレインは、供給電圧ＶＣＣを供給する電力供給ノードに結合する。代替的な実施形態では、ソースフォロワトランジスタＭ１に電力供給（power）するために、負荷トランジスタに電力供給するものに比べて異なる電力供給電圧が使用され得る。ソースフォロワトランジスタＭ１のソースは、ＮＢＩＡＳバイアス電圧によってバイアスされるそれのゲートを有するＮＭＯＳ電流源トランジスタＭ３のドレインに結合する（代替的な実施形態では、電流源トランジスタＭ３は、電流源トランジスタＭ２をバイアスするために使用されるＮＢＩＡＳ電圧から独立したバイアス電圧によってバイアスされ得る）。キャパシタＣ２は、ソースフォロワトランジスタＭ１のソース（および負荷トランジスタＰ０のゲート）と電力供給ノードとの間に結合する。ブースト周波数を下回る差動入力信号の場合、キャパシタＣ２は、負荷トランジスタＰ０のゲートと電力供給ノードとの間の比較的高いインピーダンスパスを形成する。よって負荷トランジスタＰ０に関するゲートおよびドレイン電圧は、差動入力信号のこの低い周波数スペクトルのコンテンツに関して、ソースフォロワトランジスタＭ１によって確立されたソースフォロワ関係にしたがって、互いにフォローする（follow）。ソースフォロワトランジスタＭ１のソースは次いで、それのゲート電圧を（それに満たないしきい値電圧で）フォローすることになり、それは今度は負荷トランジスタＰ０のドレイン電圧である。よって負荷トランジスタＰ０に関するゲート電圧は、差動入力周波数がブースト周波数を下回る間、それのドレイン電圧を下回るしきい値電圧レベルで維持される。低い周波数差動入力信号コンテンツに関するゲート電圧とドレイン電圧との間のこのつながり（tie）は、負荷トランジスタＰ０を、１／ｇｍ（ここでｇｍはダイオード接続されている間のそれの相互コンダクタンス（transconductance）である）のインピーダンスを有するダイオード接続されたトランジスタとして機能させる。

[0020] 差動入力周波数がブースト周波数であるかまたはそれを上回るとき、キャパシタＣ２は、負荷トランジスタＰ０のゲートと電力供給ノードとの間の低インピーダンスパスを形成する。この低いインピーダンスは、負荷トランジスタＰ０に関するダイオード接続を、差動入力信号のこのより高い周波数スペクトルのコンテンツに関して、それのドレイン電圧をそれのゲート電圧がもうそれ以上フォローしないように、断つ。負荷トランジスタＰ０は次いで、差動対のトランジスタＭ０のドレインと電力供給ノードとの間の著しくより高いインピーダンスパスを与える。今度は、このより高いインピーダンスは、差動入力電圧に関するブースト周波数において線形等化器１００に関する利得をブーストする。ソースフォロワトランジスタＭ１に関するゲート−ソース間キャパシタンス（gate-to-source capacitance）Ｃｇｓは、概念的な目的のために、別個のキャパシタＣ１として図１に表される。ブースト周波数は、キャパシタＣ２のキャパシタンスとゲート−ソース間キャパシタンスＣｇｓとの和に反比例する線形等化器１００に関する周波数応答におけるゼロに対応する。差動入力信号に関する周波数がより高くなり続けると、最終的に、利得が減少するようにシステムポールが支配する（system poles dominate）。ブースト周波数は、キャパシタＣ２がバラクタ（例示されていない）または他の好適な回路によってインプリメントされるような可変キャパシタである実施形態において適応可能にされ得る。

[0021] 負荷トランジスタＰ０’に関するダイオード接続は類似している。負荷トランジスタＰ０’は、電力供給ノードに結び付けられたそれのソースを有し、一方それのドレインは、差動対のトランジスタＭ０’のドレインに結合する。ＮＭＯＳソースフォロワトランジスタＭ１’に関するソースは、負荷トランジスタＰ０’のゲートに結合する。加えて、キャパシタＣ２’（それは、キャパシタＣ２と同様の可変キャパシタであり得る）は、負荷トランジスタＰ０’のゲートと電力供給ノードとの間に結合する。ソースフォロワトランジスタＭ１’のソースはまた、バイアス電圧ＮＢＩＡＳによってバイアスされるそれのゲートを有するＮＭＯＳ電流源トランジスタＭ３’のドレインに結合する（代替的に、独立したバイアス電圧が、電流源トランジスタＭ３に関して先に説明したように使用され得る）。ソースフォロワトランジスタＭ１’のゲートは、負荷トランジスタＰ１’のドレインに結合する。一実施形態では、一群の（the collection of）キャパシタＣ２およびＣ２’ならびにソースフォロワトランジスタは、差動入力電圧に関する瞬時周波数が等化器に関するブースト周波数を下回る間、各負荷トランジスタに関するドレインをそれのゲートに選択的にダイオード接続するための、および差動入力電圧に関する瞬時周波数がブースト周波数を上回る間、各負荷トランジスタに関するダイオード接続を選択的に断つための手段を形成する。

[0022] ＮＭＯＳ差動対のトランジスタＭ０およびＭ０’がＰＭＯＳ差動対のトランジスタＰ２およびＰ２’に入れ替わった補足的な実施形態が、図１Ｂにおける線形等化器１０５に関して示される。トランジスタＰ２およびＰ２’は、差動入力電圧に応答してテール電流をステアリングする。ＰＭＯＳ電流源トランジスタＰ５は、バイアス電圧ＰＢＩＡＳに応答してテール電流をソースする。差動対のトランジスタＰ２’は、ＮＭＯＳ負荷トランジスタＭ４と直列である。同様に、差動対のトランジスタＰ２は、ＮＭＯＳ負荷トランジスタＭ４’と直列である。負荷トランジスタＭ４は、バイアス電圧ＰＢＩＡＳによって駆動されるそれのゲートと電力供給ノードに結合されたそれのソースとを有するＰＭＯＳ電流源トランジスタＰ４によってバイアスされるＰＭＯＳソースフォロワトランジスタＰ３を通してダイオード接続される。電流源トランジスタＰ４のドレインは、ソースフォロワトランジスタＰ３のソースに結合する。ソースフォロワトランジスタＰ３に関するこのソースはまた、負荷トランジスタＭ４のゲートに結合する。負荷トランジスタＭ４に関するドレインは、ソースフォロワトランジスタＰ３のゲートに結合する。差動入力信号に関するより低い周波数において、負荷トランジスタＭ４に関するドレイン電圧は、負荷トランジスタＰ３が効果的にダイオード接続されるように、それのゲート電圧マイナス（minus）ソースフォロワトランジスタＰ３を通したそれのしきい値電圧、に等しい。ブースト周波数およびそれを上回る周波数においては、キャパシタＣ２が負荷トランジスタＭ４のゲートと接地との間に低インピーダンスパスを形成するので、ダイオード接続は断たれる。

[0023] ＰＭＯＳソースフォロワトランジスタＰ３’は、同様に負荷トランジスタＭ４’をダイオード接続する。その点において、ＰＭＯＳ電流源トランジスタＰ４’は、電流源トランジスタＰ４がソースフォロワトランジスタＰ３をバイアスする方法と同様に、ソースフォロワトランジスタＰ３’のソースへバイアス電流を駆動するようにバイアス電圧ＰＢＩＡＳによってバイアスされる。キャパシタＣ３’は、キャパシタＣ３の負荷トランジスタＭ４への結合と同様に、負荷トランジスタＭ４’のゲートと接地との間に結合する。代替的な実施形態では、電流源トランジスタＰ４およびＰ４’は、電流源トランジスタＰ５に比べて異なる電力供給電圧に結合し得る。同様に、電流源トランジスタＰ４およびＰ４’は、ＰＢＩＡＳ電圧に比べて異なるバイアス電圧によってバイアスされ得る。等化器１００に比べて、Ｐ２およびＰ２’のようなＰＭＯＳ差動対のトランジスタの使用は、ＤＣ共通モード入力電圧が接地である実施形態に関して有利であり得る。対照的に、正のＤＣ共通モード入力電圧（a positive DC common mode input voltage）は、等化器１００のＮＭＯＳ差動対のＭ０およびＭ０’に、より適している可能性がある。ブースト周波数のチューニング（the tuning）を可能にする（allow for）ために、キャパシタＣ３およびＣ３’は、バラクタまたは他の好適な回路の使用を通じてインプリメントされるような可変キャパシタを備え得る。

[0024] 以下の説明は、等化器１００のＤＣ利得に関するブースティングに関わるが、等化器１０５が同様にブーストされ得ることは認識されることになる。ＤＣでは、線形等化器１００に関する利得は、ｇｍ０／ｇｍ２であり、ここでｇｍ０は差動対のトランジスタＭ０に関する相互コンダクタンスであり、ｇｍ２は負荷トランジスタＰ０に関する相互コンダクタンスである。高い周波数の所望のブースティングを達成しながらも（yet still achieve）ＤＣ利得を増加させるために、等化器１００は、図２の線形等化器２００に関して示されるように、ＰＭＯＳＤＣ利得ブースティングトランジスタ（PMOS DC-gain-boosting transistors）Ｐ１およびＰ１’を含むように改造され（modified）得る。トランジスタＭ０、Ｍ１、Ｍ２、Ｍ３、Ｐ０、Ｐ０’、Ｍ０’、Ｍ１’、Ｍ２’、およびＭ３’ならびにキャパシタＣ２およびＣ２’は、線形等化器１００に関して説明されたように構成される。ＤＣ利得ブースティングトランジスタＰ１は、電力供給ノードに結合されたそれのソースおよび負荷トランジスタＰ０のドレインに結合されたそれのドレインを有する。ＤＣ利得ブースティングトランジスタＰ１のゲートは、反対側の（the opposing）負荷トランジスタＰ０’のゲートに結合される。よってＤＣ利得ブースティングトランジスタＰ１は、負荷トランジスタＰ０に対抗してＤＣで電流を伝導する（conduct a current at DC in opposition to）ことになる。具体的には、差動対のトランジスタＭ０とＭ０’との間でステアリングされるテール電流は、トランジスタＭ０から離れて（away from）、およびトランジスタＭ０’を通して、ステアリングされているので、出力電圧ＯＵＴＰは降下されていると仮定する。負荷トランジスタＰ０はすると、電流を伝導しないかまたは比較的小さい電流を伝導する。しかしＤＣ利得ブースティングトランジスタＰ１はすると、それのゲート電圧がソースフォロワトランジスタＭ１’のゲート−ソース間キャパシタンスを通して出力電圧ＯＵＴＰに容量的に結合されるので、オンにスイッチされる傾向があることになる。逆に、出力電圧ＯＵＴＰが上がるとき、ＤＣ利得ブースティングトランジスタＰ１はオフにスイッチされることになり、一方負荷トランジスタＰ０は、電流を伝導し始めることになる。よってＤＣ利得ブースティングトランジスタＰ１は、負荷トランジスタＰ０に対抗して機能する（functions in opposition to）。ＤＣ利得ブースティングトランジスタＰ１’は、ＤＣ利得ブースティングトランジスタＰ１に類似している。ＤＣ利得ブースティングトランジスタＰ１’はよって、電力供給ノードと負荷トランジスタＰ０’のドレインとの間に結合し、一方それのゲートは反対側の負荷トランジスタＰ０’のゲートに結合する。ＤＣ利得ブースティングトランジスタＰ１およびＰ１’は、それらの対応する負荷トランジスタＰ０およびＰ０’に対抗して機能するので、負荷トランジスタＰ０およびＰ０’に関する（それらの実際の相互コンダクタンスｇｍ２に比べて）効果的な相互コンダクタンスｇｍ２’は、ＤＣ利得ブースティングトランジスタＰ１およびＰ１’に関する相互コンダクタンスｇｍ３だけ低められる（lowered by）。具体的には、効果的な相互コンダクタンスｇｍ２’は、ｇｍ２−ｇｍ３に等しい。等化器１００に関するＤＣ利得は、ｇｍ０／ｇｍ２’の比に比例し、ここでｇｍ０は差動対のトランジスタＭ０およびＭ０’の相互コンダクタンスである。このＤＣ利得はまた、負荷トランジスタＰ０およびＤＣ利得ブースティングトランジスタＰ１に関するサイズの比に比例する。この比は、ＤＣ利得ブースティングトランジスタＰ１およびＰ１’がラッチを形成するのを防ぐために、いくつかの実施形態では２：１に満たないように限定され得る（limited to less than 2:1）。ＤＣ利得は、（実際の相互コンダクタンスｇｍ２に比べて減少される）効果的な相互コンダクタンスｇｍ２’に反比例するので、線形等化器２００に関するＤＣ利得は、線形等化器１００によって達成されるものに比べてブーストされる。

[0025] ＤＣ利得がブーストされるかどうかに関わらず、ここに開示された実施形態に関する線形等化器の周波数応答Ｈ（ｊω）に関するゼロおよび高い周波数のポール（high frequency pole）は、図３に示されるようなものであり得る。利得は、ゼロ周波数ωｚが到達されるまで、基本的にフラットであり、それはｇｍ１／（Ｃｇｓ＋Ｃ）の比に等しく、ここでｇｍ１は、ソースフォロワトランジスタＭ１（またはＰ３）に関する相互コンダクタンスであり、Ｃｇｓはソースフォロワトランジスタに関するゲート−ソース間キャパシタンスであり、ＣはキャパシタＣ２のキャパシタンスである。利得は、第１のポールωｐ１が到達されるまでディケイドごとにおおよそ２０ｄｂ（at approximately 20db per decade）増加し、それはｇｍ１割るＣｇｓに等しい。この第１のポールは、利得がディケイドごとにおおよそ２０ｄｂ減少すると、利得が第２のシステムポールωｐ２まで一定にとどまるように、ゼロによって導入された利得をキャンセルする。よってゼロはキャパシタンスＣ２に反比例し、それは上述したように、ゼロ周波数のチューニングを可能にするために可変にされ得る。チャネル特性に依存して、可変キャパシタンスは、それに応じて制御され得る。高い周波数の利得ブーストが、より低い周波数において必要とされるならば、ゼロωｚは、可変キャパシタンスを増加させることによって左に移動される。逆に、ゼロωｚは、可変キャパシタンスを減少させることによって右に移動される。このようにして、ここに開示された線形等化器は、従来の等化器に関して上で説明された問題を避けながら、チャネルを有利に等化（equalize）させ得る。いくつかの実施形態では、負荷トランジスタまたはＤＣ利得ブースティングトランジスタの効果的なサイズは、個々に選択可能な負荷トランジスタまたはＤＣ利得ブースティングトランジスタの並列な組み合せとして各々を実現することによって変えられ得る。低周波数利得は次いで、ＤＣ利得ブースティングトランジスタまたは負荷トランジスタの選択的なアクティベーションを通じて調整されることができる。このようにして、低周波数利得は、ブースト周波数のチューニングとは独立して調整され得る。

[0026] ここに開示された実施形態にしたがって線形等化器を動作させる方法がこれより説明される。図４は、差動対のトランジスタおよび対応する対の負荷トランジスタを含む等化器に関する動作の例示的な方法に関するフローチャートである。アクト（act）４００は、差動対のトランジスタに関する一対の端子をわたって（across）差動出力信号を生み出すために差動入力信号に応答して差動対のトランジスタ間でテール電流をステアリングすることを備える。差動入力電圧に応答して差動対のトランジスタＭ０およびＭ０’を通して電流源トランジスタＭ２からのテール電流をステアリングすることは、アクト４００の例である。方法はまた、差動入力信号に関する瞬時周波数が第１の周波数を下回る間に発生するアクト４０５を含む。アクト４０５は、第１のインピーダンスを差動対のトランジスタにロードするために各負荷トランジスタをダイオード接続することを備える。入力周波数が周波数応答に関するゼロを下回る間の線形等化器１００、１０５または２００の動作は、アクト４０５の例である。最後に、方法は、差動入力信号に関する瞬時周波数が第１の周波数を上回る間に発生するアクト４１０を含む。アクト４１０は、第１のインピーダンスより高い第２のインピーダンスを差動対のトランジスタにロードするために各負荷トランジスタに関するダイオード接続を断つことを備える。入力周波数が周波数応答に関するゼロよりも大きい間の線形等化器１００、１０５、または２００の動作は、アクト４１０の例である。

[0027] これより当業者が認識することとなるように、そして間近の特定の用途に応じて、多くの修正、置換え、バリエーションが、本開示の精神および範囲から逸脱することなく、本開示のデバイスの使用の方法、構成、装置、素材に対して、およびそれらにおいて、成されることができる。この点から、ここに例示および説明された特定の実施形態は本開示の範囲の単なるいくつかの例であるので、本開示の範囲はそれらの範囲に限定されるべきではなく、むしろ、以下に添付される特許請求の範囲およびそれらの機能的な同等物の範囲に完全に見合うべきである。

[0027] これより当業者が認識することとなるように、そして間近の特定の用途に応じて、多くの修正、置換え、バリエーションが、本開示の精神および範囲から逸脱することなく、本開示のデバイスの使用の方法、構成、装置、素材に対して、およびそれらにおいて、成されることができる。この点から、ここに例示および説明された特定の実施形態は本開示の範囲の単なるいくつかの例であるので、本開示の範囲はそれらの範囲に限定されるべきではなく、むしろ、以下に添付される特許請求の範囲およびそれらの機能的な同等物の範囲に完全に見合うべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１] 等化器であって、
差動対のトランジスタと、
前記差動対のトランジスタに対応する一対の負荷トランジスタと、各負荷トランジスタは、前記対応する差動対のトランジスタに関する端子に結合されたドレインを有する、
前記一対の負荷トランジスタに対応する一対のキャパシタと、各キャパシタは、前記対応する負荷トランジスタのゲートとノードとの間に結合される、
前記一対の負荷トランジスタに対応する一対のソースフォロワトランジスタと、各ソースフォロワトランジスタは、前記対応する負荷トランジスタの前記ドレインに結合されたゲートを有し、かつ前記対応する負荷トランジスタの前記ゲートに結合された端子を有する、
を備える、等化器。
[Ｃ２] 前記一対のソースフォロワトランジスタに対応する一対の電流源をさらに備え、各電流源は、前記対応するソースフォロワトランジスタのソースに結合され、各ソースフォロワトランジスタは、前記ノードに結合されたドレインを有する、Ｃ１に記載の等化器。
[Ｃ３] 前記差動対のトランジスタに関する前記端子は、対応する差動出力電圧に関する出力ノードを形成するように構成される、Ｃ１に記載の等化器。
[Ｃ４] 各差動対のトランジスタに関するソースに結合された電流源をさらに備える、Ｃ３に記載の等化器。
[Ｃ５] 各負荷トランジスタは、ＰＭＯＳ負荷トランジスタを備える、Ｃ１に記載の等化器。
[Ｃ６] 前記一対の負荷トランジスタに対応する一対のＤＣ利得ブースティングトランジスタをさらに備え、各ＤＣ利得ブースティングトランジスタは、前記対応する負荷トランジスタによって伝導される電流に対抗して電流を伝導することによって前記差動対のトランジスタを駆動する差動入力電圧に応答するように構成される、Ｃ１に記載の等化器。
[Ｃ７] 前記ノードは電力供給ノードであり、前記一対のＤＣ利得ブースティングトランジスタは、各々が前記電力供給ノードに結合されたソースを有し、かつ前記対応する負荷トランジスタの前記ドレインに結合されたドレインを有する、一対のＰＭＯＳＤＣ利得ブースティングトランジスタを備える、Ｃ６に記載の等化器。
[Ｃ８] 各ＤＣ利得ブースティングトランジスタは、前記負荷トランジスタのうちの反対側のトランジスタのゲートに結合されたゲートを有する、Ｃ６に記載の等化器。
[Ｃ９] 各負荷トランジスタは、前記対応するソースフォロワトランジスタを通してダイオード接続されるように構成され、各キャパシタは、前記等化器に関するゼロ周波数において前記対応する負荷トランジスタに関する前記ダイオード接続を断つ前記ノードへの低インピーダンスパスを与えるように構成される、Ｃ１に記載の等化器。
[Ｃ１０] 前記ノードは接地ノードである、Ｃ１に記載の等化器。
[Ｃ１１] 等化器を動作させる方法であって、
差動対のトランジスタおよび対応する対の負荷トランジスタを含む等化器において、前記差動対のトランジスタに関する一対の端子をわたって差動出力信号を生み出すために、差動入力信号に応答して前記差動対のトランジスタ間でテール電流をステアリングすることと、
前記差動入力信号に関する瞬時周波数が第１の周波数を下回る間、第１のインピーダンスを前記差動対のトランジスタにロードするために、各負荷トランジスタをダイオード接続することと、
前記差動入力信号に関する前記瞬時周波数が前記第１の周波数を上回る間、前記第１のインピーダンスよりも大きい第２のインピーダンスを前記差動対のトランジスタにロードするために、各負荷トランジスタに関する前記ダイオード接続を断つことと、
を備える、方法。
[Ｃ１２] 各負荷トランジスタに関する前記ダイオード接続を断つことは、各負荷トランジスタに関するゲートから対応するキャパシタを通した電力供給ノードへの低インピーダンスパスを形成することを備える、Ｃ１１に記載の方法。
[Ｃ１３] 各負荷トランジスタをダイオード接続することは、対応するソースフォロワトランジスタを通して各負荷トランジスタをダイオード接続することを備える、Ｃ１１に記載の方法。
[Ｃ１４] 前記テール電流を形成するために、電流源における電流をソースすることをさらに備える、Ｃ１１に記載の方法。
[Ｃ１５] 各負荷トランジスタに関する効果的な相互コンダクタンスを低めることによって、前記等化器に関するＤＣ利得をブーストすることをさらに備える、Ｃ１１に記載の方法。
[Ｃ１６] 各負荷トランジスタに関する前記効果的な相互コンダクタンスを低めることは、前記負荷トランジスタによって伝導される差動電流に対抗することを備える、Ｃ１５に記載の方法。
[Ｃ１７] 等化器であって、
差動入力電圧に応答してテール電流をステアリングするように構成される差動対のトランジスタと、
前記差動対のトランジスタに対応する一対の負荷トランジスタと、各負荷トランジスタは、前記対応する差動対のトランジスタに関するドレインに結合されたドレインを有する、
前記差動入力電圧に関する周波数コンテンツが前記等化器に関する第１の周波数を下回る間、各負荷トランジスタに関する前記ドレインをそれのゲートに選択的にダイオード接続するための、および前記差動入力電圧に関する前記周波数コンテンツが前記第１の周波数を上回る間、各負荷トランジスタに関する前記ダイオード接続を選択的に断つための手段と、
を備える、等化器。
[Ｃ１８] 前記手段は、対応するソースフォロワトランジスタを通して各負荷トランジスタをダイオード接続するように構成される、Ｃ１７に記載の等化器。
[Ｃ１９] 前記手段はさらに、各負荷トランジスタの前記ゲートから、電力供給ノードおよび接地ノードから成るグループから選択されるノードへの、低インピーダンスパスを通した各負荷トランジスタに関する前記ダイオード接続を断つように構成される、Ｃ１８に記載の等化器。
[Ｃ２０] 前記手段はさらに、前記等化器に関するＤＣ利得をブーストするために、各負荷トランジスタを通した差動電流に対抗するように構成される、Ｃ１７に記載の等化器。

Claims

等化器であって、
差動対のトランジスタと、
前記差動対のトランジスタに対応する一対の負荷トランジスタと、各負荷トランジスタは、前記対応する差動対のトランジスタに関する端子に結合されたドレインを有する、
前記一対の負荷トランジスタに対応する一対のキャパシタと、各キャパシタは、前記対応する負荷トランジスタのゲートとノードとの間に結合される、
前記一対の負荷トランジスタに対応する一対のソースフォロワトランジスタと、各ソースフォロワトランジスタは、前記対応する負荷トランジスタの前記ドレインに結合されたゲートを有し、かつ前記対応する負荷トランジスタの前記ゲートに結合された端子を有する、
を備える、等化器。
前記一対のソースフォロワトランジスタに対応する一対の電流源をさらに備え、各電流源は、前記対応するソースフォロワトランジスタのソースに結合され、各ソースフォロワトランジスタは、前記ノードに結合されたドレインを有する、請求項１に記載の等化器。
前記差動対のトランジスタに関する前記端子は、対応する差動出力電圧に関する出力ノードを形成するように構成される、請求項１に記載の等化器。
各差動対のトランジスタに関するソースに結合された電流源をさらに備える、請求項３に記載の等化器。
各負荷トランジスタは、ＰＭＯＳ負荷トランジスタを備える、請求項１に記載の等化器。
前記一対の負荷トランジスタに対応する一対のＤＣ利得ブースティングトランジスタをさらに備え、各ＤＣ利得ブースティングトランジスタは、前記対応する負荷トランジスタによって伝導される電流に対抗して電流を伝導することによって前記差動対のトランジスタを駆動する差動入力電圧に応答するように構成される、請求項１に記載の等化器。
前記ノードは電力供給ノードであり、前記一対のＤＣ利得ブースティングトランジスタは、各々が前記電力供給ノードに結合されたソースを有し、かつ前記対応する負荷トランジスタの前記ドレインに結合されたドレインを有する、一対のＰＭＯＳＤＣ利得ブースティングトランジスタを備える、請求項６に記載の等化器。
各ＤＣ利得ブースティングトランジスタは、前記負荷トランジスタのうちの反対側のトランジスタのゲートに結合されたゲートを有する、請求項６に記載の等化器。
各負荷トランジスタは、前記対応するソースフォロワトランジスタを通してダイオード接続されるように構成され、各キャパシタは、前記等化器に関するゼロ周波数において前記対応する負荷トランジスタに関する前記ダイオード接続を断つ前記ノードへの低インピーダンスパスを与えるように構成される、請求項１に記載の等化器。
前記ノードは接地ノードである、請求項１に記載の等化器。
等化器を動作させる方法であって、
差動対のトランジスタおよび対応する一対の負荷トランジスタを含む等化器において、前記差動対のトランジスタに関する一対の端子をわたって差動出力信号を生み出すために、差動入力信号に応答して前記差動対のトランジスタ間でテール電流をステアリングすることと、
前記差動入力信号に関する瞬時周波数が第１の周波数を下回る間、第１のインピーダンスを前記差動対のトランジスタにロードするために、各負荷トランジスタをダイオード接続することと、
前記差動入力信号に関する前記瞬時周波数が前記第１の周波数を上回る間、前記第１のインピーダンスよりも大きい第２のインピーダンスを前記差動対のトランジスタにロードするために、各負荷トランジスタに関する前記ダイオード接続を断つことと、
を備える、方法。
各負荷トランジスタに関する前記ダイオード接続を断つことは、各負荷トランジスタに関するゲートから対応するキャパシタを通した電力供給ノードへの低インピーダンスパスを形成することを備える、請求項１１に記載の方法。
各負荷トランジスタをダイオード接続することは、対応するソースフォロワトランジスタを通して各負荷トランジスタをダイオード接続することを備える、請求項１１に記載の方法。
前記テール電流を形成するために、電流源における電流をソースすることをさらに備える、請求項１１に記載の方法。
各負荷トランジスタに関する効果的な相互コンダクタンスを低めることによって、前記等化器に関するＤＣ利得をブーストすることをさらに備える、請求項１１に記載の方法。
各負荷トランジスタに関する前記効果的な相互コンダクタンスを低めることは、前記負荷トランジスタによって伝導される差動電流に対抗することを備える、請求項１５に記載の方法。
等化器であって、
差動入力電圧に応答してテール電流をステアリングするように構成される差動対のトランジスタと、
前記差動対のトランジスタに対応する一対の負荷トランジスタと、各負荷トランジスタは、前記対応する差動対のトランジスタに関するドレインに結合されたドレインを有する、
前記差動入力電圧に関する周波数コンテンツが前記等化器に関する第１の周波数を下回る間、各負荷トランジスタに関する前記ドレインをそれのゲートに選択的にダイオード接続するための、および前記差動入力電圧に関する前記周波数コンテンツが前記第１の周波数を上回る間、各負荷トランジスタに関する前記ダイオード接続を選択的に断つための手段と、
を備える、等化器。
前記手段は、対応するソースフォロワトランジスタを通して各負荷トランジスタをダイオード接続するように構成される、請求項１７に記載の等化器。
前記手段はさらに、各負荷トランジスタの前記ゲートから、電力供給ノードおよび接地ノードから成るグループから選択されるノードへの、低インピーダンスパスを通した各負荷トランジスタに関する前記ダイオード接続を断つように構成される、請求項１８に記載の等化器。
前記手段はさらに、前記等化器に関するＤＣ利得をブーストするために、各負荷トランジスタを通した差動電流に対抗するように構成される、請求項１７に記載の等化器。