JP2018206879A - Manufacturing method of package for housing electronic component and package for housing electronic component - Google Patents
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Abstract
Description
本発明は、電子部品収納用パッケージの製造方法および電子部品収納用パッケージに関するものである。 The present invention relates to a method for manufacturing an electronic component storage package and an electronic component storage package.
電子部品収納用パッケージは、半導体素子などの電子部品を収納するものである。例えば高出力半導体素子のように大きな発熱を有する電子部品が搭載される場合には、正常動作を維持するために、電子部品収納用パッケージは、熱を効率的に放散させる能力を有する必要がある。その目的で電子部品収納用パッケージには、優れた熱伝導性を有する放熱用基板が設けられる。代表的な放熱用基板として、タングステン（Ｗ）および銅（Ｃｕ）からなるＣｕ−Ｗ基板、および、Ｗの代わりにモリブデン（Ｍｏ）を用いたＣｕ−Ｍｏ基板がある（例えば、特許文献１参照）。Ｃｕ−Ｗ基板は、Ｗの多孔質構造体に溶融Ｃｕを含浸させることによって製造され得る（例えば、特許文献２参照）。 The electronic component storage package stores electronic components such as semiconductor elements. For example, when an electronic component having a large heat generation such as a high-power semiconductor element is mounted, the electronic component storage package needs to have an ability to efficiently dissipate heat in order to maintain normal operation. . For this purpose, the electronic component storage package is provided with a heat dissipation substrate having excellent thermal conductivity. As typical heat dissipation substrates, there are a Cu—W substrate made of tungsten (W) and copper (Cu), and a Cu—Mo substrate using molybdenum (Mo) instead of W (see, for example, Patent Document 1). ). The Cu—W substrate can be manufactured by impregnating a porous structure of W with molten Cu (see, for example, Patent Document 2).
Ｃｕ−Ｗ基板を有する電子部品収納用パッケージは、典型的には、上記放熱用基板に加えて、金属枠体と、リードフレームと、シールリングと、セラミック入出力端子部とを有している。例えば、Ｃｕ−Ｗ基板は、重量比Ｃｕ：Ｗ＝２０：８０および熱膨張係数８．２１７×１０−６／Ｋを有している。また金属枠体は、Ｆｅ−Ｎｉ−Ｃｏ系合金からなり、熱膨張係数５．３９５×１０−６／Ｋを有している。セラミック入出力端子部の絶縁体部はアルミナ系セラミックスからなり、熱膨張係数６．５５７×１０−６／Ｋを有している。電子部品収納用パッケージの製造においては、上記複数の部材がろう付けによって互いに接合される。ろう付けには、典型的には銀（Ａｇ）ろう材が用いられる。また必要に応じて、ニッケル（Ｎｉ）、ニッケル／金（Ｎｉ／Ａｕ）などのめっき層を形成するめっき処理が行われる。 An electronic component storage package having a Cu-W substrate typically includes a metal frame, a lead frame, a seal ring, and a ceramic input / output terminal in addition to the heat dissipation substrate. . For example, the Cu—W substrate has a weight ratio Cu: W = 20: 80 and a thermal expansion coefficient of 8.217 × 10 −6 / K. The metal frame is made of an Fe—Ni—Co alloy and has a thermal expansion coefficient of 5.395 × 10 −6 / K. The insulator part of the ceramic input / output terminal part is made of alumina ceramic and has a thermal expansion coefficient of 6.557 × 10 −6 / K. In the manufacture of the electronic component storage package, the plurality of members are joined to each other by brazing. Silver (Ag) brazing material is typically used for brazing. Moreover, the plating process which forms plating layers, such as nickel (Ni) and nickel / gold (Ni / Au), is performed as needed.
ろう付け工程は加熱工程であるため、互いに接合される部材間での熱膨張係数の差異に起因して、接合後の構成に、望ましくない反りが生じ得る。特に、放熱用基板の熱膨張係数が金属枠体の熱膨張係数よりも大きいことに起因して、放熱用基板の、金属枠体が接合された面とは反対の面に、凹状の反りが生じやすい。この反りの存在は、放熱用基板とヒートシンクなどの支持部材とが互いに取り付けられた際に、両者の間の密着性を低下させる。その結果、放熱用基板を介しての電子部品から支持部材への熱伝導経路の熱抵抗が増大する。このため、電子部品から熱を効率的に放散することができなくなる。 Since the brazing process is a heating process, undesirable warping may occur in the structure after joining due to the difference in the coefficient of thermal expansion between the members joined together. In particular, due to the fact that the thermal expansion coefficient of the heat dissipation substrate is larger than the thermal expansion coefficient of the metal frame, there is a concave warp on the surface of the heat dissipation substrate opposite to the surface where the metal frame is joined. Prone to occur. The presence of the warp reduces the adhesion between the heat dissipation substrate and the support member such as a heat sink when they are attached to each other. As a result, the thermal resistance of the heat conduction path from the electronic component to the support member through the heat dissipation substrate is increased. For this reason, heat cannot be efficiently dissipated from the electronic component.
そこで本発明者は、放熱用基板の反りを低減する方法として、反りを有する表面を研磨によって平滑化することを検討した。Ｃｕ−Ｗ基板の表面が研磨されると、副次的な作用として、Ｃｕに覆われていたＷの結晶粒が表面上に露出された。その結果、表面のうちＷからなる部分の割合が高くなった。Ｗには表面酸化膜が形成されやすいので、Ｗからなる部分の割合が高くなると、Ｃｕ−Ｗ基板の表面上にめっき層、典型的にはＮｉめっき層、を高い密着性で形成することが困難となる。密着性が低いと、Ｃｕ−Ｗ基板とめっき層との間に膨れが生じやすく、信頼性の低下が懸念される。 Therefore, the present inventor studied smoothing the surface having warpage by polishing as a method for reducing the warpage of the heat dissipation substrate. When the surface of the Cu-W substrate was polished, as a secondary function, W crystal grains covered with Cu were exposed on the surface. As a result, the ratio of the portion made of W on the surface increased. Since a surface oxide film is easily formed on W, when the proportion of the portion made of W increases, a plating layer, typically a Ni plating layer, can be formed on the surface of the Cu—W substrate with high adhesion. It becomes difficult. If the adhesiveness is low, swelling is likely to occur between the Cu—W substrate and the plating layer, and there is a concern about deterioration in reliability.
そこで本発明者は、熱処理を用いて、上記研磨面上におけるＣｕの拡散またはＷの還元を行うことを検討した。これによりＣｕ−Ｗ基板の表面とめっき層との密着性は向上すると考えられる。しかしながら、本発明者の検討によれば、この熱処理自体が新たな反りを発生させてしまった。すなわち、研磨によって低減された反りが再び大きくなってしまうことが見出された。 Therefore, the present inventor studied to diffuse Cu or reduce W on the polished surface using heat treatment. This is considered to improve the adhesion between the surface of the Cu-W substrate and the plating layer. However, according to the study of the present inventor, this heat treatment itself has caused a new warp. That is, it has been found that the warpage reduced by polishing becomes large again.
本発明は以上のような課題を解決するためになされたものであり、その目的は、支持部材に取り付けられることになる面の反りを抑制しつつ、信頼性確保のために基板とめっき層との間の高い密着性を確保することができる電子部品収納用パッケージの製造方法および電子部品収納用パッケージを提供することである。 The present invention has been made to solve the above problems, and its purpose is to suppress the warpage of the surface to be attached to the support member, and to ensure the reliability of the substrate and the plating layer. It is providing the manufacturing method of the electronic component storage package which can ensure the high adhesiveness between, and the electronic component storage package.
本発明の電子部品収納用パッケージの製造方法は、以下の工程を有している。第１の面と、第１の面と反対の第２の面と、を有し、ＷおよびＭｏの少なくともいずれかの材料からなり多孔質構造を有する第１の領域と、Ｃｕからなり多孔質構造を充填する第２の領域と、を含む基板が準備される。基板の第１の面に金属枠体が接合される。金属枠体が接合された後に、基板の第２の面が平滑化される。基板の第２の面を平滑化する工程の後に、Ｃｕのエッチング速度に比して速い前記材料のエッチング速度を有するエッチング条件を用いて基板の第２の面がエッチングされる。基板の第２の面がエッチングされた後に、基板の第２の面上にめっき層が形成される。 The method for manufacturing an electronic component storage package of the present invention includes the following steps. A first region having a first surface and a second surface opposite to the first surface, made of at least one of W and Mo and having a porous structure; and made of Cu and porous A substrate is provided that includes a second region that fills the structure. A metal frame is bonded to the first surface of the substrate. After the metal frame is joined, the second surface of the substrate is smoothed. After the step of smoothing the second surface of the substrate, the second surface of the substrate is etched using etching conditions that have an etching rate of the material higher than that of Cu. After the second surface of the substrate is etched, a plating layer is formed on the second surface of the substrate.
本発明の電子部品収納用パッケージは、金属枠体と、基板と、めっき層とを有している。基板は、金属枠体が接合された第１の面と、第１の面と反対の第２の面と、を有している。基板は、ＷおよびＭｏの少なくともいずれかの材料からなり多孔質構造を有する第１の領域と、Ｃｕからなり多孔質構造を充填する第２の領域と、を含む。めっき層は、基板の第２の面上に設けられている。基板の第２の面には、第１の領域の結晶粒の大きさに対応した大きさを有する複数の凹部形状が設けられている。基板は全体として、第１の領域および第２の領域のうち第２の領域からなる部分の重量比Ｘを有しており、基板の第２の面は、第１の領域および第２の領域のうち第２の領域からなる部分の重量比Ｙを有しており、重量比Ｙは重量比Ｘよりも大きい。 The electronic component storage package of the present invention includes a metal frame, a substrate, and a plating layer. The substrate has a first surface to which the metal frame is joined, and a second surface opposite to the first surface. The substrate includes a first region made of at least one of W and Mo and having a porous structure, and a second region made of Cu and filling the porous structure. The plating layer is provided on the second surface of the substrate. The second surface of the substrate is provided with a plurality of recess shapes having a size corresponding to the size of the crystal grains in the first region. The substrate as a whole has a weight ratio X of a portion composed of the second region of the first region and the second region, and the second surface of the substrate is the first region and the second region. Of the second region, the weight ratio Y is greater than the weight ratio X.
本発明の電子部品収納用パッケージの製造方法によれば、基板の第２の面が平滑化された後に、Ｃｕのエッチング速度に比して速い上記材料のエッチング速度を有するエッチング条件を用いて、基板の第２の面がエッチングされる。このエッチング処理は、基板の巨視的な形状である反りには大きな影響を及ぼすことなく、第２の面のうちＷまたはＭｏからなる部分を選択的に除去する。これにより、基板の第２の面の反りを抑制しつつ、基板の第２の面のうちＣｕではなくＷまたはＭｏからなる部分の割合を低減させることができる。よって、支持部材に取り付けられることになる第２の面の反りを抑制しつつ、信頼性確保のために基板の第２の面とめっき層との間の高い密着性を確保することができる。 According to the method for manufacturing an electronic component storage package of the present invention, after the second surface of the substrate is smoothed, using etching conditions having an etching rate of the material higher than the etching rate of Cu, The second surface of the substrate is etched. This etching process selectively removes the portion made of W or Mo in the second surface without significantly affecting the warpage that is the macroscopic shape of the substrate. Thereby, the ratio of the part which consists of W or Mo instead of Cu can be reduced among the 2nd surfaces of a board | substrate, suppressing the curvature of the 2nd surface of a board | substrate. Therefore, high adhesion between the second surface of the substrate and the plating layer can be ensured for ensuring reliability while suppressing warpage of the second surface to be attached to the support member.
本発明の電子部品収納用パッケージによれば、基板の第２の面には、第１の領域の結晶粒の大きさに対応した大きさを有する複数の凹部形状が設けられている。このような形状は、第２の領域をより残存させつつ第１の領域をより除去する選択性を有する表面処理を用いて第２の面を処理することによって、容易に形成することができる。またこの表面処理によって、基板の第２の面において、第２の領域が占める重量比Ｙを増大させることができる。すなわち、基板の第２の面において、Ｃｕからなる部分の割合が高められる。これにより、第２の面上での還元またはＣｕ拡散を意図した熱処理を行わなくても、第２の面とめっき層との十分な密着性が確保される。よって、この熱処理に起因して基板の第２の面が反ることが避けられる。以上から、支持部材に取り付けられることになる基板の第２の面の反りを抑制しつつ、信頼性確保のために基板の第２の面とめっき層との間の高い密着性を確保することができる。 According to the electronic component storage package of the present invention, the second surface of the substrate is provided with a plurality of concave shapes having a size corresponding to the size of the crystal grains in the first region. Such a shape can be easily formed by treating the second surface using a surface treatment having selectivity for removing the first region while leaving the second region more. In addition, this surface treatment can increase the weight ratio Y occupied by the second region on the second surface of the substrate. That is, the ratio of the portion made of Cu is increased on the second surface of the substrate. Accordingly, sufficient adhesion between the second surface and the plating layer is ensured without performing heat treatment intended for reduction or Cu diffusion on the second surface. Therefore, the second surface of the substrate is prevented from warping due to this heat treatment. From the above, ensuring high adhesion between the second surface of the substrate and the plating layer in order to ensure reliability while suppressing warpage of the second surface of the substrate to be attached to the support member. Can do.
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰り返さない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, the same or corresponding parts are denoted by the same reference numerals, and the description thereof will not be repeated.
（構成）
図１は、本発明の一実施の形態における半導体素子収納用パッケージ７０（電子部品収納用パッケージ）の構成を概略的に示す図であり、図２の線Ｉ−Ｉに沿う断面図である。図２は、図１の概略上面図である。
(Constitution)
FIG. 1 is a diagram schematically showing a configuration of a semiconductor element storage package 70 (electronic component storage package) in one embodiment of the present invention, and is a cross-sectional view taken along line II in FIG. FIG. 2 is a schematic top view of FIG.
本実施の形態の半導体素子収納用パッケージ７０は、半導体素子８１（電子部品）を収容するための空間を有している。この空間は、半導体素子収納用パッケージ７０に蓋体８２が取り付けられることによって封止される。これにより、封止された半導体素子８１を有する半導体装置が得られる。より一般的にいえば、封止された電子部品を有する電子装置が得られる。半導体素子収納用パッケージ７０は、放熱用基板１０（基板）と、金属枠体２１と、セラミック入出力端子部２２と、リードフレーム２３と、シールリング２４と、めっき層３０とを有している。 The package 70 for housing a semiconductor element according to the present embodiment has a space for housing a semiconductor element 81 (electronic component). This space is sealed by attaching a lid 82 to the semiconductor element storage package 70. Thereby, a semiconductor device having the sealed semiconductor element 81 is obtained. More generally speaking, an electronic device having a sealed electronic component is obtained. The semiconductor element storage package 70 includes a heat dissipation substrate 10 (substrate), a metal frame 21, a ceramic input / output terminal portion 22, a lead frame 23, a seal ring 24, and a plating layer 30. .
放熱用基板１０は、内面Ｓ１（第１の面）と、内面Ｓ１と反対の外面Ｓ２（第２の面）とを有している。金属枠体２１は、放熱用基板１０の内面Ｓ１上に配置されている。金属枠体２１は、例えば、Ｆｅ−Ｎｉ合金、または、Ｆｅ−Ｎｉ−Ｃｏ合金からなる。金属枠体２１は内面Ｓ１に、ろう付けによって接合されている。ろう付け工程は、典型的には銀（Ａｇ）ろう材を用いて行われる。後述する他のろう付け工程についても同様である。内面Ｓ１のうち金属枠体２１に囲まれた部分の上に半導体素子８１が搭載されることになる。半導体素子収納用パッケージ７０が使用される際には、外面Ｓ２は、支持部材（図示せず）に取り付けられることになる。支持部材は、基板１０を介しての半導体素子８１から熱を受けるものであり、例えばヒートシンクである。 The heat dissipation substrate 10 has an inner surface S1 (first surface) and an outer surface S2 (second surface) opposite to the inner surface S1. The metal frame 21 is disposed on the inner surface S1 of the heat dissipation substrate 10. The metal frame 21 is made of, for example, an Fe—Ni alloy or an Fe—Ni—Co alloy. The metal frame 21 is joined to the inner surface S1 by brazing. The brazing process is typically performed using a silver (Ag) brazing material. The same applies to other brazing processes described later. The semiconductor element 81 is mounted on the portion surrounded by the metal frame 21 in the inner surface S1. When the semiconductor element storage package 70 is used, the outer surface S2 is attached to a support member (not shown). The support member receives heat from the semiconductor element 81 via the substrate 10 and is, for example, a heat sink.
セラミック入出力端子部２２は金属枠体２１上に配置されている。リードフレーム２３はセラミック入出力端子部２２に取り付けられている。セラミック入出力端子部２２は、半導体素子収納用パッケージ７０の内部と外部との間をつなぐ配線部（図示せず）を有している。配線部のうち半導体素子収納用パッケージ７０の外部に位置する部分はリードフレーム２３に接している。また配線部のうち半導体素子収納用パッケージ７０の内部に位置する部分は、半導体素子８１に電気的に接続されている。この電気的接続は、例えばボンディングワイヤ（図示せず）によって構成され得る。 The ceramic input / output terminal portion 22 is disposed on the metal frame 21. The lead frame 23 is attached to the ceramic input / output terminal portion 22. The ceramic input / output terminal portion 22 has a wiring portion (not shown) for connecting the inside and the outside of the semiconductor element housing package 70. A portion of the wiring portion located outside the semiconductor element housing package 70 is in contact with the lead frame 23. Further, a portion of the wiring portion located inside the semiconductor element housing package 70 is electrically connected to the semiconductor element 81. This electrical connection can be constituted by, for example, a bonding wire (not shown).
シールリング２４はセラミック入出力端子部２２上に配置されている。シールリング２４は、蓋体８２を容易に取り付けることができるように設けられている。具体的には、蓋体８２がシールリング２４にシーム溶接によって接合され得る。シールリング２４の材料としては、金属または合金が好ましい。典型的には、Ｆｅ−Ｎｉ−Ｃｏ合金であるコバールが用いられ、その場合、シールリングはコバールリングとも称される。 The seal ring 24 is disposed on the ceramic input / output terminal portion 22. The seal ring 24 is provided so that the lid 82 can be easily attached. Specifically, the lid 82 can be joined to the seal ring 24 by seam welding. The material of the seal ring 24 is preferably a metal or an alloy. Typically, Kovar, which is an Fe—Ni—Co alloy, is used, in which case the seal ring is also referred to as Kovar ring.
図３は、放熱用基板１０の内部微細構造を概略的に示す部分断面図である。放熱用基板１０は、Ｗ領域１１（第１の領域）と、Ｃｕ領域１２（第２の領域）とを含む。Ｗ領域１１は、材料（以下、「母材料」ともいう）としてＷからなる。Ｗ領域１１は、Ｗの多数の結晶粒から構成されている。結晶粒は、焼結されることによって結合されている。Ｗの結晶粒は３次元的に網目状に結合しており、よってＷ領域１１はその内部に空隙を有している。これによりＷ領域１１は多孔質構造を有している。Ｃｕ領域１２は、Ｃｕからなり、Ｗ領域１１の多孔質構造を充填している。 FIG. 3 is a partial cross-sectional view schematically showing the internal fine structure of the heat dissipation substrate 10. The heat dissipation substrate 10 includes a W region 11 (first region) and a Cu region 12 (second region). The W region 11 is made of W as a material (hereinafter also referred to as “matrix material”). The W region 11 is composed of a large number of W crystal grains. The crystal grains are bonded together by sintering. The W crystal grains are three-dimensionally connected in a network, and thus the W region 11 has voids therein. As a result, the W region 11 has a porous structure. The Cu region 12 is made of Cu and fills the porous structure of the W region 11.
図４は、放熱用基板１０の外面Ｓ２の表面形状を概略的に示す部分断面図である。外面Ｓ２には複数の凹部形状１０ｄが設けられている。凹部形状１０ｄの大きさは、Ｗ領域１１の結晶粒（図３参照）の大きさに対応している。この理由は、詳しくは後述するように、凹部形状１０ｄが外面Ｓ２上でのＷ領域１１の選択的エッチング処理によって形成されたものだからである。具体的な数値でいえば、複数の凹部形状１０ｄが設けられていることによって外面Ｓ２は、０．１５μｍ以上０．５０μｍ以下の算術平均粗さＲａと、１．０μｍ以上５．０μｍ以下の最大高さＲｚとを有している。 FIG. 4 is a partial cross-sectional view schematically showing the surface shape of the outer surface S2 of the heat dissipation substrate 10. A plurality of concave shapes 10d are provided on the outer surface S2. The size of the recess shape 10d corresponds to the size of the crystal grains in the W region 11 (see FIG. 3). This is because, as will be described in detail later, the concave shape 10d is formed by selective etching of the W region 11 on the outer surface S2. More specifically, the outer surface S2 has an arithmetic average roughness Ra of 0.15 μm or more and 0.50 μm or less and a maximum of 1.0 μm or more and 5.0 μm or less by providing the plurality of concave shapes 10d. And a height Rz.
放熱用基板１０は全体として、Ｗ領域１１およびＣｕ領域１２のうち、Ｃｕ領域１２からなる部分の重量比Ｘを有している。ここで「全体として」の重量比とは、放熱用基板１０の全体での平均的な重量比のことを意味する。例えば、放熱用基板１０は、８０ｗｔ％（重量パーセント）のＷ領域１１と、２０ｗｔ％のＣｕ領域１２とからなり、その場合、重量比Ｘはｗｔ２０％である。放熱用基板１０の外面Ｓ２は、Ｗ領域１１およびＣｕ領域１２のうち、Ｃｕ領域１２からなる部分の重量比Ｙを有している。ここで、外面Ｓ２の重量比とは、外面Ｓ２の表面近傍での重量比のことを意味する。ここで「表面近傍」とは、典型的な表面分析法であるエネルギー分散Ｘ線分光（ＥＤＸ）による測定に反映される程度の深さに対応し、例えば、おおよそ５μｍ以上１０μｍ以下程度の深さである。上記重量比Ｙは、上記重量比Ｘよりも大きい。すなわち、放熱用基板１０におけるＣｕ組成の量は、外面Ｓ２近傍において、平均的な量よりも大きい。例えば、重量比Ｘが２０ｗｔ％の場合に、重量比Ｙは４０ｗｔ％以上であり得る。この理由は、詳しくは後述するように、外面Ｓ２上でＷ領域１１の選択的エッチング処理が行われているからである。なお、本実施の形態と異なりこのようなエッチング処理が行われなかったとすると、重量比Ｙは、通常、重量比Ｘよりも小さくなりやすく、例えば５ｗｔ％以下であり得る。 The heat dissipation substrate 10 as a whole has a weight ratio X of a portion made of the Cu region 12 out of the W region 11 and the Cu region 12. Here, the weight ratio of “as a whole” means an average weight ratio of the heat dissipation substrate 10 as a whole. For example, the heat dissipation substrate 10 includes an 80 wt% (weight percent) W region 11 and a 20 wt% Cu region 12, in which case the weight ratio X is wt 20%. The outer surface S <b> 2 of the heat dissipation substrate 10 has a weight ratio Y of a portion composed of the Cu region 12 among the W region 11 and the Cu region 12. Here, the weight ratio of the outer surface S2 means a weight ratio in the vicinity of the surface of the outer surface S2. Here, “near the surface” corresponds to a depth reflected in the measurement by energy dispersive X-ray spectroscopy (EDX), which is a typical surface analysis method, for example, a depth of about 5 μm to 10 μm. It is. The weight ratio Y is larger than the weight ratio X. That is, the amount of Cu composition in the heat dissipation substrate 10 is larger than the average amount in the vicinity of the outer surface S2. For example, when the weight ratio X is 20 wt%, the weight ratio Y can be 40 wt% or more. The reason is that the W region 11 is selectively etched on the outer surface S2, as will be described in detail later. Note that, unlike this embodiment, if such an etching process is not performed, the weight ratio Y usually tends to be smaller than the weight ratio X, and may be, for example, 5 wt% or less.
めっき層３０は、放熱用基板１０の外面Ｓ２上に設けられている。めっき層３０は凹部形状１０ｄ（図４）を埋めている。めっき層３０は下層３１および上層３２を有している。下層３１はＮｉめっき層である。上層３２はＡｕめっき層である。 The plating layer 30 is provided on the outer surface S2 of the heat dissipation substrate 10. The plating layer 30 fills the concave shape 10d (FIG. 4). The plating layer 30 has a lower layer 31 and an upper layer 32. The lower layer 31 is a Ni plating layer. The upper layer 32 is an Au plating layer.
（製造方法）
図５は、本実施の形態における半導体素子収納用パッケージ７０の製造方法を概略的に示すフロー図である。図６は、図５のフロー図の一部を他の観点で概略的に示すフロー図である。図７〜図１１のそれぞれは、半導体素子収納用パッケージ７０の製造方法の第１〜第５の工程を概略的に示す断面図である。これらの図を参照しつつ、半導体素子収納用パッケージ７０の製造方法について、以下に具体的に説明する。
(Production method)
FIG. 5 is a flowchart schematically showing a method of manufacturing the semiconductor element storage package 70 in the present embodiment. FIG. 6 is a flowchart schematically showing a part of the flowchart of FIG. 5 from another viewpoint. 7 to 11 are cross-sectional views schematically showing first to fifth steps of the method for manufacturing the semiconductor element housing package 70. FIG. A method for manufacturing the semiconductor element housing package 70 will be specifically described below with reference to these drawings.
図７に示すように、ステップＳ１０（図５）として、半導体素子収納用パッケージ７０の製造のための部材が準備される。すなわち、放熱用基板１０が準備され（図６：ステップＳ１１）、また金属枠体２１と、セラミック入出力端子部２２と、リードフレーム２３と、シールリング２４とが準備される。放熱用基板１０は、溶融したＣｕをＷ焼結体に含浸させることによって製造され得る。セラミック入出力端子部２２は、セラミックグリーンシートの準備工程と、メタライズ印刷工程と、積層工程と、焼成工程とを含む通常のセラミックプロセスによって製造され得る。セラミック入出力端子部２２には、後述するろう付けを容易とするためにＮｉめっき処理が施される。 As shown in FIG. 7, as a step S10 (FIG. 5), a member for manufacturing the semiconductor element housing package 70 is prepared. That is, the heat dissipation substrate 10 is prepared (FIG. 6: step S11), and the metal frame 21, the ceramic input / output terminal portion 22, the lead frame 23, and the seal ring 24 are prepared. The heat radiation substrate 10 can be manufactured by impregnating a W sintered body with molten Cu. The ceramic input / output terminal portion 22 can be manufactured by a normal ceramic process including a ceramic green sheet preparation step, a metallization printing step, a lamination step, and a firing step. The ceramic input / output terminal portion 22 is subjected to Ni plating in order to facilitate brazing described later.
図８に示すように、ステップＳ２０（図５）として、上述した部材を互いに接合するろう付けが行われる。これにより、放熱用基板１０の内面Ｓ１に金属枠体２１が接合される（図６：ステップ２１）。また金属枠体２１上にセラミック入出力端子部２２が接合される。またセラミック入出力端子部２２にリードフレーム２３が接合される。またセラミック入出力端子部２２上にシールリング２４が形成される。ろう付けは、ろう材を加熱しながら行われる。このため、部材の熱膨張係数の差異、特に放熱用基板１０および金属枠体２１の熱膨張係数の差異、に起因して、熱応力が生じる。その結果、放熱用基板１０に反りが生じる。前述したように典型的には、放熱用基板１０の熱膨張係数は金属枠体２１の熱膨張係数よりも大きく、その結果、外面Ｓ２が凹状となる反りが生じる。なお、図８においては、放熱用基板１０と金属枠体２１との間を接合するろう付け部４１のみが示されているが、図示されていない他のろう付け部が形成され得る。 As shown in FIG. 8, as step S20 (FIG. 5), brazing is performed to join the above-described members together. Thereby, the metal frame 21 is joined to the inner surface S1 of the heat dissipation substrate 10 (FIG. 6: step 21). Further, the ceramic input / output terminal portion 22 is joined on the metal frame 21. A lead frame 23 is joined to the ceramic input / output terminal portion 22. A seal ring 24 is formed on the ceramic input / output terminal portion 22. Brazing is performed while heating the brazing material. For this reason, thermal stress arises due to the difference in the thermal expansion coefficients of the members, particularly the difference in thermal expansion coefficients between the heat dissipation substrate 10 and the metal frame 21. As a result, the heat dissipation substrate 10 is warped. As described above, typically, the thermal expansion coefficient of the heat dissipation substrate 10 is larger than the thermal expansion coefficient of the metal frame 21, and as a result, the outer surface S2 is warped in a concave shape. In FIG. 8, only the brazing part 41 that joins between the heat dissipation substrate 10 and the metal frame 21 is shown, but other brazing parts not shown may be formed.
次に、ステップＳ３０として、図８で示されている構造に対して、めっき処理が行われる。具体的には、電解Ｎｉめっき処理が行われ、これにより、当該構造のうち金属部分の表面上に、Ｎｉめっき層（図示せず）が形成される。よって、基板１０の内面Ｓ１および外面Ｓ２の両方の上にＮｉめっき層が形成される。また、ろう付け部４１などのろう付け部の上にもＮｉめっき層が形成される。 Next, as step S30, a plating process is performed on the structure shown in FIG. Specifically, an electrolytic Ni plating treatment is performed, whereby a Ni plating layer (not shown) is formed on the surface of the metal portion in the structure. Therefore, the Ni plating layer is formed on both the inner surface S1 and the outer surface S2 of the substrate 10. In addition, a Ni plating layer is also formed on the brazed portion such as the brazed portion 41.
図９に示すように、ステップＳ４０（図５）として、放熱用基板１０の外面Ｓ２が研磨される。これにより、外面Ｓ２の上述した反りが取り除かれ、外面Ｓ２が平滑化される（図６：ステップＳ４１）。 As shown in FIG. 9, as step S40 (FIG. 5), the outer surface S2 of the heat dissipation substrate 10 is polished. Thereby, the curvature mentioned above of the outer surface S2 is removed, and the outer surface S2 is smoothed (FIG. 6: step S41).
図１０に示すように、ステップＳ５０（図５）として、放熱用基板１０の外面Ｓ２にエッチング処理が施される。このエッチング処理においては、Ｃｕのエッチング速度に比して速い母材料（本実施の形態においてはＷ）のエッチング速度を有するエッチング条件が用いられる。これにより、外面Ｓ２上において、Ｃｕ領域１２（図３）が残存させられつつ、Ｗ領域１１（図３）が除去される。その結果、凹部形状１０ｄ（図４参照）が形成される（図６：ステップＳ５１）。 As shown in FIG. 10, as a step S50 (FIG. 5), the outer surface S2 of the heat dissipation substrate 10 is subjected to an etching process. In this etching process, etching conditions having an etching rate of the base material (W in the present embodiment) that is faster than the etching rate of Cu are used. Thus, the W region 11 (FIG. 3) is removed while the Cu region 12 (FIG. 3) remains on the outer surface S2. As a result, a concave shape 10d (see FIG. 4) is formed (FIG. 6: Step S51).
次に、ステップＳ６０（図５）として、図１０で示されている構造に対して、電解Ｎｉめっき処理が施される。これにより形成されたＮｉめっき層の耐熱性を向上させるために、ステップＳ７０（図５）として、熱処理が行われる。次に、ステップＳ８０（図５）として、このＮｉめっき層の上にさらに、電解Ｎｉ／Ａｕめっき処理が施される。 Next, as step S60 (FIG. 5), electrolytic Ni plating is performed on the structure shown in FIG. In order to improve the heat resistance of the Ni plating layer thus formed, heat treatment is performed as step S70 (FIG. 5). Next, as step S80 (FIG. 5), an electrolytic Ni / Au plating process is further performed on the Ni plating layer.
図１１に示すように、上記ステップＳ６０〜Ｓ８０によって、放熱用基板１０の外面Ｓ２上にめっき層３０が形成される。具体的には、Ｎｉからなる下層３１と、Ａｕからなる上層３２とが形成される。これにより、図１でも説明した半導体素子収納用パッケージ７０が得られる。 As shown in FIG. 11, the plating layer 30 is formed on the outer surface S <b> 2 of the heat dissipation substrate 10 by the above steps S <b> 60 to S <b> 80. Specifically, a lower layer 31 made of Ni and an upper layer 32 made of Au are formed. Thus, the semiconductor element storage package 70 described with reference to FIG. 1 is obtained.
なお上述した構成および製造方法においては、第１の領域がＷ領域１１である場合について詳しく説明したが、第１の領域は、ＷおよびＭｏの少なくともいずれかの材料からなり多孔質構造を有するものであればよい。言い換えれば、母材料は、Ｗに限定されるものではなく、ＷおよびＭｏの少なくともいずれかの材料であればよい。 In the configuration and the manufacturing method described above, the case where the first region is the W region 11 has been described in detail. However, the first region is made of at least one of W and Mo and has a porous structure. If it is. In other words, the base material is not limited to W, and may be any material of at least one of W and Mo.
（比較例）
図１２は、比較例の半導体素子収納用パッケージ７０Ｖの構成を示す断面図である。半導体素子収納用パッケージ７０Ｖの製造方法は、ステップＳ５０（図５）の選択的エッチング処理が省略されている点で、上記本実施の形態の製造方法と相違している。ステップＳ４０（図５）によって本比較例の放熱用基板１０Ｖの外面Ｓ２が研磨された直後は、外面Ｓ２の比較的大きな割合が、外面Ｓ２に露出されたＷ結晶粒によって占められており、本比較例においてはそのような状態の外面Ｓ２上にめっき層３０が形成される。Ｗには表面酸化膜が形成されやすく、よってめっき層との密着性が低くなりやすい。その結果、図１３に示すように、外面Ｓ２上においてめっき層３０に、膨れＢＬ１が生じやすい。
(Comparative example)
FIG. 12 is a cross-sectional view showing a configuration of a semiconductor element storage package 70V of a comparative example. The manufacturing method of the semiconductor element housing package 70V is different from the manufacturing method of the present embodiment in that the selective etching process in step S50 (FIG. 5) is omitted. Immediately after the outer surface S2 of the heat dissipation substrate 10V of this comparative example is polished by step S40 (FIG. 5), a relatively large proportion of the outer surface S2 is occupied by the W crystal grains exposed on the outer surface S2. In the comparative example, the plating layer 30 is formed on the outer surface S2 in such a state. A surface oxide film is likely to be formed on W, and thus adhesion to the plating layer tends to be low. As a result, as shown in FIG. 13, the swelling BL1 tends to occur in the plating layer 30 on the outer surface S2.
上記問題を避けるためには、めっき層３０が形成される時点で、外面Ｓ２に露出されたＷ結晶粒が少なくされるか、または、Ｗ表面が還元されればよい。この点だけを考慮すれば、ステップＳ５０（図５）の選択的エッチング処理に代わり、熱処理によって外面Ｓ２上でＣｕの拡散またはＷの還元を行うことが考えられる。これにより、外面Ｓ２とめっき層３０との密着性が高められる。しかしながら、この熱処理は、外面Ｓ２に再度反りを発生させてしまう原因となり得る。本実施の形態によれば、このような熱処理は不要であり、よって上記再度の反りの発生を避けることができる。 In order to avoid the above problem, the W crystal grains exposed to the outer surface S2 may be reduced or the W surface may be reduced when the plating layer 30 is formed. Considering only this point, it is conceivable to diffuse Cu or reduce W on the outer surface S2 by heat treatment instead of the selective etching treatment in step S50 (FIG. 5). Thereby, the adhesiveness of outer surface S2 and the plating layer 30 is improved. However, this heat treatment can cause the outer surface S2 to warp again. According to the present embodiment, such a heat treatment is unnecessary, and thus the occurrence of the above-described warp can be avoided.
さらに、上記の熱処理は、再度の反りの原因となるだけでなく、めっき層の膨れの原因ともなり得る。このことについて、以下に説明する。図１４は、上記熱処理工程を有する製造方法によって製造された比較例の半導体素子収納用パッケージ７０Ｗにおける、ろう付け部４２上でのめっき層の膨れＢＬ２の発生を示す電子顕微鏡写真（ＳＥＭ）である。この写真においては、セラミック入出力端子部２２とシールリング２４との間を接合するためにステップＳ２０（図５）で形成されたろう付け部４２上において、上記熱処理に起因して、ステップＳ３０（図５）で形成されたＮｉめっき層に、膨れＢＬ２が生じていた。本実施の形態によれば、上記熱処理は不要であり、よって、この熱処理に起因してのめっき層の膨れの発生を避けることができる。 Furthermore, the heat treatment described above can cause not only warping again but also swelling of the plating layer. This will be described below. FIG. 14 is an electron micrograph (SEM) showing the occurrence of the blistering BL2 of the plating layer on the brazing portion 42 in the semiconductor element storage package 70W of the comparative example manufactured by the manufacturing method having the heat treatment step. . In this photograph, on the brazing portion 42 formed in step S20 (FIG. 5) for joining between the ceramic input / output terminal portion 22 and the seal ring 24, due to the heat treatment, step S30 (FIG. Swelling BL2 occurred in the Ni plating layer formed in 5). According to the present embodiment, the above heat treatment is unnecessary, and therefore, the occurrence of swelling of the plating layer due to this heat treatment can be avoided.
（効果）
本実施の形態の半導体素子収納用パッケージ７０の製造方法によれば、放熱用基板１０の外面Ｓ２が平滑化された後に、Ｃｕのエッチング速度に比して速い母材料のエッチング速度を有するエッチング条件を用いて、放熱用基板１０の外面Ｓ２がエッチングされる。このエッチング処理は、放熱用基板１０の巨視的な形状である反りには大きな影響を及ぼすことなく、外面Ｓ２のうちＷからなる部分を選択的に除去する。これにより、放熱用基板１０の外面Ｓ２の反りを抑制しつつ、放熱用基板１０の外面Ｓ２のうちＣｕではなくＷからなる部分の割合を低減させることができる。よって、支持部材に取り付けられることになる外面Ｓ２の反りを抑制しつつ、信頼性確保のために放熱用基板１０の外面Ｓ２とめっき層３０との間の高い密着性を確保することができる。
(effect)
According to the manufacturing method of the semiconductor element housing package 70 of the present embodiment, after the outer surface S2 of the heat dissipation substrate 10 is smoothed, the etching conditions have an etching rate of the base material faster than the etching rate of Cu. Is used to etch the outer surface S2 of the heat dissipation substrate 10. This etching process selectively removes a portion of the outer surface S2 made of W without greatly affecting the warpage that is the macroscopic shape of the heat dissipation substrate 10. Thereby, the ratio of the part which consists of W instead of Cu among the outer surfaces S2 of the board | substrate 10 for heat radiation can be reduced, suppressing the curvature of the outer surface S2 of the board | substrate 10 for heat radiation. Therefore, it is possible to ensure high adhesion between the outer surface S2 of the heat dissipation substrate 10 and the plating layer 30 in order to ensure reliability while suppressing warping of the outer surface S2 to be attached to the support member.
また金属枠体２１が接合された後かつ放熱用基板１０の外面Ｓ２が平滑化される前に、めっき処理（図５：ステップＳ３０）が行われる。この場合、仮に研磨直後に放熱用基板１０の外面Ｓ２上で、Ｃｕの拡散またはＷの還元を意図した熱処理が行われたとすると、このめっき処理によって形成されためっき層に膨れ（図１４：膨れＢＬ２）が生じやすい。本実施の形態によれば、上記熱処理が不要であることから、このような膨れの発生を抑制することができる。 Further, after the metal frame 21 is joined and before the outer surface S2 of the heat dissipation substrate 10 is smoothed, a plating process (FIG. 5: Step S30) is performed. In this case, if a heat treatment intended for Cu diffusion or W reduction is performed on the outer surface S2 of the heat dissipation substrate 10 immediately after polishing, the plating layer formed by this plating treatment swells (FIG. 14: Swelling). BL2) is likely to occur. According to the present embodiment, since the heat treatment is unnecessary, the occurrence of such swelling can be suppressed.
本実施の形態の半導体素子収納用パッケージ７０によれば、放熱用基板１０の外面Ｓ２には、Ｗ領域１１の結晶粒の大きさに対応した大きさを有する複数の凹部形状１０ｄが設けられている。このような形状は、Ｃｕ領域１２をより残存させつつＷ領域１１をより除去する選択性を有する表面処理である選択的エッチング処理を用いて外面Ｓ２を処理することによって、容易に形成することができる。またこの選択的エッチング処理によって、放熱用基板１０の外面Ｓ２において、Ｃｕ領域１２が占める重量比Ｙを増大させることができる。すなわち、放熱用基板１０の外面Ｓ２において、Ｃｕからなる部分の割合が高められる。これにより、外面Ｓ２上でのＣｕの拡散またはＷの還元を意図した熱処理を行わなくても、外面Ｓ２とめっき層３０との十分な密着性が確保される。よって、この熱処理に起因して放熱用基板１０の外面Ｓ２が反ることが避けられる。以上から、支持部材に取り付けられることになる放熱用基板１０の外面Ｓ２の反りを抑制しつつ、信頼性確保のために放熱用基板１０の外面Ｓ２とめっき層３０との間の高い密着性を確保することができる。 According to the semiconductor element storage package 70 of the present embodiment, the outer surface S2 of the heat dissipation substrate 10 is provided with a plurality of recess shapes 10d having a size corresponding to the size of the crystal grains in the W region 11. Yes. Such a shape can be easily formed by processing the outer surface S2 using a selective etching process that is a surface process having a selectivity for removing the W region 11 while leaving the Cu region 12 more. it can. Further, by this selective etching process, the weight ratio Y occupied by the Cu region 12 on the outer surface S2 of the heat dissipation substrate 10 can be increased. That is, the proportion of the portion made of Cu is increased on the outer surface S2 of the heat dissipation substrate 10. Thereby, sufficient adhesion between the outer surface S2 and the plating layer 30 is ensured without performing heat treatment intended to diffuse Cu or reduce W on the outer surface S2. Therefore, the outer surface S2 of the heat dissipation substrate 10 can be prevented from warping due to this heat treatment. From the above, high adhesion between the outer surface S2 of the heat dissipation substrate 10 and the plating layer 30 is ensured in order to ensure reliability while suppressing warping of the outer surface S2 of the heat dissipation substrate 10 to be attached to the support member. Can be secured.
また放熱用基板１０の外面Ｓ２に凹部形状１０ｄが設けられることによって、めっき層３０に対してアンカー効果が生じる。これにより、めっき層３０の密着性をより高めることができる。 Further, the provision of the concave shape 10 d on the outer surface S <b> 2 of the heat dissipation substrate 10 causes an anchor effect on the plating layer 30. Thereby, the adhesiveness of the plating layer 30 can be improved more.
実施例１〜５および比較例の半導体素子収納用パッケージの作製および評価を行った。実施例１〜５においては、上記選択的エッチング処理のエッチング時間が相違させられた。比較例においては、選択的エッチング処理の代わりに熱処理が行われた。 Production and evaluation of semiconductor device storage packages of Examples 1 to 5 and Comparative Example were performed. In Examples 1 to 5, the etching time of the selective etching process was varied. In the comparative example, heat treatment was performed instead of the selective etching treatment.
（作製）
まず半導体素子収納用パッケージを製造するための部材が準備された（図７）。放熱用基板の材料としては、８０ｗｔ％のＷと、２０ｗｔ％のＣｕとを有するものが用いられた。放熱用基板の平面視（図２に対応する視野）での大きさは３０ｍｍ×１２．７ｍｍとされた。放熱用基板の厚み（図１における縦方向の寸法）は０．５ｍｍとされた。セラミック入出力端子部の表面には、予めＮｉめっき処理が施された。シールリングとしてはコバールリングが準備された。
(Production)
First, a member for manufacturing a package for housing a semiconductor element was prepared (FIG. 7). As a material for the heat dissipation substrate, a material having 80 wt% W and 20 wt% Cu was used. The size of the heat dissipation substrate in a plan view (view corresponding to FIG. 2) was 30 mm × 12.7 mm. The thickness of the heat dissipation substrate (vertical dimension in FIG. 1) was 0.5 mm. The surface of the ceramic input / output terminal portion was previously subjected to Ni plating treatment. A Kovar ring was prepared as a seal ring.
上記部材が、還元雰囲気下でＡｇろう材を用いたろう付けによって接合された（図８）。これによって得られた構造に対して、電解Ｎｉめっき処理が施された。次に、放熱用基板の外面が、研磨されることによって研磨面とされた。すなわち放熱用基板の外面が平滑化された。 The members were joined by brazing using an Ag brazing material in a reducing atmosphere (FIG. 8). The structure obtained by this was subjected to electrolytic Ni plating treatment. Next, the outer surface of the heat dissipation substrate was polished to be a polished surface. That is, the outer surface of the heat dissipation substrate was smoothed.
次に、放熱用基板の外面に対して、Ｗに対する選択的なエッチング処理が施された。エッチャントとしては、温度４０℃の赤血塩（Ｋ３［Ｆｅ（ＣＮ）６］）が用いられた。エッチング時間は、実施例１で２０秒、実施例２で３０秒、実施例３で４０秒、実施例４で６０秒、実施例５で１０秒とされた。実施例２における各試料についてエッチング量を測定したところ、１．４ｍｇ／ｃｍ２〜２．３ｍｇ／ｃｍ２であった。また比較例においては、エッチング処理に代わり、還元雰囲気下での７５０℃での熱処理が行われた。これ以外については、比較例の工程は、実施例の工程と同じとされた。 Next, selective etching treatment for W was performed on the outer surface of the heat dissipation substrate. As an etchant, red blood salt (K 3 [Fe (CN) 6 ]) having a temperature of 40 ° C. was used. The etching time was 20 seconds in Example 1, 30 seconds in Example 2, 40 seconds in Example 3, 60 seconds in Example 4, and 10 seconds in Example 5. Measurement of the etching amount for each sample in Example 2 was 1.4mg / cm 2 ~2.3mg / cm 2 . In the comparative example, a heat treatment at 750 ° C. in a reducing atmosphere was performed instead of the etching treatment. About the other than this, the process of the comparative example was made the same as the process of an Example.
次に、上記工程によって得られた構造に対して、電解Ｎｉめっき処理が施された。これにより当該構造の金属部分の表面上にＮｉめっき層が形成された。次に、還元雰囲気下での７５０℃での熱処理が行われた。次に、電解Ｎｉ／Ａｕめっき処理が施された。これにより、Ｎｉめっき層の厚みが増やされ、さらにそれを覆うＡｕめっき層が形成された。これにより、実施例１〜５および比較例の半導体素子収納用パッケージが得られた。 Next, the electrolytic Ni plating treatment was performed on the structure obtained by the above process. Thereby, a Ni plating layer was formed on the surface of the metal portion of the structure. Next, heat treatment was performed at 750 ° C. in a reducing atmosphere. Next, electrolytic Ni / Au plating treatment was performed. As a result, the thickness of the Ni plating layer was increased, and an Au plating layer covering the Ni plating layer was formed. Thereby, the package for semiconductor element accommodation of Examples 1-5 and a comparative example was obtained.
（半導体素子収納用パッケージの検査）
実施例１〜５および比較例の各々について、放熱用基板の外面上でのめっき層の膨れ発生率が検査された。また、放熱用基板の外面の反りが測定された。反り測定は、図１５の矢印ＭＳに示す方向に沿って、測定長２６ｍｍで行われた。ここで、図１６に示す反りを「正の反り」と定義し、図１７に示す反りを「負の反り」と定義する。また、異常な変色の有無が検査された。これらの結果を、以下の表１にまとめる。
(Inspection of semiconductor device storage package)
About each of Examples 1-5 and a comparative example, the swelling incidence rate of the plating layer on the outer surface of the board | substrate for thermal radiation was test | inspected. Further, the warpage of the outer surface of the heat dissipation substrate was measured. The warpage measurement was performed at a measurement length of 26 mm along the direction indicated by the arrow MS in FIG. Here, the warp shown in FIG. 16 is defined as “positive warp”, and the warp shown in FIG. 17 is defined as “negative warp”. In addition, the presence or absence of abnormal discoloration was inspected. These results are summarized in Table 1 below.
上記結果から、比較例の膨れ発生率よりも実施例１〜５の膨れ発生率は低かった。この結果から、比較例に比して、実施例１〜５によれば、めっき層の膨れの発生を抑制することができることがわかった。特に実施例１〜４の膨れ発生率はゼロであった。膨れ発生率の低下は、放熱用基板の外面上において露出されたＷ結晶粒が選択的エッチング処理によって少なくされたためと考えられる。また実施例１〜５のうち実施例５の膨れ発生率が相対的に高かったのは、Ｗのエッチング処理が実施例１〜４に比して十分には進行していなかったためと考えられる。 From the said result, the swelling incidence of Examples 1-5 was lower than the swelling incidence of the comparative example. From this result, it was found that the occurrence of swelling of the plating layer can be suppressed according to Examples 1 to 5 as compared with the comparative example. In particular, the occurrence rate of swelling in Examples 1 to 4 was zero. The decrease in the swelling rate is considered to be because the W crystal grains exposed on the outer surface of the heat dissipation substrate were reduced by the selective etching process. Moreover, the reason why the occurrence rate of swelling in Example 5 among Examples 1 to 5 was relatively high is considered to be because the etching process of W did not proceed sufficiently as compared with Examples 1 to 4.
また比較例の平均反り量よりも実施例１〜５の平均反り量は、絶対値として小さかった。この結果から、比較例に比して実施例１〜５によれば放熱用基板の反りの大きさを抑制することができることがわかった。実施例１〜５において反りが小さかったのは、研磨直後の熱処理が行われなかったためと考えられる。 Moreover, the average curvature amount of Examples 1-5 was smaller as an absolute value than the average curvature amount of the comparative example. From this result, it was found that according to Examples 1 to 5 as compared with the comparative example, the magnitude of warpage of the heat dissipation substrate can be suppressed. The reason why the warpage was small in Examples 1 to 5 is considered that the heat treatment immediately after polishing was not performed.
なお本発明者の検討によれば、研磨処理とその後の熱処理との間にめっき処理が行われていれば、当該熱処理は、大きな反りの原因とはならなかった。よって、エッチング処理（図５：ステップＳ５０）および電解Ｎｉめっき処理（図５：ステップＳ６０）の後に行われる熱処理（図５：Ｓ７０）は、大きな反りの原因とはならなかった。この理由の詳細は不明であるが、熱処理時に放熱用基板の内面だけでなく研磨された外面もＮｉめっき層によって被覆されていることが関係している可能性があると考えられる。 According to the study of the present inventor, if the plating treatment is performed between the polishing treatment and the subsequent heat treatment, the heat treatment does not cause a large warp. Therefore, the heat treatment (FIG. 5: S70) performed after the etching process (FIG. 5: step S50) and the electrolytic Ni plating process (FIG. 5: step S60) did not cause a large warp. Although details of this reason are unknown, it is considered that not only the inner surface of the heat dissipation substrate but also the polished outer surface is covered with the Ni plating layer during the heat treatment.
また実施例１〜３および５については、異常な変色は認められなかった。一方、エッチング時間が最長であった実施例４においては変色が認められた。よって、変色が許容されない場合は、エッチング時間が過度とならないようにする必要がある。 Moreover, about Examples 1-3 and 5, abnormal discoloration was not recognized. On the other hand, discoloration was observed in Example 4 where the etching time was the longest. Therefore, when discoloration is not allowed, it is necessary to prevent the etching time from becoming excessive.
図１８は、比較例および実施例２における反りの測定結果を示すグラフ図である。特に実施例２については、５つの試料Ａ〜Ｅについての結果が示されている。比較例では大きな絶対値を有する負の反りが認められたが、実施例２の試料Ａ〜Ｅでは、いずれも、ゼロに近い小さな絶対値を有する反りが認められた。よってこの実施例によれば、量産においても反りを安定的に低減することができると推測される。また、試料Ａ〜Ｅのいずれもが正の反りを有していた。よってこの実施例によれば、半導体素子収納用パッケージの使用に際して、負の反りに起因しての問題を考慮する必要性が低くなると考えられる。 FIG. 18 is a graph showing the measurement results of warpage in the comparative example and the example 2. Especially for Example 2, the results for five samples A to E are shown. In the comparative example, a negative warp having a large absolute value was recognized, but in samples A to E of Example 2, a warp having a small absolute value close to zero was recognized. Therefore, according to this embodiment, it is presumed that warpage can be stably reduced even in mass production. Moreover, all of the samples A to E had a positive warp. Therefore, according to this embodiment, it is considered that it is less necessary to consider the problem caused by the negative warp when using the semiconductor element storage package.
（放熱用基板の組成の評価）
図１９は、半導体素子収納用パッケージが有する放熱用基板の外面の重量比の測定結果を示すグラフ図である。図中、左側が研磨直後の測定結果であり、右側が３０秒のエッチング処理後（実施例２に対応）の測定結果である。放熱用基板としては全体として２０ｗｔ％のＣｕ重量比を有するものが準備されたが、その研磨面のＣｕ重量比は、より小さい４．６２ｗｔ％であった。この原因は、放熱用基板の表面近傍ではその内部に比べてＣｕ量が小さくなりやすいため、または、研磨においてＣｕに比してＷが削れにくいためと推測される。
(Evaluation of composition of substrate for heat dissipation)
FIG. 19 is a graph showing the measurement result of the weight ratio of the outer surface of the heat dissipation board included in the semiconductor element storage package. In the figure, the left side is the measurement result immediately after polishing, and the right side is the measurement result after 30 seconds of etching (corresponding to Example 2). As a heat dissipation substrate, a substrate having a Cu weight ratio of 20 wt% was prepared as a whole, but the Cu weight ratio of its polished surface was a smaller 4.62 wt%. This is presumably because the amount of Cu tends to be smaller in the vicinity of the surface of the heat radiating substrate than in the inside thereof, or W is less likely to be scraped than Cu in polishing.
上記のように研磨面のＣｕ重量比は、全体的なＣｕ重量比２０ｗｔ％よりも小さな４．６２ｗｔ％であった。この研磨面に対して選択的エッチング処理が施されると、Ｃｕ重量比は、全体的なＣｕ重量比２０ｗｔ％よりも大きな４２．８４ｗｔ％へと増大した。このように、選択的エッチング処理が施されることによって、放熱用基板の外面のＣｕ重量比が、全体的なＣｕ重量比に対して相対的に小さい値から相対的に大きい値へと変化した。またその増加は、４．６２ｗｔ％から４２．８４ｗｔ％への、顕著なものであった。 As described above, the Cu weight ratio of the polished surface was 4.62 wt%, which was smaller than the overall Cu weight ratio of 20 wt%. When the selective etching treatment was applied to the polished surface, the Cu weight ratio increased to 42.84 wt%, which was larger than the overall Cu weight ratio of 20 wt%. As described above, by performing the selective etching process, the Cu weight ratio of the outer surface of the heat dissipation substrate changed from a relatively small value to a relatively large value with respect to the overall Cu weight ratio. . The increase was remarkable from 4.62 wt% to 42.84 wt%.
（放熱用基板の外面の微細構造の評価）
図２０は、放熱用基板（Ｃｕ−Ｗ基板）の外面と、めっき層（Ｎｉ／Ａｕ層）との界面近傍を示す電子顕微鏡写真（ＳＥＭ）である。Ｗの結晶粒の大きさ程度の寸法変化による表面形状について観察すると、放熱用基板の外面は、比較例においては比較的平坦であったが、実施例２においてはＷの結晶粒の大きさに対応した凹部形状が認められた。すなわち、熱処理によって形成された外面は比較的平坦であったが、エッチング処理によって形成された外面にはＷの結晶粒の大きさに対応した凹部形状が認められた。
(Evaluation of fine structure of outer surface of heat dissipation board)
FIG. 20 is an electron micrograph (SEM) showing the vicinity of the interface between the outer surface of the heat dissipation substrate (Cu—W substrate) and the plating layer (Ni / Au layer). When observing the surface shape due to the dimensional change of about the size of the W crystal grains, the outer surface of the heat dissipation substrate was relatively flat in the comparative example, but in Example 2, the size of the W crystal grains was the same. Corresponding recess shapes were observed. That is, the outer surface formed by the heat treatment was relatively flat, but a concave shape corresponding to the size of the W crystal grains was observed on the outer surface formed by the etching process.
また、めっき層（Ｎｉ／Ａｕ層）の形成前に行われた放熱用基板の外面の表面粗さ測定によれば、比較例においては、算術平均粗さＲａが０．１１８μｍであり、最大高さＲｚが０．８４４μｍであった。実施例２においては、算術平均粗さＲａが０．１６９μｍであり、最大高さＲｚが１．３１０μｍであった。エッチング処理が行われる場合において算術平均粗さＲａおよび最大高さＲｚの値はエッチング条件に依存すると考えられるが、本発明者の検討によれば、算術平均粗さＲａが０．１５μｍ以上０．５０μｍ以下程度、かつ最大高さＲｚが１．０μｍ以上５．０μｍ以下程度であれば、表面形状は、Ｗの結晶粒の大きさに対応した凹部形状を有すると考えられる。 Further, according to the surface roughness measurement of the outer surface of the heat dissipation substrate performed before the formation of the plating layer (Ni / Au layer), in the comparative example, the arithmetic average roughness Ra is 0.118 μm, and the maximum height The thickness Rz was 0.844 μm. In Example 2, the arithmetic average roughness Ra was 0.169 μm, and the maximum height Rz was 1.310 μm. In the case where the etching process is performed, the values of the arithmetic average roughness Ra and the maximum height Rz are considered to depend on the etching conditions. However, according to the study by the present inventor, the arithmetic average roughness Ra is 0.15 μm or more. If the maximum height Rz is about 1.0 μm or more and 5.0 μm or less if the height is about 50 μm or less, the surface shape is considered to have a concave shape corresponding to the size of the W crystal grains.
Ｓ１ 内面（第１の面）
Ｓ２ 外面（第２の面）
３０ めっき層
１０ 放熱用基板（基板）
１０ｄ 凹部形状
１１ Ｗ領域（第１の領域）
１２ Ｃｕ領域（第２の領域）
２１ 金属枠体
２２ セラミック入出力端子部
２３ リードフレーム
２４ シールリング
３１ 下層
３２ 上層
４１，４２ ろう付け部
７０ 半導体素子収納用パッケージ
８１ 半導体素子
８２ 蓋体
S1 Inner surface (first surface)
S2 outer surface (second surface)
30 Plating layer 10 Heat dissipation substrate (substrate)
10d Concave shape 11 W region (first region)
12 Cu region (second region)
21 Metal frame body 22 Ceramic input / output terminal section 23 Lead frame 24 Seal ring 31 Lower layer 32 Upper layer 41, 42 Brazing section 70 Package for housing semiconductor element 81 Semiconductor element 82 Lid
Claims (7)
前記基板の前記第１の面に金属枠体を接合する工程と、
前記金属枠体を接合する工程の後に、前記基板の前記第２の面を平滑化する工程と、
前記基板の前記第２の面を平滑化する工程の後に、銅のエッチング速度に比して速い前記材料のエッチング速度を有するエッチング条件を用いて前記基板の前記第２の面をエッチングする工程と、
前記基板の前記第２の面をエッチングする工程の後に、前記基板の前記第２の面上にめっき層を形成する工程と、
を備える、電子部品収納用パッケージの製造方法。 A first region having a first surface and a second surface opposite to the first surface, made of at least one of tungsten and molybdenum and having a porous structure; and made of copper, Providing a substrate including a second region that fills the porous structure;
Bonding a metal frame to the first surface of the substrate;
After the step of bonding the metal frame, smoothing the second surface of the substrate;
Etching the second surface of the substrate after etching the second surface of the substrate using an etching condition having an etching rate of the material higher than an etching rate of copper, after the step of smoothing the second surface of the substrate; ,
After the step of etching the second surface of the substrate, forming a plating layer on the second surface of the substrate;
A method for manufacturing an electronic component storage package.
前記金属枠体が接合された第１の面と、前記第１の面と反対の第２の面と、を有し、タングステンおよびモリブデンの少なくともいずれかの材料からなり多孔質構造を有する第１の領域と、銅からなり前記多孔質構造を充填する第２の領域と、を含む基板と、
前記基板の前記第２の面上に設けられためっき層と、
を備え、
前記基板の前記第２の面には、前記第１の領域の結晶粒の大きさに対応した大きさを有する複数の凹部形状が設けられており、
前記基板は全体として、前記第１の領域および前記第２の領域のうち前記第２の領域からなる部分の重量比Ｘを有しており、前記基板の前記第２の面は、前記第１の領域および前記第２の領域のうち前記第２の領域からなる部分の重量比Ｙを有しており、前記重量比Ｙは前記重量比Ｘよりも大きい、電子部品収納用パッケージ。 A metal frame,
A first surface having a first surface to which the metal frame is joined and a second surface opposite to the first surface, and made of at least one of tungsten and molybdenum and having a porous structure. And a second region made of copper and filling the porous structure,
A plating layer provided on the second surface of the substrate;
With
The second surface of the substrate is provided with a plurality of concave shapes having a size corresponding to the size of the crystal grains of the first region,
The substrate as a whole has a weight ratio X of a portion of the first region and the second region composed of the second region, and the second surface of the substrate has the first surface. The electronic component storage package has a weight ratio Y of a portion of the second region and the second region, and the weight ratio Y is larger than the weight ratio X.
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| JPH03224253A (en) * | 1990-01-30 | 1991-10-03 | Mitsubishi Materials Corp | Manufacture of semiconductor element mounting member |
| JP2012094627A (en) * | 2010-10-26 | 2012-05-17 | Kyocera Corp | Package for housing element and electronic apparatus with the same |
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