JP2005033130A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To prevent a semiconductor wafer from being warped to an utmost in manufacturing in a semiconductor chip wherein a metal electrode including an external connection Ni film is provided on an Al electrode formed on the front surface of a semiconductor substrate, and a rear electrode is provided on the rear surface of the semiconductor substrate. <P>SOLUTION: In the semiconductor chip wherein an Al electrode 11 is provided on a front surface 1a, which is an element formation surface, of a semiconductor substrate 1 and a rear electrode 4 is formed on the rear surface 1b of the semiconductor substrate 1, a metal electrode 13 configured by laminating an Ni plating layer 13a and an Au plating layer 13b successively from the side of a front surface is formed on the front surface of the Al electrode 11, the rear electrode 4 is composed of an Ni film 4b formed by physical vapor deposition, and the film stress of the Ni film 4b is three-times or more as large as the film stress of the Ni plating layer 13a in the metal electrode 13. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体基板の表面に形成されたアルミニウム電極の表面に対してはんだ付けやワイヤボンディング等が行われる外部接続用の金属電極を形成するとともに、半導体基板の裏面に裏面電極を形成してなる半導体装置に関し、例えば、IGBT(絶縁ゲート型バイポーラトランジスタ)等のパワー素子等に好適である。 The present invention is to form a metal electrode for external connection soldering or wire bonding or the like is performed on the surface of the aluminum electrode formed on the surface of the semiconductor substrate, forming a back electrode on the back surface of the semiconductor substrate relates to a semiconductor device comprising, for example, it is suitable for power devices such as IGBT (insulated gate bipolar transistor).

この種の半導体装置としては、例えば、IGBT等、半導体基板の素子形成面である基板表面にアルミニウム電極を形成し、基板裏面に裏面電極を形成し、表面側のアルミニウム電極に対してヒートシンク等をはんだ付けするようにしたものが提案されている(例えば、特許文献1、特許文献2参照)。 As this type of semiconductor device, for example, IGBT or the like, aluminum electrodes were formed on the substrate surface which is an element forming surface of the semiconductor substrate, the back surface electrode is formed on the back surface of the substrate, a heat sink or the like on the aluminum electrodes on the front surface side those to be soldered has been proposed (e.g., refer to Patent Document 1, Patent Document 2).

このような半導体装置の場合、フリップチップ技術のバンプ電極(例えば、特許文献3参照)を応用して、半導体基板の基板表面上において、アルミニウム電極の上に保護膜を形成し、この保護膜に開口部を形成した後、この開口部から臨むアルミニウム電極の表面上に、はんだ付け用の金属電極をメッキにより形成することが望まれる。 For such a semiconductor device, the bump electrodes (for example, see Patent Document 3) of the flip chip technology by applying, on a substrate surface of a semiconductor substrate, a protective film is formed on the aluminum electrode, the protective film after forming the opening, on the surface of the aluminum electrode facing through the opening, it is formed by plating a metal electrode for soldering is desired.
特開2002−110893号公報 JP 2002-110893 JP 特開2003−110064号公報 JP 2003-110064 JP 特開昭63−305532号公報 JP-A-63-305532 JP

本発明者らは、この種の半導体装置について試作検討を行った。 The present inventors have made prototype studied this type of semiconductor device. 図11は、本発明者らの試作品としての半導体装置の要部を示す概略断面図である。 Figure 11 is a schematic sectional view showing a main part of a semiconductor device as the inventors of the prototype.

このような半導体装置は、シリコン半導体等からなる半導体ウェハにおいて、チップ単位毎に、周知の半導体プロセス技術を用いて製造され、ダイシングカット等により最終的にチップに分断されることで形成される。 Such a semiconductor device, a semiconductor wafer made of a silicon semiconductor or the like, at each chip unit, is manufactured using well-known semiconductor processing techniques, are formed by finally be divided into chips by dicing or the like.

すなわち、熱拡散やイオン注入等により半導体基板1の基板表面1aに素子(図示せず)を形成するとともに、アルミニウム(以下、Alという)からなるAl電極11を形成する。 That is, by thermal diffusion or ion implantation or the like to form a device on the substrate surface 1a of the semiconductor substrate 1 (not shown), aluminum (hereinafter, Al hereinafter) to form an Al electrode 11 made.

その上に、ポリイミド等からなる保護膜12を形成するとともに、この保護膜12に開口部12aを形成する。 Thereon, to form a protective film 12 made of polyimide or the like to form an opening 12a in the protective film 12. そして、この開口部12aから臨むAl電極11の表面上に、はんだ付け用の金属電極13をメッキ等により形成する。 Then, on the surface of the Al electrode 11 facing through the opening 12a, a metal electrode 13 for soldering is formed by plating or the like.

ここで、金属電極13は無電解メッキを行うことにより、下側からニッケル(Ni)メッキ層13a、金(Au)メッキ層13bが積層された無電解Ni/Auメッキ膜として構成した。 Here, the metal electrode 13 by performing electroless plating, configured as electroless Ni / Au plating film of nickel from the lower side (Ni) plating layer 13a, a gold (Au) plating layer 13b are stacked. 一方、半導体基板1の基板裏面1bには、スパッタ等の物理的気相成長法によりNi膜を含む膜からなる裏面電極4が形成される。 On the other hand, the back surface of the substrate 1b of the semiconductor substrate 1, the back electrode 4 made of a film including a Ni film by physical vapor deposition such as sputtering is formed.

このようなはんだ付け用の金属電極13は、マスクを用いずに無電解Ni/Auメッキにより形成することができるため、低コストであるというメリットがある。 Such metal electrodes 13 for soldering, it is possible to form by electroless Ni / Au plating without using a mask, there is an advantage that it is inexpensive. しかし、一方では、金属電極13に対してはんだ60を接合するため、金属電極13におけるNiメッキ層13aの膜厚が大きいものとなる。 However, on the other hand, for joining the solder 60 to the metal electrode 13, becomes the film thickness of the Ni plating layer 13a in the metal electrode 13 is large. 例えば、Niメッキ層13aの膜厚は5μm程度となる。 For example, the thickness of the Ni plating layer 13a is about 5 [mu] m.

これは、はんだ60を構成する金属(例えばSn)のNiメッキ層13aへの拡散が生じ、Niとはんだ構成金属との合金層が形成されることではんだ接合がなされることによる。 This is because the diffusion of the Ni plating layer 13a of the metal (e.g., Sn) composing the solder 60 is caused, the solder joint is made by alloy layer of constituent metal solder and Ni is formed. つまり、金属電極13におけるNiメッキ層13aが薄いものであると、はんだ接合の強度が不十分となってしまう。 That is, when the Ni plating layer 13a in the metal electrode 13 is thin, the strength of the solder joint is insufficient.

このようなNiメッキ層13aは、膜応力が引っ張り応力であるうえに、その膜厚が大きいので、Niメッキ層13aの全応力が大きいものとなる。 Such Ni plating layer 13a is on top membrane stress is tensile stress, since the film thickness is large, becomes total stress of the Ni plating layer 13a is large. その結果、半導体装置の製造工程において、金属電極13の形成後に、半導体ウェハは、金属電極13側すなわち基板表面1a側が凹となり基板裏面1b側が凸となるように大きく反ることになる。 As a result, in a manufacturing process of a semiconductor device, after forming the metal electrodes 13, semiconductor wafers would metal electrode 13 side, that is the surface of the substrate 1a side warps large as the substrate back surface 1b side becomes concave is convex.

このような半導体ウェハにおける大きな反りは、本発明者らの検討では、数mm程度にも及んでおり、後工程での処理、検査に不具合を生じる。 Large warpage in the semiconductor wafer, in the study of the present inventors, and extends to several mm, treated in a subsequent step, resulting in inconvenience in the inspection. さらに、半導体ウェハをダイシングカットしてチップとした後においても、上記反りの影響が及ぶため、半導体装置の実装時等においても不具合が発生する。 Moreover, even after a chip by dicing the semiconductor wafer, the influence of the warpage is exerted, even trouble occurs in mounting or the like of the semiconductor device.

そこで本発明は上記問題に鑑み、半導体基板の基板表面に形成されたAl電極の上に外部接続用のNi膜を含む金属電極を設け、半導体基板の基板裏面に裏面電極を設けてなる半導体装置において、製造時における半導体ウェハの反りを極力抑制できるようにすることを目的とする。 The present invention has been made in view of the above problems, a metal electrode containing Ni film for external connection formed on the Al electrode formed on the substrate surface of the semiconductor substrate, a semiconductor device formed by providing a back electrode on the back surface of the substrate of the semiconductor substrate in aims to make the warp of the semiconductor wafer in the manufacturing process can be minimized.

上記目的を達成するため、鋭意検討した結果、裏面電極にNi膜を用いるようにし、この基板表面のNi膜と基板裏面のNi膜との膜応力のバランスを考慮すれば、半導体ウェハの反りを従来に比べて大幅に低減できることを実験的に見いだした。 To achieve the above object, a result of intensive studies, to use a Ni film on the back surface electrode, considering the balance of the film stress of the Ni film and the substrate rear surface of the Ni film of the substrate surface, the warp of the semiconductor wafer that can be significantly reduced as compared with the conventional found experimentally.

本発明者らの検討によれば、半導体装置の製造工程において、汎用装置を用いた場合には、半導体ウェハの反りは1mm以下に抑えることが望ましい。 According to the studies of the present inventors, in a manufacturing process of a semiconductor device, in the case of using a general-purpose apparatus, warping of the semiconductor wafer, it is desirable to suppress the 1mm or less.

また、本発明者らが、半導体ウェハの反りに対応した治具、すなわち反り対応の専用装置を作製し、この専用装置を用いて適切に半導体装置の製造を行うようにした場合であっても、適切に対応可能な半導体ウェハの反りの大きさは、せいぜい3mm以下である。 Further, the present inventors have, jig corresponding to the warping of the semiconductor wafer, i.e., to prepare a warp corresponding dedicated device, even when to carry out the production of appropriate semiconductor devices using this dedicated device , the magnitude of the warping of suitably adaptable semiconductor wafer is less most 3 mm.

つまり、半導体ウェハの反りは最悪でも3mm以下程度に抑えることが望ましい。 In other words, warping of the semiconductor wafer, it is desirable to keep the degree 3mm or less at the worst. そして、製造時における半導体ウェハの反りを3mm以下に抑えることを指標として、実験検討した結果、当該指標を満足するような半導体基板の基板表面のNi膜の膜応力と基板裏面のNi膜の膜応力との関係を実験的に見出した。 Then, as an indicator to suppress the warping of the semiconductor wafer at the time of manufacturing the 3mm or less, the experiment examined the results, the film of film stress and the substrate rear surface of the Ni film of the Ni film on the substrate surface of the semiconductor substrate that satisfies the index the relationship between the stress has been found experimentally. その知見に基づいて本発明が創出されたのである。 Its than is the present invention it has been created based on the finding.

すなわち、請求項1に記載の発明では、半導体基板(1)における素子が形成された面である基板表面(1a)にAlからなるAl電極(11)を備え、前記半導体基板における前記基板表面とは反対側の基板裏面(1b)に裏面電極(4)を備えてなる半導体装置において、前記Al電極の表面には、メッキ形成されたNiメッキ層(13a)を含む外部接続用の金属電極(13)が形成されており、前記裏面電極は物理的気相成長法により形成されたNi膜(4b)を含み、前記Ni膜の膜応力が前記金属電極における前記Niメッキ層の膜応力の3倍以上であることを特徴とする。 That is, in the invention according to claim 1, comprising an Al electrode consisting of Al on the substrate surface is a surface element is formed in the semiconductor substrate (1) (1a) (11), said substrate surface in said semiconductor substrate in the semiconductor device including a back electrode (4) on the opposite side of the substrate back surface (1b), the Al on the surface of the electrode, the metal electrode for external connection including Ni plating layer formed by plating a (13a) ( 13) is formed, the back surface electrode comprises a Ni film formed by physical vapor deposition (4b), 3 of the film stress of the Ni plating layer film stress of the Ni film in the metal electrode characterized in that at more than double.

ここで、膜応力としては、一般に知られているように、内部応力(単位:PaまたはN/m 2 )と、この内部応力に膜の膜厚を乗じた全応力(単位:N/m)とがあるが、本発明では、膜応力とは、内部応力のことである。 Here, the film stress, as is generally known, the internal stress: (unit Pa or N / m 2), total stress multiplied by the thickness of a film to the internal stress (unit: N / m) Although there are bets, in the present invention, the film stress, it is that the internal stress.

このように、裏面電極(4)を物理的気相成長法により形成されたNi膜(4b)からなるものとし、当該Ni膜の膜応力を金属電極(13)におけるNiメッキ層(13a)の膜応力の3倍以上とすれば、製造時における半導体ウェハ(100)の反りを3mm以下に抑えることができる(図8参照)。 Thus, it consisted of Ni film formed by physical vapor deposition back electrode (4) (4b), Ni-plated layer film stress of the Ni film in the metal electrode (13) of (13a) if more than three times the film stress can be suppressed warpage of the semiconductor wafer (100) during manufacture less than 3mm (see Figure 8).

よって、本発明によれば、従来に比べて製造時における半導体ウェハ(100)の反りを極力抑制することができる。 Therefore, according to the present invention, it can be minimized warpage of the semiconductor wafer (100) during manufacture as compared with the prior art.

ここで、請求項2に記載の発明のように、裏面電極(4)のNi膜(4b)の膜応力を2.7×10 8 Pa以上とし、金属電極(13)におけるNiメッキ層(13a)の膜応力を8.9×10 7 Pa以下とすることができる。 Here, as in the invention of claim 2, the Ni film film stress of (4b) of the back electrode (4) and 2.7 × 10 8 Pa or more, Ni plating layer in the metal electrodes (13) (13a the film stress of) can be not more than 8.9 × 10 7 Pa.

それによれば、裏面電極(4)のNi膜(4b)の膜応力を金属電極(13)におけるNiメッキ層(13a)の膜応力の3倍以上とすることを、適切に実現することができる。 According thereto, it is possible to make a film stress of the Ni film (4b) of the back electrode (4) and more than 3 times the film stress of the Ni plating layer in the metal electrodes (13) (13a), suitably realized .

請求項3に記載の発明では、請求項1または2に記載の半導体装置において、前記半導体基板(1)の厚さが200μm以下であることを特徴とする。 In the invention described in claim 3, in the semiconductor device according to claim 1 or 2, wherein the thickness of the semiconductor substrate (1) is 200μm or less.

このように、半導体基板(1)の厚さすなわち半導体ウェハ(100)の厚さが200μm以下と薄い場合、半導体ウェハの反りが生じやすい。 Thus, when the thickness of the thickness or a semiconductor wafer of the semiconductor substrate (1) (100) is 200μm or less and a thin, warping of the semiconductor wafer is likely to occur. そのような場合に対して、請求項1に記載の手段を採用することは、効果的である。 Against such a case, adopting the means described in claim 1 is effective.

請求項4に記載の発明では、請求項1〜請求項3に記載の半導体装置において、前記半導体基板(1)の前記基板表面(1a)の全面積に対する前記Al電極(11)の占める占有面積の比率が30%以上であることを特徴とする。 The area occupied in the invention according to claim 4, which occupies in the semiconductor device according to claim 1 to claim 3, of the Al electrode with respect to the total area of ​​the substrate surface (1a) of said semiconductor substrate (1) (11) wherein the ratio of 30% or more.

このように、半導体基板(1)の基板表面(1a)全域に対するAl電極(11)の占有率が30%以上である場合、半導体基板の基板表面において、Niメッキ層(13a)もその占有率に近い比率で多く存在することになり、半導体ウェハ(100)の反りが大きくなりやすい。 Thus, if the occupancy of the substrate surface of the semiconductor substrate (1) (1a) Al electrode (11) with respect to the entire area is 30% or more, the substrate surface of the semiconductor substrate, Ni-plated layer (13a) is also the occupancy will be present many as close ratio, warping of the semiconductor wafer (100) tends to increase. そのような場合に対して、請求項1に記載の手段を採用することは、効果的である。 Against such a case, adopting the means described in claim 1 is effective.

また、請求項5に記載の発明では、請求項1ないし4のいずれか一つに記載の半導体装置において、前記金属電極(13)上にはSnを主成分とするはんだが接続されるものであり、前記ニッケルメッキ層(13a)の膜厚は少なくとも5μm程度以上に調整されていることを特徴としている。 Further, in the invention according to claim 5, in the semiconductor device according to any one of claims 1 to 4, on the metal electrode (13) is intended to be connected to the solder mainly composed of Sn There, the thickness of the nickel plating layer (13a) is characterized by being adjusted to the above at least 5μm about.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。 BRIEF DESCRIPTION OF THE DRAWINGS The above means are examples showing the correspondence with specific means described in embodiments described later.

以下、本発明を図に示す実施形態について説明する。 The following describes the embodiment shown in FIG present invention. 図1は、本発明の実施形態に係る半導体装置10を用いた実装構造を示す概略断面図である。 Figure 1 is a schematic sectional view showing a mounting structure using the semiconductor device 10 according to the embodiment of the present invention. また、図2は、本実施形態の要部拡大図であって、(a)は図1中の半導体装置10におけるエミッタ電極2の近傍部の拡大断面図、(b)は図1中の半導体装置10におけるコレクタ電極4の一部を拡大して示す概略断面図である。 Also, FIG. 2 is an enlarged view of the present embodiment, (a) shows the enlarged sectional view of the vicinity of the emitter electrode 2 in the semiconductor device 10 in FIG. 1, (b) the semiconductor of FIG. 1 it is a schematic sectional view showing an enlarged part of the collector electrode 4 in the device 10.

図1に示すように、本実施形態では、半導体装置としては、IGBT(絶縁ゲート型バイポーラトランジスタの略称)が形成された半導体チップ10を採用したものとしている。 As shown in FIG. 1, in this embodiment, as the semiconductor device, IGBT are those employing a semiconductor chip 10 (abbreviation of insulated gate bipolar transistors) are formed.

そして、この半導体チップ10の実装形態としては、半導体チップ10をその両面にはんだ付けされたヒートシンク20、30、40によって挟み込み、さらに樹脂50にてモールドした構成としている。 Then, as the implementation of the semiconductor chip 10, sandwiched by the heat sinks 20, 30, 40 which are soldered to the semiconductor chip 10 on both sides thereof, it has a configuration obtained by further molding with a resin 50. 以下、この実装形態を両面はんだ付けモールド構造ということにする。 Hereinafter, it will be the implementation of the double-sided soldering mold structure.

半導体チップ10は、シリコン半導体等の半導体基板1を本体として構成されている。 The semiconductor chip 10, the semiconductor substrate 1 of a silicon semiconductor or the like is formed as a body. この半導体基板1の厚みは例えば70μm〜400μm程度のものにすることができる。 The thickness of the semiconductor substrate 1 may be of, for example, about 70Myuemu~400myuemu. なお、半導体基板1の厚さは、半導体ウェハの状態で研削等を行うことにより調整できる。 The thickness of the semiconductor substrate 1 can be adjusted by performing grinding or the like in the state of the semiconductor wafer.

以下、半導体チップ10すなわち半導体基板1の外表面のうち、図1中の上面側に相当する素子形成面側の面を基板表面1aといい、一方、半導体チップ10すなわち半導体基板1の外表面のうち、上記基板表面1aとは反対側の面(図1中の下面側に相当)を基板裏面1bという。 Hereinafter, in the semiconductor chip 10, outer surface of the semiconductor substrate 1, refers to the surface of the element formation surface side corresponding to the upper side in FIG. 1 with the substrate surface 1a, whereas, in the semiconductor chip 10, outer surface of the semiconductor substrate 1 among them, (corresponding to the lower surface side in FIG. 1) surface opposite to the above-mentioned substrate surface 1a is referred to as back face of the substrate 1b.

なお、図示しないが、半導体基板1の基板表面1a側には、熱拡散やイオン注入等により不純物拡散層が形成されることにより、トランジスタ等の素子が形成されている。 Although not shown, on the substrate surface 1a side of the semiconductor substrate 1, by impurity diffusion layer is formed by thermal diffusion or ion implantation or the like, elements such as transistors are formed.

そして、半導体チップ10の基板表面1aにはエミッタ電極2およびゲート電極3が形成されており、基板表面1aとは反対側の基板裏面1bには裏面電極としてのコレクタ電極4が形成されている。 Then, on the substrate surface 1a of the semiconductor chip 10 are formed an emitter electrode 2 and the gate electrode 3, a collector electrode 4 as a back surface electrode is formed on the substrate back surface 1b opposite to the substrate surface 1a.

ここで、エミッタ電極2には、はんだ60を介して第1のヒートシンク20が接合されており、さらに、第1のヒートシンク20の外側には、はんだ60を介して第2のヒートシンク30が接合されている。 Here, the emitter electrode 2, a first heat sink 20 is bonded via the solder 60, further on the outer side of the first heat sink 20, the second heat sink 30 through the solder 60 is bonded ing.

また、ゲート電極3にはボンディングワイヤ70が接続されており、このボンディングワイヤ70を介して、ゲート電極3と半導体チップ10の周辺に設けられた外部接続用のリード80とが結線され電気的に接続されている。 Further, the gate electrode 3 and the bonding wires 70 are connected, the bonding wire 70 through, is connected to the lead 80 for external connection provided on the periphery of the gate electrode 3 and the semiconductor chip 10 is electrically It is connected.

また、コレクタ電極4は、はんだ60を介して第3のヒートシンク40と接合されている。 The collector electrode 4 is bonded to the third heat sink 40 through the solder 60. ここで、はんだ60としては、鉛フリーはんだが用いられるが、例えば、鉛フリーはんだとしては、Sn−Ag−Cu系はんだやSn−Ni−Cu系はんだ等、Snを主成分とするはんだを採用することができる。 Here, as the solder 60, but a lead-free solder is used, for example, as the lead-free solder, adopted solder Sn-Ag-Cu-based solder or Sn-Ni-Cu-based solder or the like, a Sn as a main component can do.

また、ヒートシンク20、30、40は銅(Cu)等の熱伝導性に優れた材料からなるものである。 The heat sink 20, 30, 40 is made of a material excellent in thermal conductivity such as copper (Cu). ボンディングワイヤ70は、一般的なAlや金(Au)等からなるワイヤをワイヤボンディング法により形成したものである。 Bonding wire 70 is a wire made from a general Al or gold (Au) or the like which was formed by a wire bonding method.

ここで、エミッタ電極2およびゲート電極3の詳細な構成は図2(a)に示される。 Herein, as the emitter electrode 2 and the gate electrode 3 is shown in FIG. 2 (a). 図2(a)はエミッタ電極2を表しているが、ゲート電極3についても、接続相手がはんだ60とボンディングワイヤ70との違いはあるものの、当該エミッタ電極2と同様の構成となっている。 Although FIG. 2 (a) represents the emitter electrode 2, for the gate electrode 3, connection partner although there are differences between the solder 60 and the bonding wire 70 has the same configuration as the emitter electrode 2.

図2(a)に示すように、半導体基板1の基板表面1a上に、AlからなるAl電極11が形成されている。 As shown in FIG. 2 (a), on the substrate surface 1a of the semiconductor substrate 1, Al electrodes 11 made of Al is formed. Al電極11は、蒸着やスパッタ等の物理的気相成長法(PVD法)により形成されたAlの膜であり、例えば、膜厚は5μm程度のものとすることができる。 Al electrode 11 is a film of Al was formed by physical vapor deposition of vapor deposition or sputtering (PVD method), for example, the film thickness may be of the order of 5 [mu] m.

このAl電極11の上には、電気絶縁性材料からなる保護膜12が形成されている。 On the Al electrodes 11, a protective film 12 made of an electrically insulating material is formed. この保護膜12は、例えばポリイミド系樹脂等の電気絶縁性材料を用いたスピンコート法により成膜することができる。 The protective film 12 can be deposited by spin coating for example by using electrically insulating material such as polyimide resin.

また、この保護膜12には、Al電極11の表面を開口させる開口部12aが形成されている。 Moreover, this protective film 12, openings 12a for opening the surface of the Al electrode 11 is formed. この開口部12aは、例えばフォトリソグラフ技術を用いたエッチングを行うことにより形成することができる。 The opening portion 12a can be formed, for example by etching using a photolithography technique.

そして、開口部12aから臨むAl電極11の表面上には、金属電極13が形成されている。 Then, on the surface of the Al electrode 11 facing the opening 12a, the metal electrodes 13 are formed. この金属電極13は外部接続用の電極であって、エミッタ電極2においてははんだ付け用のものとして構成され、ゲート電極3においてはワイヤボンディング用のものとして構成されている。 The metal electrode 13 is an electrode for external connection, the emitter electrode 2 is configured as for soldering, in the gate electrode 3 are formed as for wire bonding.

本実施形態では、金属電極13は、Al電極11の表面側からNiメッキ層13a、Auメッキ層13bが順次無電解メッキにより形成され積層されてなる膜すなわち無電解Ni/Auメッキ膜としている。 In this embodiment, the metal electrode 13 is a Ni plating layer 13a, Au plating layer 13b are laminated is formed by an electroless plating sequentially membrane ie electroless Ni / Au plating film from the surface side of the Al electrode 11. メッキ形成時の各膜厚は、例えば、Niメッキ層13aは、少なくとも5μm程度にすることができ、Auメッキ層13bは、0.1μm程度にすることができる。 Each film thickness of the plating formation, for example, Ni plating layer 13a may be at least 5μm about, Au plating layer 13b may be about 0.1 [mu] m.

このように、本実施形態では、エミッタ電極2およびゲート電極3は、Al電極11と無電解Ni/Auメッキ膜である金属電極13との積層膜として構成されたものとなっている。 Thus, in the present embodiment, the emitter electrode 2 and the gate electrode 3 has a one configured as a laminated film of a metal electrode 13 is an electroless Ni / Au plating film and the Al electrode 11.

また、図1において、半導体基板1の基板裏面1bに形成され第3のヒートシンク40とはんだ付けされているコレクタ電極4は、裏面電極として構成されるものであって、基板裏面1bの略全面にスパッタや蒸着等の物理的気相成長法(PVD法)により形成されたNi膜からなる。 Further, in FIG. 1, a collector electrode 4 which are soldered to the third heat sink 40 is formed on the back surface of the substrate 1b of the semiconductor substrate 1 is intended to be configured as a back electrode, on substantially the entire surface of the substrate back surface 1b of Ni film formed by physical vapor deposition such as sputtering or vapor deposition (PVD method).

ここで、コレクタ電極4がNi膜からなることとは、コレクタ電極4がNi膜のみからなるものでもよいし、Ni膜と他の膜との積層膜からなるものでもよいことを意味している。 Here, the collector electrode 4 is made of a Ni film, to collector electrode 4 may be made of Ni film only means that may be composed of a stacked film of Ni film and another film .

図2(b)では、上記図1に示す半導体チップ10において本例のコレクタ電極4の一部が拡大して示されている。 In FIG. 2 (b), part of the collector electrode 4 of this embodiment are shown enlarged in the semiconductor chip 10 shown in FIG. 1. 本例では、半導体基板1の基板裏面1bにはスパッタにより成膜されたAl膜5が設けられており、コレクタ電極4は、このAl膜5の表面に形成されている。 In this example, the back surface of the substrate 1b of the semiconductor substrate 1 is Al film 5 is provided which is formed by sputtering, the collector electrode 4 is formed on the surface of the Al film 5.

具体的には、本例の裏面電極は、基板裏面1b側から順次、Al(アルミ)膜5、コレクタ電極4を構成するTi(チタン)膜4a、Ni膜4b、Au膜4cが、各々スパッタにより積層形成されたAl/Ti/Ni/Au膜としている。 Specifically, the back electrode of this example, sequentially from the substrate back surface 1b side, Al (aluminum) film 5, Ti (titanium) film 4a constituting the collector electrode 4, Ni film 4b, Au film 4c are each sputter It has a laminated form Al / Ti / Ni / Au film by.

これら裏面電極における各膜の膜厚は、形成時において、例えば、Al(アルミ)膜5は200〜250nm程度、Ti(チタン)膜4aは200〜250nm程度、Ni膜4bは550〜680nm程度、Au膜4cは100〜120nm程度の膜厚とすることができる。 The film thickness of each layer in these back electrode, at the time of formation, for example, Al (aluminum) film 5 is about 200 to 250 nm, Ti (titanium) film 4a is about 200 to 250 nm, Ni film 4b about 550~680Nm, Au film 4c may be a thickness of about 100 to 120 nm.

本実施形態では、このように基板表面1a側の金属電極13および裏面電極としてのコレクタ電極4において、ともにNi膜を構成要素としている。 In the present embodiment, thus at the collector electrode 4 as a metal electrode 13 and the back electrode of the substrate surface 1a side, it is both a component of Ni film.

そして、ここにおいて、裏面電極であるコレクタ電極4のNi膜4bの膜応力を金属電極13におけるNiメッキ層13aの膜応力の3倍以上としている。 Then, in this case, it has a film stress of the Ni film 4b of the collector electrode 4 is a back electrode and more than three times the film stress of the Ni plating layer 13a in the metal electrode 13.

ここで、膜応力としては、一般に知られているように、内部応力(単位:PaまたはN/m 2 )と、この内部応力に膜の膜厚を乗じた全応力(単位:N/m)とがあるが、本実施形態では、膜応力とは、内部応力のことである。 Here, the film stress, as is generally known, the internal stress: (unit Pa or N / m 2), total stress multiplied by the thickness of a film to the internal stress (unit: N / m) Although there are bets, in this embodiment, the film stress, is that the internal stress.

そして、この膜応力は周知の方法で求められる。 Then, the film stress can be determined in a known manner. すなわち、測定すべき膜を例えば半導体ウェハの一面に形成し、その半導体ウェハの反りを求め、この求められた反りからストーニーの式を用いて容易に算出することができる。 That is, to form to be measured film, for example on a surface of a semiconductor wafer to obtain the warping of the semiconductor wafer, can be easily calculated using the formula Stony from thus determined warpage. なお、半導体ウェハ100の反った状態およびその反りtは、図3に示される。 The state and its warpage t warped of the semiconductor wafer 100 is shown in FIG.

具体的には、コレクタ電極4のNi膜4bの膜応力を2.7×10 8 Pa以上とし、金属電極13におけるNiメッキ層13aの膜応力を8.9×10 7 Pa以下とすることで、上記膜応力の関係が適切に実現される。 Specifically, the film stress of the Ni film 4b of the collector electrode 4 and 2.7 × 10 8 Pa or more, the film stress of the Ni plating layer 13a in the metal electrode 13 is set to lower than or equal to 8.9 × 10 7 Pa , the relationship of the film stress can be appropriately realized.

ここで、Niメッキ層13aの膜応力を変えることは、例えば、メッキに用いる添加剤の量を調整することで容易に可能である。 Here, by changing the film stress of the Ni plating layer 13a it is, for example, is readily possible by adjusting the amount of additive to be used for plating. また、コレクタ電極4のNi膜4bの膜応力は、その膜密度を変えることで可能である。 Further, the film stress of the Ni film 4b of the collector electrode 4 is possible by changing the film density. そして、コレクタ電極4におけるNi膜4bの膜密度を変えることは、例えばスパッタにおけるアルゴン圧を変えることで容易に可能である。 Then, it is easily possible by changing the argon pressure in a sputtering varying the film density of the Ni film 4b at the collector electrode 4.

また、半導体チップ10においては、基板表面1a側の電極2、3は、パターニングされた形状であるが、基板裏面1b側のコレクタ電極4は、基板裏面1bのほぼ全域に形成されている。 In the semiconductor chip 10, electrodes 2 and 3 on the substrate surface 1a side is a patterned shape, the collector electrode 4 of the substrate rear surface 1b side is formed on substantially the entire back surface of the substrate 1b.

図4は、半導体チップ10における基板表面1a側からみたときのエミッタ電極2およびゲート電極3におけるAl電極11の平面パターンの一例を示す平面図であり、Al電極11の表面には便宜上ハッチングが施してある。 Figure 4 is a plan view showing an example of a plane pattern of the Al electrode 11 in the emitter electrode 2 and the gate electrode 3 when viewed from the substrate surface 1a side of the semiconductor chip 10, for convenience hatching applied on the surface of the Al electrode 11 and Aru. ここで、本実施形態では、半導体基板1の基板表面1aの全面積に対するAl電極11の占める占有面積の比率が30%以上80%以下程度となっている。 In the present embodiment, the ratio of the area occupied by the Al electrode 11 is in the extent of 80% or less than 30% of the total area of ​​the substrate surface 1a of the semiconductor substrate 1.

また、上記図1において、樹脂50は第2のヒートシンク30と第3のヒートシンク40との間に充填され、当該ヒートシンク30、40間に位置する構成部品を封止している。 Further, in FIG. 1, the resin 50 seals the components is filled between the second heat sink 30 third heat sink 40, positioned between the heat sinks 30, 40.

ここで、リード80については、ボンディングワイヤ70との接続部が樹脂50にて封止されている。 Here, the lead 80, the connection portion between the bonding wire 70 is sealed with a resin 50. このような樹脂50としてはエポキシ系樹脂等、通常のモールド材料を採用することができる。 Such resin 50 can be employed epoxy resins, the conventional molding material.

このようにして、本実施形態における半導体チップ10の実装構造が構成されている。 In this way, the mounting structure of the semiconductor chip 10 in the present embodiment is constituted. この実装構造では、半導体チップ10からの発熱を熱伝導性にも優れたはんだ60を介して各ヒートシンク20、30、40に伝え、放熱を行うことができるようになっている。 In this mounting structure, via the solder 60 excellent in thermal conductivity of the heat generated from the semiconductor chip 10 transferred to the heat sinks 20, 30, 40, thereby making it possible to perform heat dissipation. つまり、本実施形態では、半導体チップ10の表裏両面1a、1bからの放熱が可能となっている。 That is, in this embodiment, the front and rear surfaces 1a of the semiconductor chip 10, the heat radiation from 1b is possible.

また、各ヒートシンク20、30、40は半導体チップ10との電気的な経路となっている。 Further, the heat sinks 20, 30, 40 has an electric path between the semiconductor chip 10. つまり、第1および第2のヒートシンク20、30を介して半導体チップ10のエミッタ電極2の導通が図られ、第3のヒートシンク40を介して半導体チップ10のコレクタ電極4の導通が図られるようになっている。 That is, conduction of the emitter electrode 2 of the semiconductor chip 10 is achieved through the first and second heat sinks 20 and 30, as conductive collector electrode 4 of the semiconductor chip 10 can be achieved via a third heat sink 40 going on.

次に、半導体チップ10の製造方法および製造された半導体チップ10の実装方法について、図5および図6も参照して述べる。 Next, a method for mounting a semiconductor chip 10 manufactured method and manufacturing of semiconductor chip 10, described with reference also to FIG. 5 and FIG. 6.

図5は、本製造方法に用いる半導体ウェハ100の概略平面図であり、ダイシングライン(スクライブライン)によって多数のチップ単位Uが区画されている。 Figure 5 is a schematic plan view of the semiconductor wafer 100 used in the present production process, a number of chip unit U is partitioned by dicing lines (scribe lines). 図6は、半導体チップ10の製造方法を示す工程図であり、半導体ウェハ100の概略断面図として示してある。 Figure 6 is a process diagram showing the method of manufacturing the semiconductor chip 10 is shown as a schematic cross-sectional view of a semiconductor wafer 100.

まず、図5、図6(a)に示すように、半導体ウェハ100を用意する。 First, FIG. 5, as shown in FIG. 6 (a), providing a semiconductor wafer 100. そして、図示しないが、この半導体ウェハ100の表面100aにはチップ単位毎に注入や拡散等によりトランジスタ等の素子が形成されている。 Then, although not shown, elements such as transistors are formed by implantation or diffusion or the like at each chip unit on the surface 100a of the semiconductor wafer 100.

次に、半導体ウェハ100の表面100aにスパッタやフォトリソグラフ技術等を用いてAl電極11を形成し(図6(b)参照)、Al電極11の上に保護膜12をスピンコート法等を用いて形成し、フォトエッチング等により保護膜12に開口部12aを形成する(図6(c)参照)。 Next, (see FIG. 6 (b)) by using a sputtering or photolithography or the like to form an Al electrode 11 on the surface 100a of the semiconductor wafer 100, the protective film 12 by spin coating or the like on the Al electrode 11 forming Te to form an opening 12a in the protective film 12 by photoetching or the like (see Figure 6 (c)).

次に、開口部12aから臨むAl電極11の表面に、無電解メッキにより無電解Ni/Auメッキ膜としての金属膜13を形成する(図6(d)参照)。 Next, the surface of the Al electrode 11 facing the opening 12a, to form the metal film 13 serving as an electroless Ni / Au plating film by electroless plating (see FIG. 6 (d)). このようにして、Al電極11および金属電極13より構成されるエミッタ電極2およびゲート電極3ができあがる。 In this way, Al electrodes 11 and the emitter electrode 2 and the gate electrode 3 composed of the metal electrode 13 is completed.

次に、半導体ウェハ100をその裏面側より研削してウェハ厚を調整した後、の裏面100bに、スパッタによりAl膜5を成膜し、さらに、Ti膜4a、Ni膜4b、Au膜4cを順次成膜する。 Then, after adjusting the wafer thickness by grinding from the rear surface side of the semiconductor wafer 100, the back surface 100b of the Al film 5 is deposited by sputtering, and further, Ti film 4a, Ni film 4b, and an Au film 4c successively formed.

こうして、裏面電極としてのコレクタ電極4ができあがる(図6(e)参照)。 Thus, it is completed the collector electrode 4 as the back electrode (see FIG. 6 (e)). しかる後、ダイシングカットを行い、半導体ウェハ100をチップ単位毎に分断することにより、半導体装置としての半導体チップ10ができあがる。 Thereafter, diced cut, by dividing the semiconductor wafer 100 at each chip unit, the semiconductor chip 10 as a semiconductor device is completed.

この半導体チップ10の実装方法は次の通りである。 To implement this semiconductor chip 10 is as follows.

半導体チップ10における各電極2〜4の表面にはんだ60を配設する。 Disposing the solder 60 on the surface of each electrode 2-4 of the semiconductor chip 10. そして、半導体チップ10に対してはんだ60を介して第1および第3のヒートシンク20、40を接合し、ワイヤボンディングを行って半導体チップ10のゲート電極3とリード80とをボンディングワイヤ70により電気的に接続する。 Then, joining the first and third heat sink 20, 40 through the solder 60 to the semiconductor chip 10, electrical by the gate electrode 3 and the lead 80 and the bonding wire 70 of the semiconductor chip 10 by performing wire bonding to connect to.

その後、第1のヒートシンク20の外側に第2のヒートシンク30をはんだ60を介して接合する。 Then, the second heat sink 30 is joined via a solder 60 to the outside of the first heat sink 20. 続いて、樹脂50によるモールドを行う。 Subsequently, the mold with the resin 50. こうして、上記図1に示す実装構造が完成する。 Thus, the mounting structure shown in FIG. 1 is completed.

なお、この実装時のはんだ溶融等の熱履歴により、表面側、裏面側の各電極において金属膜相互間および金属膜とはんだとの間で合金層が生成される。 Incidentally, the thermal history of the solder melting or the like during the mounting surface side, the alloy layer is created between the metal film each other and the metal film and the solder in the respective electrodes of the back surface side.

ところで、本実施形態の半導体チップ10においては、裏面電極であるコレクタ電極4をPVD法により形成されたNi膜4bからなるものとし、当該Ni膜4bの膜応力を、基板表面4a側の金属電極13におけるNiメッキ層13aの膜応力の3倍以上としている。 Meanwhile, the semiconductor chip 10 of this embodiment, the collector electrode 4 is a back electrode consisted of Ni film 4b formed by a PVD method, the film stress of the Ni film 4b, a metal electrode on the substrate surface 4a side It is less than three times the film stress of the Ni plating layer 13a in 13. このようにした根拠について述べる。 It will be described in this way the grounds.

図7は、Ni膜応力比と半導体ウェハ100の反り(単位:mm)との関係を調べた結果を示す図である。 7, Ni film stress ratio and warpage of the semiconductor wafer 100 (Unit: mm) is a diagram showing the results of examining the relationship between.

ここで、図7において、Ni膜応力比は、「裏面Ni膜応力」すなわち裏面電極であるコレクタ電極4のNi膜4bの膜応力を、「表面Ni膜応力」すなわち基板表面1a側の金属電極13におけるNiメッキ層13aの膜応力で割った比(裏面膜応力/表面Ni膜応力)である。 Here, in FIG. 7, the Ni film stress ratio is "back Ni film stress" or the film stress of the Ni film 4b of the collector electrode 4 is a back electrode, "surface Ni film stress" or a metal electrode on the substrate surface 1a side ratio divided by the film stress of the Ni plating layer 13a in 13 a (back surface film stress / surface Ni film stress).

また、半導体ウェハ100の反りについては、上記図6(e)に示すようにエミッタ電極2、ゲート電極3、コレクタ電極4を表裏両面に形成した半導体ウェハ100において、上記図3に示す反りtを求めたものである。 As for the warping of the semiconductor wafer 100, the emitter electrode 2, as shown in FIG. 6 (e), the gate electrode 3, the semiconductor wafer 100 formed with the collector electrode 4 on both sides, warpage t shown in FIG. 3 those obtained.

ここで、半導体ウェハ100は、図3に示すように、エミッタ、ゲート電極2、3が形成されている表面100aが凹、コレクタ電極4が形成されている裏面100bが凸となるように反る。 Here, the semiconductor wafer 100, as shown in FIG. 3, warps as the emitter, the surface 100a of the gate electrode 2 is formed concave, the back surface 100b of the collector electrode 4 is formed has a convex shape .

この図7においては、半導体ウェハ100は、サイズが直径6インチ、厚さが70μm〜400μmのものを用いた。 In FIG. 7, the semiconductor wafer 100, the size is 6 inches in diameter and a thickness was used for 70Myuemu~400myuemu. また、チップ単位すなわち上記半導体チップ10でみた場合、半導体基板1の基板表面1aの全面積に対するAl電極11の占める占有面積の比率は、30%以上80%以下程度である。 Moreover, if was a chip unit i.e. Demi the semiconductor chip 10, the ratio of the area occupied by the Al electrode 11 to the total area of ​​the substrate surface 1a of the semiconductor substrate 1 is the degree of 80% or more than 30%.

さらに、この図7に関する半導体ウェハ100においては、当該ウェハ100の表面100aに形成した金属電極13のうちNiメッキ層13aの厚さは5μm程度、Auメッキ層13bの厚さは0.1μm程度とし、一方、裏面100bに形成したAl膜5を200nm程度、コレクタ電極4のうちTi膜4aについては200nm程度、Ni膜4bについては550nm程度、Au膜4cについては100nm程度の膜厚とした。 Further, in the semiconductor wafer 100 on this Figure 7, the thickness is 5μm about Ni plating layer 13a of the metal electrodes 13 formed on the surface 100a of the wafer 100, the thickness of the Au plating layer 13b is set to about 0.1μm while about 200nm an Al film 5 formed on the back surface 100b, 200nm approximately for Ti film 4a of collector electrode 4, 550 nm approximately for the Ni film 4b, and a thickness of about 100nm for the Au film 4c.

このような半導体ウェハ100において、Ni膜応力比の調整は、表面Ni膜応力および裏面Ni膜応力を変えることで行った。 In such a semiconductor wafer 100, the adjustment of the Ni film stress ratio was carried out by changing the surface Ni film stress and the back Ni film stress. 上述したように、表面Ni膜応力すなわちNiメッキ層13aの膜応力を変えることは、例えば、メッキに用いる添加剤の量を調整することで容易に可能である。 As described above, by changing the film stress of the surface Ni film stress i.e. Ni plating layer 13a is, for example, it is readily possible by adjusting the amount of additive to be used for plating.

また、上述したが、裏面Ni膜応力すなわちコレクタ電極4のNi膜4bの膜応力は、その膜密度を変えることで可能であり、Ni膜4bの膜密度を変えることは、例えばスパッタにおけるアルゴン圧を変えることで容易に可能である。 Although described above, the film stress of the Ni film 4b of the back surface Ni film stress i.e. collector electrode 4 is possible by changing the film density, argon in it, for example, sputtering to change the film density of the Ni film 4b pressure it is easily by changing the.

図8は、この裏面Ni膜4bについて、その膜応力(単位:MPa)とその膜密度(任意単位)との関係を具体的に調べた結果を示す図である。 8, this rear surface Ni layer 4b, the film stress (unit: MPa) and is a diagram showing the results of specifically examined the relationship between the film density (arbitrary units). この図8に示す結果の場合、コレクタ電極4のNi膜4bをスパッタで形成する際にアルゴン圧を変えることで膜密度を変えた。 For the results shown in FIG. 8, it was changed film density by changing the argon pressure during the formation of the Ni film 4b of the collector electrode 4 by sputtering.

限定するものではないが、そのスパッタ条件は、パワーについては2nm/secの成膜レートとなるように調整し、温度は180℃として、アルゴン圧を変えていった。 But are not limited to, the sputtering conditions, the power was adjusted to be deposition rate of 2 nm / sec, the temperature as 180 ° C., went by changing the argon pressure. アルゴン圧が大きくなるにつれて、膜密度は小さくなる。 As argon pressure is increased, the film density decreases. ここでは、アルゴン圧を5mTorr〜25mTorrまで変えていった。 Here, it went by changing the argon pressure to 5mTorr~25mTorr.

図8に示されるように、裏面Ni膜4bの膜密度すなわちコレクタ電極4のNi膜4bの膜密度が大きくなるにつれて、裏面Ni膜4bの膜応力も大きくなっていくことがわかる。 As shown in FIG. 8, it can be seen that as the film density of the Ni film 4b of the back surface Ni layer 4b of the film density or the collector electrode 4 is increased, gradually larger film stress of the back surface Ni layer 4b.

このようにして、半導体ウェハ100において、Ni膜応力比を変えていき、そのときの半導体ウェハ100の反りt(単位:mm)を調べた結果が、上記図7に示されている。 Thus, in the semiconductor wafer 100, will change the Ni film stress ratio, the semiconductor wafer 100 warped t (unit: mm) at that time was examined result is shown in FIG 7.

図7に示すように、Ni膜応力比が大きくなるにつれて、半導体ウェハ100の反りは小さくなっていくことがわかる。 As shown in FIG. 7, as the Ni film stress ratio increases, it can be seen that the warp of the semiconductor wafer 100 becomes smaller. 具体的には、Ni膜応力比が3以上であれば半導体ウェハ100の反りは、専用装置に対応可能な3mm以下に抑えられ、さらには、Ni膜応力比がほぼ4になれば半導体ウェハ100の反りは、汎用装置に対応可能な1mm以下に抑えられる。 Specifically, warping of the semiconductor wafer 100 if the Ni film stress ratio is 3 or more, is suppressed to less capable 3mm corresponding to a dedicated device, further, the semiconductor wafer 100 if the Ni film stress ratio are substantially 4 of warpage is suppressed to below 1mm possible corresponding to the general-purpose device.

このように、裏面電極であるコレクタ電極4をPVD法により形成されたNi膜4bからなるものとし、当該Ni膜4bの膜応力を金属電極13におけるNiメッキ層13aの膜応力の3倍以上とすれば、製造時における半導体ウェハ100の反りを3mm以下に抑えることができる。 Thus, the collector electrode 4 is a back electrode consisted of Ni film 4b formed by a PVD method, and the film stress of the Ni film 4b least three times the film stress of the Ni plating layer 13a in the metal electrode 13 if, it is possible to suppress the warp of the semiconductor wafer 100 at the time of manufacture to 3mm or less.

よって、本実施形態によれば、従来に比べて製造時における半導体ウェハ100の反りを極力抑制することができる。 Therefore, according to this embodiment, it can be minimized warpage of the semiconductor wafer 100 during manufacture as compared with the prior art.

また、コレクタ電極4のNi膜4bの膜応力を2.7×10 8 Pa以上とし、金属電極13におけるNiメッキ層13aの膜応力を8.9×10 7 Pa以下とすることで、上記膜応力の関係すなわちNi膜応力比が3倍以上という関係が適切に実現される。 Further, the film stress of the Ni film 4b of the collector electrode 4 and 2.7 × 10 8 Pa or more, the film stress of the Ni plating layer 13a in the metal electrode 13 is set to lower than or equal to 8.9 × 10 7 Pa, the film relationship relationship i.e. Ni film stress ratio of a stress more than three times is properly implemented. この根拠は、上記図8にて例示される。 This rationale is illustrated in FIG 8.

図8に示されている裏面Ni膜4bの膜応力の最小値は、2.7×10 8 Paである。 The minimum value of the film stress of the back surface Ni layer 4b shown in FIG. 8 is a 2.7 × 10 8 Pa. 本発明者らの検討によれば、この最小膜応力未満の範囲では、裏面Ni膜4bの膜密度が小さすぎてしまい、基板裏面1b側に接合されるはんだ60(上記図1、図2(b)参照)の異常拡散が発生しやすくなる。 According to the studies of the present inventors, in the range of less than the minimum film stress, film density of the back surface Ni layer 4b is excessively small, the solder 60 (FIG. 1 which is bonded to the substrate back surface 1b side, FIG. 2 ( anomalous diffusion of b)) is likely to occur. すると、基板裏面1b側でのはんだ接合強度が確保しにくくなってしまう。 Then, solder bonding strength of the substrate back surface 1b side becomes difficult to secure.

このようなことから、裏面Ni膜4bの膜密度を適度な大きさに維持するためにも、その膜応力は2.7×10 8 Pa以上であることが好ましい。 For this reason, in order to maintain the film density of the back surface Ni layer 4b to an appropriate size, the film stress is preferably at 2.7 × 10 8 Pa or more. そして、このことと、上述したNi膜応力比が3以上であることとの関係から、基板表面1a側の金属電極13におけるNiメッキ層13aの膜応力は8.9×10 7 Pa以下が好ましいことが、導き出される。 Then, this and the relationship between that Ni film stress ratio described above is 3 or more, the film stress of the Ni plating layer 13a on the substrate surface 1a side of the metal electrode 13 is preferably less than 8.9 × 10 7 Pa it is derived.

また、上述したように、本実施形態では、半導体基板1の厚みは例えば70μm〜400μm程度のものにできるが、特に、200μm以下とすることで上述した反り抑制の効果が有効に発揮される。 As described above, in this embodiment, the thickness of the semiconductor substrate 1 can be those of, for example, about 70Myuemu~400myuemu, in particular, the effect of the above-mentioned warp suppressing by a 200μm or less are effectively exhibited.

図9は、半導体基板1の厚さ(単位:μm)と半導体ウェハ100の反り(単位mm)との関係について調べた結果を示す図である。 9, the thickness of the semiconductor substrate 1 (unit: [mu] m) and is a diagram showing the results of examining the relationship between the warpage of the semiconductor wafer 100 (in mm).

ここにおいて、半導体基板1の厚さは、そのまま、半導体ウェハ100の厚さとなる。 Here, the thickness of the semiconductor substrate 1, as it is a thickness of the semiconductor wafer 100. また、半導体ウェハ100の反りについては、上記図7の場合と同じように、各電極2〜4を表裏両面に形成した半導体ウェハ100において、上記図3に示す反りtを求めたものである。 As for the warping of the semiconductor wafer 100, as in the case of FIG 7, the semiconductor wafer 100 formed with the electrode 2-4 on both sides, in which to determine the warp t shown in FIG. 3.

また、図9において、半導体ウェハ100のサイズは直径6インチとし、半導体基板1の基板表面1aの全面積に対するAl電極11の占める占有面積の比率は70%となるようにした。 Further, in FIG. 9, the size of the semiconductor wafer 100 is a 6 inch diameter, the ratio of the area occupied by the Al electrode 11 to the total area of ​​the substrate surface 1a of the semiconductor substrate 1 was set to be 70%. また、表面Ni膜応力を8.9×10 7 Paとし、裏面Ni膜応力を2.7×10 8 Paとして、Ni膜応力比は3とした。 Further, the surface Ni film stress and 8.9 × 10 7 Pa, the back surface Ni film stress as 2.7 × 10 8 Pa, and a Ni film stress ratio is 3.

そして、図9では、研削によって、半導体ウェハ100の厚さ、すなわち半導体基板1の厚さを変えていき、そのようにしたときの半導体ウェハ100の反りを調べた結果が示されている。 Then, in FIG. 9, by grinding, thickness of the semiconductor wafer 100, i.e., will change the thickness of the semiconductor substrate 1, the result of examining the warp of the semiconductor wafer 100 is shown when you do so.

図9に示すように、大きな反りを生じやすい厚さ200μm以下の半導体ウェハ100であっても、半導体ウェハ100の反りは3mm以下に抑えられている。 As shown in FIG. 9, even large warpage in the semiconductor wafer 100 thickness 200μm following prone to warping of the semiconductor wafer 100 is suppressed to less than 3mm.

また、上述したように、本実施形態では、半導体基板1の基板表面1aの全面積に対するAl電極11の占める占有面積の比率(以下、Al電極占有率という)は、30%〜80%程度のものにできる。 As described above, in this embodiment, the ratio of the area occupied by the Al electrode 11 to the total area of ​​the substrate surface 1a of the semiconductor substrate 1 (hereinafter, referred to as Al electrode occupancy ratio) of about 30% to 80% It can be the thing.

このAl電極占有率が大きいということは、半導体基板1の基板表面1aにおいて、Niメッキ層13aもそのAl電極占有率に近い比率で多く存在することになり、その結果、半導体ウェハ100の反りが大きくなりやすい。 The fact that the Al electrode occupancy ratio is large, the substrate surface 1a of the semiconductor substrate 1, Ni plating layer 13a also will be present much in close proportion to the Al electrode occupancy, as a result, warpage of the semiconductor wafer 100 It tends to be large.

特に、このAl電極占有率が30%以上のものでは、半導体ウェハ100の反りが大きくなりやすいため、本実施形態の対策を採ることにより上述した反り抑制の効果が有効に発揮される。 In particular, the Al electrode occupancy ratio is not less than 30%, since the warp of the semiconductor wafer 100 tends to be large, the effect of the above-mentioned warp suppressing by taking the measures of this embodiment is effectively exhibited.

図10は、Al電極占有率(単位:%)と半導体ウェハ100の反り(単位:mm)との関係を調べた結果を示す図である。 10, Al electrode occupancy (unit:%) and the warp of the semiconductor wafer 100 (Unit: mm) is a diagram showing the results of examining the relationship between.

ここで、Al電極占有率は、半導体ウェハ100に形成されるAl電極11のサイズを変えることで変えていった。 Here, the Al electrode occupancy went varied by changing the size of the Al electrode 11 formed on the semiconductor wafer 100. また、半導体ウェハ100の反りについては上記図7と同様に、各電極2〜4を表裏両面に形成した半導体ウェハ100において、上記図3に示す反りtを求めたものである。 Furthermore, the warp of the semiconductor wafer 100 in the same manner as in Figure 7, the semiconductor wafer 100 formed with the electrode 2-4 on both sides, in which to determine the warp t shown in FIG. 3.

また、図10においては、半導体ウェハ100のサイズは直径6インチとし、その厚さは70μmと比較的薄いものとした。 Further, in FIG. 10, the size of the semiconductor wafer 100 is set to 6 inches in diameter, and its thickness was relatively thin with 70 [mu] m. また、この図10においては、表面Ni膜応力を8.9×10 7 Paとし、裏面Ni膜応力を2.7×10 8 Paとして、Ni膜応力比は3とした。 Further, in FIG. 10, the surface Ni film stress and 8.9 × 10 7 Pa, the back surface Ni film stress as 2.7 × 10 8 Pa, and a Ni film stress ratio is 3.

図10に示すように、Al電極占有率が30%以上である場合であっても、上述したNi膜応力を3以上とした関係を満足させることにより、半導体ウェハ100の反りを3mm以下に抑えることができる。 As shown in FIG. 10, even when the Al electrode occupancy is 30% or more, by satisfying the relation that the Ni film stress of 3 or more as described above, reduced to 3mm below the warp of the semiconductor wafer 100 be able to.

以上述べてきたように、本実施形態では、半導体基板1における基板表面1aにAl電極11を備え、半導体基板1における基板裏面1bに裏面電極4を備えてなる半導体装置としての半導体チップ10が提供される。 As has been described above, in this embodiment, includes an Al electrode 11 on the substrate surface 1a of the semiconductor substrate 1, the semiconductor chip 10 is provided as a semiconductor device including a back electrode 4 on the back surface of the substrate 1b of the semiconductor substrate 1 It is.

そして、この半導体チップ10においては、Al電極11の表面に、当該表面側からNiメッキ層13a、Auメッキ層13bが順次無電解メッキにより積層されてなる金属電極13が形成されており、裏面電極4はPVD法により形成されたNi膜4bからなり、該Ni膜4bの膜応力が金属電極13におけるNiメッキ層13aの膜応力の3倍以上であることを主たる特徴としている。 Then, the semiconductor chip 10, the surface of the Al electrode 11, and Ni plating layer 13a from the surface side, the metal electrode 13 Au plating layer 13b are laminated by electroless plating sequentially is formed, the back surface electrode 4 consists Ni film 4b formed by a PVD method, and mainly characterized in that the film stress of the Ni film 4b is three times or more the film stress of the Ni plating layer 13a in the metal electrode 13.

なお、上述したように、このような特徴を有する金属電極13としては、接続相手がはんだ60であるエミッタ電極2の金属電極13の場合だけではなく、接続相手がボンディングワイヤ70であるゲート電極3の金属電極13の場合についても、同様のものである。 As described above, as the metal electrode 13 having such a feature, connection partner not only the case of the emitter electrode 2 of the metal electrode 13 is a solder 60, a gate electrode 3 connected partner is a bonding wire 70 for the case of the metal electrode 13 is also similar.

つまり、本実施形態の金属電極13は、外部接続用のものであって、はんだやボンディングワイヤといった外部接続部材以外にも、その他の外部接続部材と接続されるものであってもよい。 In other words, the metal electrode 13 of the present embodiment, there is for external connection, in addition to the external connection members such as solder or a bonding wire, or may be connected to the other external connection member.

また、半導体装置の実装形態は、上記したヒートシンク20〜40を用いた両面はんだ付けモールド構造に限定されるものではなく、例えば、リードフレームやプリント基板等を用いた実装を行うようにしてもよい。 Moreover, implementation of the semiconductor device is not limited to the double-sided soldering mold structure using a heat sink 20 to 40 described above, for example, it may be performed to implement using a lead frame or a printed circuit board or the like .

また、本発明においては、上記Ni膜応力比が3以上であることを要部構成とするものであり、その他、半導体ウェハのサイズや厚さ、半導体基板に形成される素子の種類等は適宜設計変更してもよい。 In the present invention, it is intended to be a main part configuration that the Ni film stress ratio is 3 or more, other, size and thickness of the semiconductor wafer, the kind of elements formed on a semiconductor substrate as appropriate it may be changed design.

本発明の実施形態に係る半導体装置としての半導体チップを用いた実装構造を示す概略断面図である。 The mounting structure using the semiconductor chip as a semiconductor device according to an embodiment of the present invention is a schematic sectional view showing. (a)は図1中の半導体チップにおけるエミッタ電極の近傍部の拡大断面図であり、(b)は図1中の半導体チップにおけるコレクタ電極の一部を拡大して示す概略断面図である。 (A) is an enlarged sectional view of the vicinity of the emitter electrode in the semiconductor chip in FIG. 1 is a schematic sectional view showing an enlarged part of (b) the collector electrode of the semiconductor chip in FIG. 半導体ウェハの反りの様子を示す図である。 It is a diagram showing a state of warping of the semiconductor wafer. 半導体チップの基板表面におけるAl電極の平面パターンの一例を示す平面図である。 Is a plan view showing an example of a plane pattern of the Al electrode on the substrate surface of the semiconductor chip. 半導体チップの製造に用いる半導体ウェハの概略平面図である。 It is a schematic plan view of a semiconductor wafer used in the manufacture of semiconductor chips. 半導体チップの製造方法を示す工程図である。 Is a process diagram showing the method of manufacturing the semiconductor chip. Ni膜応力比と半導体ウェハの反りとの関係を調べた結果を示す図である。 Is a diagram showing the results of examining the relationship between the warpage of the Ni film stress ratio and the semiconductor wafer. 裏面Ni膜の膜応力とその膜密度との関係を具体的に調べた結果を示す図である。 Is a diagram showing the results of specifically investigate the relationship between film stress of the back surface Ni film and its film density. 半導体基板の厚さと半導体ウェハの反りとの関係について調べた結果を示す図である。 Is a diagram showing the results of examining the relationship between warping of thickness and the semiconductor wafer of the semiconductor substrate. Al電極占有率と半導体ウェハの反りとの関係を調べた結果を示す図である。 It is a diagram showing the results of examining the relationship between the warpage of the Al electrode occupancy ratio and the semiconductor wafer. 本発明者らの試作品としての半導体装置の要部を示す概略断面図である。 A main part of a semiconductor device as the inventors of the prototype is a schematic cross-sectional view illustrating.

符号の説明 DESCRIPTION OF SYMBOLS

1…半導体基板、1a…半導体基板の基板表面、 1 ... semiconductor substrate, 1a ... semiconductor substrate surface of the substrate,
1b…半導体基板の基板裏面、4…裏面電極としてのコレクタ電極、 1b ... substrate back surface of the semiconductor substrate, 4 ... a collector electrode as a back electrode,
4b…コレクタ電極のNi膜、10…半導体装置としての半導体チップ、 4b ... Ni film of the collector electrode, a semiconductor chip as a 10 ... semiconductor device,
11…Al電極、13…金属電極、13a…Niメッキ層、 11 ... Al electrode, 13 ... metal electrode, 13a ... Ni plating layer,
13b…Auメッキ層、100…半導体ウェハ。 13b ... Au plating layer, 100 ... semiconductor wafer.

Claims (5)

  1. 半導体基板(1)における素子が形成された面である基板表面(1a)にアルミニウムからなるアルミニウム電極(11)を備え、前記半導体基板における前記基板表面とは反対側の基板裏面(1b)に裏面電極(4)を備えてなる半導体装置において、 Comprising a semiconductor substrate (1) element is the formation in the plane in which the substrate surface aluminum electrode (11) made of aluminum (1a), wherein the said substrate surface of a semiconductor substrate back surface opposite to the substrate back surface (1b) in the semiconductor device including an electrode (4),
    前記アルミニウム電極の表面には、メッキ形成されたニッケルメッキ層(13a)を含む外部接続用の金属電極(13)が形成されており、 Wherein the surface of the aluminum electrode is a metal electrode for external connection, including nickel-plated layer formed by plating a (13a) (13) is formed,
    前記裏面電極は物理的気相成長法により形成されたニッケル膜(4b)を含み、前記ニッケル膜の膜応力が前記金属電極における前記ニッケルメッキ層の膜応力の3倍以上であることを特徴とする半導体装置。 The back electrode comprises a nickel film formed by physical vapor deposition (4b), and wherein the film stress of the nickel film is not less than 3 times the film stress of the nickel plating layer of the metal electrode semiconductor device.
  2. 前記ニッケル膜(4b)の膜応力が2.7×10 8 Pa以上であり、前記ニッケルメッキ層(13a)の膜応力が8.9×10 7 Pa以下であることを特徴とする請求項1に記載の半導体装置。 The film stress of the nickel film (4b) is not less 2.7 × 10 8 Pa or more, according to claim 1, the film stress of the nickel plating layer (13a) is equal to or less than 8.9 × 10 7 Pa the semiconductor device according to.
  3. 前記半導体基板(1)の厚さが200μm以下であることを特徴とする請求項1または2に記載の半導体装置。 The semiconductor device according to claim 1 or 2, wherein the thickness of the semiconductor substrate (1) is 200μm or less.
  4. 前記半導体基板(1)の前記基板表面(1a)の全面積に対する前記アルミニウム電極(11)の占める占有面積の比率が30%以上であることを特徴とする請求項1ないし3のいずれか一つに記載の半導体装置。 Any one of claims 1 to 3 ratio of the area occupied by said occupied by the aluminum electrode (11) is equal to or less than 30% relative to the total area of ​​the substrate surface (1a) of said semiconductor substrate (1) the semiconductor device according to.
  5. 前記金属電極(13)上にはSnを主成分とするはんだが接続されるものであり、前記ニッケルメッキ層(13a)の膜厚は少なくとも5μm程度以上に調整されていることを特徴とする請求項1ないし4のいずれか一つに記載の半導体装置。 Wherein said on the metal electrode (13) is intended to be connected to the solder mainly composed of Sn, thickness of the nickel plating layer (13a) is characterized in that it is adjusted to more than at least 5μm about the semiconductor device of any one of claim 1 to 4.
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