JP2018195357A - メモリ装置およびセンサ装置 - Google Patents

Abstract

【課題】先行技術文献においては、モニタセルの閾値電圧とメインセルの閾値電圧との相対的な大小関係が考慮されていない。したがって、メインセルのデータを正しく読み出すために、未だ改善の余地がある。
【解決手段】複数のメモリセルを各々有するメインメモリおよびモニタメモリを備え、通常時におけるメインメモリの読出し閾値電圧である第１の閾値電圧よりも高い第２の閾値電圧でモニタメモリの複数のメモリセルを読み出した結果が予め定められた第１基準を満たさなかった場合に、第１の閾値電圧よりも低い第３の閾値電圧でメインメモリの複数のメモリセルを読み出すメモリ装置を提供する。
【選択図】図４

Description

本発明は、メモリ装置およびセンサ装置に関する。

モニタセル（ダミーセルともいう）のデータを読出し、モニタセルの閾値電圧の変化に応じて、メインセルのデータを読み出すことが知られている（例えば、特許文献１および２参照）。また、モニタセルを用いず、メインセルのデータを読み出すことも知られている（例えば、特許文献３参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２００９−１４０５６４号公報
［特許文献２］ 特開２００６−１１４０７８号公報
［特許文献３］ 特開２００６−１４７０７３号公報

これらの先行技術文献においては、モニタセルの閾値電圧とメインセルの閾値電圧との相対的な大小関係が考慮されていない。したがって、メインセルのデータを正しく読み出すために、未だ改善の余地がある。

本発明の第１の態様においては、メモリ装置を提供する。メモリ装置は、複数のメモリセルを各々有するメインメモリおよびモニタメモリを備えてよい。メモリ装置は、第１の閾値電圧よりも高い第２の閾値電圧でモニタメモリの複数のメモリセルを読み出した結果が予め定められた第１基準を満たさなかった場合に、第１の閾値電圧よりも低い第３の閾値電圧でメインメモリの複数のメモリセルを読み出してよい。第１の閾値電圧は、通常時におけるメインメモリの読出し閾値電圧であってよい。

メインメモリおよびモニタメモリの複数のメモリセルは、同一のワード線に電気的に接続されてよい。

第２の閾値電圧でモニタメモリの複数のメモリセルを読み出した結果が予め定められた第１基準を満たさなかった場合とは、第２の閾値電圧でモニタメモリの複数のメモリセルを読み出した結果、モニタメモリの複数のメモリセルの少なくとも１つにエラーが生じた場合であってよい。第１基準を満たさなかった場合、かつ、第２の閾値電圧よりも低い第４の閾値電圧でモニタメモリの複数のメモリセルを読み出した結果、モニタメモリの複数のメモリセルの全てにエラーが生じない場合に、第３の閾値電圧でメインメモリの複数のメモリセルを読み出してよい。

メモリ装置は、第２の閾値電圧でモニタメモリの複数のメモリセルを読み出す前に、第１の閾値電圧でメインメモリの前記複数のメモリセルを読み出してよい。

メモリ装置は、第３の閾値電圧でメインメモリの複数のメモリセルを読み出した結果に基づいて、メインメモリの複数のメモリセルをリフレッシュしてよい。

メモリ装置は、第２の閾値電圧よりも低い第４の閾値電圧でモニタメモリの複数のメモリセルを読み出した結果に基づいて、モニタメモリの複数のメモリセルをリフレッシュしてよい。

第２の閾値電圧よりも低い第４の閾値電圧でモニタメモリの複数のメモリセルを読み出した結果が予め定められた第２基準を満たさなかった場合に、メモリ装置は、メインメモリの複数のメモリセルのデータ保持特性が異常であることを示すフラグを立ててよい。

第４の閾値電圧は、記第１の閾値電圧以上であってよい。

第２の閾値電圧でモニタメモリの複数のメモリセルを読み出した結果が予め定められた第１基準を満たす場合に、メモリ装置は、メインメモリおよびモニタメモリをリフレシュしなくてよい。

メインメモリの複数のメモリセルにデータを書き込んだ直後において、メインメモリの複数のメモリセルは、異なるデータ値を示す第１の閾値電圧分布と第２の閾値電圧分布とを有してよい。第３の閾値電圧よりも高い第１の閾値電圧は、第１の閾値電圧分布の平均値と第２の閾値電圧分布の平均値との中間の閾値電圧以上、第１の閾値電圧分布における最小の閾値電圧以下の電圧であってよい。

メモリ装置は、第１、第２および第３のワード線と、複数のデータ線とを有してよい。第１、第２および第３のワード線は、隣接して設けられてよい。複数のデータ線は、第１、第２および第３のワード線の各々と交差してよい。モニタメモリは、複数のメモリセルと、複数の第１追加メモリセルと、複数の第２追加メモリセルとを含んでよい。複数のメモリセルは、第１のワード線に各々電気的に接続されてよい。複数の第１追加メモリセルは、第２のワード線に各々電気的に接続されてよい。第２のワード線は、第１のワード線に隣接してよい。第２のワード線は、第１のワード線とは異なってよい。複数の第２追加メモリセルは、第３のワード線に各々電気的に接続されてよい。第３のワード線は、第２のワード線に隣接してよい。第３のワード線は、第１のワード線および第２のワード線とは異なってよい。複数のメモリセルは、異なるデータ値が第１のパターンでデータが書き込まれた繰り返し領域を含んでよい。複数の第１追加メモリセルは、第１のパターンとは異なる第２のパターンでデータが書き込まれた繰り返し領域を含んでよい。複数の第２追加メモリセルは、第１のパターンでデータが書き込まれた繰り返し領域を含んでよい。

本発明の第２の態様においては、センサ装置を提供する。センサ装置は、圧力センサ部と、トリミング回路と、メモリ装置とを備えてよい。トリミング回路は、圧力センサ部への印加電流を調整してよい。メモリ装置は、トリミング回路へ供給するトリミングデータを保存してよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

第１実施形態におけるメモリ装置１００の回路構成を示す図である。 メインメモリ２０およびモニタメモリ３０を示す図である。 第１の閾値電圧（ＳＡ０）、第２の閾値電圧（ＳＡ１）、第３の閾値電圧（ＳＡ２）および第４の閾値電圧（ＳＡ３）を説明する図である。 メモリ装置１００におけるデータのリフレッシュを説明するフロー図である。 第１の閾値電圧（ＳＡ０）を説明する図である。 第１変形例におけるモニタメモリ３０のデータパターンを説明する図である。 第２実施形態におけるセンサ装置２００の回路構成を示す図である。 トリミング回路１１０の概要を説明する図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、第１実施形態におけるメモリ装置１００の回路構成を示す図である。本例のメモリ装置１００は、メモリセルアレイ１０、ワード線制御部４０、データ線制御部５０、制御部６０、データ入出力バッファ７０およびデータ入出力端子８０を備える。

本例のメモリセルアレイ１０は、複数のメモリセル１２と、複数のワード線１４と、複数のデータ線１６とを含む。本例において、複数のワード線１４は行方向に延伸し、複数のデータ線１６は列方向に延伸する。１つのメモリセル１２は、１つのワード線１４と１つのデータ線１６との交点近傍に設けられてよい。

本例のメモリ装置１００は、フラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）装置である。また、本例のメモリセルアレイ１０はＮＡＮＤ型である。ただし、他の例においてメモリセルアレイ１０はＮＯＲ型であってもよい。また、メモリセルアレイ１０は、ＥＰＲＯＭまたはＥＥＰＲＯＭであってもよい。

本例のメモリセルアレイ１０は、ソースが接地されたグランド（ＧＮＤ）選択用のトランジスタと、ドレインがデータ線１６に電気的に接続されたビット線選択用のトランジスタとを含んでよい。例えば、データ線１６と平行な方向（列方向）において、グランド選択用のトランジスタとビット線選択用のトランジスタとの間には、８個、１６個または３２個のメモリセル１２が設けられる。

メモリセルアレイ１０は、メインメモリ２０およびモニタメモリ３０を含む。メインメモリ２０およびモニタメモリ３０は、ＮＡＮＤ型の構造を有してよい。本例のメインメモリ２０およびモニタメモリ３０は、各々複数のメモリセル１２を有する。メモリセル１２には、情報が記録されてよい。情報は、メモリセル１２の浮遊ゲートにおける電子の有無に対応するテータ値であってよい。当該情報は、例えば、浮遊ゲートに電子が注入された状態に対応するデータ値「０」の情報と、浮遊ゲートから電子が放出された状態に対応するデータ値「１」の情報とを含む。

メモリセル１２は、フラッシュメモリの構造を有してよい。具体的には、メモリセル１２は、半導体基板中に設けられたソースおよびドレインと、ソースおよびドレイン間のチャネル領域と、半導体基板上に設けられたトンネル酸化膜と、トンネル酸化膜上の浮遊ゲートと、浮遊ゲート上の絶縁膜と、当該絶縁膜上の制御ゲートとを含んでよい。

メモリ装置１００は、ワード線１４およびデータ線１６を用いて、メモリセル１２にデータを書き込むことができ、メモリセル１２からデータを読み出すことができる。例えば、メモリセル１２にデータ値「０」を書き込む場合、トンネル酸化膜を通って半導体基板から浮遊ゲートへ電子が注入される。これに対して、メモリセル１２からデータ値「１」を書き込む場合、トンネル酸化膜を通って浮遊ゲートから半導体基板に電子が放出される。浮遊ゲートから半導体基板に電子が放出されることを、データを消去すると表現してもよい。

メモリセル１２からデータを読み出す場合、ワード線１４を介して制御ゲートに所定の閾値電圧Ｖ_ｔｈを印加してよい。制御ゲートに所定の閾値電圧Ｖ_ｔｈを印加した場合に、浮遊ゲートに電子が注入されていない（即ち、データ値が「１」である）メモリセル１２ではソース‐ドレイン間電流Ｉ_ｄｓが流れる。これに対して、制御ゲートに所定の閾値電圧Ｖ_ｔｈを印加した場合に、浮遊ゲートに電子が注入された（即ち、データ値が「０」である）メモリセル１２ではソース‐ドレイン間電流Ｉ_ｄｓが流れない。各メモリセル１２における電流Ｉ_ｄｓの有無は、データ線１６を介して検出することができる。

メモリセル１２の浮遊ゲートに蓄積された電子は、制御ゲートからの電界を弱める作用を有し得る。それゆえ、浮遊ゲートに電子が注入された（即ち、データ値が「０」である）メモリセル１２においてＩ_ｄｓが流れる閾値電圧Ｖ_ｔｈ０は、浮遊ゲートに電子が注入されていない（即ち、データ値が「１」である）メモリセル１２においてＩ_ｄｓが流れる閾値電圧Ｖ_ｔｈ１よりも高くてよい。データ値「１」を読み出す場合の閾値電圧Ｖ_ｔｈは、閾値電圧Ｖ_ｔｈ１よりも高く閾値電圧Ｖ_ｔｈ０よりも低くてよい。これに対して、閾値電圧Ｖ_ｔｈにおいてＩ_ｄｓが流れないメモリセル１２は、データ値「０」を有すると見なしてよい。

本例のワード線制御部４０は、ワード線１４に電気的に接続される。ワード線制御部４０は、ワード線１４に選択的に電圧を印加することにより、制御するワード線１４を選択してよい。ワード線制御部４０は、メモリセル１２へのデータの書き込み、メモリセル１２からのデータの読出し、および、メモリセル１２におけるデータの消去を制御してよい。

本例のデータ線制御部５０は、データ線１６に電気的に接続される。データ線制御部５０は、選択的にデータ線１６に対して所定の電圧を印加することにより、制御するデータ線１６を選択してよい。データ線制御部５０は、メモリセル１２へのデータの書き込み制御、および、メモリセル１２からのデータの読出しを行ってよい。

データ線制御部５０は、１つのデータ線１６に対して１つのセンスアンプを有してよい。センスアンプは、メモリセル１２から読み出されたデータの電圧信号を増幅し、当該データを一時的に保持してよい。データ線制御部５０は、データ入出力バッファ７０を介して各メモリセル１２から読み出したデータをデータ入出力端子８０に出力してよい。データ入出力端子８０は、当該データをホスト９０に出力してよい。ホスト９０は、例えばＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）である。

ホスト９０は、メモリ装置１００の外に位置してよい。ホスト９０は、メモリ装置１００に対して、データの書き込み、読出し、および消去の対象となるメモリセル１２のアドレスを指定してよい。また、ホスト９０は、データ入出力端子８０およびデータ入出力バッファ７０を介して、動作コマンドを制御部６０に入力してよい。

制御部６０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）およびＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等を有してよい。制御部６０は、ホスト９０からの動作コマンドをデコードしてよい。制御部６０は、デコードした動作コマンドに基づいて、ワード線制御部４０およびデータ線制御部５０を制御してよい。制御部６０がデコードした動作コマンドは、ワード線制御部４０およびデータ線制御部５０に対して、メモリセル１２へのデータの書き込み、メモリセル１２からのデータの読出し、および、メモリセル１２におけるデータの消去を実行させてよい。制御部６０のＣＰＵは、例えば、ワード線制御部４０がワード線１４に供給する電圧値を制御し、データ線制御部５０がデータ線１６に供給する電圧値を制御する。また、制御部６０は、メモリセル１２から読み出したデータについて、後述の第１および第２基準を満たすか否か判断してよい。

メモリ装置１００は、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）訂正部を有してもよい。ＥＣＣ訂正部は、メモリセル１２から読み出したデータを記録または伝送するときに発生した誤りを検出および訂正してよい。

図２は、メインメモリ２０およびモニタメモリ３０を示す図である。図２においては、隣接して設けられた３個のワード線１４（Ｗ０、Ｗ１およびＷ２）を示す。なお、メモリセルアレイ１０が４個以上のワード線１４を有してよいのは勿論である。Ｗ０、Ｗ１およびＷ２は、それぞれ第１、第２および第３のワード線１４の一例である。本例において、Ｗ１は、Ｗ０に隣接しＷ０とは異なるワード線１４である。また、Ｗ２は、Ｗ１に隣接し、Ｗ０およびＷ１とは異なるワード線１４である。

本例の複数のデータ線１６は、Ｗ０、Ｗ１およびＷ２の各々と交差する。本例のメインメモリ２０は１２８個のデータ線１６（Ｄ０、Ｄ１…Ｄ１２７）を有し、モニタメモリ３０は２４個のデータ線１６（ＭＤ０、ＭＤ１…ＭＤ２３）を有する。メインメモリ２０とモニタメモリ３０とは、接続されるデータ線１６により区別してよい。

メインメモリ２０のメモリセル１２とモニタメモリ３０のメモリセル１２とは、同一のワード線１４に電気的に接続されてよい。本例では、メインメモリ２０における１２８個のメモリセル１２とモニタメモリ３０の２４個のメモリセル１２とが、各々Ｗ０に電気的に接続する。なお、本例において、メモリセル１２がワード線１４に電気的に接続するとは、メモリセル１２の制御ゲートがワード線１４に電気的に接続することを意味する。

同様に、メインメモリ２０における１２８個のメモリセル１２とモニタメモリ３０の２４個のメモリセル１２とが、各々Ｗ１に電気的に接続する。Ｗ１に電気的に接続するモニタメモリ３０のメモリセル１２は、複数の第１追加メモリセルの一例である。また、メインメモリ２０における１２８個のメモリセル１２とモニタメモリ３０の２４個のメモリセル１２とが、各々Ｗ２に電気的に接続する。Ｗ２に電気的に接続するモニタメモリ３０のメモリセル１２は、複数の第２追加メモリセルの一例である。

本例においては、ワード線１４がメインメモリ２０およびモニタメモリ３０において共通である。それゆえ、メインメモリ２０およびモニタメモリ３０にはワード線制御部４０から共通の電圧が印加される。このように、メインメモリ２０およびモニタメモリ３０は、同じ駆動状態を経験してよい（つまり、書き込み頻度が同程度であってよい）。異なるワード線に接続される場合に比べて同一のワード線１４に接続される方が、メインメモリ２０およびモニタメモリ３０のメモリセル１２は、劣化の傾向がより類似し得る。本例では、同一のワード線１４に接続されたメインメモリ２０およびモニタメモリ３０のメモリセル１２を読み出すことによって、メインメモリ２０のモニタメモリ３０の閾値電圧の変化（即ち、データの劣化具合）をより正確に判定することができる。

なお、他の例においては、メインメモリ２０におけるデータの書き込みおよび消去の単位であるブロックまたはページにつき、モニタメモリ３０のメモリセル１２を少なくとも一つ設けてもよい。モニタメモリ３０における少なくとも一つのメモリセル１２は、メインメモリ２０におけるいずれかのワード線１４に電気的に接続してよい。

図３は、第１の閾値電圧（ＳＡ０）、第２の閾値電圧（ＳＡ１）、第３の閾値電圧（ＳＡ２）および第４の閾値電圧（ＳＡ３）を説明する図である。本例においては、第１の閾値電圧（ＳＡ０）〜第４の閾値電圧（ＳＡ３）をメモリセルアレイ１０に保持されていたデータをリフレッシュするために用いる。

図３の（ａ）は、メインメモリ２０におけるメモリセル１２の閾値電圧分布を示す。図３の（ａ）において、横軸は閾値電圧を示し、縦軸は度数を示す。なお、度数は、同じ閾値電圧を有するメモリセル１２の数である。これに対して、図３の（ｂ）は、モニタメモリ３０におけるメモリセル１２の閾値電圧分布を示す。図３の（ｂ）において、横軸および縦軸は図３の（ａ）と同じである。

メモリセル１２にデータを書き込んだ直後の閾値電圧分布と、メモリセル１２にデータを書き込んだ後に所定時間が経過したときにおける閾値電圧分布とは異なる。書き込み直後における閾値電圧分布は、例えば、比較的シャープな分布である。これに対して、所定時間が経過後における閾値電圧分布は、例えば、書き込み直後における閾値電圧分布に比べて平均値の度数が低い、比較的フラットな分布である。

書き込み直後における図３の（ａ）および（ｂ）を比較すると、図３の（ａ）の方が平均値（μ）の度数が高く、かつ、標準偏差（σ）も大きい。これは、本例においてメインメモリ２０におけるメモリセル１２の数が、モニタメモリ３０におけるメモリセル１２の数よりも十分に多いことに起因すると考えてよい。

メモリセル１２にデータを書き込んでから時間が経過すると共に、メモリセル１２の浮遊ゲートからトンネル酸化膜を通って半導体基板へ電子が抜ける。電子の抜けは、複数のメモリセル１２においてランダムに、かつ、不可避的に生じ得る。経過時間が長いほどより多くの電子が抜ける。それゆえ、メモリセル１２のデータは定期的にリフレッシュする必要がある。なお、本例において、データのリフレッシュとは、メモリセルアレイ１０に記録されていたデータをメモリセル１２に再書込みすることをいう。

浮遊ゲートからの電子の抜けに起因して、メモリセル１２の閾値電圧分布が変化し得る。具体的には、メモリセル１２の閾値電圧分布が中性閾値電圧に向かって移動する。例えば、閾値電圧分布は、０．５［Ｖ］から１［Ｖ］程度中性閾値電圧に向かって移動する。図３の（ａ）および（ｂ）に示す様に、所定時間が経過した後における閾値電圧分布は、書き込み直後に比べて、平均値の度数は小さくなり、標準偏差は大きくなる。

メインメモリ２０およびモニタメモリ３０において、閾値分布の移動の程度は同じであってよい。本例のメインメモリ２０およびモニタメモリ３０においては、書き込み直後の閾値分布の平均値は互いに一致し、所定時間経過後の閾値分布の平均値も互いに一致する。なお、所定時間経過後の閾値分布の移動の程度は、書き込みおよび消去の回数、ならびに、トンネル酸化膜の劣化等にも起因し得る。

第１の閾値電圧（ＳＡ０）は、通常時におけるメインメモリ２０のメモリセル１２の読出し閾値電圧である。通常時におけるメインメモリ２０のメモリセル１２の読出し閾値電圧とは、データの書き込み直後から閾値電圧分布が変化しないことを前提とした場合のメモリセル１２の読出し閾値電圧であってよい。第１の閾値電圧（ＳＡ０）は、例えば、データの書き込み直後におけるメインメモリ２０の全てのメモリセル１２の閾値電圧分布よりも小さく、かつ、所定時間が経過した後におけるメインメモリ２０のいずれかのメモリセル１２の閾値電圧分布よりも大きい電圧値を有する。

第２の閾値電圧（ＳＡ１）は、モニタメモリ３０における複数のメモリセル１２を読み出すための閾値電圧である。第２の閾値電圧（ＳＡ１）は、第１の閾値電圧（ＳＡ０）よりも高い閾値電圧である。つまり、第２の閾値電圧（ＳＡ１）は、第１の閾値電圧（ＳＡ０）に比べてデータ保持時間が短い場合におけるメモリセル１２の読出し条件でもある。

第３の閾値電圧（ＳＡ２）は、メインメモリ２０における複数のメモリセル１２を読み出すための閾値電圧である。第３の閾値電圧（ＳＡ２）は、第１の閾値電圧（ＳＡ０）よりも低い閾値電圧である。つまり、第３の閾値電圧（ＳＡ２）は、第１の閾値電圧（ＳＡ０）に比べてデータ保持時間が長い場合におけるメモリセル１２の読出し条件でもある。

本例においては、第２の閾値電圧（ＳＡ１）でモニタメモリ３０の複数のメモリセル１２を読み出した結果が予め定められた第１基準を満たさなかった場合に、第３の閾値電圧（ＳＡ２）でメインメモリ２０の複数のメモリセル１２を読み出す。本例において、第１基準を満たすとは、第２の閾値電圧（ＳＡ１）でモニタメモリ３０の複数のメモリセル１２を読み出した結果、モニタメモリ３０の全てのメモリセル１２においてデータ値の変化がないことを意味する。それゆえ、第１基準を満たさなかった場合とは、第２の閾値電圧（ＳＡ１）でモニタメモリ３０の複数のメモリセル１２を読み出した結果、モニタメモリ３０の複数のメモリセル１２の少なくとも１つにエラーが生じた（即ち、データ値の変化が生じた）場合である。少なくとも１つのメモリセル１２にエラーが生じた場合に第１基準を満たさないと規定することで、複数のメモリセル１２にエラーが生じた場合に基準を満たさないと既定する場合に比べて、エラー検出感度を高くすることができる。

図３の（ｂ）に示す様に、第２の閾値電圧（ＳＡ１）よりも高い閾値電圧を有するメモリセル１２はデータ値が「０」であり、第２の閾値電圧（ＳＡ１）よりも低い閾値電圧を有するメモリセル１２はデータ値が「１」である。このように、本例のモニタメモリ３０においては、第２の閾値電圧（ＳＡ１）メモリセル１２で読み出した結果、エラーが生じている。

上述のように、メインメモリ２０とモニタメモリ３０とで閾値電圧分布が異なる。本例においては、メインメモリ２０およびモニタメモリ３０の閾値電圧分布を考慮して、第１の閾値電圧（ＳＡ０）よりも高い第２の閾値電圧（ＳＡ１）でモニタメモリ３０を読み出す。このように本例では、メインメモリ２０およびモニタメモリ３０の両方の閾値電圧分布の変化に応じて適切にデータを読み出すことができる。

なお、仮に、第２の閾値電圧（ＳＡ１）によりモニタメモリ３０を読出して、その結果、第２の閾値電圧（ＳＡ１）よりも低い参照閾値電圧（ＳＡｒｅｆ）によりモニタメモリ３０を読出すことが適切であると分かった場合であっても、参照閾値電圧（ＳＡｒｅｆ）によりメインメモリ２０を読出すことは適切ではない。このように、メインメモリ２０とモニタメモリ３０との閾値電圧は、常に同じ値とすることは望ましくない。

第４の閾値電圧（ＳＡ３）は、モニタメモリ３０における複数のメモリセル１２を読み出すための閾値電圧である。第４の閾値電圧（ＳＡ３）は、第２の閾値電圧（ＳＡ１）よりも低い閾値電圧である。第４の閾値電圧（ＳＡ３）は、第２の閾値電圧（ＳＡ１）に比べてデータ保持時間が長く、かつ、第３の閾値電圧（ＳＡ２）に比べてデータ保持時間が短い場合におけるメモリセル１２の読出し条件でもある。

第４の閾値電圧（ＳＡ３）は第１の閾値電圧（ＳＡ０）以上であってよい。即ち、第４の閾値電圧（ＳＡ３）は、第１の閾値電圧（ＳＡ０）に比べてデータ保持時間が短い場合におけるメモリセル１２の読出し条件であってよい。この場合に、モニタメモリ３０をメインメモリ２０に比べてより厳しい条件で読み出すことができるので、ＳＡ３＝ＳＡ０である場合に比べてモニタメモリ３０のエラー検出感度を向上させることができる。なお、本例の第４の閾値電圧（ＳＡ３）は、第１の閾値電圧（ＳＡ０）と同じ電圧値である。

本例においては、第１基準を満たさなかった場合、かつ、第２基準を満たす場合に、第３の閾値電圧（ＳＡ２）でメインメモリ２０の複数のメモリセル１２を読み出す。本例において、第２基準を満たすとは、第４の閾値電圧（ＳＡ３）でモニタメモリ３０の複数のメモリセル１２を読み出した結果、モニタメモリ３０の複数のメモリセル１２の全てにデータ値の変化が生じない（即ち、エラーが生じない）ことを意味する。これにより、メインメモリ２０のデータを適切に読み出すことができる。

ＳＡ０〜ＳＡ３の具体的な一例について説明する。例えば、メモリセル１２において、浮遊ゲートに電子が注入されていない状態で制御ゲートに電圧３．３Ｖを印加した場合に、５μＡのソース‐ドレイン間電流Ｉ_ｄｓが流れるとする。この場合に、メインメモリ２０の各メモリセル１２に電子が僅かながら残っているか否かを判定するべく、ＳＡ２は３．８Ｖ（＝３．３Ｖ＋０．５Ｖ）であってよい。また、メインメモリ２０の各メモリセル１２に電子が十分に残っているか否かを判定するべく、ＳＡ０は４．３Ｖ（＝３．３Ｖ＋０．５Ｖ＋０．５Ｖ）であってよい。

モニタメモリ３０に対して用いるＳＡ３およびＳＡ１は、メインメモリ２０の閾値電圧のばらつきを考慮して定めてよい。例えば、メインメモリ２０のメモリセル１２にデータを書き込んだ後にメモリセルアレイ１０を高温環境に放置することにより所定時間の加速試験を行った結果、メインメモリ２０の度数は、平均値から±０．６Ｖのばらつき範囲内に収まったとする（なお、ばらつき範囲は、メモリサイズおよび仕様等により異なってよく、０．６Ｖに限定されるものではない。）。この場合、ＳＡ３は、４．４Ｖ（＝ＳＡ２＋０．６Ｖ）であってよく、ＳＡ１は、４．９Ｖ（＝ＳＡ３＋０．５Ｖ）であってよい。

図４は、メモリ装置１００におけるデータのリフレッシュを説明するフロー図である。本例においては、まず、段階Ｓ１０において、データ線制御部５０が、第１の閾値電圧（ＳＡ０）でメインメモリ２０の複数のメモリセル１２を読み出す。

その後、段階Ｓ２０において、データ線制御部５０が、第２の閾値電圧（ＳＡ１）でモニタメモリ３０の複数のメモリセル１２を読み出す。つまり、本例においては、第２の閾値電圧（ＳＡ１）でモニタメモリ３０の複数のメモリセル１２を読み出す前に、第１の閾値電圧（ＳＡ０）でメインメモリ２０の複数のメモリセル１２を読み出す。

その後、段階Ｓ３０において、制御部６０が、モニタメモリ３０のデータが第１基準を満たすか否かを判断する。第２の閾値電圧（ＳＡ１）でモニタメモリ３０の複数のメモリセル１２を読み出した結果が予め定められた第１基準を満たす場合、即ち、モニタメモリ３０の全てのメモリセル１２においてデータ値の変化がない場合に（段階Ｓ３０においてＹＥＳ）、制御部６０はメインメモリ２０およびモニタメモリ３０をリフレシュしない。データのリフレッシュは、予め定められた時間間隔で行ってよく、段階Ｓ３０においてＹＥＳの場合、次のリフレッシュタイミングが来るまで、メモリセルアレイ１０のデータはリフレッシュされなくてよい。

これに対して、第２の閾値電圧（ＳＡ１）でモニタメモリ３０の複数のメモリセル１２を読み出した結果が予め定められた第１基準を満たさない場合（段階Ｓ３０においてＮＯ）、制御部６０は、第４の閾値電圧（ＳＡ３）でモニタメモリ３０の複数のメモリセル１２を読み出す（段階Ｓ４０）。

その後、段階Ｓ５０において、制御部６０は、モニタメモリ３０のデータが第２基準を満たすか否かを判断する。第４の閾値電圧（ＳＡ３）でモニタメモリ３０の複数のメモリセル１２を読み出した結果が予め定められた第２基準を満たす場合、即ち、モニタメモリ３０の全てのメモリセル１２においてデータ値の変化がない場合に（段階Ｓ５０においてＹＥＳ）、制御部６０は、第３の閾値電圧（ＳＡ２）でメインメモリ２０の複数のメモリセル１２を読み出す（段階Ｓ６０）。そして、第３の閾値電圧（ＳＡ２）で読み出した結果に基づいて、制御部６０は、ワード線制御部４０およびデータ線制御部５０を用いて、メインメモリ２０の複数のメモリセル１２をリフレッシュする（段階Ｓ７０）。

これに対して、第４の閾値電圧（ＳＡ３）でモニタメモリ３０の複数のメモリセル１２を読み出した結果が予め定められた第２基準を満たさなかった場合に、即ち、モニタメモリ３０の少なくとも１つメモリセル１２においてデータ値の変化がある場合に（段階Ｓ５０においてＮＯ）、制御部６０はメインメモリ２０の複数のメモリセル１２のデータ保持特性が異常であることを示すフラグを立てる（段階Ｓ９０）。メインメモリ２０とモニタメモリ３０との閾値電圧の経時変化特性は相関性を有するので、モニタメモリ３０のデータ保持特性に基づいて、メインメモリ２０の劣化が激しいことを推定することができる。なお、フラグ用のデータは、制御部６０内のＲＯＭに記録されてよい。

段階Ｓ７０においてメインメモリ２０をリフレッシュした後、第４の閾値電圧（ＳＡ３）でモニタメモリ３０の複数のメモリセル１２を読み出した結果に基づいて、制御部６０は、ワード線制御部４０およびデータ線制御部５０を用いて、モニタメモリ３０の複数のメモリセル１２をリフレッシュする（段階Ｓ８０）。

図５は、第１の閾値電圧（ＳＡ０）を説明する図である。横軸はメインメモリ２０の閾値電圧であり、縦軸はメインメモリ２０の度数である。閾値電圧分布Ａおよびａは、データ値「０」を有するメモリセル１２の閾値電圧分布である。閾値電圧分布Ａは、メインメモリ２０に複数のメモリセル１２にデータを書き込んだ直後におけるメモリセル１２の閾値電圧分布である。また、閾値電圧分布ａは、メモリセル１２にデータを書き込んだ後に所定時間が経過したときにおける閾値電圧分布である。閾値電圧分布Ａは、第１の閾値電圧分布の一例である。閾値電圧分布Ａおよびａの閾値電圧は、中性閾値電圧よりも高い。

閾値電圧分布Ｂおよびｂは、データ値「１」を有するメモリセル１２の閾値電圧分布である。閾値電圧分布Ｂは、メインメモリ２０に複数のメモリセル１２にデータを書き込んだ直後におけるメモリセル１２の閾値電圧分布である。また、閾値電圧分布ｂは、メモリセル１２にデータを書き込んだ後に所定時間が経過したときにおける閾値電圧分布である。閾値電圧分布Ｂは、第２の閾値電圧分布の一例である。閾値電圧分布Ｂおよびｂの閾値電圧は、中性閾値電圧よりも低い。

本例において、第１の閾値電圧（ＳＡ０）は、閾値電圧分布Ａの平均値（μ_Ａ）と閾値電圧分布Ｂの平均値（μ_Ｂ）との中間の閾値電圧以上、閾値電圧分布Ａにおける最小の閾値電圧（Ｖ_Ａｍｉｎ）以下の電圧であってよい。なお、本例において、μ_Ａおよびμ_Ｂの中間の閾値電圧は、中性閾値電圧である。

本例の第１の閾値電圧（ＳＡ０）は、中性閾値電以上Ｖ_Ａｍｉｎ以下の範囲に位置する閾値電圧分布ａの閾値電圧の範囲である。より具体的には、本例の第１の閾値電圧（ＳＡ０）は、閾値電圧分布ａの最小の閾値電圧（Ｖ_ａｍｉｎ）以上、閾値電圧分布ａの平均値（μ_ａ）以下の範囲である。

仮に、図４の段階Ｓ１０において、第１の閾値電圧（ＳＡ０）よりも小さな第３の閾値電圧（ＳＡ２）でメインメモリ２０のメモリセル１２を読み出す場合、隣接する閾値電圧分布を誤って読み出す可能性がある。例えば、段階Ｓ１０において、閾値電圧分布ａ（データ値「０」）のメモリセル１２を第３の閾値電圧（ＳＡ２）で読み出そうとする場合、図６において隣接する閾値電圧分布ｂ（データ値「１」）のメモリセル１２を誤って読み出す可能性がある。本例においては、例えば、第３の閾値電圧（ＳＡ２）を中性閾値電圧よりも高くすることにより、このような誤った読出しを防ぐことができる。

なお、本例はデータ値「０」および「１」の場合であるが、他の例においては、メモリセル１２にデータ値を多値レベルで保持する場合にも本例を適用してもよい。例えば、第１の閾値電圧（ＳＡ０）を、「１／３」、「２／３」および「３／３」を示す複数の閾値電圧分布の中間の閾値電圧とする。多値レベルの例においては、例えば、第３の閾値電圧（ＳＡ２）を隣接する閾値電圧分布の平均値の中間とすることにより、このような誤った読出しを防ぐことができる。

図６は、第１変形例におけるモニタメモリ３０のデータパターンを説明する図である。例えば、Ｗ０行とＭＤ０列との交点のデータ値が、対応するメモリセル１２が有するデータ値である。本例のモニタメモリ３０の複数のメモリセル１２は、繰り返し領域３２と、データ値０の領域３４と、データ値１の領域３６とを有する。

繰り返し領域３２においては、データ値０および１がワード線１４の延伸方向において交互に繰り返される。データ値０の領域３４においては、全てのメモリセル１２のデータ値が０である。データ値１の領域３６においては、全てのメモリセル１２のデータ値が１である。

繰り返し領域３２においては、異なるデータ値が第１のパターンでデータが書き込まれる。本例において、Ｗ０に電気的に接続された８個のメモリセル１２（ＭＤ０…ＭＤ７）は、ワード線１４の延伸方向においてデータ値０および１が第１パターン｛０，１，０，１，０，１，０，１｝で書き込まれている。

また、Ｗ１に電気的に接続された８個のメモリセル１２（ＭＤ０…ＭＤ７）は、ワード線１４の延伸方向において、データ値０および１が第１のパターンとは異なる第２パターン｛１，０，１，０，１，０，１，０｝で書き込まれている。Ｗ１に電気的に接続された８個のメモリセル１２は、第１追加メモリセルの一例である。

Ｗ２に電気的に接続された８個のメモリセル１２（ＭＤ０…ＭＤ７）は、データ値０および１が第１パターン｛０，１，０，１，０，１，０，１｝で書き込まれている。Ｗ２に電気的に接続された８個のメモリセル１２は、第２追加メモリセルの一例である。

このように、本例の繰り返し領域３２においては、マトリックス状に配置されたメモリセル１２に、データ値お０よび１をいわゆるチェッカー模様に配置する。これにより、データの読出し時および書き込み時のデータパターン依存性を検出することができる。

メモリセルアレイ１０中の回路構成およびレイアウトにも依るが、一般的に、隣り合うメモリセル１２が、同じデータ値（即ち、電荷状態またはビット値）である場合よりも異なるデータ値である方が、メモリセル１２間における電子のリークが発生しやすい。例えば、電子が注入されている浮遊ゲートから電子が注入されていない浮遊ゲートへ、電子のリークが発生し得る。それゆえ、繰り返し領域３２においては、データ値がより劣化しやすくなる可能性がある。

このように、モニタメモリ３０においてメモリセル１２間の干渉が生じやすい構成とすることにより、モニタメモリ３０における所定時間経過後の閾値電圧分布の移動幅（例えば、閾値電圧の平均値の変化量）をメインメモリ２０に比べて大きくすることができる。それゆえ、モニタメモリ３０のデータ値を判定することにより、メインメモリ２０をリフレッシュすべきか否か等の決定をより余裕をもって行うことができる。

さらに、本例では、モニタメモリ３０に繰り返し領域３２と、データ値０の領域３４およびデータ値１の領域３６とを設ける。繰り返し領域３２と、データ値０の領域３４およびデータ値１の領域３６とにおいて、データ値の劣化状態を比較することにより、データ値の劣化がデータ値のパターンに起因しているのか否かを確認することができる。

図７は、第２実施形態におけるセンサ装置２００の回路構成を示す図である。本例のセンサ装置２００は、第１実施形態のメモリ装置１００と、トリミング回路１１０と、圧力センサ部１２０とを備える。本例のメモリ装置１００は、トリミング回路１１０へ供給するトリミングデータを保存する。本例のトリミング回路１１０は、メモリ装置１００と圧力センサ部１２０とに電気的に接続する。本例のトリミング回路１１０は、メモリ装置１００からのトリミングデータを受けて、圧力センサ部１２０への印加電流を調整する。

図８は、トリミング回路１１０の概要を説明する図である。本例のトリミング回路１１０は、電源部１１６と、複数の抵抗部１１２と、複数のスイッチ部１１４と、制御部１１９とを有する。複数の抵抗部１１２は、電源部１１６と圧力センサ部１２０への出力端１１８との間において直列に接続される。スイッチ部１１４は、各抵抗部１１２に対して各々並列に設けられる。本例のトリミング回路１１０においては、ｎ個の抵抗部１１２とｎ個のスイッチ部１１４とが設けられる（なお、ｎは２以上の自然数）。

本例の制御部１１９は、メモリ装置１００からトリミングデータを受けて、いずれのスイッチ部１１４をオン／オフするか決定する制御信号をスイッチ部１１４に出力する。スイッチ部１１４は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）およびＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタであってよい。

本例において、スイッチ部１１４がオン状態である場合のオン抵抗または導通抵抗は、抵抗部１１２の抵抗に比べて十分に小さい。また、抵抗部１１２の抵抗は、トリミング回路１１０の出力電流Ｉを適切に調整できる値であってよい。抵抗部１１２の抵抗値は、Ｒ１＝Ｒ２＝…＝Ｒｎであってよく、Ｒ１＜Ｒ２＜…＜Ｒｎであってもよい。抵抗部１１２の抵抗値は、仕様に従い適切に定めてよい。トリミング回路１１０は、どのスイッチ部１１４をオン状態とするか、または、何個のスイッチ部１１４をオン状態とするかに応じて、出力電流Ｉを適切に調整することができる。これにより、圧力センサ部１２０の感度、温度特性およびオフセット等を調整することができる。

一例において、センサ装置２００は自動車のエンジン制御に用いられる。メモリ装置１００からのトリミングデータが誤った場合、センサ装置２００が適切に動作しない恐れがある。それゆえ、メモリ装置１００のデータは、時間経過に伴い変化しないことが望ましい。メモリ装置１００には、高い信頼性が求められる。本例においては、第１実施形態のメモリ装置１００を用いることにより、トリミングデータを適切にリフレッシュして、メモリ装置１００内のデータの信頼性を担保することができる。

なお、圧力センサ部１２０からのセンシングデータは、図１に記載したホスト９０に送られてよい。ホスト９０は、センシングデータに基づいて、メモリ装置１００のメモリセルアレイ１０におけるデータを適宜調整してよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

１０・・メモリセルアレイ、１２・・メモリセル、１４・・ワード線、１６・・データ線、２０・・メインメモリ、３０・・モニタメモリ、３２・・繰り返し領域、３４・・データ値０の領域、３６・・データ値１の領域、４０・・ワード線制御部、５０・・データ線制御部、６０・・制御部、７０・・データ入出力バッファ、８０・・データ入出力端子、９０・・ホスト、１００・・メモリ装置、１１０・・トリミング回路、１１２・・抵抗部、１１４・・スイッチ部、１１６・・電源部、１１８・・出力端、１１９・・制御部、１２０・・圧力センサ部、２００・・センサ装置

Claims (12)

1. 複数のメモリセルを各々有するメインメモリおよびモニタメモリ
   を備え、
   通常時における前記メインメモリの読出し閾値電圧である第１の閾値電圧よりも高い第２の閾値電圧で前記モニタメモリの前記複数のメモリセルを読み出した結果が予め定められた第１基準を満たさなかった場合に、前記第１の閾値電圧よりも低い第３の閾値電圧で前記メインメモリの前記複数のメモリセルを読み出す
   メモリ装置。
2. 前記メインメモリおよび前記モニタメモリの前記複数のメモリセルは、同一のワード線に電気的に接続される
   請求項１に記載のメモリ装置。
3. 前記第２の閾値電圧で前記モニタメモリの前記複数のメモリセルを読み出した結果が前記予め定められた第１基準を満たさなかった場合とは、前記第２の閾値電圧で前記モニタメモリの前記複数のメモリセルを読み出した結果、前記モニタメモリの前記複数のメモリセルの少なくとも１つにエラーが生じた場合であり、
   第１基準を満たさなかった場合、かつ、前記第２の閾値電圧よりも低い第４の閾値電圧で前記モニタメモリの前記複数のメモリセルを読み出した結果、前記モニタメモリの前記複数のメモリセルの全てにエラーが生じない場合に、前記第３の閾値電圧で前記メインメモリの前記複数のメモリセルを読み出す
   請求項１または２に記載のメモリ装置。
4. 前記第２の閾値電圧で前記モニタメモリの前記複数のメモリセルを読み出す前に、前記第１の閾値電圧で前記メインメモリの前記複数のメモリセルを読み出す
   請求項１から３のいずれか一項に記載のメモリ装置。
5. 前記第３の閾値電圧で前記メインメモリの前記複数のメモリセルを読み出した結果に基づいて、前記メインメモリの前記複数のメモリセルをリフレッシュする
   請求項１から４のいずれか一項に記載のメモリ装置。
6. 前記第２の閾値電圧よりも低い第４の閾値電圧で前記モニタメモリの前記複数のメモリセルを読み出した結果に基づいて、前記モニタメモリの前記複数のメモリセルをリフレッシュする
   請求項１から５のいずれか一項に記載のメモリ装置。
7. 前記第２の閾値電圧よりも低い第４の閾値電圧で前記モニタメモリの前記複数のメモリセルを読み出した結果が予め定められた第２基準を満たさなかった場合に、前記メインメモリの前記複数のメモリセルのデータ保持特性が異常であることを示すフラグを立てる
   請求項１から６のいずれか一項に記載のメモリ装置。
8. 前記第４の閾値電圧は前記第１の閾値電圧以上である
   請求項６または７に記載のメモリ装置。
9. 前記第２の閾値電圧で前記モニタメモリの前記複数のメモリセルを読み出した結果が前記予め定められた第１基準を満たす場合に、前記メインメモリおよび前記モニタメモリをリフレシュしない
   請求項１から８のいずれか一項に記載のメモリ装置。
10. 前記メインメモリの前記複数のメモリセルにデータを書き込んだ直後において、前記メインメモリの前記複数のメモリセルは、異なるデータ値を示す第１の閾値電圧分布と第２の閾値電圧分布とを有し、
    前記第３の閾値電圧よりも高い前記第１の閾値電圧は、前記第１の閾値電圧分布の平均値と前記第２の閾値電圧分布の平均値との中間の閾値電圧以上、前記第１の閾値電圧分布における最小の閾値電圧以下の電圧である
    請求項１から９のいずれか一項に記載のメモリ装置。
11. 隣接して設けられた第１、第２および第３のワード線と、
    前記第１、第２および第３のワード線の各々と交差する複数のデータ線と
    を有し、
    前記モニタメモリは、
    第１のワード線に各々電気的に接続された、前記複数のメモリセルと、
    前記第１のワード線に隣接し前記第１のワード線とは異なる第２のワード線に各々電気的に接続された、複数の第１追加メモリセルと、
    前記第２のワード線に隣接し前記第１のワード線および第２のワード線とは異なる第３のワード線に各々電気的に接続された、複数の第２追加メモリセルと
    を含み、
    前記複数のメモリセルは、異なるデータ値が第１のパターンでデータが書き込まれた繰り返し領域を含み、
    前記複数の第１追加メモリセルは、前記第１のパターンとは異なる第２のパターンでデータが書き込まれた繰り返し領域を含み、
    前記複数の第２追加メモリセルは、前記第１のパターンでデータが書き込まれた繰り返し領域を含む
    請求項１から１０のいずれか一項に記載のメモリ装置。
12. 圧力センサ部と、
    前記圧力センサ部への印加電流を調整するトリミング回路と、
    前記トリミング回路へ供給するトリミングデータを保存する、請求項１から１１のいずれか一項に記載のメモリ装置と
    を備える
    センサ装置。

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