JP2018180770A - デバイス、ホスト装置、および統合インタフェースシステム - Google Patents

Abstract

【課題】使用目的に応じて、フレキシブルに対応できるデバイスを提供する。【解決手段】装置筐体に設けられたスロットに挿抜されるデバイスであって、第１の規格に則った第１のインタフェースと、第１の規格と異なる第２の規格に則った第２のインタフェースと、を有する統合インタフェースを備え、統合インタフェースは、ホスト装置からの要求に応じて、統合インタフェースの第１のインタフェースおよび第２のインタフェースのいずれか一方または両方を用いてホスト装置とデータの送受信を行う。【選択図】図３

Description

本開示は、デバイス、ホスト装置、および統合インタフェースシステムに関する。

ＰＣ（Personal Computer）やスマートホン等の端末と、デバイスとを接続するインタフェースには、例えば、ＳＤインタフェース（以下、ＳＤ−Ｉ／Ｆ）やＰＣＩ−Ｅｘｐｒｅｓｓインタフェース（以下、ＰＣＩｅ−Ｉ／Ｆ）などがある。これらのインタフェースは、接続形態や使用目的に応じて、適切で効率的な動作を行うように設計されている。

例えば、ＳＤ−Ｉ／Ｆは、システム外部向けのバスとして設計されたものであり、システム稼働中に小型のデバイスが着脱されることを前提に設計されたＩ／Ｆである（例えば、特許文献１参照）。ＰＣＩｅ−Ｉ／Ｆは、システム内部向けのバスとして設計されたものであり、装置内の基板に、他の装置の基板が恒常的に装着されることを前提に設計されたＩ／Ｆである（例えば、特許文献２参照）。

特開２０１２−０２２５６８号公報 特開２０１７−０６５０３０号公報

しかしながら近年、デバイスは使用目的に応じて、フレキシブルに対応できることが求められている。

本開示の一態様は、使用目的に応じて、フレキシブルに対応できるデバイスを提供する。

本開示の一態様に係るデバイスは、装置筐体に設けられたスロットに挿抜されるデバイスであって、第１の規格に則った第１のインタフェースと、前記第１の規格と異なる第２の規格に則った第２のインタフェースと、を有する統合インタフェースを備え、前記統合インタフェースは、ホスト装置からの要求に応じて、前記統合インタフェースの前記第１のインタフェースおよび前記第２のインタフェースのいずれか一方または両方を用いて前記ホスト装置とデータの送受信を行う。

本開示の一態様に係るホスト装置は、デバイスとデータ通信を行うホスト装置であって、第１の規格に則った第１のインタフェースと、前記第１の規格と異なる第２の規格に則った第２のインタフェースとを有する統合インタフェースを備えたスロットを備え、前記スロットには、前記第１のインタフェースを備えた第１のデバイスと、前記統合インタフェースを備えた第２のデバイスとのいずれか一方が着脱される。

本開示の一態様に係る統合インタフェースシステムは、統合デバイスとホスト装置とを備えた統合インタフェースシステムであって、前記統合デバイスは、第１の規格に則った第１のインタフェースと、前記第１の規格と異なる第２の規格に則った第２のインタフェースと、を有する統合インタフェースを備え、前記統合インタフェースは、前記ホスト装置からの要求に応じて、前記統合インタフェースの前記第１のインタフェースおよび前記第２のインタフェースのいずれか一方または両方を用いて前記ホスト装置とデータの送受信を行い、前記ホスト装置は、前記統合インタフェースを備えたスロットを備え、前記スロットには、前記第１のインタフェースを備えたデバイスと、前記統合デバイスとのいずれか一方が着脱される。

本開示の一態様によれば、デバイスは使用目的に応じて、フレキシブルに対応することができる。

第１の実施の形態に係る統合Ｉ／Ｆシステムの構成例を示した図 統合デバイスの例を示した図 統合デバイスのブロック構成例を示した図 デバイス情報レジスタの一例を示した図 ＣＰＵのシステム起動時の処理例を示したフローチャート ＣＰＵおよび統合デバイスのシステム起動時の処理例を示したシーケンス図 統合スロットから統合デバイスが抜去されたときのＣＰＵの処理例を示した図 第２の実施の形態に係る統合デバイスの例を示した図 ＣＰＵおよび統合デバイスのシステム起動時の処理例を示したフローチャート 第３の実施の形態に係る統合デバイスの例を説明する図 第４の実施の形態に係る統合デバイスの例を説明する図 第５の実施の形態に係る統合デバイスの管理を説明する図 第６の実施の形態に係る統合デバイスの例を説明する図 ＣＰＵのスイッチの制御例を示した図 第７の実施の形態に係る統合Ｉ／Ｆシステムの構成例を示した図 変換アダプタの動作例を説明するタイミングチャート

以下、本開示の実施の形態を、図面を参照して説明する。

［第１の実施の形態］
ＰＣやスマートホン等の端末と、デバイスとを接続するＩ／Ｆは、その接続形態や目的に応じて、適切で効率的な動作を行うように設計されている。例えば、動作中の着脱の可能性があるＩ／Ｆ（第１のＩ／Ｆと呼ぶ）では、コマンド発行直後にデバイスが抜去されると、そのコマンドに対するレスポンスを返答することが不可能となる。そのため、コマンドを受け取る装置は、コマンドを受信できない場合、応答しないことが、次に述べる第２のＩ／ＦのＮＡＫに相当する反応となる。一方、コマンドを受け取る装置は、コマンドを受信した場合、レスポンス（ＡＣＫ）を返答する仕様となっている。

また、第１のＩ／Ｆでは、コマンド発行した装置は、一定時間内にＡＣＫを受信できない場合、そのときの状況に応じて次の操作へと移行させる。これにより、第１のＩ／Ｆでは、デバイスが意図しないときに抜去されても（そのコマンドが中途で異常終了する以外は）、システム全体の動作の安定化が期待できる。

一方、動作中の着脱を想定しないＩ／Ｆ（第２のＩ／Ｆと呼ぶ）では、発行コマンドに対するレスポンスとして、その発行コマンドを理解できない場合、ＮＡＫを返答する。コマンド発行した装置は、ＮＡＫを受けると、そのときの状況に応じて次の操作へと移行させる。これにより、第２のＩ／Ｆでは、コマンド伝達が不十分であった場合でも最小の時間ロスに留めることが可能となり、バスの利用効率の向上が期待できる。

一般に、第１のＩ／Ｆは、安定な動作を実現しやすいことから、簡易なデバイスとの接続に向いている。第２のＩ／Ｆは、高効率な動作を実現しやすいことから高性能なシステムに向いている。

近年のシステムでは、簡易システムにおいても高性能な機能が求められるようになってきており、第１のＩ／Ｆと第２のＩ／Ｆとの特徴を兼ね備えたシステムの提供が求められている。以下で説明するように、本件では、第１のＩ／Ｆと第２のＩ／Ｆとを兼ね備えた統合Ｉ／Ｆを提案する。

現在、コンピュータの発展により、高速なデータ処理が求められるようになっている。デバイス間を繋ぐＩ／Ｆ規格も多く提案され、活用されている。

ＳＤ規格は、システムへの着脱を行うことを前提に検討された仕様であり、スロットが筐体側面など、外部からアクセスしやすい場所に備えられていることが多い。ＳＤ規格に採用されているＩ／Ｆも、着脱を前提とした設計となっている。

一方、ＰＣＩｅ規格は、装置内の基板等に他の基板等が恒常的に装着されることを前提に検討された仕様である。そのため、ＰＣＩｅ規格を適用するシステムでは、筐体内に基板等が装着されるように設計され、外部から容易に着脱を行うことができないようになっている。ＰＣＩｅ規格に採用されているＩ／Ｆは、ＰＣＩｅデバイスが不具合を起こしたときを想定して、システムが稼動中においても着脱が可能な設計にはなっているものの、（着脱を前提とせず）高い性能を実現するために、高効率なＩ／Ｆ設計がなされている。

近年のシステム統合ＬＳＩには、ＰＣＩｅ−Ｉ／ＦおよびＳＤ−Ｉ／Ｆを搭載しているものが多い。そこで、ＳＤスロット内にＳＤ−Ｉ／ＦとＰＣＩｅ−Ｉ／Ｆとが接続できるような統合Ｉ／Ｆを設計することで、システム統合ＬＳＩに追加機能を搭載したり、ハードウェア的な追加を行ったりすることなく、安価で簡易に統合Ｉ／Ｆを実現できる。

図１は、第１の実施の形態に係る統合Ｉ／Ｆシステムの構成例を示した図である。図１には、ＣＰＵ（Central Processing Unit）１と、ＷｉＦｉ（登録商標）モジュール２と、統合（ＳＤ−ＰＣＩｅ）スロット３と、ＳＳＤ（Solid State Drive）４と、が示してある。図１に示す統合Ｉ／Ｆシステムは、例えば、ＰＣやスマートホン等のホスト装置に実装される。

図１に示すようにＣＰＵ１は、２つＳＤ−Ｉ／Ｆと、２つのＰＣＩｅ−Ｉ／Ｆと、を有している。２つのＳＤ−Ｉ／Ｆのうち、一方のＳＤ−Ｉ／Ｆには、ＷｉＦｉモジュール２が接続されている。他方のＳＤ−Ｉ／Ｆには、統合スロット３が接続されている。また、２つのＰＣＩｅ−Ｉ／Ｆのうち、一方のＰＣＩｅ−Ｉ／Ｆには、統合スロット３が接続されている。他方のＰＣＩｅ−Ｉ／Ｆには、ＳＳＤ４が接続されている。

統合スロット３は、例えば、ＰＣやスマートホン等の装置の筐体側面に設けられている。統合スロット３には、ＳＤ−Ｉ／Ｆを備えた従来のＳＤカード（microＳＤカードも含む）が挿抜される。また、統合スロット３には、以下で説明するが、ＳＤ−Ｉ／ＦとＰＣＩｅ−Ｉ／Ｆとを備えたＳＤカードが挿抜される。以下では、従来のＳＤカードを単にＳＤカードと呼ぶことがある。また、ＳＤ−Ｉ／ＦとＰＣＩｅ−Ｉ／Ｆとを備えたＳＤカードを、統合デバイスと呼ぶことがある。

統合スロット３は、ＣＰＵ１のＳＤ−Ｉ／ＦとＰＣＩｅ−Ｉ／Ｆとに接続されている。従って、ＣＰＵ１は、統合スロット３に従来のＳＤカードが挿入された場合、ＳＤ規格に則って、ＳＤカードと通信を行うことができる。また、ＣＰＵ１は、統合スロット３に統合デバイスが挿入された場合、ＳＤ規格およびＰＣＩｅ規格のいずれか一方または両方に則って、統合デバイスと通信を行うことができる。

なお、図１では、ＣＰＵ１は、２つのＳＤ−Ｉ／Ｆと、２つのＰＣＩｅ−Ｉ／Ｆとを備えているが、この数に限られない。また、ＣＰＵ１は、例えば、特定の機能を実現するシステム統合ＬＳＩであってもよい。

図２は、統合デバイス１１の例を示した図である。図２に示す統合デバイス１１の外形は、ＳＤカードと同様の外形を有している。これにより、図１に示した統合スロット３には、ＳＤカードが挿入されることができ、また、統合デバイス１１が挿入されることができる。

図２に示すように、統合デバイス１１は、点線枠Ａ１に示すピン群と、点線枠Ａ２に示すピン群と、を有している。

点線枠Ａ１に示すピン群は、ＳＤ規格に則った通信を行うためのピン群である。点線枠Ａ１に示すピン群は、統合デバイス１１が図１に示した統合スロット３に挿入されると、ＣＰＵ１のＳＤ−Ｉ／Ｆと接続される。

点線枠Ａ２に示すピン群は、ＰＣＩｅ−Ｉ／Ｆ規格に則った通信を行うためのピン群である。点線枠Ａ２に示すピン群は、統合デバイス１１が図１に示した統合スロット３に挿入されると、ＣＰＵ１のＰＣＩｅ−Ｉ／Ｆと接続される。

これにより、統合デバイス１１とＣＰＵ１は、ＳＤ−Ｉ／Ｆを介した通信と、ＰＣＩｅ−Ｉ／Ｆを介した通信とのいずれか一方を行うことができる。また、統合デバイス１１とＣＰＵ１は、ＳＤ−Ｉ／Ｆを介した通信と、ＰＣＩｅ−Ｉ／Ｆを介した通信とを同時に行うこともできる。

識別ピン１２ａ，１２ｂは、統合スロット３に、統合デバイス１１が挿入されたことをＣＰＵ１が識別するためのピンである。これは、統合スロット３には、ＳＤカードおよび統合デバイス１１の２種類のデバイスが挿入されるためで、ＣＰＵ１が、ＳＤカードと統合デバイスとのどちらが、統合スロット３に挿入されたか、識別できるようにするためである。なお、ＳＤカードは、識別ピン１２ａ，１２ｂを備えていない。識別ピン１２ａ，１２ｂについては、以下で詳述する。

図３は、統合デバイス１１のブロック構成例を示した図である。図３において、図１および図２と同じものには同じ符号が付してある。

図３には、統合デバイス１１の他に、端末２１の一部が示してある。端末２１は、例えば、ＰＣやスマートホンである。端末２１は、図１に示したＣＰＵ１と、統合スロット３と、を有している。図３では、統合デバイス１１が、端末２１の統合スロット３に挿入された状態を示している。

端末２１は、抜去検出部２２を有している。抜去検出部２２は、統合スロット３に挿入されたＳＤカードまたは統合デバイス１１の抜去を検出し、検出結果をＣＰＵ１に通知する。なお、図３では、図１に示したＷｉＦｉモジュール２と、ＳＳＤ４との図示を省略している。

統合デバイス１１は、統合Ｉ／Ｆ３１と、Ｉ／Ｆ制御部３２と、ＳＤバックエンドモジュール３３と、ＰＣＩｅバックエンドモジュール３４と、を有している。

統合Ｉ／Ｆ３１は、ＳＤ−Ｉ／Ｆ３１ａと、ＰＣＩｅ−Ｉ／Ｆ３１ｂと、を有している。ＳＤ−Ｉ／Ｆ３１ａは、図２の点線枠Ａ１に示したピン群を介して、ＣＰＵ１とＳＤ規格に則った通信を行う。ＰＣＩｅ−Ｉ／Ｆ３１ｂは、図２の点線枠Ａ２に示したピン群を介して、ＣＰＵ１とＰＣＩｅ規格に則った通信を行う。端末２１の統合スロット３も、ＳＤ−Ｉ／Ｆと、ＰＣＩｅ−Ｉ／Ｆとを備えた統合Ｉ／Ｆを備えている。

Ｉ／Ｆ制御部３２は、ＳＤ−Ｉ／Ｆ３１ａおよびＰＣＩｅ−Ｉ／Ｆ３１ｂを制御する。例えば、Ｉ／Ｆ制御部３２は、ＳＤ−Ｉ／Ｆ３１ａおよびＰＣＩｅ−Ｉ／Ｆ３１ｂの初期化処理を行ったり、ＣＰＵ１との通信制御を行ったりする。具体的には、Ｉ／Ｆ制御部３２は、ＣＰＵ１から送られてくるコマンドの内容を解釈し、対応するレスポンスをＣＰＵ１に返送する処理を行う。また、Ｉ／Ｆ制御部３２は、ＣＰＵ１とのシンボル交換によって、リンク初期化およびトレーニングを実行する。Ｉ／Ｆ制御部３２は、例えば、ＣＰＵや記憶装置等を備えたマイクロコンピュータによって、その機能が実現される。

ＳＤバックエンドモジュール３３は、例えば、フラッシュメモリのような記録媒体または無線通信モジュール等のデバイスである。ＳＤバックエンドモジュール３３は、ＳＤ−Ｉ／Ｆ３１ａを介して、ＣＰＵ１と接続される。すなわち、ＳＤバックエンドモジュール３３は、ＳＤ規格に則って、ＣＰＵ１とデータの送受信を行う。

ＰＣＩｅバックエンドモジュール３４は、例えば、フラッシュメモリのような記録媒体または無線通信モジュール等のデバイスである。ＰＣＩｅバックエンドモジュール３４は、ＰＣＩｅ−Ｉ／Ｆ３１ｂを介して、ＣＰＵ１と接続される。すなわち、ＰＣＩｅバックエンドモジュール３３は、ＰＣＩｅ規格に則って、ＣＰＵ１とデータの送受信を行う。

ＣＰＵ１は、統合スロット３にＳＤカードが挿入されているのか、または統合デバイス１１が挿入されているのか検知できない。そこで、ＣＰＵ１は、例えば、システム起動時において、図２に示した識別ピン１２ａ，１２ｂから、特定の信号（例えば、特定の電圧）を検知した場合、統合スロット３に統合デバイス１１が挿入されていると識別する。これにより、ＣＰＵ１は、例えば、統合デバイス１１に対応した統合Ｉ／Ｆドライバを立ち上げることができ、統合Ｉ／Ｆ３１の初期設定等を実行することができる。

一方、ＳＤカードは、識別ピン１２ａ，１２ｂを備えていない。そのため、統合スロット３に、ＳＤカードが挿入されている場合、ＣＰＵ１は、図２に示した識別ピン１２ａ，１２ｂから（識別ピン１２ａ，１２ｂに対応する信号線から）、特定の信号を検知できない。この場合、ＣＰＵ１は、統合スロット３にＳＤカードが挿入されていると識別する。これにより、ＣＰＵ１は、例えば、ＳＤカードに対応したＳＤカードＩ／Ｆドライバを立ち上げることができ、ＳＤカードの初期設定等を進めることができる。

なお、統合デバイス１１は、識別ピン１２ａ，１２ｂのどちらか一方を備えていればよい。これによっても、ＣＰＵ１は、統合スロット３に、統合デバイス１１が挿入されているか否か識別できる。

また、統合デバイス１１のデバイス情報レジスタ（図示せず）に、統合デバイス１１であることを示す情報を記憶するようにしてもよい。

図４は、デバイス情報レジスタ４１の一例を示した図である。図４に示すデバイス情報レジスタ４１は、例えば、ＳＤバックエンドモジュール３３に設けられている。図４に示すように、デバイス情報レジスタ４１は、フラグ領域４１ａを有している。

フラグ領域４１ａには、統合デバイス１１であるか否かを示すフラグが記憶される。例えば、統合デバイス１１の場合、フラグ領域４１ａには、「１」が記憶され、統合デバイス１１でない場合（ＳＤカードの場合）、フラグ領域４１ａには、「０」が記憶される。フラグ領域４１ａのフラグは、例えば、統合デバイス１１の出荷時に書き込まれる。

ＣＰＵ１は、ＳＤ−Ｉ／Ｆ３１ａを介して、ＳＤバックエンドモジュール３３のデバイス情報レジスタ４１のフラグ領域４１ａにアクセスする。ＣＰＵ１は、デバイス情報レジスタ４１のフラグ領域４１ａに、例えば、「１」が記憶されていれば、統合スロット３に統合デバイス１１が挿入されていると識別できる。一方、ＣＰＵ１は、デバイス情報レジスタ４１のフラグ領域４１ａに、例えば、「０」が記憶されていれば、統合スロット３にＳＤカードが挿入されていると識別できる。

なお、統合デバイス１１であるか否かを識別するレジスタは、Ｉ／Ｆ制御部３２に実装されてもよく、また、ＰＣＩｅバックエンドモジュール３４に実装されてもよい。

また、統合デバイス１１は、デバイス情報レジスタ４１を実装する場合、識別ピン１２ａ，１２ｂを備えなくてもよい。もちろん、統合デバイス１１は、識別ピン１２ａ，１２ｂと、デバイス情報レジスタ４１との両方を実装してもよい。

図５は、ＣＰＵ１のシステム起動時の処理例を示したフローチャートである。まず、ＣＰＵ１は、統合スロット３に挿入されたデバイスが、統合デバイス１１であるか否か判定する（ステップＳ１）。例えば、ＣＰＵ１は、識別ピン１２ａ，１２ｂから出力される信号またはデバイス情報レジスタ４１のフラグに基づいて、統合スロット３に挿入されたデバイスが、統合デバイス１１であるか否か判定する。

ＣＰＵ１は、統合スロット３に挿入されたデバイスが統合デバイス１１であると判定した場合（Ｓ１の「Ｙｅｓ」）、統合Ｉ／Ｆドライバを立ち上げ、初期化等の統合Ｉ／Ｆ処理を実行する（ステップＳ２）。これにより、ＣＰＵ１と統合デバイス１１は、ＳＤ規格に則った通信およびＰＣＩｅ規格に則った通信のいずれか一方を行うことができ、または、ＳＤ規格に則った通信およびＰＣＩｅ規格に則った通信を同時に行うことができる。

一方、ＣＰＵ１は、統合スロット３に挿入されたデバイスが統合デバイス１１でない（ＳＤカードである）と判定した場合（Ｓ１の「Ｎｏ」）、ＳＤ−Ｉ／Ｆドライバを立ち上げ、初期化等のＳＤ−Ｉ／Ｆ処理を実行する（ステップＳ３）。これにより、ＣＰＵ１とＳＤカードは、ＳＤ規格に則った通信を行うことができる。

このように、ＣＰＵ１は、統合デバイス１１がシステムに備えられていることを識別（統合スロット３に統合デバイス１１が挿入されていることを識別）し、それに適した動作を行うことで高効率かつ安定なシステムを実現することが可能となる。

ＣＰＵ１のシステム起動時の別の処理例について説明する。別の処理例では、統合デバイス１１は、ＳＤ単独モード、ＰＣＩｅ単独モード、および統合モードを有している。統合デバイス１１のＩ／Ｆ制御部３２は、ＳＤ単独モードのとき、ＳＤ−Ｉ／Ｆ３１ａを介して、ＣＰＵ１と通信を行う。Ｉ／Ｆ制御部３２は、ＰＣＩｅ単独モードのとき、ＰＣＩｅ−Ｉ／Ｆ３１ｂを介して、ＣＰＵ１と通信を行う。Ｉ／Ｆ制御部３２は、統合モードのとき、統合Ｉ／Ｆ３１を介して、ＣＰＵ１と通信を行う。

なお、別の処理例では、統合デバイス１１は、識別ピン１２ａ，１２ｂを備えなくてもよい。また、統合デバイス１１は、デバイス情報レジスタ４１を備えなくてもよい。

図６は、ＣＰＵ１および統合デバイス１１のシステム起動時の処理例を示したシーケンス図である。まず、ＣＰＵ１は、ＳＤ−Ｉ／Ｆ（ＳＤ規格）にて、統合デバイス１１に対し、アクセス要求を行う（ステップＳ１１）。

次に、Ｉ／Ｆ制御部３２は、ステップＳ１１におけるＣＰＵ１からのＳＤ−Ｉ／Ｆでのアクセス要求に応じて、ＳＤ単独モード（通常のＳＤ動作）で立上り、ＣＰＵ１と通信を行う（ステップＳ２１）。例えば、Ｉ／Ｆ制御部３２は、ＳＤ−Ｉ／Ｆ３１ａの初期化処理等を行って、ＣＰＵ１とＳＤ規格に則った通信を行う。

その後、ＣＰＵ１は、ＰＣＩｅ−Ｉ／Ｆ（ＰＣＩｅ規格）にて、統合デバイス１１に対し、アクセス要求を行う（ステップＳ１２）。

そして、Ｉ／Ｆ制御部３２は、ステップＳ１２におけるＣＰＵ１からのＰＣＩｅ−Ｉ／Ｆでのアクセス要求に応じて、ＰＣＩｅ単独モード（通常のＰＣＩｅ動作）で立上り、ＣＰＵ１と通信を行う（ステップＳ２２）。例えば、Ｉ／Ｆ制御部３２は、ＳＤ−Ｉ／Ｆ３１ａの初期化処理等を行って、ＣＰＵ１とＰＣＩｅ規格に則った通信を行う。

次いで、ＣＰＵ１は、ＳＤ−Ｉ／ＦおよびＰＣＩｅ−Ｉ／Ｆにて（統合Ｉ／Ｆにて）、統合デバイス１１に対し、アクセス要求を行う（ステップＳ１３）。

さらに、Ｉ／Ｆ制御部３２は、ステップＳ１３におけるＣＰＵ１からの統合Ｉ／Ｆでのアクセス要求に応じて、統合モードで立上り、ＣＰＵ１と通信を行う（ステップＳ２３）。例えば、Ｉ／Ｆ制御部３２は、ＳＤ−Ｉ／Ｆ３１ａおよびＰＣＩｅ−Ｉ／Ｆ３１ｂの初期化処理等を行って、ＣＰＵ１と、ＳＤ規格およびＰＣＩｅ規格に則った通信を行う。統合モードでは、ＳＤバックエンドモジュールおよびＰＣＩｅバックエンドモジュールは、連係動作しながら、統合Ｉ／Ｆ３１を介し、ＣＰＵ１と通信を行う。

ここで仮に、統合デバイス１１は、統合モードしか有さないとする。この場合、統合デバイス１１は、統合Ｉ／Ｆによる初期化が行われるまでは起動されず、初期化の順番によっては、迅速な立ち上がりができないことが想定される。しかし、統合デバイス１１は、上記したように、ＳＤ単独モードおよびＰＣＩｅ単独モードの単独モードを有するので、ＣＰＵ１のＳＤ−Ｉ／Ｆでのアクセス要求またはＰＣＩｅ−Ｉ／Ｆでのアクセス要求があると、それらのアクセス要求に応じて起動されることができる。これにより、システムの起動時間は、短縮化されることが可能となる。

なお、ＣＰＵ１のアクセス要求の順番は、図６の順番に限られない。例えば、ＣＰＵ１のアクセス要求の順番は、ＰＣＩｅ−Ｉ／Ｆでのアクセス要求、ＳＤ−Ｉ／Ｆでのアクセス要求、および統合Ｉ／Ｆでのアクセス要求の順番であってもよい。

また、統合デバイス１１が単独モードを備えることにより、ＣＰＵ１は、統合スロット３に挿入されるデバイスの種類を意識せずに、ＳＤ−Ｉ／Ｆ、ＰＣＩｅ−Ｉ／Ｆ、および統合Ｉ／Ｆで統合スロット３にアクセスできる。例えば、統合スロット３にＳＤカードが挿入された場合、ＣＰＵ１は、ＳＤ−Ｉ／Ｆでアクセス要求を行ったとき、ＳＤカードと通信を行うことができる。

次に図３に示した抜去検出部２２について説明する。

図７は、統合スロット３から統合デバイス１１が抜去されたときのＣＰＵ１の処理例を示した図である。通常、ＳＤカードのスロットには、ＳＤカードの抜去を検出する抜去検出部が設けられている。統合スロット３にも、ＳＤカードおよび統合デバイス１１の抜去を検出する抜去検出部２２が設けられている。

ＣＰＵ１は、統合Ｉ／Ｆ３１を介して通信を行っている際に、抜去検出部２２によって、統合デバイス１１の抜去が検出されると、統合Ｉ／Ｆ３１のＳＤ−Ｉ／Ｆ３１ａを介した通信の処理を停止する。また、ＣＰＵ１は、統合Ｉ／Ｆ３１のＰＣＩｅ−Ｉ／Ｆ３１ｂを介した通信の処理を停止する。

このように、ＣＰＵ１は、抜去検出部２２によって、統合デバイス１１の統合スロット３からの抜去が検出されると、統合Ｉ／Ｆにおける通信の処理を停止する。これにより、ＣＰＵ１は、例えば、ＳＤ−Ｉ／Ｆによるメモリの書き込みまたはＰＣＩｅ−Ｉ／Ｆによるメモリの書き込みを停止することができる。

以上説明したように、統合デバイス１１は、装置筐体に設けられた統合スロット３に挿抜されるデバイスであって、ＳＤ規格に則ったＳＤ−Ｉ／Ｆ３１ａと、ＰＣＩｅ−Ｉ／Ｆ規格に則ったＰＣＩｅ−Ｉ／Ｆ３１ｂとを有する統合Ｉ／Ｆ３１を備える。そして、統合デバイス１１のＩ／Ｆ制御部３２は、ＣＰＵ１からの要求に応じて、統合Ｉ／Ｆ３１のＳＤ−Ｉ／Ｆ３１ａおよびＰＣＩｅ−Ｉ／Ｆ３１ｂのいずれか一方または両方を用いてＣＰＵ１とデータの送受信を行う。これにより、統合デバイス１１は、使用目的に応じて、フレキシブルに対応することができる。例えば、統合デバイス１１は、着脱を目的として使用される場合には、ＳＤ−Ｉ／Ｆ３１ａを介して通信できる。また、統合デバイス１１は、着脱を目的として使用されない場合には（例えば、スマートホンのスロット等に恒常的に挿入される場合には）、ＰＣＩｅ−Ｉ／Ｆ３１ｂを介して、高性能な通信を行うことができる。

また、統合デバイス１１は、ＳＤ単独モードと、ＰＣＩｅ単独モードと、統合モードとを有する。これにより、ＣＰＵ１は、統合スロット３に挿入されるデバイスを意識せずに、ＳＤ−Ｉ／Ｆ、ＰＣＩｅ−Ｉ／Ｆ、および統合Ｉ／Ｆで統合スロット３にアクセスできる。また、システム起動時間の短縮が可能となる。

［第２の実施の形態］
第２の実施の形態では、統合デバイス１１のＳＤ−Ｉ／Ｆ用レジスタに、当該デバイスが統合Ｉ／Ｆ３１を備えることを示すフラグ領域（統合Ｉ／Ｆ用フラグ領域）を設ける。また、第２の実施の形態では、ＰＣＩｅ−Ｉ／Ｆの動作許可レジスタにより、ＰＣＩｅ−Ｉ／Ｆの動作制御を行うことができるようにする。

図８は、第２の実施の形態に係る統合デバイス１１の例を示した図である。図８において、図３と同じものには同じ符号が付してある。図８に示すように、統合デバイス１１のＩ／Ｆ制御部３２は、ＳＤ−Ｉ／Ｆ用レジスタ５１と、ＰＣＩｅ動作許可レジスタ５２と、を有している。

ＳＤ−Ｉ／Ｆ用レジスタ５１は、統合Ｉ／Ｆ３１を備えていることを示す統合Ｉ／Ｆ用フラグ領域（図示せず）を有している。例えば、ＳＤ−Ｉ／Ｆ用レジスタ５１の統合Ｉ／Ｆ用フラグ領域に「１」が記憶されている場合（フラグが立っている場合）、当該デバイスは、統合Ｉ／Ｆ３１を備えていることを示す。なお、ＳＤカードの場合、ＳＤ−Ｉ／Ｆ用レジスタ５１の統合Ｉ／Ｆ用フラグ領域には、「０」が記憶されている。

ＳＤ−Ｉ／Ｆ用レジスタ５１の統合Ｉ／Ｆ用フラグ領域の情報は、例えば、統合デバイス１１の出荷時に記憶される。ＳＤ−Ｉ／Ｆ用レジスタ５１は、ＳＤバックエンドモジュール３３に実装されてもよい。

ＰＣＩｅ動作許可レジスタ５２は、ＰＣＩｅ−Ｉ／Ｆ３１ｂの動作を許可および不許可とするためのフラグ領域を有する。例えば、ＰＣＩｅ動作許可レジスタ５２のフラグ領域に「１」が記憶されている場合（フラグが立っている場合）、ＰＣＩｅ−Ｉ／Ｆ３１ｂの動作は、許可される。つまり、ＣＰＵ１は、ＰＣＩｅ動作許可レジスタ５２のフラグが立っている場合に、ＰＣＩｅ−Ｉ／Ｆによって、統合デバイス１１と通信を行うことができる。

ＰＣＩｅ動作許可レジスタ５２のフラグの初期値は「０」である。例えば、統合デバイス１１が統合スロット３に挿入されたときは、ＰＣＩｅ動作許可レジスタ５２のフラグは「０」になっている。

ＰＣＩｅ動作許可レジスタ５２のフラグ領域は、ＣＰＵ１から、ＳＤ−Ｉ／Ｆによるアクセス要求があったとき（ＳＤ−Ｉ／Ｆ３１ａの初期化が行われたとき）、ＣＰＵ１によって書き換えられる。つまり、ＣＰＵ１は、統合スロット３に統合デバイス１１が挿入され、挿入された統合デバイス１１とＳＤ−Ｉ／Ｆによる通信を行った後、統合デバイス１１とＰＣＩｅ−Ｉ／Ｆによる通信が可能となる。なお、ＰＣＩｅ動作許可レジスタ５２は、ＰＣＩｅバックエンドモジュール３４に実装されてもよい。

図９は、ＣＰＵ１および統合デバイス１１のシステム起動時の処理例を示したフローチャートである。以下では、統合デバイス１１は、統合スロット３に挿入され、ＰＣＩｅ動作許可レジスタ５２のフラグは、初期値「０」になっているとする。

まず、ＣＰＵ１は、ＳＤ−Ｉ／Ｆ（ＳＤ規格）にて、統合デバイス１１に対し、アクセス要求を行う（ステップＳ３１）。

次に、ＣＰＵ１は、統合デバイス１１のＳＤ−Ｉ／Ｆ用レジスタ５１にアクセスする（ステップＳ３２）。

次に、ＣＰＵ１は、ステップＳ３２でのＳＤ−Ｉ／Ｆ用レジスタ５１へのアクセスによって、統合Ｉ／Ｆ用フラグ領域のフラグを取得する（ステップＳ３３）。なお、統合スロット３には、統合デバイス１１が挿入されているので、ＣＰＵ１は、統合デバイス１１であることを示すフラグ（例えば「１」）を取得する。つまり、ＣＰＵ１は、統合スロット３に統合デバイス１１が挿入されていると認識する。

次に、ＣＰＵ１は、ステップＳ３３にて、統合スロット３に統合デバイス１１が挿入されていると認識したので、統合デバイス１１のＰＣＩｅ動作許可レジスタ５２にフラグ「１」を設定する（ステップＳ３４）。

上記のフローチャートの処理によって、ＣＰＵ１は、ＰＣＩｅ−Ｉ／Ｆによる統合デバイス１１へのアクセスが可能となる。そして、統合デバイス１１は、ＰＣＩｅ単独モードおよび統合モードによる動作が可能となる。

なお、ＰＣＩｅ動作許可レジスタ５２のフラグが「１」に設定されない限り、ＣＰＵ１は、統合スロット３に対し、ＰＣＩｅ−Ｉ／Ｆによるアクセスができない。言い換えれば、ＣＰＵ１は、ＳＤ−Ｉ／Ｆによるアクセスを行って、統合スロット３に統合デバイス１１が挿入されていることを認識しない限り、ＰＣＩｅ−Ｉ／Ｆによるアクセスができない。

つまり、ＣＰＵ１は、システム起動時において、統合デバイス１１に対し、ＳＤ−Ｉ／Ｆより先にＰＣＩｅ−Ｉ／Ｆにアクセスしても、アクセスすることができない。ＣＰＵ１は、このような手順をとることによって、システムのＩ／Ｆの立ち上がりシーケンスや動作手順を一定とすることができ、安定したシステムを構築することが可能となる。

なお、統合スロット３にＳＤカードが挿入された場合、ＣＰＵ１は、図９のステップＳ３３の処理において、統合デバイス１１であることを示すフラグ（例えば「１」）を取得できない。そのため、ＣＰＵ１は、統合デバイス１１のＰＣＩｅ動作許可レジスタ５２のフラグを「１」に設定しない。その結果、ＣＰＵ１は、統合スロット３に挿入されたデバイス（ＳＤカード）に対し、ＰＣＩｅ−Ｉ／Ｆによる通信および統合Ｉ／Ｆによる通信を行わない。

以上説明したように、統合デバイス１１は、ＳＤ−Ｉ／Ｆ３１ａを介してアクセスされる、統合Ｉ／Ｆ３１を備えていることを示すフラグを記憶するＳＤ−Ｉ／Ｆ用レジスタ５１を有する。また、統合デバイス１１は、ＣＰＵ１がＳＤ−Ｉ／Ｆ用レジスタ５１にアクセスして、デバイスが統合Ｉ／Ｆ３１を備えていると識別した場合、ＣＰＵ１によって、ＰＣＩｅ−Ｉ／Ｆ３１ａによるアクセスを許可する情報が記憶されるＰＣＩｅ動作許可レジスタ５２を有する。これにより、ＣＰＵ１は、安定したシステムを構築することが可能となる。

また、ＣＰＵ１は、ＳＤ−Ｉ／ＦおよびＰＩＣｅ−Ｉ／Ｆが、独立したＩ／Ｆとして結線されているのか、統合Ｉ／Ｆとして統合スロット３に結線されているのか、識別することができる。

［第３の実施の形態］
第１の実施の形態では、統合Ｉ／Ｆ３１に接続される統合デバイス１１が、ＳＤ単独モード、ＰＣＩｅ単独モード、および統合モードを有することについて説明した。統合デバイス１１がこれらの動作モードを有する場合において、ＣＰＵ１は、システムの立ち上げ時にＩ／Ｆの初期化を実施すると、ＳＤ−Ｉ／Ｆの初期化中で認識したデバイスと、ＰＣＩｅの初期化中で認識したデバイスとが、統合デバイス１１のデバイスなのか、各Ｉ／Ｆに接続された単体のデバイスなのか、認識できない場合がある。第３の実施の形態では、２つに見えているデバイス（ＳＤ−Ｉ／Ｆ接続デバイス、ＰＣＩｅ接続デバイス）を１つの統合デバイス１１として認識するための技術について説明する。

図１０は、第３の実施の形態に係る統合デバイス１１の例を説明する図である。図１０には、統合デバイス１１が備える内部レジスタ６１ａ，６１ｂが示してある。内部レジスタ６１ａには、ＳＤ規格に基づくカード識別レジスタの情報が記憶される。内部レジスタ６１ｂには、ＰＣＩｅ規格に基づくコンフィグレーションヘッダの情報が記憶される。

具体的には、内部レジスタ６１ａには、ＳＤ規格のカード識別レジスタに基づくManufacture IDと、Application IDとが記憶される。Manufacture IDおよびApplication IDは、デバイスの製造社（製造者）およびデバイスの特徴を示す情報である。Manufacture IDおよびApplication IDを記憶する内部レジスタ６１ａは、例えば、図３または図８に示したＩ／Ｆ制御部３２に実装されてもよいし、ＳＤバックエンドモジュール３３に実装されてもよい。

また、内部レジスタ６１ｂには、ＰＣＩｅ規格のコンフィグレーションヘッダに基づくDevice IDと、Vendor IDとが記憶される。Device IDは、製造社が自由に設定できる情報である。Vendor IDは、デバイスの製造社を示す情報である。Device IDおよびVendor IDを記憶する内部レジスタ６１ｂは、例えば、図３または図８に示したＩ／Ｆ制御部３２に実装されてもよいし、ＰＣＩｅバックエンドモジュール３４に実装されてもよい。

統合デバイス１１は、１つの製造社によって製造される。従って、内部レジスタ６１ａに記憶されるManufacture IDおよびApplication IDが示す製造社の情報と、内部レジスタ６１ｂに記憶されるVendor IDが示す製造社の情報とは、一致する。

Device IDは、上記したように、製造社が自由に設定できる情報であり、Device IDには、統合デバイス１１が統合Ｉ／Ｆ３１を備えていることを示す情報を記憶する。

ＣＰＵ１は、システム起動時のＳＤ−Ｉ／Ｆの初期化処理において、Manufacture IDおよびApplication IDを読み出す。そして、ＣＰＵ１は、ＳＤ−Ｉ／Ｆの初期化処理を行ったデバイスの製造社を判定する。

また、ＣＰＵ１は、ＰＣＩｅ−Ｉ／Ｆの初期化処理において、Device IDおよびVendor IDを読み出す。そして、ＣＰＵ１は、ＰＣＩｅ−Ｉ／Ｆの初期化処理を行ったデバイスの製造社を判定する。

ＣＰＵ１は、ＳＤ−Ｉ／Ｆの初期化処理を行った際に判定したデバイスの製造社と、ＰＣＩｅ−Ｉ／Ｆの初期化処理を行った際に判定したデバイスの製造社とを照合する。ＣＰＵ１は、照合するデバイスの製造社が一致し、さらに、ＰＣＩｅ−Ｉ／Ｆの初期化処理で読み出したDevice IDが、統合Ｉ／Ｆを備えていることを示す情報であった場合、情報を読み出した２つのデバイスは、統合Ｉ／Ｆ３１を備えた統合デバイス１１と判定する。

例えば、図１０の例では、ＣＰＵ１がＳＤ−Ｉ／Ｆの初期化処理を行った際に判定したデバイスの製造社と、ＰＣＩｅ−Ｉ／Ｆの初期化処理を行った際に判定したデバイスの製造社とが、「Ｂ社」で一致する。従って、ＣＰＵ１は、ＰＣＩｅ−Ｉ／Ｆの初期化処理を行った際に読み出したDevice IDが、統合Ｉ／Ｆを備えていることを示す情報であった場合、初期化処理で情報を読み出した２つのデバイスは、同一のデバイス（統合デバイス１１）と判定する。

以上説明したように、統合デバイス１１の内部レジスタ６１ａは、ＳＤ規格に基づく製造情報を記憶する。また、内部レジスタ６１ｂは、ＰＣＩｅ規格に基づく製造情報と、デバイスが統合Ｉ／Ｆ３１を備えていることを示す情報とを記憶する。これにより、ＣＰＵ１は、２つに見えているデバイスを１つの統合デバイス１１として認識することができる。

［第４の実施の形態］
第４の実施の形態では、内部レジスタ６１ａのＳＤ規格に基づく情報を記憶する領域に、ＰＣＩｅ規格に基づく情報を格納する。

図１１は、第４の実施の形態に係る統合デバイス１１の例を説明する図である。図１１には、統合デバイス１１が備える内部レジスタ６２ａ，６２ｂが示してある。図１１に示す内部レジスタ６２ａは、図１０で説明した内部レジスタ６１ａに対し、ＰＣＩ−ＤＩＤと、ＰＣＩ−ＶＩＤとが追加されて記憶される点が異なる。

内部レジスタ６２ａのＰＣＩ−ＤＩＤには、統合デバイス１１のＰＣＩｅのDevice IDが記憶される。内部レジスタ６２ａのＰＣＩ−ＶＩＤには、統合デバイス１１のＰＣＩｅのVendor IDが記憶される。従って、内部レジスタ６２ａのＰＣＩ−ＤＩＤと、内部レジスタ６２ｂのDevice IDは、同じ値となっている。また、内部レジスタ６２ａのＰＣＩ−ＶＩＤと、内部レジスタ６２ｂのVendor IDは、同じ値となっている。

ＣＰＵ１は、システム起動時のＳＤ−Ｉ／Ｆの初期化処理において、ＰＣＩ−ＤＩＤおよびＰＣＩ−ＶＩＤを読み出す。また、ＣＰＵ１は、システム起動時のＰＣＩｅ−Ｉ／Ｆの初期化処理において、Device IDおよびVendor IDを読み出す。ＣＰＵ１は、読み出したＰＣＩ−ＤＩＤおよびＰＣＩ−ＶＩＤと、Device IDおよびVendor IDとを照合し、それぞれが一致した場合、情報を読み出した２つのデバイスは、統合Ｉ／Ｆ３１を備えた統合デバイス１１と判定する。

以上説明したように、統合デバイス１１の内部レジスタ６２ａは、ＳＤ規格に基づく製造情報と、ＰＣＩｅ規格に基づく製造情報と、デバイスが統合Ｉ／Ｆを備えていることを示す情報とを記憶する。また、内部レジスタ６２ｂは、ＰＣＩｅ規格に基づく製造情報と、デバイスが統合Ｉ／Ｆを備えていることを示す情報とを記憶する。これにより、ＣＰＵ１は、２つに見えているデバイスを１つの統合デバイス１１として認識することができる。

［第５の実施の形態］
第５の実施の形態では、ＣＰＵ１は、統合スロット３に統合デバイス１１が挿入された場合、その旨をＯＳ（Operating System）に通知する。

ＰＣＩｅ−Ｉ／Ｆは、設計コンセプトから、内部バスに用いられることが前提となっている。このことは、システム稼動中にデバイスを着脱（ホットスワップ）することを前提としていない設計としてＰＣＩｅデバイスに現れている（正確には、長期稼動を前提とするシステムにおいて、ＰＣＩｅデバイスが異常状態になったとき、システムの電源を入れたまま着脱することができる規定はある。しかし、通常時において、システム稼働中に着脱することを想定はしていない。）。

デバイスが、ホットスワップするデバイスであるか否かは、システム管理上重要である。ここで、一例として、デバイスが、ホットスワップを前提としたメモリデバイスである場合の課題を述べる。

データの書き込み時において、デバイスの抜去が起きた場合、システム管理上、特段の対応を施していないと、デバイスは、致命的なエラーを引き起こす可能性がある。例えば、メモリデバイスは、ファイル管理情報としてＦＡＴ（File Allocation Table）領域を有している。ＦＡＴ領域への書込み不具合が生じると、ファイルの書込み情報は失われ、メモリデバイスは、制御（読み出しおよび書き込み）不能になってしまう。このような場合、メモリデバイスは、初期化されるしか手立てがなくなってしまう。また、システムは、ホットスワップを前提としたメモリデバイスに、システム稼動に必要なファイルを保存した場合、メモリデバイスを抜去すると同時に異常を引き起こしてしまう。

以上の例から分かるように、システムは、メモリデバイスがホットスワップ対応であるか否かを認識した上で、その特性に沿った活用を行うことが重要になる。

内蔵メモリ（ホットスワップ非対応のメモリ）として設計されているＰＣＩｅデバイスは、通常、内蔵メモリ（ローカルディスク）として扱われる。これに対し、統合デバイス１１は、ＰＣＩｅバックエンドモジュール３４（ＰＣＩｅデバイス）を備えるが、ＣＰＵ１によって統合デバイス１１として認識された場合、着脱デバイス（ホットスワップ対応のメモリ、リムーバブルディスク）として認識される。具体的には、ＣＰＵ１は、統合スロット３に統合デバイス１１が挿入されたと認識すると、ＯＳに対し、着脱メモリとして扱うよう通知する。

図１２は、第５の実施の形態に係る統合デバイス１１の管理を説明する図である。ＣＰＵ１は、例えば、図６に示したステップＳ１３，Ｓ２３の処理によって、統合スロット３に統合デバイス１１が挿入されたと認識すると、ＯＳに対し、統合スロット３に統合デバイス１１（リムーバブルディスク）が挿入されたことを通知する。これにより、例えば、端末２１の表示装置には、図１２に示すように、ドライブ名が「ローカルディスク」から「リムーバブルディスク」へ変更される。

以上説明したように、ＣＰＵ１は、統合スロット３に統合デバイス１１が挿入された場合、統合デバイスをリムーバブルディスクとして認識する。これによって、システムは、安定して動作することが可能となる。

なお、近年のシステムでは、ジャーナリングファイルシステムなどが開発されている。このジャーナリングファイルシステムは、ファイルシステム上の書換え処理単位で管理および保持する機能を持ったもので、書換え処理中に電源断やデバイスの抜去が発生した場合においても、最悪データへのアクセスを維持できるものである。ＣＰＵ１は、上記の機能とともに、ジャーナリングファイルシステムの機能を備えていてもよい。

［第６の実施の形態］
ＳＤ規格の動作クロックは、最大１０４ＭＨｚ（ＵＨＳ−２では２０８ＭＨｚ）と規定されている。ＰＣＩｅ規格の動作クロックは、１００ＭＨｚ（±３００ｐｐｍ）と規定されている。統合デバイス１１を、最大のパフォーマンスで発揮させるには、ＳＤ−Ｉ／Ｆ３１ａに１０４ＭＨｚのクロックを供給し、ＰＣＩｅ−Ｉ／Ｆ３１ｂに１００ＭＨｚのクロックを供給することになるが、近接した信号バスに周波数の近い信号が供給されると、信号の干渉が発生しシステムが不安定になってしまう。第６の実施の形態では、できる限りパフォーマンスを高く保つ一方で、安定したシステムを実現する技術について説明する。

図１３は、第６の実施の形態に係る統合デバイス１１の例を説明する図である。図１３には、統合デバイス１１の一部と、端末２１と、が示してある。図１３において、図３または図８と同じものには同じ符号が付してある。

図１３に示すように、端末２１は、ＣＬＫ生成部７１，７２と、スイッチＳＷ１と、を有している。ＣＬＫ生成部７１は、１０４ＭＨｚのクロックを生成する。生成されたクロックは、スイッチＳＷ１に出力される。

ＣＬＫ生成部７２は、１００ＭＨｚのクロックを生成する。生成されたクロックは、統合スロット３を介して、統合デバイス１１のＰＣＩｅ−Ｉ／Ｆ３１ｂに供給される。また、生成されたクロックは、スイッチＳＷ１に出力される。

スイッチＳＷ１には、ＣＬＫ生成部７１によって生成された１０４ＭＨｚのクロックと、ＣＬＫ生成部７２によって生成された１００ＭＨｚのクロックとが入力される。スイッチＳＷ１は、ＣＰＵ１の制御に応じて、入力された１０４ＭＨｚのクロックおよび１００ＭＨｚのクロックのいずれか一方を、統合スロット３に挿入された統合デバイス１１のＳＤ−Ｉ／Ｆ３１ａに出力する。

ＣＰＵ１は、統合スロット３にＳＤカードが挿入されたことを識別した場合、１０４ＭＨｚのクロックをＳＤ−Ｉ／Ｆ３１ａに出力するように、スイッチＳＷ１を切替える。これにより、ＳＤカードは、最大のパフォーマンスを発揮することができる。

一方、ＣＰＵ１は、統合スロット３に統合デバイス１１が挿入されたことを識別した場合、１００ＭＨｚのクロックをＳＤ−Ｉ／Ｆ３１ａに出力するように、スイッチＳＷ１を切替える。これにより、統合デバイス１１は、信号干渉が抑制される。

図１４は、ＣＰＵ１のスイッチＳＷ１の制御例を示した図である。まず、ＣＰＵ１は、統合スロット３にデバイス（ＳＤカードまたは統合デバイス１１）が挿入されたことを検知する（ステップＳ４１）。

次に、ＣＰＵ１は、統合スロット３に挿入されたデバイスが、統合デバイス１１であるか否か判定する（ステップＳ４２）。

ＣＰＵ１は、統合スロット３に挿入されたデバイスが統合デバイス１１でないと判定した場合（Ｓ４２の「Ｎｏ」）、統合スロット３に１０４ＭＨｚのクロックが出力されるように、スイッチＳＷ１を制御する（ステップＳ４３）。すなわち、ＣＰＵ１は、統合スロット３にＳＤカードが挿入されている場合、１０４ＭＨｚのクロックがＳＤカードに供給されるように、スイッチＳＷ１を制御する。

一方、ＣＰＵ１は、統合スロット３に挿入されたデバイスが統合デバイス１１であると判定した場合（Ｓ４２の「Ｙｅｓ」）、統合スロット３に１００ＭＨｚのクロックが出力されるように、スイッチＳＷ１を制御する（ステップＳ４４）。

以上説明したように、ＣＰＵ１は、統合スロット３に統合デバイス１１が挿入された場合、ＳＤ−Ｉ／Ｆ３１ａに、ＰＣＩｅ−Ｉ／Ｆ３１ｂに供給するクロックと同じ周波数のクロックを供給する。これにより、統合デバイス１１は、近接した信号バスによる信号干渉を抑制されることができる。

［第７の実施の形態］
第７の実施の形態では、ＣＰＵ１のＳＤ−Ｉ／Ｆと、統合スロット３との間に、ＳＤ−Ｉ／ＦをＰＣＩｅ−Ｉ／Ｆに変換する変換アダプタを設ける。

図１５は、第７の実施の形態に係る統合Ｉ／Ｆシステムの構成例を示した図である。図１５において、図１と同じものには同じ符号が付してある。

図１５に示すように、ＣＰＵ１のＳＤ−Ｉ／Ｆと、統合スロット３との間には、変換アダプタ８１が接続されている。変換アダプタ８１は、ＣＰＵ１のＳＤ−Ｉ／Ｆによるデータの一部または全部を、ＰＣＩｅ−Ｉ／Ｆに変換し、ＳＤ−Ｉ／ＦおよびＰＣＩｅ−Ｉ／Ｆで、統合デバイス１１とデータ通信できるようにする。

図１６は、変換アダプタ８１の動作例を説明するタイミングチャートである。ＰＣＩｅ−Ｉ／Ｆは、ＡＣＫ／ＮＡＫのプロトコルが採用されている。これに対し、ＳＤ−Ｉ／Ｆは、ＡＣＫ／Ｎｏ Ｒｅｓｐｏｎｓｅのプロトコルが採用されている。例えば、ＳＤ−Ｉ／Ｆでは、図１６の矢印Ａ１１に示すように、コマンド（ＣＭＤ）発行後、６４クロック内にレスポンス（Ｒｅｓｐｏｎｓｅ）を返すことが定義されている。

変換アダプタ８１は、ＣＰＵ１から出力されるＳＤ−Ｉ／Ｆのコマンドを、ＰＣＩｅ−Ｉ／Ｆのコマンドに変換し、統合スロット３に出力する。そのため、矢印Ａ１２に示すように、コマンドの変換時間が生じる。

また、変換アダプタ８１は、統合デバイス１１のＰＣＩｅ−Ｉ／Ｆ３１ｂから出力されるＡＣＫを、ＳＤ−Ｉ／Ｆのレスポンスに変換する。そのため、矢印Ａ１３に示すように、レスポンスの変換時間が生じる。

上記したように、ＳＤ−Ｉ／Ｆでは、コマンド発行後、６４クロック内にレスポンスを返すことが定義されている。しかし、矢印Ａ１２に示すコマンドの変換時間および矢印Ａ１３に示すレスポンスの変換時間によって、ＳＤ−Ｉ／Ｆのレスポンスは、矢印Ａ１４に示すように、コマンド発行後、６４クロック内に帰ってこない場合がある。そこで、ＣＰＵ１は、変換アダプタ８１を介した通信では、変換アダプタ８１による変換時間を考慮したエクステンションタイムを設ける。

例えば、ＣＰＵ１は、矢印Ａ１５に示すように、ＳＤ−Ｉ／Ｆのコマンド発行後、エクステンションタイムの間にレスポンスを受信できれば、そのレスポンスは、適切なレスポンスと判断する。

以上説明したように、ＣＰＵ１は、ＳＤ−Ｉ／Ｆと統合スロット３との間に、Ｉ／Ｆを変換する変換アダプタ８１が設けられた場合、変換アダプタ８１による変換時間を考慮したエクステンションタイムを設ける。これにより、簡易でフレキシブルなシステムを提供できる。

以上実施の形態について説明したが、統合Ｉ／Ｆ３１が備えるＩ／Ｆは、ＳＤ規格に則ったＳＤ−Ｉ／Ｆ３１ａおよびＰＣＩｅ規格に則ったＰＣＩｅ−Ｉ／Ｆ３１ｂに限られない。例えば、統合Ｉ／Ｆ３１が備えるＩ／Ｆは、システム外部向けのバス規格に則ったＩ／Ｆおよびシステム内部向けのバス規格に則ったＩ／Ｆであってもよい。具体的には、統合デバイス１１は、ＵＳＢ規格に則ったＩ／Ｆと、シリアルＡＴＡ規格に則ったＩ／Ｆとを備えていてもよい。

本開示に係るデバイスは、装置筐体に設けられたスロットに挿抜されるデバイスに適用することができる。

１ ＣＰＵ
３ 統合スロット
１１ 統合デバイス
１２ａ，１２ｂ 識別ピン
２１ 端末
２２ 抜去検出部
３１ 統合Ｉ／Ｆ
３１ａ ＳＤ−Ｉ／Ｆ
３１ｂ ＰＣＩｅ−Ｉ／Ｆ
３２ Ｉ／Ｆ制御部
３３ ＳＤバックエンドモジュール
３４ ＰＣＩｅバックエンドモジュール
４１ デバイス情報レジスタ
５１ ＳＤ−Ｉ／Ｆ用レジスタ
５２ ＰＣＩｅ動作許可レジスタ
６１，６２ 内部レジスタ
７１，７２ ＣＬＫ生成部
ＳＷ１ スイッチ
８１ 変換アダプタ

Claims (9)

1. 装置筐体に設けられたスロットに挿抜されるデバイスであって、
   第１の規格に則った第１のインタフェースと、前記第１の規格と異なる第２の規格に則った第２のインタフェースと、を有する統合インタフェースを備え、
   前記統合インタフェースは、ホスト装置からの要求に応じて、前記統合インタフェースの前記第１のインタフェースおよび前記第２のインタフェースのいずれか一方または両方を用いて前記ホスト装置とデータの送受信を行う、
   デバイス。
2. 前記第１のインタフェース単独で前記ホスト装置と通信を行う第１のモードと、前記第２のインタフェース単独で前記ホスト装置と通信を行う第２のモードと、前記統合インタフェースで前記ホスト装置と通信を行う統合モードと、
   を有する請求項１に記載のデバイス。
3. 前記統合インタフェースを備えていることを示し、前記第１のインタフェースを介してアクセスされる情報を記憶する第１の記憶部と、
   前記第２のインタフェースを介したアクセスを不許可または許可する情報が記憶される第２の記憶部と、
   を有する請求項１に記載のデバイス。
4. 前記第１の規格に基づく製造情報を記憶する第１の記憶部と、
   前記第２の規格に基づく製造情報と、前記統合インタフェースを備えていることを示す情報とを記憶する第２の記憶部と、
   を有する請求項１に記載のデバイス。
5. 前記第１の規格に基づく製造情報と、前記第２の規格に基づく製造情報と、前記統合インタフェースを備えていることを示す情報とを記憶する第１の記憶部と、
   前記第２の規格に基づく製造情報と、前記統合インタフェースを備えていることを示す情報とを記憶する第２の記憶部と、
   を有する請求項１に記載のデバイス。
6. デバイスとデータ通信を行うホスト装置であって、
   第１の規格に則った第１のインタフェースと、前記第１の規格と異なる第２の規格に則った第２のインタフェースとを有する統合インタフェースを備えたスロットを備え、
   前記スロットには、前記第１のインタフェースを備えた第１のデバイスと、前記統合インタフェースを備えた第２のデバイスとのいずれか一方が着脱される、
   ホスト装置。
7. 前記スロットに前記第２のデバイスが挿入された場合、前記第２のデバイスを着脱されるデバイスとして認識する、
   請求項６に記載のホスト装置。
8. 前記スロットに前記第２のデバイスが挿入された場合、前記統合インタフェースの前記第１のインタフェースに、前記第２のインタフェースに供給するクロックと同じ周波数のクロックを供給する、
   請求項６に記載のホスト装置。
9. 統合デバイスとホスト装置とを備えた統合インタフェースシステムであって、
   前記統合デバイスは、
   第１の規格に則った第１のインタフェースと、前記第１の規格と異なる第２の規格に則った第２のインタフェースと、を有する統合インタフェースを備え、前記統合インタフェースは、前記ホスト装置からの要求に応じて、前記統合インタフェースの前記第１のインタフェースおよび前記第２のインタフェースのいずれか一方または両方を用いて前記ホスト装置とデータの送受信を行い、
   前記ホスト装置は、
   前記統合インタフェースを備えたスロットを備え、前記スロットには、前記第１のインタフェースを備えたデバイスと、前記統合デバイスとのいずれか一方が着脱される、
   統合インタフェースシステム。

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