JP2018174592A5 - 撮像素子および撮像装置 - Google Patents

Description

本発明は、撮像素子および撮像装置に関する。

本発明の第１の態様によると、撮像素子は、第１方向と前記第１方向と交差する第２方向とにおいて配置される複数の第１画素それぞれに接続され、前記第１画素を制御するための第１制御信号が出力される第１制御線と、前記第１方向と前記第２方向とにおいて配置される複数の第２画素それぞれに接続され、前記複数の第２画素を制御するための第２制御信号が出力される第２制御線と、前記複数の第１画素と前記複数の第２画素とに接続され、前記第１画素からの第１信号と前記第２画素からの第２信号とが出力される出力線と、を備える。
本発明の第２の態様によると、撮像装置は、第１方向と前記第１方向と交差する第２方向とにおいて配置される複数の第１画素と、前記第１方向と前記第２方向とにおいて配置される複数の第２画素と、前記複数の第１画素それぞれに接続され、前記第１画素を制御するための第１制御信号が出力される第１制御線と、前記複数の第２画素それぞれに接続され、前記第２画素を制御するための第２制御信号が出力される第２制御線と、前記複数の第１画素と前記複数の第２画素とに接続され、前記第１画素からの第１信号と前記第２画素からの第２信号とが出力される出力線と、を有する撮像素子と、前記第１信号に基づく画像と前記第２信号に基づく画像とが表示される表示部と、を備える。

Claims (18)

1. 第１方向と前記第１方向と交差する第２方向とにおいて配置される複数の第１画素それぞれに接続され、前記第１画素を制御するための第１制御信号が出力される第１制御線と、
   前記第１方向と前記第２方向とにおいて配置される複数の第２画素それぞれに接続され、前記複数の第２画素を制御するための第２制御信号が出力される第２制御線と、
   前記複数の第１画素と前記複数の第２画素とに接続され、前記第１画素からの第１信号と前記第２画素からの第２信号とが出力される出力線と、
   を備える撮像素子。
2. 請求項１に記載の撮像素子において、
   前記第１制御信号は、前記第２制御信号が前記第２制御線に出力されるタイミングとは異なるタイミングで前記第１制御線に出力される撮像素子。
3. 請求項１又は請求項２に記載の撮像素子において、
   前記第１画素は、前記第１制御線に接続され、光電変換された電荷を転送するための第１転送部を有し、
   前記第２画素は、前記第２制御線に接続され、光電変換された電荷を転送するための第２転送部を有する撮像素子。
4. 請求項１又は請求項２に記載の撮像素子において、
   前記第１画素は、光電変換された電荷が転送される第１フローティングディフュージョンをリセットするための第１リセット部を有し、
   前記第２画素は、光電変換された電荷が転送される第２フローティングディフュージョンをリセットするための第２リセット部を有する撮像素子。
5. 請求項１から請求項４のいずれか一項に記載の撮像素子と、
   前記第１信号に基づく画像データと前記第２信号に基づく画像データと生成する生成部と、
   を備える撮像装置。
6. 請求項５に記載の撮像装置において、
   前記撮像素子は、前記出力線それぞれに接続され、前記第１信号と前記第２信号とをデジタル信号に変換する変換部を有し、
   前記生成部は、前記変換部でデジタル信号に変換された前記第１信号に基づく画像データと前記変換部でデジタル信号に変換された前記第２信号に基づく画像データとを生成する撮像装置。
7. 請求項６に記載の撮像装置において、
   前記撮像素子は、前記複数の第１画素と前記複数の第２画素とが配置される撮像チップと、前記変換部の少なくとも一部の回路が配置される信号処理チップと、を有する撮像装置。
8. 請求項７に記載の撮像装置において、
   前記撮像チップは、前記信号処理チップにより積層される撮像装置。
9. 請求項５から請求項８のいずれか一項に記載の撮像装置において、
   前記第１信号に基づく画像データの画像と前記第２信号に基づく画像データの画像とが表示される表示部を備える撮像装置。
10. 請求項９に記載の撮像装置において、
    前記第１信号に基づく画像データの画像は、前記表示部において、前記第１画素を用いて撮像が行われたときのフレームレートよりも遅いフレームレートで表示され、
    前記第２信号に基づく画像データの画像は、前記表示部において、前記第２画素を用いて撮像が行われたときのフレームレートよりも遅いフレームレートで表示される撮像装置。
11. 第１方向と前記第１方向と交差する第２方向とにおいて配置される複数の第１画素と、前記第１方向と前記第２方向とにおいて配置される複数の第２画素と、前記複数の第１画素それぞれに接続され、前記第１画素を制御するための第１制御信号が出力される第１制御線と、前記複数の第２画素それぞれに接続され、前記第２画素を制御するための第２制御信号が出力される第２制御線と、前記複数の第１画素と前記複数の第２画素とに接続され、前記第１画素からの第１信号と前記第２画素からの第２信号とが出力される出力線と、を有する撮像素子と、
    前記第１信号に基づく画像と前記第２信号に基づく画像とが表示される表示部と、
    を備える撮像装置。
12. 請求項１１に記載の撮像装置において、
    前記第１信号に基づく画像は、前記表示部において、前記第１画素を用いて撮像が行われるときのフレームレートよりも遅いフレームレートで表示され、
    前記第２信号に基づく画像は、前記表示部において、前記第２画素を用いて撮像が行われるときのフレームレートよりも遅いフレームレートで表示される撮像装置。
13. 請求項１１又は請求項１２に記載の撮像装置において、
    前記第１制御信号は、前記第２制御信号が前記第２制御線に出力されるタイミングとは異なるタイミングで前記第１制御線に出力される撮像装置。
14. 請求項１１から請求項１３のいずれか一項に記載の撮像装置において、
    前記第１画素は、前記第１制御線に接続され、光電変換された電荷を転送するための第１転送部を有し、
    前記第２画素は、前記第２制御線に接続され、光電変換された電荷を転送するための第２転送部を有する撮像装置。
15. 請求項１１から請求項１３のいずれか一項に記載の撮像装置において、
    前記第１画素は、光電変換された電荷が転送される第１フローティングディフュージョンをリセットするための第１リセット部を有し、
    前記第２画素は、光電変換された電荷が転送される第２フローティングディフュージョンをリセットするための第２リセット部を有する撮像装置。
16. 請求項１１から請求項１５のいずれか一項に記載の撮像装置において、
    前記撮像素子は、前記出力線それぞれに接続され、前記第１信号と前記第２信号とをデジタル信号に変換する変換部を有し、
    前記表示部は、前記変換部でデジタル信号に変換された前記第１信号に基づく画像と前記変換部でデジタル信号に変換された前記第２信号に基づく画像とが表示される撮像装置。
17. 請求項１６に記載の撮像装置において、
    前記撮像素子は、前記複数の第１画素と前記複数の第２画素とが配置される撮像チップと、前記変換部の少なくとも一部の回路が配置される信号処理チップと、を有する撮像装置。
18. 請求項１７に記載の撮像装置において、
    前記撮像チップは、前記信号処理チップにより積層される撮像装置。