JP2018164082A - Photoelectric conversion element and manufacture method of photoelectric conversion element - Google Patents

Photoelectric conversion element and manufacture method of photoelectric conversion element Download PDF

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Abstract

PROBLEM TO BE SOLVED: To provide an imaging apparatus, with high photosensitivity, which enables high-resolution image capturing.SOLUTION: A photoelectric conversion element comprises: a first electrode 11; a photoelectric conversion layer 13 on the first electrode; a positive-hole injection inhibition layer 17 on the photoelectric conversion layer; and a second electrode 15 on the positive-hole injection inhibition layer. The photoelectric conversion layer contains selenium and an element X, and the element X is one or more elements selected from silver, bismuth, indium, tin, or tellurium. The positive-hole injection inhibition layer contains tin, gallium, and oxygen. The positive-hole injection inhibition layer has a region in which the ratio of the atomic number of the tin to the atomic number of the gallium (Sn/Ga) ranges from 0.0010 to 0.050.SELECTED DRAWING: Figure 1

Description

本発明の一態様は、撮像装置に関する。 One embodiment of the present invention relates to an imaging device.

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの動作方法、または、それらの製造方法、を一例として挙げることができる。 Note that one embodiment of the present invention is not limited to the above technical field. The technical field of one embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method. Alternatively, one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter). Therefore, the technical field of one embodiment of the present invention disclosed in this specification more specifically includes a semiconductor device, a display device, a liquid crystal display device, a light-emitting device, a lighting device, a power storage device, a memory device, an imaging device, An operation method or a manufacturing method thereof can be given as an example.

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。 Note that in this specification and the like, a semiconductor device refers to any device that can function by utilizing semiconductor characteristics. A transistor and a semiconductor circuit are one embodiment of a semiconductor device. In addition, a memory device, a display device, an imaging device, and an electronic device may include a semiconductor device.

撮像装置は様々な電子機器に組み込まれており、より高い解像度で撮像できることが求められている。これまで撮像装置には、シリコンを光電変換層とする光電変換素子が用いられてきたが、より光吸収係数の高い材料である結晶セレンを光電変換素子に用いた撮像装置が提案されている（特許文献１参照）。 Imaging devices are incorporated in various electronic devices and are required to be able to capture images with higher resolution. Conventionally, photoelectric conversion elements using silicon as a photoelectric conversion layer have been used for image pickup apparatuses, but image pickup apparatuses using crystalline selenium, which is a material having a higher light absorption coefficient, for photoelectric conversion elements have been proposed ( Patent Document 1).

また、基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路に用いる構成の撮像装置が特許文献２に開示されている。 In addition, a technique for forming a transistor using an oxide semiconductor thin film formed over a substrate has attracted attention. For example, Patent Document 2 discloses an imaging device having a structure in which a transistor including an oxide semiconductor and having extremely low off-state current is used for a pixel circuit.

特開２０１４−１７４４０号公報JP, 2014-17440, A 特開２０１１−１１９７１１号公報JP 2011-119711 A

イメージセンサを高解像度化するには、一画素あたりの面積を縮小する必要がある。画素面積の縮小は光電変換素子の受光部面積の縮小を伴うため、光感度が低下してしまう。特に低照度下での撮像においては、撮像データのＳ／Ｎ比が大幅に低下する場合がある。すなわち、従来の構成のイメージセンサでは、解像度と光感度はトレードオフの関係にあるという課題がある。 In order to increase the resolution of an image sensor, it is necessary to reduce the area per pixel. Since the reduction of the pixel area is accompanied by the reduction of the light receiving area of the photoelectric conversion element, the photosensitivity is lowered. In particular, in imaging under low illuminance, the S / N ratio of imaging data may be significantly reduced. That is, the conventional image sensor has a problem that the resolution and the light sensitivity are in a trade-off relationship.

上記課題に対しては、光感度の高いアバランシェ増倍効果を利用した光電変換素子を用いることが解決策の一つとなる。 One solution to the above problem is to use a photoelectric conversion element using an avalanche multiplication effect with high photosensitivity.

したがって、本発明の一態様では、光感度の高い光電変換素子を提供することを目的の一つとする。または、低照度下での撮像が容易な撮像装置を提供することを目的の一つとする。または、低消費電力の撮像装置を提供することを目的の一つとする。または、解像度の高い撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。 Therefore, an object of one embodiment of the present invention is to provide a photoelectric conversion element with high photosensitivity. Another object is to provide an imaging device that can easily perform imaging under low illuminance. Another object is to provide an imaging device with low power consumption. Another object is to provide an imaging device with high resolution. Another object is to provide a highly reliable imaging device. Another object is to provide a novel imaging device or the like. Another object is to provide a novel semiconductor device or the like.

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。 Note that the description of these problems does not disturb the existence of other problems. Note that one embodiment of the present invention does not have to solve all of these problems. Issues other than these will be apparent from the description of the specification, drawings, claims, etc., and other issues can be extracted from the descriptions of the specification, drawings, claims, etc. It is.

本発明の一態様は、第１の電極と、第１の電極上の光電変換層と、光電変換層上の正孔注入阻止層と、正孔注入阻止層上の第２の電極と、を有し、光電変換層は、セレン及び元素Ｘを含み、元素Ｘは、銀、ビスマス、インジウム、スズ又はテルルから選ばれる一以上であり、正孔注入阻止層は、スズ、ガリウム及び酸素を含む光電変換素子である。 One embodiment of the present invention includes a first electrode, a photoelectric conversion layer on the first electrode, a hole injection blocking layer on the photoelectric conversion layer, and a second electrode on the hole injection blocking layer. And the photoelectric conversion layer includes selenium and the element X, the element X is one or more selected from silver, bismuth, indium, tin, or tellurium, and the hole injection blocking layer includes tin, gallium, and oxygen. It is a photoelectric conversion element.

前述の光電変換素子において、正孔注入阻止層は、ガリウムの原子数に対するスズの原子数の比（Ｓｎ／Ｇａ）が０．００１０以上０．０５０以下の領域を有することが好ましい。 In the above-described photoelectric conversion element, the hole injection blocking layer preferably has a region in which the ratio of the number of tin atoms to the number of gallium atoms (Sn / Ga) is 0.0010 or more and 0.050 or less.

前述の光電変換素子において、正孔注入阻止層の厚さは、５ｎｍ以上５０ｎｍ以下であることが好ましい。 In the above-described photoelectric conversion element, the thickness of the hole injection blocking layer is preferably 5 nm or more and 50 nm or less.

前述の光電変換素子において、光電変換層は、結晶セレンを有し、結晶セレンの結晶粒径が０．０１０μｍ以上１．１０μｍ以下であることが好ましい。 In the above-described photoelectric conversion element, the photoelectric conversion layer preferably includes crystalline selenium, and the crystal grain size of the crystalline selenium is preferably 0.010 μm or more and 1.10 μm or less.

本発明の一態様は、第１の電極上に、元素Ｘを有する下地層を設ける工程と、下地層上に、セレンを有する層を設ける工程と、加熱処理を行う工程と、セレンを有する層上に、スズ、ガリウム及び酸素を有する正孔注入阻止層を形成する工程と、正孔注入阻止層上に、第２の電極を設ける工程と、を有し、元素Ｘは、銀、ビスマス、インジウム、スズ又はテルルから選ばれる一以上である光電変換素子の作製方法である。 One embodiment of the present invention includes a step of providing a base layer containing the element X over the first electrode, a step of providing a layer containing selenium on the base layer, a step of performing heat treatment, and a layer containing selenium. And a step of forming a hole injection blocking layer containing tin, gallium and oxygen, and a step of providing a second electrode on the hole injection blocking layer, wherein the element X is silver, bismuth, It is a manufacturing method of the photoelectric conversion element which is one or more chosen from indium, tin, or tellurium.

本発明の一態様は、第１の電極上に、セレンを有する層を設ける工程と、セレンを有する層上に、元素Ｘを有する下地層を設ける工程と、加熱処理を行う工程と、セレンを有する層上に、スズ、ガリウム及び酸素を有する正孔注入阻止層を形成する工程と、正孔注入阻止層上に、第２の電極を設ける工程と、を有し、元素Ｘは、銀、ビスマス、インジウム、スズ又はテルルから選ばれる一以上である光電変換素子の作製方法である。 One embodiment of the present invention includes a step of providing a layer containing selenium over the first electrode, a step of providing a base layer containing the element X over the layer containing selenium, a step of performing heat treatment, A step of forming a hole injection blocking layer containing tin, gallium, and oxygen on the layer having, and a step of providing a second electrode on the hole injection blocking layer, wherein the element X is silver, It is a manufacturing method of the photoelectric conversion element which is one or more chosen from bismuth, indium, tin, or tellurium.

前述の光電変換素子の作製方法において、加熱処理は、第１の工程乃至第３の工程に分けて処理され、第１の工程は、５０℃以上９０℃以下であり、第２の工程は、第１の工程の後に行われ、第１の工程の温度より高く、かつ７０℃以上１７０℃以下であり、第３の工程は、第２の工程の後に行われ、第２の工程の温度より高く、かつ１１０℃以上２２０℃以下であることが好ましい。 In the above-described method for manufacturing a photoelectric conversion element, the heat treatment is divided into a first step to a third step, the first step is 50 ° C. to 90 ° C., and the second step is It is performed after the first step and is higher than the temperature of the first step and is 70 ° C. or higher and 170 ° C. or lower, and the third step is performed after the second step and is higher than the temperature of the second step. It is preferably high and 110 ° C. or higher and 220 ° C. or lower.

前述の光電変換素子の作製方法において、正孔注入阻止層は、第１の工程及び第２の工程に分けて、真空中で連続して成膜され、第１の工程は、第２の工程の前に行われ、第２の工程は、第１の工程よりも成膜ガス全体に占める酸素の割合が高いことが好ましい。 In the above-described method for manufacturing a photoelectric conversion element, the hole injection blocking layer is continuously formed in a vacuum in the first step and the second step, and the first step is the second step. It is preferable that the ratio of oxygen in the entire deposition gas is higher in the second step than in the first step.

本発明の一態様により、光感度の高い光電変換素子を提供できる。または、低照度下での撮像が容易な撮像装置を提供できる。または、低消費電力の撮像装置を提供できる。または、解像度の高い撮像装置を提供できる。または、信頼性の高い撮像装置を提供できる。または、新規な撮像装置などを提供できる。または、新規な半導体装置などを提供できる。 According to one embodiment of the present invention, a photoelectric conversion element with high photosensitivity can be provided. Alternatively, an imaging device that can easily perform imaging under low illuminance can be provided. Alternatively, an imaging device with low power consumption can be provided. Alternatively, an imaging device with high resolution can be provided. Alternatively, a highly reliable imaging device can be provided. Alternatively, a novel imaging device or the like can be provided. Alternatively, a novel semiconductor device or the like can be provided.

なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。 Note that one embodiment of the present invention is not limited to these effects. For example, one embodiment of the present invention may have effects other than these effects depending on circumstances or circumstances. Alternatively, for example, one embodiment of the present invention may not have these effects depending on circumstances or circumstances.

光電変換素子の構成を説明する断面図。Sectional drawing explaining the structure of a photoelectric conversion element. 光電変換素子のバンド構造を説明する図。3A and 3B illustrate a band structure of a photoelectric conversion element. 光電変換素子のバンド構造を説明する図。3A and 3B illustrate a band structure of a photoelectric conversion element. 光電変換素子の作製方法を説明するフローチャート。6 is a flowchart illustrating a method for manufacturing a photoelectric conversion element. 光電変換素子の作製方法を説明する断面図。Sectional drawing explaining the manufacturing method of a photoelectric conversion element. 光電変換素子の作製方法を説明する断面図。Sectional drawing explaining the manufacturing method of a photoelectric conversion element. 固相結晶化を説明する断面の模式図。The cross-sectional schematic diagram explaining a solid phase crystallization. 固相結晶化を説明する断面の模式図。The cross-sectional schematic diagram explaining a solid phase crystallization. 加熱処理の熱プロファイルを説明する図。The figure explaining the thermal profile of heat processing. 画素回路を説明する図、および撮像の動作を説明するタイミングチャート。The figure explaining a pixel circuit and the timing chart explaining the operation | movement of imaging. 撮像装置の画素の構成を示す図、および撮像装置のブロック図。The figure which shows the structure of the pixel of an imaging device, and the block diagram of an imaging device. 撮像装置の構成を示す断面図。Sectional drawing which shows the structure of an imaging device. 撮像装置の構成を示す断面図。Sectional drawing which shows the structure of an imaging device. 撮像装置の構成を示す断面図。Sectional drawing which shows the structure of an imaging device. 撮像装置を収めたパッケージの斜視図。The perspective view of the package which accommodated the imaging device. 電子機器を説明する図。10A and 10B each illustrate an electronic device. 実施例１の試料を説明する断面図。Sectional drawing explaining the sample of Example 1. FIG. 実施例１に係る平面ＳＥＭ像。2 is a planar SEM image according to Example 1. FIG. 実施例１に係る平面ＳＥＭ像。2 is a planar SEM image according to Example 1. FIG. 実施例１に係る平面ＳＥＭ像。2 is a planar SEM image according to Example 1. FIG. 実施例１に係る平面ＳＥＭ像。2 is a planar SEM image according to Example 1. FIG. 実施例１に係る平面ＳＥＭ像。2 is a planar SEM image according to Example 1. FIG. 実施例１に係る平面ＳＥＭ像。2 is a planar SEM image according to Example 1. FIG. 実施例１に係る結晶粒径の算出方法を説明する図。FIG. 3 is a diagram for explaining a method for calculating a crystal grain size according to the first embodiment. 実施例１に係る結晶粒径のヒストグラム。2 is a histogram of crystal grain sizes according to Example 1. 実施例１に係る結晶粒径のヒストグラム。2 is a histogram of crystal grain sizes according to Example 1. 実施例２に係る電流−電圧特性を示す図。FIG. 6 is a diagram showing current-voltage characteristics according to Example 2. 実施例２に係る電流−電圧特性を示す図。FIG. 6 is a diagram showing current-voltage characteristics according to Example 2. 実施例２に係る電流−電圧特性を示す図。FIG. 6 is a diagram showing current-voltage characteristics according to Example 2. 実施例２に係る電流増幅率の波長依存性を示す図。FIG. 10 is a diagram showing the wavelength dependence of the current amplification factor according to Example 2. 実施例２に係る断面ＳＴＥＭ像。4 is a cross-sectional STEM image according to Example 2. FIG. 実施例２に係る断面ＳＴＥＭ像。4 is a cross-sectional STEM image according to Example 2. FIG. 実施例２に係る断面ＳＴＥＭ像。4 is a cross-sectional STEM image according to Example 2. FIG. 実施例２に係る断面ＳＴＥＭ像。4 is a cross-sectional STEM image according to Example 2. FIG. 実施例３に係る電流−電圧特性を示す図。FIG. 6 is a diagram showing current-voltage characteristics according to Example 3. 実施例３に係る電流増幅率の波長依存性を示す図。FIG. 10 is a diagram showing the wavelength dependence of the current amplification factor according to Example 3. 実施例３に係る暗電流の測定温度依存を示す図。The figure which shows the measurement temperature dependence of the dark current which concerns on Example 3. FIG. 実施例４に係る価電子帯付近のＸＰＳスペクトル。10 is an XPS spectrum near the valence band according to Example 4. 実施例５に係るＸＰＳスペクトル。The XPS spectrum which concerns on Example 5. FIG. 実施例５に係るＸＰＳスペクトル。The XPS spectrum which concerns on Example 5. FIG. 実施例５に係るＵＰＳスペクトル。6 shows a UPS spectrum according to Example 5. 実施例５に係る透過率及び反射率を示す図。FIG. 10 is a diagram showing the transmittance and reflectance according to Example 5. 実施例５に係るＴａｕｃプロット。10 is a Tauc plot according to Example 5. FIG. 実施例６に係る電流−電圧特性を示す図。FIG. 10 is a diagram showing current-voltage characteristics according to Example 6; 実施例６に係る電流−電圧特性を示す図。FIG. 10 is a diagram showing current-voltage characteristics according to Example 6; 実施例６に係る電流増幅率の波長依存性を示す図。FIG. 10 is a diagram showing the wavelength dependence of the current amplification factor according to Example 6. 実施例７に係る電流−電界強度特性を示す図。FIG. 10 is a diagram showing current-electric field strength characteristics according to Example 7. 実施例７に係る電流−電界強度特性を示す図。FIG. 10 is a diagram showing current-electric field strength characteristics according to Example 7. 実施例７に係る電流増幅率の波長依存性を示す図。FIG. 10 is a diagram showing the wavelength dependence of the current amplification factor according to Example 7.

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。 Embodiments will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. Note that in the structures of the invention described below, the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and description thereof is not repeated. Note that hatching of the same elements constituting the drawings may be appropriately omitted or changed between different drawings.

なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。 The ordinal numbers attached as the first and second are used for convenience and do not indicate the order of steps or the order of lamination. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”. In addition, the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one embodiment of the present invention.

なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。 Note that the terms “film” and “layer” can be interchanged with each other depending on the case or circumstances. For example, the term “conductive layer” may be changed to the term “conductive film”. Alternatively, for example, the term “insulating film” may be changed to the term “insulating layer” in some cases.

（実施の形態１）
本実施の形態では、本発明の一態様である光電変換素子について、図面を参照して説明する。 (Embodiment 1)
In this embodiment, a photoelectric conversion element which is one embodiment of the present invention will be described with reference to drawings.

＜光電変換素子の構成例＞
本発明の一態様に係る光電変換素子１０Ａの断面構造の模式図を図１（Ａ）に示す。光電変換素子１０Ａは、第１の電極１１と、第１の電極１１上の光電変換層１３と、光電変換層１３上の正孔注入阻止層１７と、正孔注入阻止層１７上の第２の電極１５と、を有する。 <Configuration example of photoelectric conversion element>
A schematic diagram of a cross-sectional structure of a photoelectric conversion element 10A according to one embodiment of the present invention is illustrated in FIG. The photoelectric conversion element 10 </ b> A includes a first electrode 11, a photoelectric conversion layer 13 on the first electrode 11, a hole injection blocking layer 17 on the photoelectric conversion layer 13, and a second on the hole injection blocking layer 17. Electrode 15.

本発明の一態様は、光電変換層１３にセレンを用いた光電変換素子であり、比較的低電圧でアバランシェ増倍効果を利用した撮像を行うことができる。また、光電変換層に結晶セレンを用いることにより、可視光領域のほぼ全域において光感度を向上させることができる。したがって、従来のシリコンを光電変換層に用いた光電変換素子よりも光感度を高めることができ、低照度下での撮像を容易にすることができる。また、高解像度の撮像が可能な撮像装置を実現することができる。 One embodiment of the present invention is a photoelectric conversion element using selenium in the photoelectric conversion layer 13 and can perform imaging using an avalanche multiplication effect at a relatively low voltage. Further, by using crystalline selenium for the photoelectric conversion layer, the photosensitivity can be improved in almost the entire visible light region. Therefore, the photosensitivity can be increased as compared with the photoelectric conversion element using conventional silicon for the photoelectric conversion layer, and imaging under low illuminance can be facilitated. In addition, an imaging device capable of high-resolution imaging can be realized.

正孔注入阻止層１７には、７．０ｅＶ以上のイオン化ポテンシャルと、４．０ｅＶ以上のバンドギャップを有し、かつドナー準位を形成する元素を含むｎ型半導体を用いることが好ましい。正孔注入阻止層１７として、例えば、スズを含む酸化ガリウム（以下、スズ含有酸化ガリウムと記す）を好適に用いることができる。 For the hole injection blocking layer 17, it is preferable to use an n-type semiconductor having an ionization potential of 7.0 eV or more and a band gap of 4.0 eV or more and containing an element that forms a donor level. As the hole injection blocking layer 17, for example, gallium oxide containing tin (hereinafter referred to as tin-containing gallium oxide) can be suitably used.

本発明の一態様である光電変換素子は、光電変換層１３にｐ型半導体であるセレンを用い、正孔注入阻止層１７にｎ型半導体を用いることで、ｐｎ接合が形成されているともいえる。正孔注入阻止層１７として、バンドギャップが広く、適切なキャリア密度を有するｎ型半導体層を用いることで、暗電流の低減および光電流の増大を実現できる。 In the photoelectric conversion element which is one embodiment of the present invention, it can be said that a pn junction is formed by using selenium which is a p-type semiconductor for the photoelectric conversion layer 13 and an n-type semiconductor for the hole injection blocking layer 17. . By using an n-type semiconductor layer having a wide band gap and an appropriate carrier density as the hole injection blocking layer 17, a dark current can be reduced and a photocurrent can be increased.

図１（Ｂ）に示す光電変換素子１０Ｂのように、正孔注入阻止層１７は、第１の正孔注入阻止層１７ａと、第１の正孔注入阻止層１７ａ上の第２の正孔注入阻止層１７ｂの積層構造とすることが好ましい。第１の正孔注入阻止層１７ａ及び第２の正孔注入阻止層１７ｂとして、スズ含有酸化ガリウムを用いることができる。 As in the photoelectric conversion element 10B illustrated in FIG. 1B, the hole injection blocking layer 17 includes a first hole injection blocking layer 17a and a second hole on the first hole injection blocking layer 17a. A laminated structure of the injection blocking layer 17b is preferable. Tin-containing gallium oxide can be used as the first hole injection blocking layer 17a and the second hole injection blocking layer 17b.

また、本発明の一態様に係る光電変換素子は、図１（Ｃ）に示す光電変換素子１０Ｃのように、光電変換層１３と第１の電極１１との間に電子注入阻止層１９を有していてもよい。 In addition, the photoelectric conversion element according to one embodiment of the present invention includes an electron injection blocking layer 19 between the photoelectric conversion layer 13 and the first electrode 11 as in the photoelectric conversion element 10C illustrated in FIG. You may do it.

光電変換素子は、基板上に形成されてもよく、基板に形成された、または、基板上に形成された駆動用のトランジスタの上に形成されてもよい。 The photoelectric conversion element may be formed over a substrate, may be formed over the substrate, or may be formed over a driving transistor formed over the substrate.

光電変換素子１０Ａ、光電変換素子１０Ｂ及び光電変換素子１０Ｃにおいて、第２の電極１５側を受光面とする。図１（Ａ）、図１（Ｂ）及び図１（Ｃ）において、光電変換素子１０Ａ、光電変換素子１０Ｂ及び光電変換素子１０Ｃに入射する光（Ｌｉｇｈｔ）を矢印で示している。 In the photoelectric conversion element 10A, the photoelectric conversion element 10B, and the photoelectric conversion element 10C, the second electrode 15 side is a light receiving surface. In FIGS. 1A, 1B, and 1C, light (Light) incident on the photoelectric conversion element 10A, the photoelectric conversion element 10B, and the photoelectric conversion element 10C is indicated by an arrow.

＜光電変換素子の構成要素＞
以下に、本発明の一態様に係る光電変換素子の各要素について説明する。 <Constituent elements of photoelectric conversion element>
The elements of the photoelectric conversion element according to one embodiment of the present invention are described below.

［光電変換層１３］
光電変換層１３について説明する。光電変換層１３にセレン系材料を用いることができる。セレン系材料を用いた光電変換素子は、可視光に対する内部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ現象による電荷増幅効果を用いて、入射光により生成されたキャリアの増幅を行うことにより光電変換効率を高めることができる。アバランシェ増倍効果を利用したフォトダイオードを、アバランシェフォトダイオード（ＡＰＤ：Ａｖａｌａｎｃｈｅ Ｐｈｏｔｏｄｉｏｄｅ）と呼ぶ場合がある。 [Photoelectric conversion layer 13]
The photoelectric conversion layer 13 will be described. A selenium-based material can be used for the photoelectric conversion layer 13. A photoelectric conversion element using a selenium material has a high internal quantum efficiency with respect to visible light. In the photoelectric conversion element, photoelectric conversion efficiency can be increased by amplifying carriers generated by incident light using a charge amplification effect due to an avalanche phenomenon. A photodiode using the avalanche multiplication effect may be referred to as an avalanche photodiode (APD).

光電変換層１３に結晶セレンを用いることが好ましい。セレンは、その結晶性により単結晶セレン、多結晶セレン、微結晶セレン、非晶質セレン（アモルファスセレン）等に分類できる。本明細書等において、結晶セレンとは結晶性を有するセレン、例えば単結晶セレン、多結晶セレン及び微結晶セレンを指す。また、結晶セレンと非晶質セレンが混合したセレンを用いてもよい。なお、本明細書等において、結晶性を有することを結晶質であると記す場合がある。 It is preferable to use crystalline selenium for the photoelectric conversion layer 13. Selenium can be classified into single crystal selenium, polycrystalline selenium, microcrystalline selenium, amorphous selenium (amorphous selenium) and the like according to its crystallinity. In this specification and the like, crystalline selenium refers to crystalline selenium, for example, single crystal selenium, polycrystalline selenium, and microcrystalline selenium. Alternatively, selenium in which crystalline selenium and amorphous selenium are mixed may be used. Note that in this specification and the like, having crystallinity may be referred to as crystalline.

シリコン及び非晶質セレンと比較して、結晶セレンは可視光の波長の全領域にわたって高い吸収係数を持つことから、膜厚を薄くすることができる。膜厚を薄くすることで、高い電界の印加が可能となる。また、結晶セレンは低電圧でアバランシェ増倍効果が発生し、高い光感度をもつ。したがって、結晶セレンを光電変換層１３に有する光電変換素子は、光感度が高く、低照度環境における撮像にも適している。また、低電圧で動作できることから好ましい。 Compared to silicon and amorphous selenium, crystalline selenium has a high absorption coefficient over the entire wavelength range of visible light, so that the film thickness can be reduced. By reducing the film thickness, a high electric field can be applied. Crystalline selenium produces an avalanche multiplication effect at a low voltage and has high photosensitivity. Therefore, the photoelectric conversion element having crystalline selenium in the photoelectric conversion layer 13 has high photosensitivity and is suitable for imaging in a low illumination environment. Further, it is preferable because it can operate at a low voltage.

セレンは融点が約２２１℃と低いことから、製造工程や使用環境において非晶質セレンが高温に曝されるとセレンが結晶化する場合があり、非晶質セレンの熱的安定性は低い。一方、本発明の一態様である光電変換素子の光電変換層１３は均一な結晶セレンを有することから、熱的安定性が高い。 Since selenium has a low melting point of about 221 ° C., selenium may crystallize when amorphous selenium is exposed to high temperatures in the production process and use environment, and the thermal stability of amorphous selenium is low. On the other hand, the photoelectric conversion layer 13 of the photoelectric conversion element which is one embodiment of the present invention has uniform crystalline selenium, and thus has high thermal stability.

光電変換層１３が有するセレンの結晶性の確認には、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）、電子線回折（ＥＤ：Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像、走査透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）像等を用いることができる。 For confirming the crystallinity of selenium contained in the photoelectric conversion layer 13, X-ray diffraction (XRD), electron diffraction (ED), transmission electron microscope (TEM) image, A scanning transmission electron microscope (STEM: Scanning Transmission Electron Microscopy) image or the like can be used.

結晶セレンを作製する方法として、非晶質セレンを成膜し、熱処理を行う方法が知られている。しかし、熱処理によって非晶質セレンが結晶化するのに伴い、セレンが凝集することで、セレンが存在しない領域が発生する場合がある。本明細書等において、セレンが存在しない領域を膜剥がれ領域と呼ぶ。光電変換層に膜剥がれ領域が発生すると、光電変換素子間に特性ばらつきが発生し、撮像装置の撮像性能を低下させる原因となりうる。また、セレンの凝集又は膜剥がれ領域の発生に伴い光電変換層１３の凹凸が大きくなることで、光電変換層１３上に設けられる第２の電極１５の被覆性、密着性が悪くなる場合がある。第２の電極１５の被覆性、密着性が悪くなると、第１の電極１１及び第２の電極１５の短絡の原因となりうる。また、光電変換層１３の表面はｐｎ接合面となる領域であり、凹凸などの形状は界面特性を悪化させる原因となる。したがって、光電変換層は膜剥がれ領域が少なく、凹凸が少なく、均一な結晶セレンであることが好ましい。 As a method for producing crystalline selenium, a method of forming a film of amorphous selenium and performing a heat treatment is known. However, as amorphous selenium is crystallized by heat treatment, selenium may aggregate to generate a region where selenium does not exist. In this specification and the like, a region where selenium does not exist is called a film peeling region. When the film peeling region occurs in the photoelectric conversion layer, characteristic variation occurs between the photoelectric conversion elements, which may cause a decrease in imaging performance of the imaging device. Moreover, the unevenness | corrugation of the photoelectric converting layer 13 becomes large with generation | occurrence | production of the aggregation or film | membrane peeling area | region of a selenium, and the covering property and adhesiveness of the 2nd electrode 15 provided on the photoelectric converting layer 13 may worsen. . If the coverage and adhesion of the second electrode 15 are deteriorated, it may cause a short circuit between the first electrode 11 and the second electrode 15. In addition, the surface of the photoelectric conversion layer 13 is a region that becomes a pn junction surface, and the shape such as unevenness causes deterioration of interface characteristics. Therefore, the photoelectric conversion layer is preferably uniform crystalline selenium with few film peeling regions and less unevenness.

本発明の一態様である光電変換層１３は、セレン及び元素Ｘを有する。元素Ｘは、銀、ビスマス、インジウム、スズ、テルルから選ばれる一以上である。元素Ｘは、セレンと化合物（以下、セレン化合物と記す）を形成する。本発明の一態様である光電変換層１３は、セレン化合物を結晶核とする固相結晶化（ＳＰＣ：Ｓｏｌｉｄ Ｐｈａｓｅ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）により形成される結晶セレンを有する。固相結晶化の際、結晶粒の成長に伴い、光電変換層１３の表面に凸凹が発生する場合がある。また、結晶粒が大きいと光電変換層１３の表面の凹凸が大きくなる場合がある。したがって、結晶粒を小さくすることで、光電変換層１３の表面の凹凸を小さくすることができる。なお、本発明の一態様である光電変換層１３は、セレン及び元素Ｘ以外の元素を有していてもよい。元素Ｘ以外の元素としては、例えばシリコン、ゲルマニウムなどが挙げられる。 The photoelectric conversion layer 13 which is one embodiment of the present invention includes selenium and the element X. The element X is one or more selected from silver, bismuth, indium, tin, and tellurium. The element X forms a compound with selenium (hereinafter referred to as a selenium compound). The photoelectric conversion layer 13 which is one embodiment of the present invention includes crystalline selenium formed by solid phase crystallization (SPC) using a selenium compound as a crystal nucleus. During solid-phase crystallization, unevenness may occur on the surface of the photoelectric conversion layer 13 as the crystal grains grow. Moreover, when the crystal grains are large, the unevenness of the surface of the photoelectric conversion layer 13 may be large. Therefore, the unevenness of the surface of the photoelectric conversion layer 13 can be reduced by reducing the crystal grains. Note that the photoelectric conversion layer 13 which is one embodiment of the present invention may include an element other than selenium and the element X. Examples of elements other than the element X include silicon and germanium.

光電変換層１３が有する結晶粒の結晶粒径（長径）は１．１０μｍ以下であることが好ましい。さらには、光電変換層１３が有する結晶粒の結晶粒径（長径）は１．００μｍ以下であることが好ましい。さらには、光電変換層１３が有する結晶粒の結晶粒径（長径）は０．９０μｍ以下であることが好ましい。前述の結晶粒径（長径）とすることで、光電変換層１３の表面の凹凸を小さくすることができる。光電変換層１３の表面の凹凸が小さくなることで、光電変換層１３上に設けられる第２の電極１５の被覆性、密着性が高くなり、第１の電極１１及び第２の電極１５の短絡を抑制できる。また、光電変換層１３の表面の凹凸が小さくなることでｐｎ接合面の界面特性が良好となり、良好な特性を有する光電変換素子を作製できる。なお、結晶粒径（長径）の最小値は特に制限はないが、０．０１０μｍ以上が好ましい。０．０１０μｍ以上とすることで、粒界起因のトラップ準位を少なくでき、良好な特性を有する光電変換素子を作製できる。 The crystal grain size (major axis) of the crystal grains of the photoelectric conversion layer 13 is preferably 1.10 μm or less. Furthermore, the crystal grain size (major axis) of the crystal grains of the photoelectric conversion layer 13 is preferably 1.00 μm or less. Furthermore, the crystal grain size (major axis) of the crystal grains of the photoelectric conversion layer 13 is preferably 0.90 μm or less. By setting the crystal grain size (major axis) as described above, unevenness on the surface of the photoelectric conversion layer 13 can be reduced. By reducing the unevenness of the surface of the photoelectric conversion layer 13, the coverage and adhesion of the second electrode 15 provided on the photoelectric conversion layer 13 are increased, and the first electrode 11 and the second electrode 15 are short-circuited. Can be suppressed. Moreover, since the unevenness | corrugation of the surface of the photoelectric converting layer 13 becomes small, the interface characteristic of a pn junction surface becomes favorable, and the photoelectric conversion element which has a favorable characteristic can be produced. The minimum value of the crystal grain size (major axis) is not particularly limited, but is preferably 0.010 μm or more. When the thickness is 0.010 μm or more, the trap level due to the grain boundary can be reduced, and a photoelectric conversion element having favorable characteristics can be manufactured.

なお、本明細書等において、結晶粒径（長径）とは、結晶粒の外輪郭上の２点を結ぶ直線のうち最大値をとるものとする。 In this specification and the like, the crystal grain size (major axis) is the maximum value of straight lines connecting two points on the outer contour of the crystal grains.

光電変換層１３が有するセレンの結晶粒径（長径）の確認には、走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）像、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像、走査透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）像、電子後方散乱回折法（ＥＢＳＤ：Ｅｌｅｃｔｒｏｎ Ｂａｃｋｓｃａｔｔｅｒ Ｄｉｆｆｒａｃｔｉｏｎ Ｐａｔｔｅｒｎ）等を用いることができる。 For confirmation of the crystal grain size (major axis) of selenium included in the photoelectric conversion layer 13, a scanning electron microscope (SEM) image, a transmission electron microscope (TEM) image, and a scanning transmission electron microscope (STEM) are used. : Scanning Transmission Electron Microscopy (EBSD) image, Electron Backscatter Diffraction Pattern (EBSD), and the like can be used.

光電変換層１３は、セレンの原子濃度に対する元素Ｘの原子濃度の比（Ｘ／Ｓｅ）が０．００１０以上０．７０以下の領域を有することが好ましい。さらに、光電変換層１３は、Ｘ／Ｓｅが０．００３０以上０．５０以下の領域を有することが好ましい。さらに、光電変換層１３は、Ｘ／Ｓｅが０．００５０以上０．３０以下の領域を有することが好ましい。前述のＸ／Ｓｅの範囲とすることで、膜剥がれ領域が少ない、均一な結晶セレンを有する光電変換層１３を作製できる。なお、結晶セレンの結晶粒界及び表面などに元素Ｘが偏析することで、暗電流が増加する場合がある。前述のＸ／Ｓｅの範囲とすることで、暗電流が低い光電変換素子、撮像装置とすることができる。 The photoelectric conversion layer 13 preferably has a region in which the ratio of the atomic concentration of the element X to the atomic concentration of selenium (X / Se) is 0.0010 or more and 0.70 or less. Furthermore, the photoelectric conversion layer 13 preferably has a region where X / Se is 0.0030 or more and 0.50 or less. Furthermore, the photoelectric conversion layer 13 preferably has a region where X / Se is 0.0050 or more and 0.30 or less. By setting the above X / Se range, the photoelectric conversion layer 13 having uniform crystal selenium with few film peeling regions can be manufactured. Note that the dark current may increase due to segregation of the element X at the crystal grain boundary and surface of the crystalline selenium. By setting the above X / Se range, a photoelectric conversion element and an imaging device with low dark current can be obtained.

元素Ｘは、セレン中での拡散係数が大きく、セレンと化合物を形成することが好ましい。セレン化合物は結晶性を有することが好ましい。単結晶セレンとセレン化合物の格子定数の不整合度が小さいと好ましい。また、セレン化合物と単結晶セレンの結晶構造が同じであるとより好ましいが、格子定数の不整合度が小さければ、結晶構造は異なってもよい。なお、本発明の一態様である光電変換層１３は、セレン化合物を有する場合がある。なお、元素Ｘとして２種以上の元素を用いる場合、それらの原子濃度の総和をＸとして用いてもよい。 Element X preferably has a large diffusion coefficient in selenium and forms a compound with selenium. The selenium compound preferably has crystallinity. It is preferable that the degree of mismatch between the lattice constants of the single crystal selenium and the selenium compound is small. Further, it is more preferable that the crystal structures of the selenium compound and the single crystal selenium are the same, but the crystal structures may be different if the lattice constant mismatch is small. Note that the photoelectric conversion layer 13 which is one embodiment of the present invention may include a selenium compound. In addition, when using 2 or more types of elements as the element X, you may use the sum total of those atomic concentrations as X.

光電変換層１３が有するセレン及び元素Ｘの原子濃度の確認には、エネルギー分散型Ｘ線分析（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ ｉｏｎ ｍａｓｓ ｓｐｅｃｔｒｏｍｅｔｒｙ）、飛行時間型二次イオン質量分析（ＴｏＦ−ＳＩＭＳ：Ｔｉｍｅ−ｏｆ−ｆｌｉｇｈｔ ｓｅｃｏｎｄａｒｙ ｉｏｎ ｍａｓｓ ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｏｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、オージェ電子分光（ＡＥＳ：Ａｕｇｅｒ Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、電子エネルギー損失分光法（ＥＥＬＳ：Ｅｌｅｃｔｒｏｎ Ｅｎｅｒｇｙ−Ｌｏｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）等を用いることができる。 For confirmation of atomic concentrations of selenium and element X in the photoelectric conversion layer 13, energy dispersive X-ray analysis (EDX), secondary ion mass spectrometry (SIMS), flight Time-of-flight secondary ion mass spectrometry (ToF-SIMS), X-ray photoelectron spectroscopy (XPS), Auger electron spectroscopy (AES), and electron electron spectroscopy (AES) Loss Spectroscopy (EELS: Electron Energy-Loss Spec Oscopy) or the like can be used.

本明細書等において、「原子濃度の比」と「原子数の比」は同義であり、「原子濃度の比」を「原子数の比」と置き換えることができる。つまり、Ｘ／Ｓｅの値は、セレンの原子濃度に対する元素Ｘの原子濃度の比であり、また、セレンの原子数に対する元素Ｘの原子数の比であるともいえる。 In this specification and the like, “ratio of atomic concentration” and “ratio of number of atoms” are synonymous, and “ratio of atomic concentration” can be replaced with “ratio of number of atoms”. That is, the value of X / Se is the ratio of the atomic concentration of element X to the atomic concentration of selenium, and can also be said to be the ratio of the number of atoms of element X to the number of atoms of selenium.

［正孔注入阻止層１７］
本発明の一態様に係る光電変換素子は、図１（Ａ）乃至図１（Ｃ）に示すように、光電変換層１３と第２の電極１５との間に、正孔注入阻止層１７を有する。正孔注入阻止層１７は、第２の電極１５から光電変換層１３への正孔の注入を抑制する機能を有する。正孔注入阻止層１７は、光電変換層１３への電荷の注入を抑制する機能を有することから、電荷注入阻止層と呼ばれる場合がある。 [Hole injection blocking layer 17]
As shown in FIGS. 1A to 1C, the photoelectric conversion element according to one embodiment of the present invention includes a hole injection blocking layer 17 between the photoelectric conversion layer 13 and the second electrode 15. Have. The hole injection blocking layer 17 has a function of suppressing injection of holes from the second electrode 15 to the photoelectric conversion layer 13. The hole injection blocking layer 17 may be called a charge injection blocking layer because it has a function of suppressing charge injection into the photoelectric conversion layer 13.

正孔注入阻止層１７は、可視光に対して透光性を有することが好ましい。透光性を有することで、可視光領域全域で高い光感度を有する光電変換素子とすることができる。また、正孔注入阻止層１７は、バンドギャップが大きいことが好ましい。バンドギャップが大きいことで、電極から光電変換層へ正孔が注入されるのを抑制でき、暗電流の低い光電変換素子とすることができる。また、正孔注入阻止層１７は、電子に対する障壁が低いことが好ましい。電子に対する障壁が高いと電子が該障壁に捕獲され、撮像時に残像や焼付などの問題が発生する場合がある。電子に対する障壁が低いことで、残像や焼付などが少ない光電変換素子とすることができる。また、正孔注入阻止層１７は、欠陥準位が少ないことが好ましい。欠陥準位が多いと正孔に対する実効的なエネルギー障壁が低くなり、暗電流が増加する場合がある。欠陥準位が少ないことで、暗電流の低い光電変換素子とすることができる。正孔注入阻止層１７として、例えば、スズ含有酸化ガリウムを好適に用いることができる。 The hole injection blocking layer 17 preferably has a light-transmitting property with respect to visible light. By having translucency, a photoelectric conversion element having high photosensitivity in the entire visible light region can be obtained. The hole injection blocking layer 17 preferably has a large band gap. Since the band gap is large, injection of holes from the electrode to the photoelectric conversion layer can be suppressed, and a photoelectric conversion element with low dark current can be obtained. The hole injection blocking layer 17 preferably has a low barrier to electrons. If the barrier against electrons is high, electrons are trapped by the barrier, and problems such as afterimage and image sticking may occur during imaging. Since the barrier against electrons is low, a photoelectric conversion element with little afterimage or image sticking can be obtained. The hole injection blocking layer 17 preferably has few defect levels. If there are many defect levels, the effective energy barrier against holes is lowered, and dark current may increase. Since there are few defect levels, it can be set as a photoelectric conversion element with a low dark current. As the hole injection blocking layer 17, for example, tin-containing gallium oxide can be suitably used.

本発明の一態様である正孔注入阻止層１７は、スズ、ガリウム及び酸素を有する。正孔注入阻止層１７は、スズの原子濃度が０．０２０ａｔｏｍｉｃ％以上２．０ａｔｏｍｉｃ％以下の領域を有することが好ましい。さらに、正孔注入阻止層１７は、スズの原子濃度が０．１０ａｔｏｍｉｃ％以上１．２ａｔｏｍｉｃ％以下の領域を有することが好ましい。さらに、正孔注入阻止層１７は、スズの原子濃度が０．２０ａｔｏｍｉｃ％以上１．０ａｔｏｍｉｃ％以下の領域を有することが好ましい。前述のスズ濃度の範囲とすることで、電流増幅率の高い光電変換素子とすることができる。 The hole injection blocking layer 17 which is one embodiment of the present invention includes tin, gallium, and oxygen. The hole injection blocking layer 17 preferably has a region where the atomic concentration of tin is 0.020 atomic% or more and 2.0 atomic% or less. Further, the hole injection blocking layer 17 preferably has a region where the atomic concentration of tin is 0.10 atomic% or more and 1.2 atomic% or less. Further, the hole injection blocking layer 17 preferably has a region where the atomic concentration of tin is 0.20 atomic% or more and 1.0 atomic% or less. By setting it as the range of the above-mentioned tin concentration, it can be set as a photoelectric conversion element with a high current gain.

また、正孔注入阻止層１７は、ガリウムの原子濃度に対するスズの原子濃度の比（Ｓｎ／Ｇａ）が０．００１０以上０．０５０以下の領域を有することが好ましい。さらに、正孔注入阻止層１７は、Ｓｎ／Ｇａが０．００３０以上０．０３０以下の領域を有することが好ましい。さらに、正孔注入阻止層１７は、Ｓｎ／Ｇａが０．００５０以上０．０２０以下の領域を有することが好ましい。前述のＳｎ／Ｇａの範囲とすることで、電流増幅率の高い光電変換素子とすることができる。 The hole injection blocking layer 17 preferably has a region in which the ratio of tin atomic concentration to gallium atomic concentration (Sn / Ga) is 0.0010 or more and 0.050 or less. Further, the hole injection blocking layer 17 preferably has a region where Sn / Ga is 0.0030 or more and 0.030 or less. Further, the hole injection blocking layer 17 preferably has a region where Sn / Ga is 0.0050 or more and 0.020 or less. By setting it as the range of the above-mentioned Sn / Ga, it can be set as a photoelectric conversion element with a high current gain.

また、正孔注入阻止層１７を十分に機能させるためには、正孔注入阻止層１７を貫通するトンネル電流を抑制する必要があり、そのため該層は一定以上の膜厚とする必要がある。例えば、５ｎｍ以上５０ｎｍ以下の膜厚とすることが好ましく、１０ｎｍ以上４０ｎｍ以下の膜厚とすることがさらに好ましい。前述の膜厚の範囲とすることで、暗電流が低い光電変換素子とすることができる。 In addition, in order for the hole injection blocking layer 17 to function sufficiently, it is necessary to suppress a tunnel current passing through the hole injection blocking layer 17, and therefore, the layer needs to have a certain thickness or more. For example, the thickness is preferably 5 nm to 50 nm, and more preferably 10 nm to 40 nm. By setting it as the range of the above-mentioned film thickness, it can be set as a photoelectric conversion element with a low dark current.

非晶質セレンと比較して、結晶セレンはフェルミ準位と価電子帯のエネルギー差（Ｅｆ−Ｅｖ）が小さく、キャリア密度が高い場合がある。光電変換層１３のキャリア密度が高いと、暗電流（Ｉｄａｒｋ）が高くなり、電流増幅率（Ｉｐｈｏｔｏ／Ｉｄａｒｋ）が低くなる場合がある。 Compared to amorphous selenium, crystalline selenium has a smaller energy difference (Ef-Ev) between the Fermi level and the valence band, and may have a higher carrier density. When the carrier density of the photoelectric conversion layer 13 is high, the dark current (I dark ) increases and the current amplification factor (I photo / I dark ) may decrease.

なお、本明細書等において、電流増幅率（Ｉｐｈｏｔｏ／Ｉｄａｒｋ）とは、暗電流（Ｉｄａｒｋ）に対する光電流（Ｉｐｈｏｔｏ）の比、つまり光電流（Ｉｐｈｏｔｏ）／暗電流（Ｉｄａｒｋ）の値を指す。 Note that in this specification and the like, the current amplification factor and (I photo / I dark), the ratio of photocurrent on the dark current (I dark) (I photo) , i.e. the photocurrent (I photo) / dark current (I dark ) Value.

高い電流増幅率を得るには、暗電流を低く、又は光電流を高くする必要がある。光電流を高くするには、電圧印加時の光電変換層１３中の空乏層幅Ｗｐを大きくすることが有効である。電圧印加時の光電変換層１３中の空乏層幅Ｗｐは、数式１で表すことができる。 In order to obtain a high current gain, it is necessary to reduce the dark current or increase the photocurrent. In order to increase the photocurrent, it is effective to increase the depletion layer width Wp in the photoelectric conversion layer 13 when a voltage is applied. The depletion layer width Wp in the photoelectric conversion layer 13 when a voltage is applied can be expressed by Equation 1.

ここで、Ｗｐは光電変換層１３中の空乏層幅、Ｎｄは正孔注入阻止層１７中のキャリア密度、Ｎａは光電変換層１３中のキャリア密度、εは誘電率、ｑは素電荷、Ｖｂｉは内部電位、Ｖは印加電圧を示す。 Here, Wp is a depletion layer width in the photoelectric conversion layer 13, Nd is a carrier density in the hole injection blocking layer 17, Na is a carrier density in the photoelectric conversion layer 13, ε is a dielectric constant, q is an elementary charge, Vbi Indicates an internal potential, and V indicates an applied voltage.

数式１に示すように、光電変換層１３中の空乏層幅Ｗｐは、正孔注入阻止層１７中のキャリア密度及び光電変換層１３中のキャリア密度の比が大きく影響する。光電変換層１３中のキャリア密度に適したキャリア密度を有する正孔注入阻止層１７を用いることが、光電流を高めるには有効である。 As shown in Formula 1, the ratio of the carrier density in the hole injection blocking layer 17 and the carrier density in the photoelectric conversion layer 13 greatly affects the depletion layer width Wp in the photoelectric conversion layer 13. Use of the hole injection blocking layer 17 having a carrier density suitable for the carrier density in the photoelectric conversion layer 13 is effective for increasing the photocurrent.

前述したように、非晶質セレンと比較して、結晶セレンはキャリア密度が高い場合がある。光電変換層に結晶セレンを用いる場合、キャリア密度の高い正孔注入阻止層１７を用いることで、光電流及び電流増幅率を高めることができる。 As described above, crystalline selenium may have a higher carrier density than amorphous selenium. When crystalline selenium is used for the photoelectric conversion layer, the photocurrent and the current amplification factor can be increased by using the hole injection blocking layer 17 having a high carrier density.

図２（Ａ）は、第２の電極１５、正孔注入阻止層１７及び光電変換層１３の接合状態におけるバンド図であり、光電変換層１３として非晶質セレン、正孔注入阻止層１７としてインジウム−ガリウム酸化物を用いた例である。非晶質セレンのバンドギャップは約２．３ｅＶ、フェルミ準位と価電子帯のエネルギー差（Ｅｆ−Ｅｖ）は、約０．２ｅＶである。インジウム−ガリウム酸化物のバンドギャップは約４．６ｅＶである。なお、該インジウム−ガリウム酸化物の原子数比はＩｎ：Ｇａ＝５：９５である。 FIG. 2A is a band diagram in the bonding state of the second electrode 15, the hole injection blocking layer 17, and the photoelectric conversion layer 13. As the photoelectric conversion layer 13, amorphous selenium and the hole injection blocking layer 17 are used. This is an example using indium-gallium oxide. The band gap of amorphous selenium is about 2.3 eV, and the energy difference (Ef-Ev) between the Fermi level and the valence band is about 0.2 eV. The band gap of indium-gallium oxide is about 4.6 eV. Note that the atomic ratio of the indium-gallium oxide is In: Ga = 5: 95.

図２（Ｂ）は、光電変換層１３として結晶セレン、正孔注入阻止層１７としてインジウム−ガリウム酸化物を用いた場合のバンド図である。結晶セレンのバンドギャップは約１．８ｅＶ、フェルミ準位と価電子帯のエネルギー差（Ｅｆ−Ｅｖ）は、約０．１ｅＶである。非晶質セレンと比較して、結晶セレンはフェルミ準位と価電子帯のエネルギー差が小さいことから、キャリア密度が高くなる場合がある。したがって、図２（Ａ）に示した非晶質セレンを用いる構成と比較して、図２（Ｂ）に示した結晶セレンを用いる構成では空乏層幅Ｗｐが小さくなる。空乏層幅Ｗｐが小さくなることで、入射される光は空乏層内で吸収されきれず、空乏層外の領域でも吸収されることになる。空乏層内で発生した光キャリアは内部電界によって効率良く外部に取り出すことができるが、空乏層外の領域で発生した光キャリアは失活してしまう。 FIG. 2B is a band diagram in the case where crystalline selenium is used as the photoelectric conversion layer 13 and indium-gallium oxide is used as the hole injection blocking layer 17. The band gap of crystalline selenium is about 1.8 eV, and the energy difference (Ef-Ev) between the Fermi level and the valence band is about 0.1 eV. Compared with amorphous selenium, crystalline selenium has a smaller energy difference between the Fermi level and the valence band, and thus may have a higher carrier density. Therefore, the depletion layer width Wp is smaller in the configuration using crystalline selenium shown in FIG. 2B than in the configuration using amorphous selenium shown in FIG. As the depletion layer width Wp is reduced, incident light cannot be absorbed in the depletion layer and is also absorbed in a region outside the depletion layer. Although the optical carriers generated in the depletion layer can be efficiently extracted to the outside by the internal electric field, the optical carriers generated in the region outside the depletion layer are deactivated.

したがって、光キャリアを外部に効率良く取り出す、すなわち、光電流（Ｉｐｈｏｔｏ）を増加させるには、光電変換層１３内に形成される空乏層幅Ｗｐを拡大することが好ましい。空乏層幅Ｗｐを拡大させるには、正孔注入阻止層１７のキャリア濃度を高めることで可能であるが、極端にキャリア濃度の高い材料を用いると深い準位を介して第２の電極１５から光電変換層１３に正孔が注入されることもある。したがって、正孔注入阻止層１７は、インジウム−ガリウム酸化物よりもわずかにキャリア濃度の高い材料であることが好ましい。このような材料としては、例えば、スズ含有酸化ガリウムがある。 Therefore, in order to efficiently extract the optical carriers to the outside, that is, to increase the photocurrent (I photo ), it is preferable to expand the depletion layer width Wp formed in the photoelectric conversion layer 13. In order to increase the depletion layer width Wp, it is possible to increase the carrier concentration of the hole injection blocking layer 17. However, if a material having an extremely high carrier concentration is used, the second electrode 15 can be connected via a deep level. Holes may be injected into the photoelectric conversion layer 13. Therefore, the hole injection blocking layer 17 is preferably a material having a slightly higher carrier concentration than indium-gallium oxide. An example of such a material is tin-containing gallium oxide.

図３は、光電変換層１３として結晶セレン、正孔注入阻止層１７としてスズ含有酸化ガリウムを用いた場合のバンド図である。図３に示す構成は、本発明の一態様である。スズ含有酸化ガリウムのバンドギャップは約４．６ｅＶであり、前述のインジウム−ガリウム酸化物と比較してキャリア密度が高い。したがって、図２（Ｂ）に示す構成と比較して、図３に示す構成では空乏層幅Ｗｐが大きくなり、光電流の増加が見積もられる。 FIG. 3 is a band diagram when crystalline selenium is used as the photoelectric conversion layer 13 and tin-containing gallium oxide is used as the hole injection blocking layer 17. The structure illustrated in FIG. 3 is one embodiment of the present invention. The band gap of tin-containing gallium oxide is about 4.6 eV, and the carrier density is higher than that of the aforementioned indium-gallium oxide. Therefore, as compared with the structure shown in FIG. 2B, the structure shown in FIG. 3 has a large depletion layer width Wp, and an increase in photocurrent is estimated.

正孔注入阻止層１７中のキャリア密度を高くする方法として、例えば、正孔注入阻止層１７に用いる酸化物の酸素欠損（Ｖｏ）を増やすことが挙げられる。しかしながら、正孔注入阻止層１７中の酸素欠損が多いと深い準位が増加し、正孔に対する実効的なエネルギー障壁が低くなる場合がある。正孔に対する実効的なエネルギー障壁が低くなると、暗電流が増加する場合があり好ましくない。したがって、正孔注入阻止層１７中の酸素欠損は少ないことが好ましい。 As a method for increasing the carrier density in the hole injection blocking layer 17, for example, increasing the oxygen deficiency (Vo) of the oxide used for the hole injection blocking layer 17 can be mentioned. However, if there are many oxygen vacancies in the hole injection blocking layer 17, the deep level increases and the effective energy barrier against holes may be lowered. If the effective energy barrier for holes is lowered, dark current may increase, which is not preferable. Therefore, it is preferable that the number of oxygen vacancies in the hole injection blocking layer 17 is small.

酸素欠損（Ｖｏ）を増やす方法以外に、正孔注入阻止層１７中のキャリア密度を高くする方法として、例えば、ドナー源となる元素を添加することが挙げられる。正孔注入阻止層１７として、特にスズ含有酸化ガリウムを用いることが好ましい。 In addition to the method for increasing oxygen vacancies (Vo), as a method for increasing the carrier density in the hole injection blocking layer 17, for example, an element serving as a donor source is added. As the hole injection blocking layer 17, it is particularly preferable to use tin-containing gallium oxide.

本発明の一態様である光電変換素子は、光電変換層１３として結晶セレンを用い、正孔注入阻止層１７としてスズ含有酸化ガリウムを用いる。前述の構成とすることで、電流増幅率が高く、熱的安定性が高い光電変換素子とすることができる。 The photoelectric conversion element which is one embodiment of the present invention uses crystalline selenium as the photoelectric conversion layer 13 and tin-containing gallium oxide as the hole injection blocking layer 17. With the above structure, a photoelectric conversion element with high current amplification factor and high thermal stability can be obtained.

図１（Ｂ）に示すように、正孔注入阻止層１７は、第１の正孔注入阻止層１７ａと、第１の正孔注入阻止層１７ａ上の第２の正孔注入阻止層１７ｂの積層構造とすることが好ましい。第１の正孔注入阻止層１７ａ及び第２の正孔注入阻止層１７ｂには、正孔注入阻止層１７に用いることができる材料を用いることができる。 As shown in FIG. 1B, the hole injection blocking layer 17 includes a first hole injection blocking layer 17a and a second hole injection blocking layer 17b on the first hole injection blocking layer 17a. A laminated structure is preferable. A material that can be used for the hole injection blocking layer 17 can be used for the first hole injection blocking layer 17a and the second hole injection blocking layer 17b.

第１の正孔注入阻止層１７ａ及び第２の正孔注入阻止層１７ｂとして、例えば、スズ含有酸化ガリウムを用いることができる。第１の正孔注入阻止層１７ａ及び第２の正孔注入阻止層１７ｂを概略同じ組成とすることで、同じスパッタリングターゲットを用いて形成できるため、製造コストを抑制できる。 As the first hole injection blocking layer 17a and the second hole injection blocking layer 17b, for example, tin-containing gallium oxide can be used. Since the first hole injection blocking layer 17a and the second hole injection blocking layer 17b have substantially the same composition, they can be formed using the same sputtering target, so that the manufacturing cost can be suppressed.

第１の正孔注入阻止層１７ａ、第２の正孔注入阻止層１７ｂは、それぞれスズの原子濃度が０．０２０ａｔｏｍｉｃ％以上２．０ａｔｏｍｉｃ％以下の領域を有することが好ましい。さらに、第１の正孔注入阻止層１７ａ、第２の正孔注入阻止層１７ｂは、それぞれスズの原子濃度が０．１０ａｔｏｍｉｃ％以上１．２ａｔｏｍｉｃ％以下の領域を有することが好ましい。さらに、第１の正孔注入阻止層１７ａ、第２の正孔注入阻止層１７ｂは、それぞれスズの原子濃度が０．２０ａｔｏｍｉｃ％以上１．０ａｔｏｍｉｃ％以下の領域を有することが好ましい。前述のスズ濃度の範囲とすることで、電流増幅率の高い光電変換素子とすることができる。 Each of the first hole injection blocking layer 17a and the second hole injection blocking layer 17b preferably has a region where the atomic concentration of tin is 0.020 atomic% or more and 2.0 atomic% or less. Furthermore, it is preferable that the first hole injection blocking layer 17a and the second hole injection blocking layer 17b each have a region where the atomic concentration of tin is 0.10 atomic% or more and 1.2 atomic% or less. Furthermore, it is preferable that the first hole injection blocking layer 17a and the second hole injection blocking layer 17b each have a region where the atomic concentration of tin is 0.20 atomic% or more and 1.0 atomic% or less. By setting it as the range of the above-mentioned tin concentration, it can be set as a photoelectric conversion element with a high current gain.

また、第１の正孔注入阻止層１７ａ、第２の正孔注入阻止層１７ｂは、それぞれガリウムの原子濃度に対するスズの原子濃度の比（Ｓｎ／Ｇａ）が０．００１０以上０．０５０以下の領域を有することが好ましい。さらに、第１の正孔注入阻止層１７ａ、第２の正孔注入阻止層１７ｂは、それぞれＳｎ／Ｇａが０．００３０以上０．０３０以下の領域を有することが好ましい。さらに、第１の正孔注入阻止層１７ａ、第２の正孔注入阻止層１７ｂは、それぞれＳｎ／Ｇａが０．００５０以上０．０２０以下の領域を有することが好ましい。前述のＳｎ／Ｇａの範囲とすることで、電流増幅率の高い光電変換素子とすることができる。 The first hole injection blocking layer 17a and the second hole injection blocking layer 17b each have a ratio of tin atomic concentration to gallium atomic concentration (Sn / Ga) of 0.0010 to 0.050. It is preferable to have a region. Furthermore, it is preferable that the first hole injection blocking layer 17a and the second hole injection blocking layer 17b each have a region where Sn / Ga is 0.0030 or more and 0.030 or less. Further, the first hole injection blocking layer 17a and the second hole injection blocking layer 17b preferably each have a region where Sn / Ga is 0.0050 or more and 0.020 or less. By setting it as the range of the above-mentioned Sn / Ga, it can be set as a photoelectric conversion element with a high current gain.

第１の正孔注入阻止層１７ａ及び第２の正孔注入阻止層１７ｂは、それぞれ組成の異なるターゲットを用いて成膜された膜を用いてもよいが、特に同じ組成のターゲットを用い、大気に曝すことなく、真空中で連続して成膜された積層膜を用いることが好ましい。連続して成膜することで、１つの成膜装置で処理を行えるほか、第１の正孔注入阻止層１７ａ及び第２の正孔注入阻止層１７ｂの間に大気成分等の不純物が残留することを抑制できる。正孔注入阻止層の不純物はキャリアトラップとして機能する欠陥準位を形成し、フォトダイオードの周波数特性を劣化させる場合があり、好ましくない。第１の正孔注入阻止層１７ａ及び第２の正孔注入阻止層１７ｂを真空中で連続して成膜することで、欠陥準位の増加を抑制でき、良好な特性を得られる。 As the first hole injection blocking layer 17a and the second hole injection blocking layer 17b, films formed using targets having different compositions may be used. It is preferable to use a laminated film continuously formed in a vacuum without being exposed to. By continuously forming the film, processing can be performed with one film forming apparatus, and impurities such as atmospheric components remain between the first hole injection blocking layer 17a and the second hole injection blocking layer 17b. This can be suppressed. Impurities in the hole injection blocking layer form a defect level that functions as a carrier trap and may deteriorate the frequency characteristics of the photodiode, which is not preferable. By continuously forming the first hole injection blocking layer 17a and the second hole injection blocking layer 17b in a vacuum, an increase in the defect level can be suppressed and good characteristics can be obtained.

第１の正孔注入阻止層１７ａ及び第２の正孔注入阻止層１７ｂとは、例えば成膜条件を異ならせることで作り分けることができる。例えば、第１の正孔注入阻止層１７ａと第２の正孔注入阻止層１７ｂとで、成膜ガス中の酸素ガスの流量を異ならせることができる。 The first hole injection blocking layer 17a and the second hole injection blocking layer 17b can be formed separately by, for example, different film formation conditions. For example, the flow rate of oxygen gas in the deposition gas can be made different between the first hole injection blocking layer 17a and the second hole injection blocking layer 17b.

第１の正孔注入阻止層１７ａの成膜条件として、ガス流量全体に占める酸素ガス流量の割合（酸素流量比又は酸素分圧ともいう）を、０％以上３０％以下、好ましくは５％以上１５％以下とする。前述の酸素流量比とすることで、第１の正孔注入阻止層１７ａの被形成面となる光電変換層１３の表面近傍が酸化されるのを抑制できる。 As a film forming condition for the first hole injection blocking layer 17a, the ratio of the oxygen gas flow rate to the entire gas flow rate (also referred to as oxygen flow rate ratio or oxygen partial pressure) is 0% or more and 30% or less, preferably 5% or more. 15% or less. By setting it as the above-mentioned oxygen flow rate ratio, it can suppress that the surface vicinity of the photoelectric converting layer 13 used as the formation surface of the 1st hole injection | pouring prevention layer 17a is oxidized.

例えば、スパッタリング法で第１の正孔注入阻止層１７ａを形成する場合、スパッタ粒子の衝突により基板温度が上昇する場合がある。基板温度が上昇すると、光電変換層１３が有するセレンが蒸発する場合がある。第１の正孔注入阻止層１７ａの形成を前述の酸素流量比とすることで第１の正孔注入阻止層１７ａの成膜速度を速くすることができる。つまり、第１の正孔注入阻止層１７ａ形成時に光電変換層１３の表面がスパッタ粒子に曝される時間を短くできることから、セレンの蒸発を抑制できる。 For example, when the first hole injection blocking layer 17a is formed by sputtering, the substrate temperature may increase due to collision of sputtered particles. When the substrate temperature rises, selenium included in the photoelectric conversion layer 13 may evaporate. By forming the first hole injection blocking layer 17a at the above-described oxygen flow ratio, the deposition rate of the first hole injection blocking layer 17a can be increased. That is, since the time during which the surface of the photoelectric conversion layer 13 is exposed to the sputtered particles when forming the first hole injection blocking layer 17a can be shortened, evaporation of selenium can be suppressed.

第２の正孔注入阻止層１７ｂの成膜条件として、酸素流量比を３０％より大きく１００％以下、好ましくは３５％以上１００％以下、さらに好ましくは４０％以上７０％以下とする。前述の酸素流量比とすることで、酸素欠損の少ない第２の正孔注入阻止層１７ｂを形成できる。 As a film forming condition for the second hole injection blocking layer 17b, the oxygen flow rate ratio is set to be greater than 30% and 100% or less, preferably 35% or more and 100% or less, and more preferably 40% or more and 70% or less. By setting the oxygen flow rate ratio as described above, the second hole injection blocking layer 17b with few oxygen vacancies can be formed.

酸素流量比が高いと、結晶性を有する第２の正孔注入阻止層１７ｂが形成される場合がある。第２の正孔注入阻止層１７ｂが結晶性を有すると、抵抗が高くなり、光電流が低下する場合があり好ましくない。前述の酸素流量比とすることで第２の正孔注入阻止層１７ｂの結晶性を低くすることができ、光電流の高い光電変換素子とすることができる。 If the oxygen flow rate ratio is high, the second hole injection blocking layer 17b having crystallinity may be formed. If the second hole injection blocking layer 17b has crystallinity, the resistance becomes high and the photocurrent may decrease, which is not preferable. By setting the oxygen flow rate ratio as described above, the crystallinity of the second hole injection blocking layer 17b can be lowered, and a photoelectric conversion element having a high photocurrent can be obtained.

第１の正孔注入阻止層１７ａの厚さとしては、１ｎｍ以上１０ｎｍ以下、好ましくは２ｎｍ以上８ｎｍ以下とすればよい。また、第２の正孔注入阻止層１７ｂの厚さとしては、１ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上４０ｎｍ以下とすればよい。 The thickness of the first hole injection blocking layer 17a may be 1 nm or more and 10 nm or less, preferably 2 nm or more and 8 nm or less. Further, the thickness of the second hole injection blocking layer 17b may be 1 nm to 50 nm, preferably 5 nm to 40 nm.

なお、第１の正孔注入阻止層１７ａと第２の正孔注入阻止層１７ｂの境界（界面）を明確に確認できない場合がある。そこで、本発明の一形態を説明する図面では、これらの境界を破線で示している。 In some cases, the boundary (interface) between the first hole injection blocking layer 17a and the second hole injection blocking layer 17b cannot be clearly confirmed. Therefore, in the drawings illustrating one embodiment of the present invention, these boundaries are indicated by broken lines.

なお、正孔注入阻止層１７は単層構造としてもよい。正孔注入阻止層１７に第１の正孔注入阻止層１７ａと同様の構成を適用することができる。また、正孔注入阻止層１７に第２の正孔注入阻止層１７ｂと同様の構成を適用することができる。正孔注入阻止層１７を単層構造とすることで生産性を高めることができる。 The hole injection blocking layer 17 may have a single layer structure. A configuration similar to that of the first hole injection blocking layer 17 a can be applied to the hole injection blocking layer 17. Further, the same structure as that of the second hole injection blocking layer 17b can be applied to the hole injection blocking layer 17. Productivity can be increased by forming the hole injection blocking layer 17 in a single layer structure.

［電子注入阻止層１９］
本発明の一態様に係る光電変換素子は、図１（Ｃ）に示すように、第１の電極１１と光電変換層１３との間に、さらに電子注入阻止層１９を有していてもよい。電子注入阻止層１９は、第１の電極１１から光電変換層１３への電子の注入を抑制する機能を有する。電子注入阻止層１９は、光電変換層１３への電荷の注入を抑制する機能を有することから、電荷注入阻止層と呼ばれる場合がある。 [Electron injection blocking layer 19]
The photoelectric conversion element according to one embodiment of the present invention may further include an electron injection blocking layer 19 between the first electrode 11 and the photoelectric conversion layer 13 as illustrated in FIG. . The electron injection blocking layer 19 has a function of suppressing injection of electrons from the first electrode 11 to the photoelectric conversion layer 13. The electron injection blocking layer 19 may be called a charge injection blocking layer because it has a function of suppressing charge injection into the photoelectric conversion layer 13.

電子注入阻止層には、酸化ニッケルまたは硫化アンチモンなどを設ける構成とすることができる。 The electron injection blocking layer may be provided with nickel oxide or antimony sulfide.

［第１の電極１１］
第１の電極１１について説明する。第１の電極１１は、例えば、金、窒化チタン、モリブデン、タングステン、アルミニウム、チタンなどを用いることができる。また、例えば、アルミニウムをチタンで挟むような積層を用いることができる。第１の電極１１は、スパッタ法やプラズマＣＶＤ法により形成することができる。なお、第１の電極１１は、基板上に形成されてもよく、基板に形成された、または、基板上に形成された駆動用のトランジスタの上に形成されてもよい。 [First electrode 11]
The first electrode 11 will be described. For example, gold, titanium nitride, molybdenum, tungsten, aluminum, titanium, or the like can be used for the first electrode 11. Further, for example, a stack in which aluminum is sandwiched between titanium can be used. The first electrode 11 can be formed by a sputtering method or a plasma CVD method. Note that the first electrode 11 may be formed over a substrate, or may be formed over a driving transistor formed over the substrate or over the substrate.

また、図１（Ａ）乃至図１（Ｃ）に示す第１の電極１１は、光電変換層１３の被覆性不良などに起因する第２の電極１５との短絡を防止するため、表面の凹凸が少ないことが好ましい。第１の電極１１の凹凸が少ないと、光電変換層１３の上面の凹凸の抑制にも寄与する。 In addition, the first electrode 11 illustrated in FIGS. 1A to 1C has unevenness on the surface in order to prevent a short circuit with the second electrode 15 due to poor coverage of the photoelectric conversion layer 13 or the like. It is preferable that there is little. When the unevenness of the first electrode 11 is small, it contributes to suppression of unevenness on the upper surface of the photoelectric conversion layer 13.

表面の凹凸が少ない導電膜としては、例えば、酸化シリコンを１乃至２０ｗｅｉｇｈｔ％含む酸化インジウム錫膜などが挙げられる。 As an example of the conductive film with less surface unevenness, an indium tin oxide film containing 1 to 20 weight% of silicon oxide can be given.

表面の凹凸は、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）、走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察等によって確かめられる。 The unevenness of the surface can be confirmed by observation with an atomic force microscope (AFM), a scanning electron microscope (SEM), or the like.

酸化インジウム錫膜は、成膜時に非晶質であっても比較的低温で結晶化するため、結晶粒成長による表面荒れが生じやすい。一方、シリコンを含む酸化インジウム錫膜は、４００℃超の熱処理を行ってもＸ線回折（ＸＲＤ）分析において結晶性が認められない。つまり、シリコンを有する酸化インジウム錫膜は、比較的高温の熱処理を行っても非晶質状態を維持する。したがって、シリコンを含む酸化インジウム錫膜は表面荒れが生じにくい。 The indium tin oxide film is crystallized at a relatively low temperature even if it is amorphous at the time of film formation, so that surface roughness due to crystal grain growth is likely to occur. On the other hand, the indium tin oxide film containing silicon shows no crystallinity in X-ray diffraction (XRD) analysis even when heat treatment is performed at a temperature higher than 400 ° C. That is, the indium tin oxide film containing silicon maintains an amorphous state even when heat treatment is performed at a relatively high temperature. Therefore, the surface roughness of the indium tin oxide film containing silicon hardly occurs.

［第２の電極１５］
第２の電極１５について説明する。第２の電極１５は、例えば、インジウム錫酸化物（ＩＴＯ）、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン等を用いることができるが、インジウム錫酸化物、シリコンを含むインジウム錫酸化物が特に好ましい。第２の電極１５は単層に限らず、異なる膜の積層であっても良い。なお、インジウム錫酸化物は、ＩｎとＳｎとＯとを有する。 [Second electrode 15]
The second electrode 15 will be described. The second electrode 15 includes, for example, indium tin oxide (ITO), indium tin oxide containing silicon, indium oxide containing zinc, zinc oxide, zinc oxide containing gallium, zinc oxide containing aluminum, tin oxide, fluorine Tin oxide containing, tin oxide containing antimony, graphene, or the like can be used, but indium tin oxide and indium tin oxide containing silicon are particularly preferable. The second electrode 15 is not limited to a single layer, and may be a stack of different films. Note that indium tin oxide includes In, Sn, and O.

第２の電極１５は、光を光電変換層１３へ到達させるため光の透過性が高いことが好ましい。なお、第２の電極１５の光の透過性を高めることで、精細度の高い撮像装置を提供できる。具体的には、精細度の高い撮像装置とするには、画素を多く配置することが好ましい。例えば、２Ｋの映像を撮像する場合には１９２０×１０８０個以上の画素を、４Ｋの映像を撮像する場合には３８４０×２１６０個以上の画素を、８Ｋの映像を撮像する場合には７６８０×４３２０個以上の画素を、それぞれ設けることが好ましい。特に、８Ｋの撮像装置においては、画素一つが占める面積は極めて小さく、受光に用いることができる領域が極めて小さいため、光の透過性がより重要となる。第２の電極１５は、光電変換層１３上にスパッタ法やプラズマＣＶＤ法により形成することができる。 The second electrode 15 preferably has a high light transmittance so that the light reaches the photoelectric conversion layer 13. Note that an imaging device with high definition can be provided by increasing the light transmittance of the second electrode 15. Specifically, in order to obtain an imaging device with high definition, it is preferable to arrange many pixels. For example, when capturing a 2K video, 1920 × 1080 pixels or more, when capturing a 4K video, 3840 × 2160 pixels or more, and when capturing an 8K video, 7680 × 4320. It is preferable to provide more than one pixel. In particular, in an 8K imaging device, the area occupied by one pixel is extremely small, and the area that can be used for light reception is extremely small, so that light transmission becomes more important. The second electrode 15 can be formed on the photoelectric conversion layer 13 by sputtering or plasma CVD.

＜光電変換素子の作製方法１＞
本発明の一態様に係る光電変換素子１０Ｂの作製方法について説明する。 <Method 1 for manufacturing photoelectric conversion element>
A method for manufacturing the photoelectric conversion element 10B according to one embodiment of the present invention is described.

光電変換層１３に結晶セレンを有する光電変換素子１０Ｂの作製方法について、図を用いて説明する。図４は光電変換素子１０Ｂの作製方法を示すフローチャートである。図５（Ａ）乃至図５（Ｅ）は光電変換素子１０Ｂの作製方法を示す断面図である。 A method for manufacturing the photoelectric conversion element 10B having crystalline selenium in the photoelectric conversion layer 13 will be described with reference to the drawings. FIG. 4 is a flowchart showing a manufacturing method of the photoelectric conversion element 10B. 5A to 5E are cross-sectional views illustrating a method for manufacturing the photoelectric conversion element 10B.

まず、ステップＳ４０１として、層４１上に第１の電極１１を形成する（図５（Ａ））。なお、図５（Ａ）において、第１の電極１１の被形成層を便宜上、層４１として図示する。層４１は基板でもよく、基板に形成された、または、基板上に形成された駆動用トランジスタを含む層であってもよい。 First, as step S401, the first electrode 11 is formed over the layer 41 (FIG. 5A). Note that in FIG. 5A, the formation layer of the first electrode 11 is illustrated as a layer 41 for convenience. The layer 41 may be a substrate, or may be a layer including a driving transistor formed on the substrate or formed on the substrate.

次に、ステップＳ４０２として、第１の電極１１上に、下地層４３と、下地層４３上の非晶質セレン層４５と、を形成する（図５（Ｂ））。 Next, as step S402, the base layer 43 and the amorphous selenium layer 45 on the base layer 43 are formed over the first electrode 11 (FIG. 5B).

下地層４３は、元素Ｘから選ばれる一以上を有する。元素Ｘとして、前述した元素を用いることができる。下地層４３として、例えば、銀、ビスマス、インジウム、酸化インジウム、スズ、酸化スズ、テルル、Ｉｎ−Ｓｎ酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、Ｉｎ−Ｓｎ−Ｓｉ酸化物（ＩＴＳＯ）から選ばれる一以上を用いることができる。下地層４３は単層としてもよいし、積層にして用いてもよい。 The underlayer 43 has one or more selected from the element X. As the element X, the elements described above can be used. For example, the base layer 43 is selected from silver, bismuth, indium, indium oxide, tin, tin oxide, tellurium, In—Sn oxide (ITO), and In—Sn—Si oxide (ITSO). The above can be used. The underlayer 43 may be a single layer or a stacked layer.

下地層４３は、セレンに対してぬれ性が高いことが好ましい。また、セレン化合物は、セレンに対してぬれ性が高いことが好ましい。セレンに対するぬれ性が高いと、セレンが結晶化する際の凝集、または再蒸発等を抑制できる。したがって、結晶セレン形成の際、膜剥がれ領域が発生するのを抑制できる。具体的には、下地層４３としては、銀を有する材料を用いることが好ましい。銀はセレン中での拡散速度が速い。また、セレンと銀との化合物（Ａｇ２Ｓｅ）は、ぬれ性が高い。同様に、下地層４３としては、ビスマスを有する材料を用いることが好ましい。 The underlayer 43 preferably has high wettability with respect to selenium. The selenium compound preferably has high wettability with respect to selenium. When the wettability with respect to selenium is high, agglomeration or re-evaporation when selenium is crystallized can be suppressed. Therefore, it is possible to suppress the occurrence of a film peeling region when forming crystalline selenium. Specifically, it is preferable to use a material containing silver as the base layer 43. Silver has a high diffusion rate in selenium. Furthermore, compounds of selenium and silver (Ag 2 Se) has a high wettability. Similarly, for the underlayer 43, it is preferable to use a material having bismuth.

下地層４３の膜厚は０．２０ｎｍ以上１４０ｎｍ以下が好ましい。さらに、０．６０ｎｍ以上１００ｎｍ以下が好ましい。さらに、１．０ｎｍ以上６０ｎｍ以下が好ましい。前述の膜厚の範囲とすることで、膜剥がれ領域が少ない、均一な結晶セレンを有する光電変換素子を作製できる。また、膜剥がれ領域が少ない、結晶セレンを用いることで、特性ばらつきの少ない撮像装置を作製できる。また、暗電流が低い光電変換素子、撮像装置を作製できる。 The film thickness of the underlayer 43 is preferably 0.20 nm or more and 140 nm or less. Furthermore, 0.60 nm or more and 100 nm or less is preferable. Furthermore, 1.0 nm or more and 60 nm or less are preferable. By setting the film thickness within the above-described range, a photoelectric conversion element having uniform crystal selenium with few film peeling regions can be manufactured. In addition, by using crystalline selenium with few film peeling regions, an imaging device with little characteristic variation can be manufactured. In addition, a photoelectric conversion element and an imaging device with low dark current can be manufactured.

下地層４３の形成は、スパッタリング法、蒸着法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法等を用いることができる。熱ＣＶＤ法の例としては、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法が挙げられる。 The underlayer 43 is formed by a sputtering method, a vapor deposition method, a pulsed laser deposition (PLD) method, a plasma enhanced chemical vapor deposition (PECVD) method, a thermal CVD (chemical vapor deposition) method, or the like. An atomic layer deposition (ALD) method, a vacuum evaporation method, or the like can be used. As an example of the thermal CVD method, there is a metal organic chemical vapor deposition (MOCVD) method.

図５（Ｂ）には下地層４３の形状を加工しない例を示したが、これに限られない。図６（Ａ）に示すように、下地層４３は島状でもよい。また、縞状、網目状、開口を有する形状などでもよい。例えば、第１の電極１１上にメタルマスクを用いて、部分的に下地層４３を形成できる。または、第１の電極１１上に形成した下地層４３をドライエッチングまたはウエットエッチングにより、所定の形状に加工してもよい。下地層４３を島状にすることで、セレン層が有するセレンの量に対する下地層４３が有する元素Ｘの量を調整できる場合がある。また、所望の領域に下地層４３を設けることができる。 Although FIG. 5B illustrates an example in which the shape of the base layer 43 is not processed, the present invention is not limited to this. As shown in FIG. 6A, the base layer 43 may have an island shape. Further, a stripe shape, a mesh shape, a shape having an opening, or the like may be used. For example, the base layer 43 can be partially formed on the first electrode 11 using a metal mask. Alternatively, the base layer 43 formed on the first electrode 11 may be processed into a predetermined shape by dry etching or wet etching. By making the base layer 43 into an island shape, the amount of the element X included in the base layer 43 with respect to the amount of selenium included in the selenium layer may be adjusted. Further, the base layer 43 can be provided in a desired region.

非晶質セレン層４５の成膜は、スパッタリング法、蒸着法、パルスレーザ堆積（ＰＬＤ）法、プラズマ化学気相堆積（ＰＥＣＶＤ）法、熱ＣＶＤ法、ＡＬＤ法、真空蒸着法等を用いることができる。熱ＣＶＤ法の例としては、ＭＯＣＶＤ法が挙げられる。 The amorphous selenium layer 45 is formed by sputtering, vapor deposition, pulsed laser deposition (PLD), plasma enhanced chemical vapor deposition (PECVD), thermal CVD, ALD, vacuum vapor deposition, or the like. it can. An example of the thermal CVD method is the MOCVD method.

非晶質セレン層４５の成膜時の基板温度は、層４１が室温（２０℃）以上５０℃未満となる温度が好ましい。前述の温度の範囲とすることで、非晶質セレン層４５に膜剥がれ領域が発生するのを抑制できる。なお、非晶質セレン層４５は非晶質であるが、部分的に結晶質であってもよい。 The substrate temperature during the formation of the amorphous selenium layer 45 is preferably a temperature at which the layer 41 is at room temperature (20 ° C.) or more and less than 50 ° C. By setting the above temperature range, it is possible to suppress the occurrence of a film peeling region in the amorphous selenium layer 45. The amorphous selenium layer 45 is amorphous, but may be partially crystalline.

下地層４３の形成後、時間を空けずに非晶質セレン層４５を成膜することが好ましい。さらに、下地層４３の形成後、下地層４３の表面を大気雰囲気に晒さずに非晶質セレン層４５を成膜することが好ましい。さらに、真空中で下地層４３を形成した後、真空中で連続して非晶質セレン層４５を成膜することが好ましい。下地層４３と非晶質セレン層４５を連続成膜とすることで、下地層４３の表面に大気成分等の不純物が付着するのを抑制でき、不純物の少ない光電変換層１３を形成できる。また、光電変換層１３に膜剥がれ領域が発生するのを抑制できる。また、結晶性の高い光電変換層１３を形成できる。 It is preferable to form the amorphous selenium layer 45 without leaving time after the formation of the base layer 43. Furthermore, it is preferable to form the amorphous selenium layer 45 after the formation of the underlayer 43 without exposing the surface of the underlayer 43 to the air atmosphere. Furthermore, it is preferable to form the amorphous selenium layer 45 continuously in vacuum after forming the underlayer 43 in vacuum. By forming the base layer 43 and the amorphous selenium layer 45 continuously, it is possible to prevent impurities such as atmospheric components from adhering to the surface of the base layer 43 and to form the photoelectric conversion layer 13 with few impurities. Moreover, it can suppress that a film | membrane peeling area | region generate | occur | produces in the photoelectric converting layer 13. FIG. Moreover, the photoelectric conversion layer 13 with high crystallinity can be formed.

本明細書等において、下地層成膜と非晶質セレン層成膜の間に、処理基板が大気雰囲気に晒されず、常に真空、窒素又は希ガス雰囲気に置かれることを、連続成膜又は連続で成膜すると呼ぶ場合がある。また、下地層成膜後に、処理基板が一旦大気雰囲気に晒され、その後に非晶質セレン層が成膜されることを、不連続成膜又は不連続で成膜すると呼ぶ場合がある。 In this specification and the like, it is assumed that the processing substrate is not exposed to the air atmosphere between the underlayer film formation and the amorphous selenium layer film formation and is always placed in a vacuum, nitrogen, or a rare gas atmosphere. Sometimes referred to as continuous film formation. In addition, after the base layer is formed, the process substrate is once exposed to the air atmosphere and then the amorphous selenium layer is formed may be referred to as discontinuous film formation or discontinuous film formation.

非晶質セレン層の成膜には、例えば、複数の成膜室及び複数のターゲットを有し、複数の種類の膜種を真空中で連続して成膜するマルチチャンバ型のスパッタリング装置を用いることができる。また、複数の蒸着源を有し、複数の種類の膜種を真空中で連続して成膜するマルチチャンバ型の蒸着装置を用いることができる。また、スパッタリングのチャンバ及び蒸着のチャンバを有し、複数の種類の膜種を真空中で連続して成膜する複合装置を用いることができる。 For the formation of the amorphous selenium layer, for example, a multi-chamber type sputtering apparatus having a plurality of film forming chambers and a plurality of targets and continuously forming a plurality of types of film types in a vacuum is used. be able to. In addition, a multi-chamber evaporation apparatus that has a plurality of evaporation sources and continuously forms a plurality of types of film types in a vacuum can be used. In addition, a composite apparatus that includes a sputtering chamber and a deposition chamber and continuously forms a plurality of types of film types in a vacuum can be used.

下地層４３及び非晶質セレン層４５の成膜に蒸着法を用いる場合、図５（Ｂ）に示した基板の向きは、上下が逆になる。蒸着を行う場合は、基板ホルダーと蒸着マスクの間に基板を挟み、基板ホルダーに設置された永久磁石によってメタルからなる蒸着マスクを引きつけて基板を固定し、露出している下地層４３の下方に蒸着源が位置するようにして蒸着が行われる。なお、蒸着中の圧力は１．０×１０−３Ｐａ以下が好ましい。さらには、１．０×１０−４Ｐａ以下が好ましい。さらには、１．０×１０−５Ｐａ程度が好ましい。 When the evaporation method is used for forming the base layer 43 and the amorphous selenium layer 45, the orientation of the substrate shown in FIG. In the case of performing vapor deposition, the substrate is sandwiched between the substrate holder and the vapor deposition mask, the metal vapor deposition mask is attracted by a permanent magnet installed on the substrate holder, and the substrate is fixed, and below the exposed underlayer 43. Vapor deposition is performed with the vapor deposition source located. In addition, the pressure during vapor deposition is preferably 1.0 × 10 −3 Pa or less. Furthermore, 1.0 × 10 −4 Pa or less is preferable. Furthermore, about 1.0 × 10 −5 Pa is preferable.

次に、ステップＳ４０３として、加熱処理を行い、光電変換層１３を形成する（図５（Ｃ））。 Next, as step S403, heat treatment is performed to form the photoelectric conversion layer 13 (FIG. 5C).

加熱処理は、それぞれ温度の異なる第１の工程乃至第３の工程に分け、段階的に処理することが好ましい。第１の工程を第１の温度（Ｔ１）で処理し、その後に第２の工程を第２の温度（Ｔ２）で処理し、その後に第３の工程を第３の温度（Ｔ３）で処理することが好ましい。 The heat treatment is preferably divided into a first step to a third step, each having a different temperature, and the heat treatment is performed step by step. The first step is processed at the first temperature (T1), the second step is then processed at the second temperature (T2), and then the third step is processed at the third temperature (T3). It is preferable to do.

第１の温度（Ｔ１）は、５０℃以上９０℃以下が好ましい。さらには、第１の温度（Ｔ１）は、６０℃以上８０℃以下が好ましい。第１の温度（Ｔ１）は、下地層４３が有する元素Ｘが非晶質セレン層４５に拡散し、セレン及び元素Ｘを有するセレン化合物が形成される温度であることが好ましい。 The first temperature (T1) is preferably 50 ° C. or higher and 90 ° C. or lower. Furthermore, the first temperature (T1) is preferably 60 ° C. or higher and 80 ° C. or lower. The first temperature (T1) is preferably a temperature at which the element X included in the base layer 43 diffuses into the amorphous selenium layer 45 and a selenium compound including selenium and the element X is formed.

第２の温度（Ｔ２）は、第１の温度（Ｔ１）より高く、かつ７０℃以上１７０℃以下が好ましい。さらには、第２の温度（Ｔ２）は、第１の温度（Ｔ１）より高く、かつ９０℃以上１６０℃以下が好ましい。さらには、第２の温度（Ｔ２）は、第１の温度（Ｔ１）より高く、かつ１００℃以上１５０℃以下が好ましい。第２の温度（Ｔ２）は、第１の温度（Ｔ１）の処理で形成されたセレン化合物を結晶核として、非晶質セレンの固相結晶化が進む温度であることが好ましい。 The second temperature (T2) is higher than the first temperature (T1) and is preferably 70 ° C. or higher and 170 ° C. or lower. Furthermore, the second temperature (T2) is higher than the first temperature (T1) and is preferably 90 ° C. or higher and 160 ° C. or lower. Furthermore, the second temperature (T2) is higher than the first temperature (T1) and is preferably 100 ° C. or higher and 150 ° C. or lower. The second temperature (T2) is preferably a temperature at which solid-phase crystallization of amorphous selenium proceeds using the selenium compound formed by the treatment at the first temperature (T1) as a crystal nucleus.

第３の温度（Ｔ３）は、第２の温度（Ｔ２）より高く、かつ１１０℃以上２２０℃以下が好ましい。さらには、第３の温度（Ｔ３）は、第２の温度（Ｔ２）より高く、かつ１３０℃以上２２０℃以下が好ましい。さらには、第３の温度（Ｔ３）は、第２の温度（Ｔ２）より高く、かつ１５０℃以上２１０℃以下が好ましい。第３の温度（Ｔ３）は、非晶質セレンの固相結晶化が進む温度であることが好ましい。 The third temperature (T3) is higher than the second temperature (T2) and is preferably 110 ° C. or higher and 220 ° C. or lower. Furthermore, the third temperature (T3) is higher than the second temperature (T2) and is preferably 130 ° C. or higher and 220 ° C. or lower. Furthermore, the third temperature (T3) is higher than the second temperature (T2) and is preferably 150 ° C. or higher and 210 ° C. or lower. The third temperature (T3) is preferably a temperature at which solid-state crystallization of amorphous selenium proceeds.

加熱処理をそれぞれ温度の異なる第１の工程乃至第３の工程に分け、第１の温度（Ｔ１）、第２の温度（Ｔ２）及び第３の温度（Ｔ３）を前述の範囲とすることで、表面の凹凸が抑制された、均一な結晶セレンを形成できる。 By dividing the heat treatment into the first to third steps having different temperatures, the first temperature (T1), the second temperature (T2), and the third temperature (T3) are within the above-mentioned ranges. Uniform crystalline selenium with suppressed surface irregularities can be formed.

本発明の一態様である結晶セレンの形成について、固相結晶化の模式図を図７（Ａ）乃至図７（Ｄ）に示す。図７（Ａ）乃至図７（Ｄ）は、非晶質セレン層が固相結晶化することにより、結晶セレン層が形成される際の断面図である。 7A to 7D are schematic diagrams of solid-phase crystallization with respect to formation of crystalline selenium which is one embodiment of the present invention. 7A to 7D are cross-sectional views when the crystalline selenium layer is formed by solid-phase crystallization of the amorphous selenium layer.

第１の温度（Ｔ１）として例えば７０℃で加熱処理を行うことにより、非晶質セレン層１００１中に下地層から元素Ｘが拡散し、セレン及び元素Ｘを有するセレン化合物１００３が形成される（図７（Ａ））。 By performing heat treatment at, for example, 70 ° C. as the first temperature (T1), the element X diffuses from the underlayer into the amorphous selenium layer 1001, and a selenium compound 1003 containing selenium and the element X is formed ( FIG. 7 (A)).

次に、第２の温度（Ｔ２）として例えば１１０℃で加熱処理を行うことにより、セレン化合物１００３を結晶核として固相結晶化したセレンの結晶粒１００５が形成される（図７（Ｂ））。第２の温度（Ｔ２）は比較的低いことから、結晶粒の成長速度は遅く、個々の結晶粒１００５は略一様の成長速度で成長する。固相結晶化において、個々の結晶粒は、隣接する結晶粒とぶつかるまで成長する。つまり、結晶粒の成長は隣接する結晶粒とぶつかるところで終了する。図７（Ｂ）に示すように、第２の温度（Ｔ２）が低く、結晶粒の成長速度が遅いと、隣接する結晶粒とぶつかる前に多数の結晶粒１００５が成長できる。 Next, heat treatment is performed at 110 ° C., for example, as the second temperature (T2), so that selenium crystal grains 1005 obtained by solid-phase crystallization using the selenium compound 1003 as crystal nuclei are formed (FIG. 7B). . Since the second temperature (T2) is relatively low, the growth rate of crystal grains is slow, and the individual crystal grains 1005 grow at a substantially uniform growth rate. In solid phase crystallization, individual grains grow until they hit adjacent grains. In other words, the growth of crystal grains ends when they collide with adjacent crystal grains. As shown in FIG. 7B, when the second temperature (T2) is low and the growth rate of crystal grains is low, a large number of crystal grains 1005 can be grown before colliding with adjacent crystal grains.

次に、第３の温度（Ｔ３）として例えば２００℃で加熱処理を行うことにより、結晶粒１００５がさらに成長していく（図７（Ｃ））。 Next, by performing heat treatment at, for example, 200 ° C. as the third temperature (T3), the crystal grain 1005 further grows (FIG. 7C).

さらに結晶粒が成長することで非晶質セレン層全体が結晶化し、結晶セレン層１００７が形成される（図７（Ｄ））。前述したように多数の結晶粒１００５が成長することから、固相結晶化が終了した際の個々の結晶粒１００５は結晶粒径が小さく、略一様の結晶粒径となる。また、結晶粒１００５の結晶粒径が小さいことから、結晶セレン層１００７の表面の凹凸は小さくなる。つまり、光電変換層の表面の凸凹を小さくできることから、良好なｐｎ接合面を形成でき好ましい。また、第２の温度（Ｔ２）が低いほど、多くの結晶粒１００５が成長できることから、個々の結晶粒１００５の結晶粒径が小さくなり、結晶セレン層１００７の表面の凹凸を小さくできることが理解される。 Further, when the crystal grains grow, the entire amorphous selenium layer is crystallized, and a crystalline selenium layer 1007 is formed (FIG. 7D). Since a large number of crystal grains 1005 grow as described above, the individual crystal grains 1005 when the solid-phase crystallization is completed have a small crystal grain size and a substantially uniform crystal grain size. Further, since the crystal grain size of the crystal grain 1005 is small, the unevenness of the surface of the crystal selenium layer 1007 is small. That is, the unevenness of the surface of the photoelectric conversion layer can be reduced, which is preferable because a good pn junction surface can be formed. In addition, it is understood that the lower the second temperature (T2), the more crystal grains 1005 can be grown, so that the crystal grain diameter of each crystal grain 1005 is reduced and the surface roughness of the crystal selenium layer 1007 can be reduced. The

また、結晶粒の成長は隣接する結晶粒とぶつかるところで終了することから、非晶質セレン層全体が結晶化した後の結晶粒は、図７（Ｄ）に示すように、多角形となる場合がある。また、角の丸い多角形となる場合がある。 In addition, since the growth of the crystal grains ends when the adjacent crystal grains collide, the crystal grains after the entire amorphous selenium layer is crystallized are polygonal as shown in FIG. There is. Moreover, it may be a polygon with rounded corners.

比較として、第２の温度（Ｔ２）を設けずに、第１の温度（Ｔ１）で加熱処理した後に第３の温度（Ｔ３）で加熱処理する場合の、固相結晶化の模式図を図８（Ａ）乃至図８（Ｃ）に示す。 As a comparison, a schematic diagram of solid-phase crystallization when heat treatment is performed at the first temperature (T1) and then heat treatment at the third temperature (T3) without providing the second temperature (T2) is illustrated. 8 (A) to FIG. 8 (C).

第１の温度（Ｔ１）として例えば７０℃で加熱処理を行うことにより、非晶質セレン層１００１中に下地層から元素Ｘが拡散し、セレンと元素Ｘを有するセレン化合物１００３が形成される（図８（Ａ））。 By performing heat treatment at, for example, 70 ° C. as the first temperature (T1), the element X diffuses from the underlayer into the amorphous selenium layer 1001, and a selenium compound 1003 containing selenium and the element X is formed ( FIG. 8 (A)).

次に、第３の温度（Ｔ３）として例えば２００℃で加熱処理を行うことにより、セレン化合物１００３を結晶核として固相結晶化したセレンの結晶粒１００５が形成される。この際、第３の温度（Ｔ３）が比較的高く、結晶粒の成長速度が十分に速いことから、一部の結晶粒１００５ａは他よりも速く成長する（図８（Ｂ））。 Next, heat treatment is performed at, for example, 200 ° C. as the third temperature (T3), so that selenium crystal grains 1005 obtained by solid-phase crystallization using the selenium compound 1003 as crystal nuclei are formed. At this time, since the third temperature (T3) is relatively high and the growth rate of crystal grains is sufficiently high, some crystal grains 1005a grow faster than others (FIG. 8B).

非晶質セレン層全体が結晶化し、結晶セレン層１００７が形成される（図８（Ｃ））。前述したように、一部の結晶粒が他よりも速く成長することから、個々の結晶粒の結晶粒径が大きくなる。また、結晶粒１００５の結晶粒径が大きいことにより、結晶セレン層１００７の表面の凹凸が大きくなってしまう。光電変換層の表面の凸凹が大きいと、ｐｎ接合面の界面特性を悪化させる原因となることから好ましくない。なお、図８（Ｃ）に示すように、第２の温度（Ｔ２）を設けない場合、結晶粒径が大きい結晶粒とともに小さい結晶粒も形成され、結晶セレン層１００７が有する結晶粒の結晶粒径のばらつきが大きくなる場合がある。 The entire amorphous selenium layer is crystallized to form a crystalline selenium layer 1007 (FIG. 8C). As described above, some crystal grains grow faster than others, so that the crystal grain size of each crystal grain becomes large. Further, since the crystal grain size of the crystal grain 1005 is large, unevenness on the surface of the crystal selenium layer 1007 is increased. If the unevenness of the surface of the photoelectric conversion layer is large, it is not preferable because it causes the interface characteristics of the pn junction surface to deteriorate. Note that as shown in FIG. 8C, when the second temperature (T2) is not provided, a small crystal grain is formed together with a crystal grain having a large crystal grain size, and the crystal grain of the crystal selenium layer 1007 has. There may be a large variation in diameter.

本発明の一態様である加熱処理の熱プロファイルを図９に示す。図９において、横軸は時間（Ｔｉｍｅ）を示し、縦軸は温度（Ｔｅｍｐｅｒａｔｕｒｅ）を示す。 FIG. 9 shows a thermal profile of heat treatment which is one embodiment of the present invention. In FIG. 9, the horizontal axis represents time (Time), and the vertical axis represents temperature (Temperature).

第０の温度（Ｔ０）は加熱処理開始時の温度である。第０の温度（Ｔ０）としては、第１の温度（Ｔ１）以下、かつ室温（２０℃）℃以上７０℃以下が好ましい。第１の期間（Ｐ１）は、第０の温度（Ｔ０）で保持する期間である。なお、第１の期間（Ｐ１）を設けない熱プロファイルとしてもよい。 The 0th temperature (T0) is the temperature at the start of the heat treatment. As 0th temperature (T0), 1st temperature (T1) or less and room temperature (20 degreeC) degreeC or more and 70 degrees C or less are preferable. The first period (P1) is a period for holding at the 0th temperature (T0). In addition, it is good also as a thermal profile which does not provide a 1st period (P1).

第２の期間（Ｐ２）は、第０の温度（Ｔ０）から第１の温度（Ｔ１）に昇温する期間である。第２の期間（Ｐ２）の時間は特に制限されない。 The second period (P2) is a period in which the temperature is raised from the 0th temperature (T0) to the first temperature (T1). The time of the second period (P2) is not particularly limited.

第３の期間（Ｐ３）は、第１の温度（Ｔ１）で保持する期間である。第３の期間（Ｐ３）の時間は、１０秒以上６０分以下とすることができる。 The third period (P3) is a period for holding at the first temperature (T1). The time of the third period (P3) can be 10 seconds or more and 60 minutes or less.

第４の期間（Ｐ４）は、第１の温度（Ｔ１）から第２の温度（Ｔ２）に昇温する期間である。第４の期間（Ｐ４）の時間は特に制限されない。 The fourth period (P4) is a period in which the temperature is raised from the first temperature (T1) to the second temperature (T2). The time of the fourth period (P4) is not particularly limited.

第５の期間（Ｐ５）は、第２の温度（Ｔ２）で保持する期間である。第５の期間（Ｐ５）の時間は、１０秒以上６０分以下とすることができる。 The fifth period (P5) is a period for holding at the second temperature (T2). The time of the fifth period (P5) can be 10 seconds to 60 minutes.

第６の期間（Ｐ６）は、第２の温度（Ｔ２）から第３の温度（Ｔ３）に昇温する期間である。第６の期間（Ｐ６）の時間は特に制限されない。 The sixth period (P6) is a period in which the temperature is raised from the second temperature (T2) to the third temperature (T3). The time of the sixth period (P6) is not particularly limited.

第７の期間（Ｐ７）は、第３の温度（Ｔ３）で保持する期間である。第７の期間（Ｐ７）の時間は、１０秒以上６０分以下とすることができる。 The seventh period (P7) is a period for holding at the third temperature (T3). The time of the seventh period (P7) can be 10 seconds or more and 60 minutes or less.

第８の期間（Ｐ８）は、第３の温度（Ｔ３）から降温する期間である。第８の期間（Ｐ８）の時間は特に制限されない。 The eighth period (P8) is a period during which the temperature drops from the third temperature (T3). The time of the eighth period (P8) is not particularly limited.

加熱処理として、前述の第１の期間（Ｐ１）乃至第８の期間（Ｐ８）を連続して行う熱プロファイルを用いることが好ましい。連続で行うことで、生産性高く光電変換素子を作製できる。なお、第１の期間（Ｐ１）乃至第８の期間（Ｐ８）を連続して行わなくてもよい。 As the heat treatment, it is preferable to use a thermal profile in which the first period (P1) to the eighth period (P8) are continuously performed. By carrying out continuously, a photoelectric conversion element can be produced with high productivity. Note that the first period (P1) to the eighth period (P8) may not be performed continuously.

加熱処理には、電気炉、レーザアニール装置、ランプアニール装置等を用いることができる。抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。また、ホットプレートを用いてもよい。また、急速加熱（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＲＴＡ装置として、例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ランプ急速加熱（ＬＲＴＡ：Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等がある。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。 For the heat treatment, an electric furnace, a laser annealing apparatus, a lamp annealing apparatus, or the like can be used. An apparatus for heating an object to be processed by heat conduction or heat radiation from a heating element such as a resistance heating element may be used. A hot plate may also be used. Alternatively, a rapid thermal annealing (RTA) apparatus can be used. Examples of the RTA apparatus include a GRTA (Gas Rapid Thermal Anneal) apparatus and a lamp rapid heating (LRTA) apparatus. The GRTA apparatus is an apparatus that performs heat treatment using a high-temperature gas. As the high-temperature gas, an inert gas that does not react with an object to be processed by heat treatment, such as nitrogen or a rare gas such as argon, is used. The LRTA apparatus is an apparatus that heats an object to be processed by radiation of light (electromagnetic waves) emitted from a lamp such as a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, a high pressure sodium lamp, or a high pressure mercury lamp.

加熱処理の雰囲気は、アルゴン（Ａｒ）等の希ガス、大気、窒素、酸素、乾燥空気等を用いることができる。また、希ガス及び酸素の混合雰囲気、若しくは希ガス及び窒素の混合雰囲気を用いることができる。 As the atmosphere for the heat treatment, a rare gas such as argon (Ar), the air, nitrogen, oxygen, dry air, or the like can be used. Alternatively, a mixed atmosphere of a rare gas and oxygen, or a mixed atmosphere of a rare gas and nitrogen can be used.

光電変換層１３形成後に、下地層４３を明確に確認できない場合がある。図５（Ｃ）には光電変換層１３形成後に、下地層４３を明確に確認できず、第１の電極１１上に光電変換層１３が形成される例を示したが、これに限られない。図６（Ｂ）に示すように、下地層４３形成時より薄い膜厚の下地層４３ａとなり、下地層４３ａ上に光電変換層１３が形成されてもよい。下地層４３ａは、下地層４３形成時と同程度の膜厚であってもよいし、又は下地層４３形成時より厚い膜厚であってもよい。図６（Ｃ）に示すように、下地層４３が島状の下地層４３ｂとなり、第１の電極１１及び下地層４３ｂ上に光電変換層１３が形成されてもよい。また、下地層４３ａ及び下地層４３ｂは、光電変換層１３との境界が明確でなくてもよい。 In some cases, the underlayer 43 cannot be clearly confirmed after the photoelectric conversion layer 13 is formed. FIG. 5C shows an example in which the base layer 43 cannot be clearly confirmed after the photoelectric conversion layer 13 is formed, and the photoelectric conversion layer 13 is formed over the first electrode 11. However, the present invention is not limited to this. . As shown in FIG. 6B, the base layer 43a may be thinner than the base layer 43, and the photoelectric conversion layer 13 may be formed on the base layer 43a. The underlayer 43a may have a film thickness comparable to that when the underlayer 43 is formed, or may be thicker than when the underlayer 43 is formed. As shown in FIG. 6C, the base layer 43 may be an island-shaped base layer 43b, and the photoelectric conversion layer 13 may be formed over the first electrode 11 and the base layer 43b. Further, the boundary between the base layer 43a and the base layer 43b may not be clear from the photoelectric conversion layer 13.

下地層４３ａ及び下地層４３ｂは、下地層４３が有する成分に加え、セレンを有する場合がある。 The base layer 43a and the base layer 43b may have selenium in addition to the components of the base layer 43.

次に、ステップＳ４０４として、光電変換層１３上に、正孔注入阻止層１７を形成する（図５（Ｄ））。 Next, as step S404, the hole injection blocking layer 17 is formed on the photoelectric conversion layer 13 (FIG. 5D).

正孔注入阻止層１７の成膜は、スパッタリング法、蒸着法、パルスレーザ堆積（ＰＬＤ）法、プラズマ化学気相堆積（ＰＥＣＶＤ）法、熱ＣＶＤ法、ＡＬＤ法、真空蒸着法等を用いることができる。熱ＣＶＤ法の例としては、ＭＯＣＶＤ法が挙げられる。 The hole injection blocking layer 17 is formed by sputtering, vapor deposition, pulsed laser deposition (PLD), plasma enhanced chemical vapor deposition (PECVD), thermal CVD, ALD, vacuum vapor deposition, or the like. it can. An example of the thermal CVD method is the MOCVD method.

図１（Ｂ）に示すように、正孔注入阻止層１７は、第１の正孔注入阻止層１７ａと、第１の正孔注入阻止層１７ａ上の第２の正孔注入阻止層１７ｂとの積層構造とすることが好ましい。第１の正孔注入阻止層１７ａ及び第２の正孔注入阻止層１７ｂとして、前述の材料を適用できる。 As shown in FIG. 1B, the hole injection blocking layer 17 includes a first hole injection blocking layer 17a, a second hole injection blocking layer 17b on the first hole injection blocking layer 17a, It is preferable to have a laminated structure. The above-described materials can be applied as the first hole injection blocking layer 17a and the second hole injection blocking layer 17b.

第１の正孔注入阻止層１７ａ及び第２の正孔注入阻止層１７ｂは、例えば成膜条件を異ならせることで作り分けることができる。例えば、第１の正孔注入阻止層１７ａ及び第２の正孔注入阻止層１７ｂとで、成膜ガス中の酸素ガスの流量を異ならせることができる。 The first hole injection blocking layer 17a and the second hole injection blocking layer 17b can be formed separately by changing the film formation conditions, for example. For example, the flow rate of the oxygen gas in the film forming gas can be made different between the first hole injection blocking layer 17a and the second hole injection blocking layer 17b.

第１の正孔注入阻止層１７ａを形成する際に、酸素ガスを含む雰囲気にてプラズマを放電させる。その際に、第１の正孔注入阻止層１７ａの被形成面となる光電変換層１３に酸素が打ち込まれ、光電変換層が酸化されるおそれがある。したがって、第１の正孔注入阻止層１７ａの成膜条件として、ガス流量全体に占める酸素ガス流量の割合（酸素流量比又は酸素分圧ともいう）が少ないことが好ましい。 When the first hole injection blocking layer 17a is formed, plasma is discharged in an atmosphere containing oxygen gas. At that time, there is a possibility that oxygen is implanted into the photoelectric conversion layer 13 serving as a surface on which the first hole injection blocking layer 17a is formed, and the photoelectric conversion layer is oxidized. Therefore, it is preferable that the ratio of the oxygen gas flow rate to the entire gas flow rate (also referred to as oxygen flow rate ratio or oxygen partial pressure) is small as the film forming condition of the first hole injection blocking layer 17a.

第１の正孔注入阻止層１７ａの成膜条件として、ガス流量全体に占める酸素ガス流量の割合（酸素流量比又は酸素分圧ともいう）を、０％以上３０％以下、好ましくは５％以上１５％以下とする。前述の酸素流量比とすることで、第１の正孔注入阻止層１７ａの被形成面となる光電変換層１３の表面近傍が酸化されるのを抑制できる。 As a film forming condition for the first hole injection blocking layer 17a, the ratio of the oxygen gas flow rate to the entire gas flow rate (also referred to as oxygen flow rate ratio or oxygen partial pressure) is 0% or more and 30% or less, preferably 5% or more. 15% or less. By setting it as the above-mentioned oxygen flow rate ratio, it can suppress that the surface vicinity of the photoelectric converting layer 13 used as the formation surface of the 1st hole injection | pouring prevention layer 17a is oxidized.

例えば、スパッタリング法で第１の正孔注入阻止層１７ａを形成する場合、スパッタ粒子の衝突により基板温度が上昇する場合がある。基板温度が上昇すると、光電変換層１３が有するセレンが蒸発する場合がある。第１の正孔注入阻止層１７ａの形成を前述の酸素流量比とすることで第１の正孔注入阻止層１７ａの成膜速度を速くすることができる。つまり、第１の正孔注入阻止層１７ａ形成時に光電変換層１３の表面がスパッタ粒子に曝される時間を短くできることから、セレンの蒸発を抑制できる。 For example, when the first hole injection blocking layer 17a is formed by sputtering, the substrate temperature may increase due to collision of sputtered particles. When the substrate temperature rises, selenium included in the photoelectric conversion layer 13 may evaporate. By forming the first hole injection blocking layer 17a at the above-described oxygen flow ratio, the deposition rate of the first hole injection blocking layer 17a can be increased. That is, since the time during which the surface of the photoelectric conversion layer 13 is exposed to the sputtered particles when forming the first hole injection blocking layer 17a can be shortened, evaporation of selenium can be suppressed.

第２の正孔注入阻止層１７ｂの成膜条件として、酸素流量比を３０％より大きく１００％以下、好ましくは３５％以上１００％以下、さらに好ましくは４０％以上７０％以下とする。前述の酸素流量比とすることで、酸素欠損の少ない第２の正孔注入阻止層１７ｂを形成できる。 As a film forming condition for the second hole injection blocking layer 17b, the oxygen flow rate ratio is set to be greater than 30% and 100% or less, preferably 35% or more and 100% or less, and more preferably 40% or more and 70% or less. By setting the oxygen flow rate ratio as described above, the second hole injection blocking layer 17b with few oxygen vacancies can be formed.

酸素流量比が高いと、結晶性を有する第２の正孔注入阻止層１７ｂが形成される場合がある。第２の正孔注入阻止層１７ｂが結晶性を有すると、抵抗が高くなり、光電流が低下する場合があり好ましくない。前述の酸素流量比とすることで第２の正孔注入阻止層１７ｂの結晶性を低くすることができ、光電流の高い光電変換素子とすることができる。 If the oxygen flow rate ratio is high, the second hole injection blocking layer 17b having crystallinity may be formed. If the second hole injection blocking layer 17b has crystallinity, the resistance becomes high and the photocurrent may decrease, which is not preferable. By setting the oxygen flow rate ratio as described above, the crystallinity of the second hole injection blocking layer 17b can be lowered, and a photoelectric conversion element having a high photocurrent can be obtained.

第１の正孔注入阻止層１７ａ及び第２の正孔注入阻止層１７ｂの形成時の基板温度としては、室温（２０℃）以上６０℃以下が好ましく、室温以上５０℃以下がより好ましい。基板温度を前述範囲とすることで、正孔注入阻止層１７の被形成面となる光電変換層１３が有するセレンが蒸発するのを抑制できる。ここで、第１の正孔注入阻止層１７ａ及び第２の正孔注入阻止層１７ｂとで、基板温度を同じ温度とすると、生産性を高めることができる。 The substrate temperature at the time of forming the first hole injection blocking layer 17a and the second hole injection blocking layer 17b is preferably room temperature (20 ° C.) to 60 ° C., more preferably room temperature to 50 ° C. By setting the substrate temperature in the above-described range, it is possible to suppress evaporation of selenium included in the photoelectric conversion layer 13 which is the formation surface of the hole injection blocking layer 17. Here, when the substrate temperature is the same in the first hole injection blocking layer 17a and the second hole injection blocking layer 17b, productivity can be increased.

第１の正孔注入阻止層１７ａ及び第２の正孔注入阻止層１７ｂの形成には、スパッタリングターゲットとしてＳｎＯ２を０．２ｍｏｌ％以上１５ｍｏｌ％以下含むＧａ２Ｏ３を用いることができる。 For the formation of the first hole injection blocking layer 17a and the second hole injection blocking layer 17b, Ga 2 O 3 containing SnO 2 in an amount of 0.2 mol% to 15 mol% can be used as a sputtering target.

次に、ステップＳ４０５として、正孔注入阻止層１７上に、第２の電極１５を形成する（図５（Ｅ））。以上の工程により、本発明の一態様に係る光電変換素子１０Ｂを作製できる。 Next, as step S405, the second electrode 15 is formed over the hole injection blocking layer 17 (FIG. 5E). Through the above steps, the photoelectric conversion element 10B according to one embodiment of the present invention can be manufactured.

第２の電極１５を形成した後に、さらに熱処理を行ってもよい。熱処理を行うことで光電変換層１３が有する結晶セレンの結晶性をさらに高められる場合がある。なお、第２の電極１５を形成した後に熱処理を行わなくてもよい。 Further heat treatment may be performed after the second electrode 15 is formed. By performing the heat treatment, the crystallinity of crystalline selenium included in the photoelectric conversion layer 13 may be further increased. Note that heat treatment may not be performed after the second electrode 15 is formed.

＜光電変換素子の作製方法２＞
本発明の一態様に係る光電変換素子１０Ｂの別の作製方法について、図を用いて説明する。前述の光電変換素子の作製方法１とは、ステップＳ４０２の工程が異なる。 <Method 2 for manufacturing photoelectric conversion element>
Another method for manufacturing the photoelectric conversion element 10B according to one embodiment of the present invention is described with reference to drawings. The process of step S402 is different from the photoelectric conversion element manufacturing method 1 described above.

まず、ステップＳ４０１として、層４１上に第１の電極１１を形成する（図５（Ａ））。第１の電極１１の形成については、前述の光電変換素子の作製方法１の記載を参照できるため、詳細を省略する。 First, as step S401, the first electrode 11 is formed over the layer 41 (FIG. 5A). About the formation of the 1st electrode 11, since the description of the manufacturing method 1 of the above-mentioned photoelectric conversion element can be referred, the detail is abbreviate | omitted.

次に、ステップＳ４０２として、第１の電極１１上に、非晶質セレン層４５と、非晶質セレン層４５上の下地層４３と、を形成する（図６（Ｄ））。非晶質セレン層４５及び下地層４３の形成については、前述の光電変換素子の作製方法１の記載を参照できるため、詳細を省略する。 Next, as step S402, an amorphous selenium layer 45 and a base layer 43 on the amorphous selenium layer 45 are formed over the first electrode 11 (FIG. 6D). The details of the formation of the amorphous selenium layer 45 and the base layer 43 are omitted because the description of the photoelectric conversion element manufacturing method 1 described above can be referred to.

次に、ステップＳ４０３として、加熱処理を行い、光電変換層１３を形成する（図５（Ｃ））。加熱処理については、前述の光電変換素子の作製方法１の記載を参照できるため、詳細を省略する。 Next, as step S403, heat treatment is performed to form the photoelectric conversion layer 13 (FIG. 5C). Regarding the heat treatment, the description of the photoelectric conversion element manufacturing method 1 described above can be referred to, and thus the details are omitted.

次に、ステップＳ４０４として、光電変換層１３上に、正孔注入阻止層１７を形成する（図５（Ｄ））。正孔注入阻止層１７の形成については、前述の光電変換素子の作製方法１の記載を参照できるため、詳細を省略する。 Next, as step S404, the hole injection blocking layer 17 is formed on the photoelectric conversion layer 13 (FIG. 5D). The details of the formation of the hole injection blocking layer 17 are omitted because the description of the photoelectric conversion element manufacturing method 1 described above can be referred to.

次に、ステップＳ４０５として、正孔注入阻止層１７上に、第２の電極１５を形成する（図５（Ｅ））。以上の工程により、本発明の一態様に係る光電変換素子１０Ｂを作製できる。 Next, as step S405, the second electrode 15 is formed over the hole injection blocking layer 17 (FIG. 5E). Through the above steps, the photoelectric conversion element 10B according to one embodiment of the present invention can be manufactured.

第２の電極１５を形成した後に、さらに熱処理を行ってもよい。熱処理を行うことで光電変換層１３が有する結晶セレンの結晶性をさらに高められる場合がある。なお、第２の電極１５を形成した後に熱処理を行わなくてもよい。 Further heat treatment may be performed after the second electrode 15 is formed. By performing the heat treatment, the crystallinity of crystalline selenium included in the photoelectric conversion layer 13 may be further increased. Note that heat treatment may not be performed after the second electrode 15 is formed.

（実施の形態２）
本実施の形態では、本発明の一態様を適用することのできる撮像装置の一例について、図面を参照して説明する。 (Embodiment 2)
In this embodiment, an example of an imaging device to which one embodiment of the present invention can be applied is described with reference to drawings.

図１０（Ａ）は、撮像装置の画素回路を説明する図である。当該画素回路は、光電変換素子５０と、トランジスタ５１と、トランジスタ５２と、トランジスタ５３と、トランジスタ５４を有する。 FIG. 10A illustrates a pixel circuit of the imaging device. The pixel circuit includes a photoelectric conversion element 50, a transistor 51, a transistor 52, a transistor 53, and a transistor 54.

光電変換素子５０として、実施の形態１で説明した光電変換素子１０Ａ乃至光電変換素子１０Ｃのいずれかを用いることができる。 As the photoelectric conversion element 50, any one of the photoelectric conversion elements 10A to 10C described in Embodiment 1 can be used.

光電変換素子５０の一方の電極（アノード）は、トランジスタ５１のソースまたはドレインの一方と電気的に接続される。光電変換素子５０の一方の電極は、トランジスタ５２のソースまたはドレインの一方と電気的に接続される。トランジスタ５１のソースまたはドレインの他方は、トランジスタ５３のゲートと電気的に接続される。トランジスタ５３のソースまたはドレインの一方は、トランジスタ５４のソースまたはドレインの一方と電気的に接続される。なお、トランジスタ５３のゲートと電気的に接続される容量素子を設けてもよい。 One electrode (anode) of the photoelectric conversion element 50 is electrically connected to one of a source and a drain of the transistor 51. One electrode of the photoelectric conversion element 50 is electrically connected to one of a source and a drain of the transistor 52. The other of the source and the drain of the transistor 51 is electrically connected to the gate of the transistor 53. One of the source and the drain of the transistor 53 is electrically connected to one of the source and the drain of the transistor 54. Note that a capacitor which is electrically connected to the gate of the transistor 53 may be provided.

光電変換素子５０の他方の電極（カソード）は、配線７２と電気的に接続される。トランジスタ５１のゲートは、配線７５と電気的に接続される。トランジスタ５３のソースまたはドレインの他方は、配線７９に電気的に接続される。トランジスタ５２のゲートは、配線７６と電気的に接続される。トランジスタ５２のソースまたはドレインの他方は、配線７３と電気的に接続される。トランジスタ５４のソースまたはドレインの他方は、配線７１と電気的に接続される。トランジスタ５４のゲートは、配線７８と電気的に接続される。配線７２は、電源５６の一方の端子と電気的に接続され、電源５６の他方の端子は、配線７７と電気的に接続される。 The other electrode (cathode) of the photoelectric conversion element 50 is electrically connected to the wiring 72. A gate of the transistor 51 is electrically connected to the wiring 75. The other of the source and the drain of the transistor 53 is electrically connected to the wiring 79. A gate of the transistor 52 is electrically connected to the wiring 76. The other of the source and the drain of the transistor 52 is electrically connected to the wiring 73. The other of the source and the drain of the transistor 54 is electrically connected to the wiring 71. A gate of the transistor 54 is electrically connected to the wiring 78. The wiring 72 is electrically connected to one terminal of the power supply 56, and the other terminal of the power supply 56 is electrically connected to the wiring 77.

ここで、配線７１は、画素から信号を出力する出力線としての機能を有することができる。配線７３、配線７７、配線７９は、電源線としての機能を有することができる。例えば、配線７３および配線７７は、低電位電源線、配線７９は高電位電源線として機能させることができる。配線７５、配線７６、配線７８は、各トランジスタのオンオフを制御する信号線として機能させることができる。 Here, the wiring 71 can function as an output line for outputting a signal from the pixel. The wiring 73, the wiring 77, and the wiring 79 can function as power supply lines. For example, the wiring 73 and the wiring 77 can function as a low potential power supply line, and the wiring 79 can function as a high potential power supply line. The wiring 75, the wiring 76, and the wiring 78 can function as signal lines for controlling on / off of each transistor.

光電変換素子５０には、低照度時の光検出感度を高めるためアバランシェ増倍効果を生じる光電変換素子を用いることが好ましい。アバランシェ増倍効果を生じさせるためには、比較的高い電位ＨＶＤＤが必要となる。したがって、電源５６は電位ＨＶＤＤを供給することのできる機能を有し、光電変換素子５０の他方の電極には配線７２を介して電位ＨＶＤＤが供給される。なお、光電変換素子５０は、アバランシェ増倍効果が生じない電位を印加して使用することもできる。 For the photoelectric conversion element 50, it is preferable to use a photoelectric conversion element that produces an avalanche multiplication effect in order to increase the light detection sensitivity at low illuminance. In order to produce the avalanche multiplication effect, a relatively high potential HVDD is required. Therefore, the power source 56 has a function of supplying the potential HVDD, and the potential HVDD is supplied to the other electrode of the photoelectric conversion element 50 through the wiring 72. The photoelectric conversion element 50 can also be used by applying a potential that does not produce an avalanche multiplication effect.

トランジスタ５１は、光電変換素子５０の出力に応じて変化する電荷蓄積部（ＮＲ）の電位を電荷検出部（ＮＤ）に転送する機能を有することができる。トランジスタ５２は、電荷蓄積部（ＮＲ）および電荷検出部（ＮＤ）の電位を初期化する機能を有することができる。トランジスタ５３は、電荷検出部（ＮＤ）の電位に応じた信号を出力する機能を有することができる。トランジスタ５４は、信号を読み出す画素を選択する機能を有することができる。 The transistor 51 can have a function of transferring the potential of the charge storage unit (NR) that changes in accordance with the output of the photoelectric conversion element 50 to the charge detection unit (ND). The transistor 52 can have a function of initializing the potentials of the charge storage portion (NR) and the charge detection portion (ND). The transistor 53 can have a function of outputting a signal corresponding to the potential of the charge detection portion (ND). The transistor 54 can have a function of selecting a pixel from which a signal is read.

光電変換素子５０に高電圧を印加する場合、光電変換素子５０と接続されるトランジスタには高電圧に耐えられる高耐圧のトランジスタを用いる必要がある。当該高耐圧のトランジスタには、例えば、ＯＳトランジスタなどを用いることができる。具体的には、トランジスタ５１およびトランジスタ５２にＯＳトランジスタを適用することが好ましい。 When a high voltage is applied to the photoelectric conversion element 50, it is necessary to use a high breakdown voltage transistor that can withstand the high voltage as a transistor connected to the photoelectric conversion element 50. For example, an OS transistor or the like can be used as the high voltage transistor. Specifically, OS transistors are preferably used as the transistor 51 and the transistor 52.

トランジスタ５１およびトランジスタ５２はスイッチング特性が優れていることが望まれるが、トランジスタ５３は増幅特性が優れていることが望まれるため、オン電流が高いトランジスタであることが好ましい。したがって、トランジスタ５３およびトランジスタ５４には、シリコンを活性層または活性領域に用いたトランジスタ（以下、Ｓｉトランジスタ）を適用することが好ましい。 The transistors 51 and 52 are desired to have excellent switching characteristics, but the transistor 53 is preferably a transistor with high on-state current because it is desired to have excellent amplification characteristics. Therefore, it is preferable to apply a transistor using silicon as an active layer or an active region (hereinafter, Si transistor) as the transistor 53 and the transistor 54.

トランジスタ５１乃至トランジスタ５４を上述した構成とすることで、低照度における光の検出感度が高く、ノイズの少ない信号を出力することのできる撮像装置を作製することができる。また、光の検出感度が高いため、光の取り込み時間を短くすることができ、撮像を高速に行うことができる。 With the above-described structures of the transistors 51 to 54, an imaging device with high light detection sensitivity at low illuminance and capable of outputting a signal with little noise can be manufactured. In addition, since the light detection sensitivity is high, the light capture time can be shortened and imaging can be performed at high speed.

なお、上記構成に限らず、トランジスタ５３およびトランジスタ５４にＯＳトランジスタを適用してもよい。または、トランジスタ５１およびトランジスタ５２にＳｉトランジスタを適用してもよい。いずれの場合においても当該画素回路の撮像動作は可能である。 Note that the transistor is not limited to the above structure, and an OS transistor may be applied to the transistor 53 and the transistor 54. Alternatively, Si transistors may be applied to the transistors 51 and 52. In any case, the imaging operation of the pixel circuit is possible.

次に、図１０（Ｂ）のタイミングチャートを用いて、画素の動作を説明する。なお、以下に説明する一例の動作において、トランジスタ５２のゲートに接続された配線７６には、”Ｈ”としてＨＶＤＤ、”Ｌ”としてＧＮＤの電位が供給されるものとする。トランジスタ５１のゲートに接続された配線７５およびトランジスタ５４のゲートに接続された配線７８には、”Ｈ”としてＶＤＤ、”Ｌ”としてＧＮＤの電位が供給されるものとする。また、トランジスタ５３のソースに接続された配線７９には、ＶＤＤの電位が供給されるものとする。なお、各配線に上記以外の電位を供給する形態とすることもできる。 Next, operation of the pixel is described with reference to a timing chart in FIG. Note that in an example of operation described below, the wiring 76 connected to the gate of the transistor 52 is supplied with HVDD as “H” and GND as “L”. The wiring 75 connected to the gate of the transistor 51 and the wiring 78 connected to the gate of the transistor 54 are supplied with VDD as “H” and GND as “L”. Further, the potential of VDD is supplied to the wiring 79 connected to the source of the transistor 53. Note that a potential other than the above may be supplied to each wiring.

時刻Ｔ１に配線７６を”Ｈ”、配線７５を”Ｈ”とし、電荷蓄積部（ＮＲ）および電荷検出部（ＮＤ）の電位をリセット電位（ＧＮＤ）に設定する（リセット動作）。なお、リセット動作時に配線７６に”Ｈ”として電位ＶＤＤを供給してもよい。 At time T1, the wiring 76 is set to “H”, the wiring 75 is set to “H”, and the potentials of the charge storage portion (NR) and the charge detection portion (ND) are set to the reset potential (GND) (reset operation). Note that the potential VDD may be supplied to the wiring 76 as “H” during the reset operation.

時刻Ｔ２に配線７６を”Ｌ”、配線７５を”Ｌ”とすることで、電荷蓄積部（ＮＲ）の電位が変化する（蓄積動作）。電荷蓄積部（ＮＲ）の電位は、光電変換素子５０に入射した光の強度に応じてＧＮＤから最大でＨＶＤＤまで変化する。 By setting the wiring 76 to “L” and the wiring 75 to “L” at time T2, the potential of the charge storage portion (NR) changes (accumulation operation). The potential of the charge storage unit (NR) changes from GND to HVDD at the maximum according to the intensity of light incident on the photoelectric conversion element 50.

時刻Ｔ３に配線７５を”Ｈ”とし、電荷蓄積部（ＮＲ）の電荷を電荷検出部（ＮＤ）に転送する（転送動作）。 At time T3, the wiring 75 is set to “H”, and the charge in the charge storage portion (NR) is transferred to the charge detection portion (ND) (transfer operation).

時刻Ｔ４に配線７６を”Ｌ”、配線７５を”Ｌ”とし、転送動作を終了させる。この時点で電荷検出部（ＮＤ）の電位が確定される。 At time T4, the wiring 76 is set to “L” and the wiring 75 is set to “L”, and the transfer operation is finished. At this point, the potential of the charge detection unit (ND) is determined.

時刻Ｔ５乃至Ｔ６の期間に配線７６を”Ｌ”、配線７５を”Ｌ”、配線７８を”Ｈ”とし、電荷検出部（ＮＤ）の電位に応じた信号を配線７１に出力する。すなわち、蓄積動作において光電変換素子５０に入射した光の強度に応じた出力信号を得ることができる。 In a period from time T5 to time T6, the wiring 76 is set to “L”, the wiring 75 is set to “L”, and the wiring 78 is set to “H”. That is, an output signal corresponding to the intensity of light incident on the photoelectric conversion element 50 in the accumulation operation can be obtained.

図１１（Ａ）に、上述した画素回路を有する撮像装置の画素の構成の一例を示す。当該撮像装置は、層６１、層６２および層６３を有し、それぞれが互いに重なる領域を有する構成とすることができる。 FIG. 11A illustrates an example of a pixel structure of an imaging device including the pixel circuit described above. The imaging device can include a layer 61, a layer 62, and a layer 63, each having a region that overlaps with each other.

層６１は、光電変換素子５０の構成を有する。光電変換素子５０は、画素電極に相当する電極６５と、光電変換部６６と、共通電極に相当する電極６７を有する。 The layer 61 has the configuration of the photoelectric conversion element 50. The photoelectric conversion element 50 includes an electrode 65 corresponding to a pixel electrode, a photoelectric conversion unit 66, and an electrode 67 corresponding to a common electrode.

電極６５には、低抵抗の金属層などを用いることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。 The electrode 65 is preferably a low-resistance metal layer. For example, aluminum, titanium, tungsten, tantalum, silver, or a stacked layer thereof can be used.

電極６７には、可視光に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム−錫酸化物、ガリウム−亜鉛酸化物、インジウム−ガリウム−亜鉛酸化物、またはグラフェンなどを用いることができる。なお、電極６７を省く構成とすることもできる。 For the electrode 67, a conductive layer having a high light-transmitting property with respect to visible light is preferably used. For example, indium oxide, tin oxide, zinc oxide, indium-tin oxide, gallium-zinc oxide, indium-gallium-zinc oxide, graphene, or the like can be used. Note that the electrode 67 may be omitted.

光電変換部６６には、例えばセレン系材料を光電変換層としたｐｎ接合型フォトダイオードなどを用いることができる。光電変換層６６ａとしては実施の形態１に示したセレン系材料を用い、正孔注入阻止層６６ｂとしては実施の形態１に示したバンドギャップの広い材料を用いることが好ましい。 For the photoelectric conversion unit 66, for example, a pn junction photodiode using a selenium-based material as a photoelectric conversion layer can be used. It is preferable to use the selenium-based material described in Embodiment 1 as the photoelectric conversion layer 66a and the material having a wide band gap described in Embodiment 1 as the hole injection blocking layer 66b.

セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ増倍効果を利用することにより、入射される光量に対する電子の増幅が大きいセンサ、つまり光感度が高いセンサとすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層を薄膜で作製できるなどの生産上の利点を有する。セレン系材料の薄膜は、真空蒸着法またはスパッタ法などを用いて形成することができる。 A photoelectric conversion element using a selenium-based material has a high external quantum efficiency with respect to visible light. By using the avalanche multiplication effect, the photoelectric conversion element can be a sensor having a large electron amplification with respect to the amount of incident light, that is, a sensor having high photosensitivity. In addition, since the selenium-based material has a high light absorption coefficient, it has production advantages such that the photoelectric conversion layer can be formed as a thin film. A thin film of a selenium-based material can be formed using a vacuum evaporation method, a sputtering method, or the like.

セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。 Examples of the selenium-based material include crystalline selenium such as single crystal selenium and polycrystalline selenium, amorphous selenium, copper, indium, selenium compound (CIS), or copper, indium, gallium, selenium compound (CIGS), etc. Can be used.

ｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。また、これらの材料は正孔注入阻止層としての機能も有し、暗電流を小さくすることもできる。 The n-type semiconductor is preferably formed using a material having a wide band gap and a light-transmitting property with respect to visible light. For example, zinc oxide, gallium oxide, indium oxide, tin oxide, or an oxide in which they are mixed can be used. These materials also have a function as a hole injection blocking layer, and can reduce the dark current.

なお、層６１は上記構成に限らず、シリコンを用いたｐｎ接合型フォトダイオードまたはｐｉｎ接合型フォトダイオードであってもよい。 Note that the layer 61 is not limited to the above structure, and may be a pn junction photodiode or a pin junction photodiode using silicon.

層６２は、例えば、ＯＳトランジスタ（トランジスタ５１、トランジスタ５２）を有する層とすることができる。図１０（Ａ）に示す画素の回路構成では、光電変換素子５０に入射される光の強度が小さいときに電荷検出部（ＮＤ）の電位が小さくなる。ＯＳトランジスタは極めてオフ電流が低いため、ゲート電位が極めて小さい場合においても当該ゲート電位に応じた電流を正確に出力することができる。したがって、検出することのできる照度のレンジ、すなわちダイナミックレンジを広げることができる。 The layer 62 can be, for example, a layer including an OS transistor (the transistor 51 and the transistor 52). In the circuit configuration of the pixel shown in FIG. 10A, the potential of the charge detection portion (ND) is small when the intensity of light incident on the photoelectric conversion element 50 is small. Since the OS transistor has an extremely low off-state current, a current corresponding to the gate potential can be accurately output even when the gate potential is extremely small. Therefore, the range of illuminance that can be detected, that is, the dynamic range can be expanded.

また、トランジスタ５１およびトランジスタ５２の低いオフ電流特性によって、電荷検出部（ＮＤ）および電荷蓄積部（ＮＲ）で電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。 Further, due to the low off-state current characteristics of the transistor 51 and the transistor 52, the period in which charges can be held in the charge detection portion (ND) and the charge accumulation portion (NR) can be extremely long. Therefore, it is possible to apply a global shutter system in which charge accumulation operation is simultaneously performed in all pixels without complicating a circuit configuration and an operation method.

層６３は、支持基板またはＳｉトランジスタ（トランジスタ５３、トランジスタ５４）を有する層とすることができる。当該Ｓｉトランジスタは、単結晶シリコン基板に活性領域を有する構成のほか、絶縁表面上に結晶系のシリコン活性層を有する構成とすることができる。なお、層６３に単結晶シリコン基板を用いる場合は、当該単結晶シリコン基板にシリコンを用いたｐｎ接合型フォトダイオードまたはｐｉｎ接合型フォトダイオードを形成してもよい。この場合、層６１を省くことができる。 The layer 63 can be a supporting substrate or a layer having a Si transistor (transistor 53, transistor 54). The Si transistor can have a structure having an active region on a single crystal silicon substrate and a crystalline silicon active layer on an insulating surface. Note that in the case where a single crystal silicon substrate is used for the layer 63, a pn junction photodiode or a pin junction photodiode using silicon for the single crystal silicon substrate may be formed. In this case, the layer 61 can be omitted.

図１１（Ｂ）は、本発明の一態様の撮像装置の回路構成を説明するブロック図である。当該撮像装置は、マトリクス状に配列された画素８０を有する画素アレイ８１と、画素アレイ８１の行を選択する機能を有する回路８２（ロードライバ）と、画素８０の出力信号に対して相関二重サンプリング処理を行うための回路８３（ＣＤＳ回路）と、回路８３から出力されたアナログデータをデジタルデータに変換する機能を有する回路８４（Ａ／Ｄ変換回路等）と、回路８４で変換されたデータを選択して読み出す機能を有する回路８５（カラムドライバ）と、を有する。なお、回路８３を設けない構成とすることもできる。 FIG. 11B is a block diagram illustrating a circuit configuration of the imaging device of one embodiment of the present invention. The imaging apparatus includes a pixel array 81 having pixels 80 arranged in a matrix, a circuit 82 (row driver) having a function of selecting a row of the pixel array 81, and a correlation double with respect to an output signal of the pixel 80. A circuit 83 (CDS circuit) for performing sampling processing, a circuit 84 (A / D conversion circuit or the like) having a function of converting analog data output from the circuit 83 into digital data, and data converted by the circuit 84 And a circuit 85 (column driver) having a function of selecting and reading out. Note that the circuit 83 may be omitted.

例えば、光電変換素子を除く画素アレイ８１の要素は、図１１（Ａ）に示す層６２に設けることができる。回路８２乃至回路８５の要素は、層６３に設けることができる。これらの回路はシリコントランジスタを用いたＣＭＯＳ回路で構成することができる。 For example, the elements of the pixel array 81 excluding the photoelectric conversion element can be provided in the layer 62 illustrated in FIG. Elements of the circuits 82 to 85 can be provided in the layer 63. These circuits can be constituted by CMOS circuits using silicon transistors.

当該構成とすることで、それぞれの回路に適したトランジスタを用いることができ、かつ撮像装置の面積を小さくすることができる。 With such a structure, a transistor suitable for each circuit can be used, and the area of the imaging device can be reduced.

図１２（Ａ）、（Ｂ）、（Ｃ）は、図１１（Ａ）に示す撮像装置の具体的な構成を説明する図である。図１２（Ａ）はトランジスタ５１、５２、５３、５４のチャネル長方向を示す断面図である。図１２（Ｂ）は、図１２（Ａ）に示す一点鎖線Ａ１−Ａ２の断面図であり、トランジスタ５２のチャネル幅方向の断面を示している。図１２（Ｃ）は、図１２（Ａ）に示す一点鎖線Ｂ１−Ｂ２の断面図であり、トランジスタ５３のチャネル幅方向の断面を示している。 12A, 12B, and 12C are diagrams illustrating a specific configuration of the imaging device illustrated in FIG. 12A is a cross-sectional view illustrating the channel length direction of the transistors 51, 52, 53, and 54. FIG. 12B is a cross-sectional view taken along dashed-dotted line A1-A2 in FIG. 12A and illustrates a cross section of the transistor 52 in the channel width direction. 12C is a cross-sectional view taken along dashed-dotted line B1-B2 in FIG. 12A and illustrates a cross section of the transistor 53 in the channel width direction.

層６１は、セレン層を有する光電変換素子５０の他、隔壁９２を有する構成とすることができる。隔壁９２は、電極６５の段差を覆うように設けられる。光電変換素子５０に用いるセレン層は高抵抗であり、画素間で分離しない構成とすることができる。 The layer 61 can include a partition 92 in addition to the photoelectric conversion element 50 having a selenium layer. The partition wall 92 is provided so as to cover the step of the electrode 65. The selenium layer used for the photoelectric conversion element 50 has a high resistance and can be configured not to be separated between pixels.

層６２にはＯＳトランジスタであるトランジスタ５１、５２が設けられる。トランジスタ５１、５２はともにバックゲート９１を有する構成を示しているが、いずれかがバックゲートを有する形態であってもよい。バックゲート９１は、図１２（Ｂ）に示すように対向して設けられるトランジスタのフロントゲートと電気的に接続する場合がある。または、バックゲート９１にフロントゲートとは異なる固定電位を供給することができる構成であってもよい。 The layer 62 is provided with transistors 51 and 52 which are OS transistors. Although the transistors 51 and 52 both have a structure having the back gate 91, any of the transistors 51 and 52 may have a back gate. As shown in FIG. 12B, the back gate 91 may be electrically connected to a front gate of a transistor provided to face the back gate 91. Alternatively, the back gate 91 may be configured to be able to supply a fixed potential different from that of the front gate.

また、図１２（Ａ）では、ＯＳトランジスタとしてセルフアラインのトップゲート型トランジスタを例示しているが、図１３（Ａ）に示すように、ノンセルフアライン型のトランジスタであってもよい。 In FIG. 12A, a self-aligned top gate transistor is illustrated as an OS transistor, but a non-self-aligned transistor may be used as shown in FIG.

層６３には、Ｓｉトランジスタであるトランジスタ５３およびトランジスタ５４が設けられる。図１２（Ａ）においてＳｉトランジスタはシリコン基板２００に設けられたフィン型の半導体層を有する構成を例示しているが、図１３（Ｂ）に示すように、シリコン基板２０１に活性領域を有するプレーナー型であってもよい。または、図１３（Ｃ）に示すようにシリコン薄膜の半導体層２１０を有するトランジスタであってもよい。半導体層２１０は、例えば、シリコン基板２０２上の絶縁層２２０上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ））とすることができる。または、ガラス基板などの絶縁表面上に形成された多結晶シリコンであってもよい。この他、層６３には画素を駆動するための回路を設けることができる。 In the layer 63, a transistor 53 and a transistor 54 which are Si transistors are provided. 12A illustrates a structure in which the Si transistor includes a fin-type semiconductor layer provided on the silicon substrate 200. As illustrated in FIG. 13B, a planar substrate having an active region in the silicon substrate 201 is used. It may be a mold. Alternatively, a transistor including a silicon thin film semiconductor layer 210 as illustrated in FIG. The semiconductor layer 210 can be, for example, single crystal silicon (SOI (Silicon on Insulator)) formed on the insulating layer 220 on the silicon substrate 202. Alternatively, it may be polycrystalline silicon formed on an insulating surface such as a glass substrate. In addition, the layer 63 can be provided with a circuit for driving a pixel.

ＯＳトランジスタが形成される領域とＳｉトランジスタが形成される領域との間には、水素の拡散を防止する機能を有する絶縁層９３が設けられる。トランジスタ５３、５４の活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端する。一方、トランジスタ５１、５２の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。 An insulating layer 93 having a function of preventing hydrogen diffusion is provided between the region where the OS transistor is formed and the region where the Si transistor is formed. Hydrogen in the insulating layer provided in the vicinity of the active regions of the transistors 53 and 54 terminates dangling bonds of silicon. On the other hand, hydrogen in the insulating layer provided in the vicinity of the oxide semiconductor layer which is an active layer of the transistors 51 and 52 is one of the factors that generate carriers in the oxide semiconductor layer.

絶縁層９３により、一方の層に水素を閉じ込めることでトランジスタ５３、５４の信頼性を向上させることができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ５１、５２の信頼性も向上させることができる。 The reliability of the transistors 53 and 54 can be improved by confining hydrogen in one layer by the insulating layer 93. In addition, since the diffusion of hydrogen from one layer to the other layer is suppressed, the reliability of the transistors 51 and 52 can be improved.

絶縁層９３としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。 As the insulating layer 93, for example, aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, yttria-stabilized zirconia (YSZ), or the like can be used.

図１４（Ａ）は、本発明の一態様の撮像装置にカラーフィルタ等を付加した例を示す断面図である。当該断面図では、３画素分の画素回路を有する領域の一部を示している。光電変換素子５０が形成される層６１上には、絶縁層３００が形成される。絶縁層３００は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層してもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層してもよい。 FIG. 14A is a cross-sectional view illustrating an example in which a color filter or the like is added to the imaging device of one embodiment of the present invention. In the cross-sectional view, a part of a region having a pixel circuit for three pixels is shown. An insulating layer 300 is formed on the layer 61 where the photoelectric conversion element 50 is formed. The insulating layer 300 can be formed using a silicon oxide film having high light-transmitting property with respect to visible light. A silicon nitride film may be stacked as a passivation film. Further, a dielectric film such as hafnium oxide may be laminated as the antireflection film.

絶縁層３００上には、遮光層３１０が形成されてもよい。遮光層３１０は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層３１０には、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。 A light shielding layer 310 may be formed on the insulating layer 300. The light shielding layer 310 has a function of preventing color mixing of light passing through the upper color filter. For the light-blocking layer 310, a metal layer such as aluminum or tungsten can be used. Further, the metal layer and a dielectric film having a function as an antireflection film may be stacked.

絶縁層３００および遮光層３１０上には、平坦化膜として有機樹脂層３２０を設けることができる。また、画素別にカラーフィルタ３３０（カラーフィルタ３３０ａ、カラーフィルタ３３０ｂ、カラーフィルタ３３０ｃ）が形成される。例えば、カラーフィルタ３３０ａ、カラーフィルタ３３０ｂおよびカラーフィルタ３３０ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。 An organic resin layer 320 can be provided as a planarization film over the insulating layer 300 and the light shielding layer 310. A color filter 330 (color filter 330a, color filter 330b, color filter 330c) is formed for each pixel. For example, colors such as R (red), G (green), B (blue), Y (yellow), C (cyan), and M (magenta) are assigned to the color filters 330a, 330b, and 330c. Thus, a color image can be obtained.

カラーフィルタ３３０上には、可視光に対して透光性を有する絶縁層３６０などを設けることができる。 An insulating layer 360 having a light-transmitting property with respect to visible light or the like can be provided over the color filter 330.

また、図１４（Ｂ）に示すように、カラーフィルタ３３０の代わりに光学変換層３５０を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。 In addition, as illustrated in FIG. 14B, an optical conversion layer 350 may be used instead of the color filter 330. With such a configuration, an imaging device capable of obtaining images in various wavelength regions can be obtained.

例えば、光学変換層３５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線撮像装置とすることができる。また、光学変換層３５０に近赤外線の波長以下の光を遮るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層３５０に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる。 For example, if a filter that blocks light having a wavelength shorter than or equal to that of visible light is used for the optical conversion layer 350, an infrared imaging device can be obtained. If a filter that blocks light having a wavelength of near infrared or shorter is used for the optical conversion layer 350, a far infrared imaging device can be obtained. If a filter that blocks light having a wavelength longer than or equal to that of visible light is used for the optical conversion layer 350, an ultraviolet imaging device can be obtained.

また、光学変換層３５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子５０で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。 In addition, when a scintillator is used for the optical conversion layer 350, an imaging device that can be used for an X-ray imaging device or the like and obtain an image that visualizes the intensity of radiation can be obtained. When radiation such as X-rays transmitted through the subject is incident on the scintillator, it is converted into light (fluorescence) such as visible light or ultraviolet light by a photoluminescence phenomenon. Then, image data is acquired by detecting the light with the photoelectric conversion element 50. Further, the imaging device having the configuration may be used for a radiation detector or the like.

シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどを樹脂やセラミクスに分散させたものを用いることができる。 A scintillator contains a substance that emits visible light or ultraviolet light by absorbing energy when irradiated with radiation such as X-rays or gamma rays. For example, Gd 2 O 2 S: Tb, Gd 2 O 2 S: Pr, Gd 2 O 2 S: Eu, BaFCl: Eu, NaI, CsI, CaF 2 , BaF 2 , CeF 3 , LiF, LiI, ZnO, etc. What was disperse | distributed to resin or ceramics can be used.

なお、セレン系材料を用いた光電変換素子５０においては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。 Note that the photoelectric conversion element 50 using a selenium-based material can directly convert radiation such as X-rays into electric charges, and thus can be configured to eliminate a scintillator.

また、図１４（Ｃ）に示すように、カラーフィルタ３３０ａ、カラーフィルタ３３０ｂおよびカラーフィルタ３３０ｃ上にマイクロレンズアレイ３４０を設けてもよい。マイクロレンズアレイ３４０が有する個々のレンズを通る光が直下のカラーフィルタを通り、光電変換素子５０に照射されるようになる。また、図１４（Ｂ）に示す光学変換層３５０上にマイクロレンズアレイ３４０を設けてもよい。 As shown in FIG. 14C, a microlens array 340 may be provided over the color filter 330a, the color filter 330b, and the color filter 330c. Light passing through the individual lenses included in the microlens array 340 passes through the color filter directly below and is irradiated onto the photoelectric conversion element 50. Alternatively, the microlens array 340 may be provided over the optical conversion layer 350 illustrated in FIG.

以下では、イメージセンサチップを収めたパッケージおよびカメラモジュールの一例について説明する。当該イメージセンサチップには、上記撮像装置の構成を用いることができる。 Hereinafter, an example of a package and a camera module containing an image sensor chip will be described. The configuration of the imaging device can be used for the image sensor chip.

図１５（Ａ１）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ４５０を固定するパッケージ基板４１０、カバーガラス４２０および両者を接着する接着剤４３０等を有する。 FIG. 15A1 is an external perspective view of the upper surface side of the package containing the image sensor chip. The package includes a package substrate 410 for fixing the image sensor chip 450, a cover glass 420, and an adhesive 430 for bonding the two.

図１５（Ａ２）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ４４０としたＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）の構成を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）やＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）などであってもよい。 FIG. 15A2 is an external perspective view of the lower surface side of the package. The bottom surface of the package has a BGA (Ball Grid Array) configuration with solder balls as bumps 440. In addition, not only BGA but LGA (Land grid array), PGA (Pin Grid Array), etc. may be sufficient.

図１５（Ａ３）は、カバーガラス４２０および接着剤４３０の一部を省いて図示したパッケージの斜視図である。パッケージ基板４１０上には電極パッド４６０が形成され、電極パッド４６０およびバンプ４４０はスルーホールを介して電気的に接続されている。電極パッド４６０は、イメージセンサチップ４５０とワイヤ４７０によって電気的に接続されている。 FIG. 15A3 is a perspective view of the package shown with the cover glass 420 and part of the adhesive 430 omitted. An electrode pad 460 is formed on the package substrate 410, and the electrode pad 460 and the bump 440 are electrically connected through a through hole. The electrode pad 460 is electrically connected to the image sensor chip 450 by a wire 470.

また、図１５（Ｂ１）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ４５１を固定するパッケージ基板４１１、レンズカバー４２１、およびレンズ４３５等を有する。また、パッケージ基板４１１およびイメージセンサチップ４５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ４９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）としての構成を有している。 FIG. 15B1 is an external perspective view of the upper surface side of the camera module in which the image sensor chip is housed in a lens-integrated package. The camera module includes a package substrate 411 that fixes the image sensor chip 451, a lens cover 421, a lens 435, and the like. Further, an IC chip 490 having functions such as a drive circuit and a signal conversion circuit of the imaging device is also provided between the package substrate 411 and the image sensor chip 451, and has a configuration as a SiP (System in package). Yes.

図１５（Ｂ２）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板４１１の下面および側面には、実装用のランド４４１が設けられるＱＦＮ（Ｑｕａｄ ｆｌａｔ ｎｏ−ｌｅａｄ ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）や前述したＢＧＡ等であってもよい。 FIG. 15B2 is an external perspective view of the lower surface side of the camera module. The package substrate 411 has a QFN (Quad Flat No-Lead Package) configuration in which mounting lands 441 are provided on a lower surface and side surfaces. Note that this configuration is an example, and a QFP (Quad Flat Package), the above-described BGA, or the like may be used.

図１５（Ｂ３）は、レンズカバー４２１およびレンズ４３５の一部を省いて図示したモジュールの斜視図である。ランド４４１は電極パッド４６１と電気的に接続され、電極パッド４６１はイメージセンサチップ４５１またはＩＣチップ４９０とワイヤ４７１によって電気的に接続されている。 FIG. 15B3 is a perspective view of the module shown with a part of the lens cover 421 and the lens 435 omitted. The land 441 is electrically connected to the electrode pad 461, and the electrode pad 461 is electrically connected to the image sensor chip 451 or the IC chip 490 by wires 471.

イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。 By mounting the image sensor chip in a package having the above-described form, mounting on a printed board or the like is facilitated, and the image sensor chip can be incorporated into various semiconductor devices and electronic devices.

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。 This embodiment can be combined with any of the other embodiments as appropriate.

（実施の形態３）
本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１６に示す。 (Embodiment 3)
Electronic devices that can use the imaging device according to one embodiment of the present invention include a display device, a personal computer, an image storage device or an image playback device including a recording medium, a mobile phone, a portable game machine, and a portable data terminal , Digital book terminals, video cameras, digital still cameras and other cameras, goggles-type displays (head-mounted displays), navigation systems, sound playback devices (car audio, digital audio players, etc.), copiers, facsimiles, printers, printer multifunction devices Automatic teller machines (ATMs), vending machines, and the like. Specific examples of these electronic devices are shown in FIGS.

図１６（Ａ）は監視カメラであり、筐体９５１、レンズ９５２、支持部９５３等を有する。当該監視カメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。 FIG. 16A illustrates a monitoring camera, which includes a housing 951, a lens 952, a support portion 953, and the like. The imaging device of one embodiment of the present invention can be provided as one of the components for acquiring an image in the monitoring camera. The surveillance camera is an idiomatic name and does not limit the application. For example, a device having a function as a surveillance camera is also called a camera or a video camera.

図１６（Ｂ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。 FIG. 16B illustrates a video camera, which includes a first housing 971, a second housing 972, a display portion 973, operation keys 974, a lens 975, a connection portion 976, and the like. The operation key 974 and the lens 975 are provided in the first housing 971, and the display portion 973 is provided in the second housing 972. The imaging device of one embodiment of the present invention can be provided as one of the components for acquiring an image in the video camera.

図１６（Ｃ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。 FIG. 16C illustrates a digital camera, which includes a housing 961, a shutter button 962, a microphone 963, a light-emitting portion 967, a lens 965, and the like. The imaging device of one embodiment of the present invention can be provided as one of the components for acquiring an image in the digital camera.

図１６（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３、操作用のボタン９３５、竜頭９３６、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。当該情報端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。 FIG. 16D illustrates a wristwatch-type information terminal including a housing 931, a display portion 932, a wristband 933, operation buttons 935, a crown 936, a camera 939, and the like. The display unit 932 may be a touch panel. The imaging device of one embodiment of the present invention can be provided as one of the components for acquiring an image in the information terminal.

図１６（Ｅ）は携帯電話機の一例であり、筐体９８１、表示部９８２、操作ボタン９８３、外部接続ポート９８４、スピーカ９８５、マイク９８６、カメラ９８７等を有する。当該携帯電話機は、表示部９８２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９８２に触れることで行うことができる。当該携帯電話機における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。 FIG. 16E illustrates an example of a mobile phone, which includes a housing 981, a display portion 982, operation buttons 983, an external connection port 984, a speaker 985, a microphone 986, a camera 987, and the like. The mobile phone includes a touch sensor in the display portion 982. All operations such as making a call or inputting characters can be performed by touching the display portion 982 with a finger, a stylus, or the like. The imaging device of one embodiment of the present invention can be provided as one of the components for acquiring an image in the mobile phone.

図１６（Ｆ）は携帯データ端末であり、筐体９１１、表示部９１２、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。当該携帯データ端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。 FIG. 16F illustrates a portable data terminal, which includes a housing 911, a display portion 912, a camera 919, and the like. Information can be input and output by a touch panel function of the display portion 912. The imaging device of one embodiment of the present invention can be provided as one of the components for acquiring an image in the portable data terminal.

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。 Note that this embodiment can be combined with any of the other embodiments described in this specification as appropriate.

本実施例では、本発明の一態様に係る結晶セレンを作製し、結晶粒の結晶粒径、及び結晶セレン層の凹凸を評価した。 In this example, crystalline selenium according to one embodiment of the present invention was manufactured, and the crystal grain size of the crystal grains and the unevenness of the crystalline selenium layer were evaluated.

試料は、本発明の一態様である試料Ａ１乃至試料Ａ６の計６試料である。試料Ａ１乃至試料Ａ６は、それぞれ非晶質セレン層形成後の加熱処理の条件が異なっている。 The samples are a total of six samples, Samples A1 to A6, which is one embodiment of the present invention. Samples A1 to A6 have different heat treatment conditions after the formation of the amorphous selenium layer.

＜試料Ａ１乃至試料Ａ６の作製方法＞
各試料の構成、作製方法について、図１７（Ａ）及び図１７（Ｂ）を用いて説明する。図１７（Ａ）及び図１７（Ｂ）は、試料の作製方法を示す断面図である。 <Method for Manufacturing Sample A1 to Sample A6>
The structure and manufacturing method of each sample will be described with reference to FIGS. 17A and 17B are cross-sectional views illustrating a method for manufacturing a sample.

まず、基板１０６１上に、下地層１０６３と、下地層１０６３上の非晶質セレン層１０６７と、を成膜した（図１７（Ａ）参照）。 First, the base layer 1063 and the amorphous selenium layer 1067 over the base layer 1063 were formed over the substrate 1061 (see FIG. 17A).

試料Ａ１乃至試料Ａ６は、基板１０６１としてｐ型、面方位（１００）のシリコンウェハを用いた。 In Samples A1 to A6, a p-type silicon wafer having a plane orientation (100) was used as the substrate 1061.

試料Ａ１乃至試料Ａ６は、下地層１０６３として膜厚２ｎｍの銀の膜を形成し、その後に膜厚７００ｎｍの非晶質セレン層１０６７を形成した。下地層１０６３と非晶質セレン層１０６７は、真空中で連続して成膜した。 In Samples A1 to A6, a silver film with a thickness of 2 nm was formed as the base layer 1063, and then an amorphous selenium layer 1067 with a thickness of 700 nm was formed. The base layer 1063 and the amorphous selenium layer 1067 were continuously formed in a vacuum.

試料Ａ１乃至試料Ａ６の下地層１０６３の形成は、神港精機社製の蒸着−スパッタリング複合装置（装置型番：ＶＤ１５−０６５）の蒸着用チャンバを用いた。蒸着源に銀を用い、抵抗加熱（Ｔａボード）を用いて約０．０５ｎｍ／ｓｅｃ．の蒸着レートで下地層を成膜した。蒸着中の基板温度は室温とした。蒸着中の圧力は約１．５×１０−５Ｐａであった。 Formation of the base layer 1063 of the samples A1 to A6 was performed using a deposition chamber of a deposition-sputtering composite apparatus (apparatus model number: VD15-065) manufactured by Shinko Seiki Co., Ltd. Silver is used as the evaporation source, and resistance heating (Ta board) is used, and about 0.05 nm / sec. The underlayer was formed at a deposition rate of The substrate temperature during vapor deposition was room temperature. The pressure during vapor deposition was about 1.5 × 10 −5 Pa.

試料Ａ１乃至試料Ａ６の非晶質セレン層１０６７の形成は、神港精機社製の蒸着−スパッタリング複合装置（装置型番：ＶＤ１５−０６５）の蒸着用チャンバを用いた。蒸着源にセレンを用い、抵抗加熱（Ｔａボード）を用いて約０．２０ｎｍ／ｓｅｃ．の蒸着レートで非晶質セレン層１０６７を成膜した。蒸着中の基板温度は室温とした。蒸着中の圧力は約１．５×１０−５Ｐａであった。 Formation of the amorphous selenium layer 1067 of Samples A1 to A6 was performed using a deposition chamber of a deposition-sputtering composite apparatus (apparatus model number: VD15-065) manufactured by Shinko Seiki Co., Ltd. Using selenium as the evaporation source and using resistance heating (Ta board), about 0.20 nm / sec. An amorphous selenium layer 1067 was formed at a deposition rate of The substrate temperature during vapor deposition was room temperature. The pressure during vapor deposition was about 1.5 × 10 −5 Pa.

次に、加熱処理を行い、結晶セレン層１０６５を形成した（図１７（Ｂ）参照）。 Next, heat treatment was performed, so that a crystalline selenium layer 1065 was formed (see FIG. 17B).

試料Ａ１の加熱処理は、開始温度を室温とした。室温から７０℃に昇温し、７０℃で３分処理し、その後に１１０℃に昇温し、１１０℃で１分処理した。 In the heat treatment of the sample A1, the start temperature was set to room temperature. The temperature was raised from room temperature to 70 ° C., treated at 70 ° C. for 3 minutes, then heated to 110 ° C. and treated at 110 ° C. for 1 minute.

試料Ａ２の加熱処理は、開始温度を室温とした。室温から７０℃に昇温し、７０℃で３分処理し、その後に１１０℃に昇温し、１１０℃で１分処理し、その後に２００℃に昇温し、２００℃で１分処理した。 In the heat treatment of the sample A2, the start temperature was set to room temperature. The temperature was raised from room temperature to 70 ° C., treated at 70 ° C. for 3 minutes, then heated to 110 ° C., treated at 110 ° C. for 1 minute, then heated to 200 ° C. and treated at 200 ° C. for 1 minute. .

試料Ａ３の加熱処理は、開始温度を室温とした。室温から７０℃に昇温し、７０℃で３分処理し、その後に１５０℃に昇温し、１５０℃で１分処理した。 In the heat treatment of Sample A3, the start temperature was set to room temperature. The temperature was raised from room temperature to 70 ° C., treated at 70 ° C. for 3 minutes, then heated to 150 ° C. and treated at 150 ° C. for 1 minute.

試料Ａ４の加熱処理は、開始温度を室温とした。室温から７０℃に昇温し、７０℃で３分処理し、その後に１５０℃に昇温し、１５０℃で１分処理し、その後に２００℃に昇温し、２００℃で１分処理した。 In the heat treatment of Sample A4, the starting temperature was set to room temperature. The temperature was raised from room temperature to 70 ° C., treated at 70 ° C. for 3 minutes, then heated to 150 ° C., treated at 150 ° C. for 1 minute, then heated to 200 ° C. and treated at 200 ° C. for 1 minute. .

試料Ａ５の加熱処理は、開始温度を室温とした。室温から７０℃に昇温し、７０℃で３分処理し、その後に２００℃に昇温し、２００℃で１分処理した。 In the heat treatment of Sample A5, the start temperature was set to room temperature. The temperature was raised from room temperature to 70 ° C., treated at 70 ° C. for 3 minutes, then heated to 200 ° C. and treated at 200 ° C. for 1 minute.

試料Ａ６の加熱処理は、開始温度を室温とした。室温から７０℃に昇温し、７０℃で３分処理し、その後に１１０℃に昇温し、１１０℃で１分処理し、その後に１５０℃に昇温し、１５０℃で１分処理し、その後に２００℃に昇温し、２００℃で１分処理した。 In the heat treatment of Sample A6, the starting temperature was set to room temperature. The temperature is raised from room temperature to 70 ° C., treated at 70 ° C. for 3 minutes, then heated to 110 ° C., treated at 110 ° C. for 1 minute, then heated to 150 ° C. and treated at 150 ° C. for 1 minute. Thereafter, the temperature was raised to 200 ° C., and treatment was performed at 200 ° C. for 1 minute.

試料Ａ１乃至試料Ａ６とも加熱処理にはアズワン社製ホットプレート（装置型番：ＥＣ−１２００Ｎ）を用い、ドラフトチャンバ内にて大気雰囲気で行った。 Samples A1 to A6 were both heated in an air atmosphere in a draft chamber using a hot plate (apparatus model number: EC-1200N) manufactured by ASONE.

以上の工程により、試料Ａ１乃至試料Ａ６を作製した。 Through the above steps, Samples A1 to A6 were manufactured.

＜ＳＥＭ観察＞
次に、試料Ａ１乃至試料Ａ６のＳＥＭ観察を行い、セレン層の膜剥がれ領域の有無を評価した。ＳＥＭ観察には、日立ハイテクノロジーズ社製走査電子顕微鏡装置ＳＵ８０３０を用い、加速電圧は１．０ｋＶとした。 <SEM observation>
Next, SEM observation of samples A1 to A6 was performed, and the presence or absence of a film peeling region of the selenium layer was evaluated. For SEM observation, a scanning electron microscope apparatus SU8030 manufactured by Hitachi High-Technologies Corporation was used, and the acceleration voltage was 1.0 kV.

試料Ａ１の平面のＳＥＭ像を図１８（Ａ）及び図１８（Ｂ）、試料Ａ２を図１９（Ａ）及び図１９（Ｂ）、試料Ａ３を図２０（Ａ）及び図２０（Ｂ）、試料Ａ４を図２１（Ａ）及び図２１（Ｂ）、試料Ａ５を図２２（Ａ）及び図２２（Ｂ）、試料Ａ６を図２３（Ａ）及び図２３（Ｂ）に示す。図１８（Ａ）、図１９（Ａ）、図２０（Ａ）、図２１（Ａ）、図２２（Ａ）及び図２３（Ａ）は、倍率１万倍のＳＥＭ像である。図１８（Ｂ）、図１９（Ｂ）、図２０（Ｂ）、図２１（Ｂ）、図２２（Ｂ）及び図２３（Ｂ）は、倍率３万倍のＳＥＭ像である。 18A and 18B show the plane SEM images of the sample A1, FIGS. 19A and 19B show the sample A2, and FIGS. 20A and 20B show the sample A3. Sample A4 is shown in FIGS. 21 (A) and 21 (B), sample A5 is shown in FIGS. 22 (A) and 22 (B), and sample A6 is shown in FIGS. 23 (A) and 23 (B). 18A, FIG. 19A, FIG. 20A, FIG. 21A, FIG. 22A, and FIG. 23A are SEM images with a magnification of 10,000 times. FIG. 18B, FIG. 19B, FIG. 20B, FIG. 21B, FIG. 22B, and FIG. 23B are SEM images with a magnification of 30,000 times.

図１８（Ａ）、図１８（Ｂ）、図１９（Ａ）、図１９（Ｂ）、図２０（Ａ）、図２０（Ｂ）、図２１（Ａ）、図２１（Ｂ）、図２２（Ａ）、図２２（Ｂ）、図２３（Ａ）及び図２３（Ｂ）に示すように、本発明の一態様である試料Ａ１乃至試料Ａ６は、いずれも膜剥がれ領域が観察されなかった。試料Ａ１乃至試料Ａ６は、下地層１０６３に銀を用い、下地層１０６３上に非晶質セレン層１０６７を設けた後に、加熱処理を行うことで、膜剥がれ領域が少ない結晶セレンを作製できることが分かった。また、いずれの試料も結晶粒の形が略多角形になっていることを確認できた。 18 (A), FIG. 18 (B), FIG. 19 (A), FIG. 19 (B), FIG. 20 (A), FIG. 20 (B), FIG. 21 (A), FIG. As shown in (A), FIG. 22 (B), FIG. 23 (A), and FIG. 23 (B), in any of Samples A1 to A6 that are one embodiment of the present invention, no film peeling region was observed. . In Samples A1 to A6, it is found that by using silver for the base layer 1063 and providing the amorphous selenium layer 1067 over the base layer 1063, heat treatment is performed, so that crystalline selenium with few film peeling regions can be manufactured. It was. Moreover, it has confirmed that the shape of the crystal grain was substantially polygonal in any sample.

２００℃の加熱処理を行わなかった試料Ａ１及び試料Ａ３は、結晶セレン層表面の凹凸が大きいことが分かった。また、２００℃の加熱処理を行った試料Ａ２、試料Ａ４乃至試料Ａ６において、試料Ａ５は他の試料より結晶セレン層表面の凹凸が大きいことが分かった。 It was found that Sample A1 and Sample A3 that were not subjected to the heat treatment at 200 ° C. had large irregularities on the surface of the crystalline selenium layer. In Sample A2 and Samples A4 to A6 that were heat-treated at 200 ° C., it was found that Sample A5 had larger irregularities on the surface of the crystalline selenium layer than the other samples.

２００℃の加熱処理を行った試料Ａ２、試料Ａ４、試料Ａ５及び試料Ａ６について、結晶粒の結晶粒径を算出した。本実施例では、結晶粒径（長径）を算出した。結晶粒径（長径）の算出には、図１９（Ｂ）、図２１（Ｂ）、図２２（Ｂ）及び図２３（Ｂ）に示した倍率３万倍のＳＥＭ像を用いた。 With respect to Sample A2, Sample A4, Sample A5, and Sample A6 subjected to the heat treatment at 200 ° C., the crystal grain size of the crystal grains was calculated. In this example, the crystal grain size (major axis) was calculated. For the calculation of the crystal grain size (major axis), SEM images with a magnification of 30,000 times shown in FIGS. 19B, 21B, 22B, and 23B were used.

試料Ａ２の結晶粒径（長径）を算出した箇所を図２４（Ａ）に示す。図２４（Ａ）は、図１８（Ｂ）に示した倍率３万倍のＳＥＭ像と同じ像であり、図中の矢印が結晶粒径（長径）を算出した箇所である。 The location where the crystal grain size (major axis) of sample A2 was calculated is shown in FIG. FIG. 24A is the same image as the SEM image at a magnification of 30,000 shown in FIG. 18B, and the arrow in the figure is the location where the crystal grain size (major axis) was calculated.

図２４（Ｂ）乃至図２４（Ｄ）に示すように、結晶粒１００９の外輪郭上の２点を結ぶ直線のうち最大値をとるものを結晶粒径１０１１として算出した。なお、図２４（Ｄ）に示すように、結晶粒１００９が多角形の場合は、対角線のうち最大値をとるものを結晶粒径１０１１として算出したことと同義になる。なお、三角形の結晶粒については、三角形を成す辺のうち最大値を結晶粒径とした。 As shown in FIGS. 24B to 24D, the crystal grain size 1011 is calculated as the crystal grain size 1011 which has the maximum value among the straight lines connecting two points on the outer contour of the crystal grain 1009. As shown in FIG. 24D, when the crystal grain 1009 is polygonal, it is synonymous with the calculation of the crystal grain diameter 1011 that takes the maximum value among the diagonal lines. For triangular crystal grains, the maximum value among the sides forming the triangle was taken as the crystal grain size.

試料Ａ２、試料Ａ４、試料Ａ５及び試料Ａ６の結晶粒径（長径）について、算出した結晶粒のデータ数ｎ、結晶粒径（長径）の最大値、最小値、平均値、中央値を表１に示す。 Table 1 shows the calculated number of crystal grain data n, the maximum value, the minimum value, the average value, and the median value of the crystal grain size for the crystal grain sizes (major axis) of Sample A2, Sample A4, Sample A5, and Sample A6. Shown in

試料Ａ２の結晶粒径（長径）のヒストグラムを図２５（Ａ）、試料Ａ４を図２５（Ｂ）、試料Ａ５を図２６（Ａ）、試料Ａ６を図２６（Ｂ）に示す。図２５（Ａ）、図２５（Ｂ）、図２６（Ａ）及び図２６（Ｂ）において、横軸は結晶粒径（長径）［μｍ］を示し、０．１μｍと記した棒は結晶粒径（長径）が０．００μｍ以上０．１０μｍ以下の結晶粒を示し、０．２μｍと記した棒は結晶粒径（長径）が０．１０μｍより大きく、０．２０μｍ以下の結晶粒を示している。左の縦軸は結晶粒の度数［個］を示し、右の縦軸は累積相対度数［％］を示す。 The histogram of the crystal grain size (major axis) of sample A2 is shown in FIG. 25A, sample A4 in FIG. 25B, sample A5 in FIG. 26A, and sample A6 in FIG. In FIG. 25A, FIG. 25B, FIG. 26A, and FIG. 26B, the horizontal axis indicates the crystal grain size (major axis) [μm], and the bar marked 0.1 μm is the crystal grain The diameter (major axis) indicates a crystal grain having a diameter of 0.00 μm or more and 0.10 μm or less, and a bar denoted by 0.2 μm indicates a crystal grain having a crystal grain diameter (major axis) larger than 0.10 μm and not more than 0.20 μm. Yes. The left vertical axis shows the frequency [number] of crystal grains, and the right vertical axis shows the cumulative relative frequency [%].

試料Ａ２、試料Ａ４及び試料Ａ６では結晶粒径（長径）が１．０μｍを超える結晶粒は観察されず、最大値は１．１０μｍ以下であった。一方、試料Ａ５では結晶粒径（長径）が１．０μｍを超える結晶粒が複数観察され、最大値は１．２０μｍであった。試料Ａ２、試料Ａ４及び試料Ａ６と比較して、試料Ａ５は結晶粒径（長径）が大きい結晶粒を有することが分かった。 In Sample A2, Sample A4, and Sample A6, no crystal grain having a crystal grain size (major axis) exceeding 1.0 μm was observed, and the maximum value was 1.10 μm or less. On the other hand, in Sample A5, a plurality of crystal grains having a crystal grain size (major axis) exceeding 1.0 μm were observed, and the maximum value was 1.20 μm. Compared with sample A2, sample A4, and sample A6, sample A5 was found to have crystal grains with a larger crystal grain size (major axis).

また、試料Ａ２、試料Ａ４及び試料Ａ６と比較して、試料Ａ５は結晶粒径（長径）が大きい結晶粒が観察されるとともに、結晶粒径（長径）が小さい結晶粒が多い傾向となった。つまり、試料Ａ５は結晶粒径（長径）のばらつきが大きいことが分かった。 In addition, compared to Sample A2, Sample A4, and Sample A6, Sample A5 has a tendency that many crystal grains having a large crystal grain size (major axis) are observed and many crystal grains having a small crystal grain size (major axis) are observed. . That is, Sample A5 was found to have a large variation in crystal grain size (major axis).

また、試料Ａ２及び試料Ａ６と比較して、試料Ａ４は結晶粒径（長径）が大きいことが分かった。なお、結晶粒径（長径）の最小値は、試料間で特に差は見られなかった。 It was also found that sample A4 had a larger crystal grain size (major axis) than sample A2 and sample A6. Note that the minimum value of the crystal grain size (major axis) was not particularly different between samples.

前述した結晶セレン層表面の凹凸の大きさと、結晶粒径（長径）に相関関係を確認できる。結晶セレン層表面の凹凸が大きい試料は結晶粒径（長径）が大きい結晶粒を有し、結晶セレン層表面の凹凸が小さい試料は結晶粒径（長径）が小さい傾向であることが分かった。つまり、第１の温度（Ｔ１）を７０℃、第３の温度（Ｔ３）を２００℃とした場合、第２の温度（Ｔ２）を１１０℃程度にすることで、結晶粒径（長径）が１．１０μｍ以下となり、結晶セレン層表面の凹凸が小さくなることが分かった。第２の温度（Ｔ２）が低いことで、固相結晶化の際に多数の結晶粒が成長することで個々の結晶粒が小さくなり、結晶セレン層表面の凹凸が小さくなったと考えられる。 A correlation can be confirmed between the size of the irregularities on the surface of the crystalline selenium layer and the crystal grain size (major axis). It was found that a sample with large irregularities on the surface of the crystalline selenium layer had crystal grains with a large crystal grain size (major axis), and a sample with small irregularities on the surface of the crystal selenium layer had a tendency to have a small crystal grain diameter (major axis). That is, when the first temperature (T1) is 70 ° C. and the third temperature (T3) is 200 ° C., the crystal grain size (major axis) is reduced by setting the second temperature (T2) to about 110 ° C. It was found to be 1.10 μm or less, and the unevenness on the surface of the crystalline selenium layer was reduced. It is considered that since the second temperature (T2) is low, a large number of crystal grains grow during the solid-phase crystallization, so that the individual crystal grains are reduced and the unevenness of the surface of the crystal selenium layer is reduced.

本実施例では、本発明の一態様に係る光電変換素子を作製し、電流−電圧特性を評価した。 In this example, a photoelectric conversion element according to one embodiment of the present invention was manufactured, and current-voltage characteristics were evaluated.

試料は、本発明の一態様である試料Ｂ１乃至試料Ｂ５の計５試料である。試料Ｂ１乃至試料Ｂ５は、それぞれ非晶質セレン層形成後の加熱処理の条件が異なっている。 The samples are a total of five samples, Samples B1 to B5, which are one embodiment of the present invention. Samples B1 to B5 have different heat treatment conditions after the formation of the amorphous selenium layer.

＜試料Ｂ１乃至試料Ｂ５の作製方法＞
各試料の構成、作製方法について、図５（Ａ）乃至図５（Ｅ）に示す光電変換素子１０Ｂに付記した符号を用いて説明する。 <Method for Manufacturing Sample B1 to Sample B5>
A structure and a manufacturing method of each sample will be described with reference numerals attached to the photoelectric conversion element 10B illustrated in FIGS.

まず、層４１上に、第１の電極１１を形成した（図５（Ａ）参照）。第１の電極１１として、厚さ５０ｎｍの第１のチタン膜と、厚さ２００ｎｍのアルミニウム膜と、厚さ５０ｎｍの第２のチタン膜とを順にスパッタリング装置を用いて形成した。 First, the first electrode 11 was formed over the layer 41 (see FIG. 5A). As the first electrode 11, a first titanium film with a thickness of 50 nm, an aluminum film with a thickness of 200 nm, and a second titanium film with a thickness of 50 nm were formed in this order using a sputtering apparatus.

試料Ｂ１乃至試料Ｂ５は、層４１として旭硝子社製ガラス基板ＡＮ１００を用いた。 In the samples B1 to B5, a glass substrate AN100 manufactured by Asahi Glass Co., Ltd. was used as the layer 41.

第１のチタン膜は、チタンターゲットを用いてスパッタリング法により成膜した。成膜ガスとしてアルゴンを用い、成膜時の圧力は０．１Ｐａとなるように調整した。成膜電力は、ＤＣ電源を用いて１２ｋＷとした。成膜時の基板温度は室温とした。 The first titanium film was formed by a sputtering method using a titanium target. Argon was used as the film forming gas, and the pressure during film formation was adjusted to 0.1 Pa. The deposition power was 12 kW using a DC power source. The substrate temperature during film formation was room temperature.

アルミニウム膜は、アルミニウムターゲットを用いてスパッタリング法により成膜した。成膜ガスとしてアルゴンを用い、成膜時の圧力は０．４Ｐａとなるように調整した。成膜電力は、ＤＣ電源を用いて１ｋＷとした。成膜時の基板温度は室温とした。 The aluminum film was formed by a sputtering method using an aluminum target. Argon was used as the film forming gas, and the pressure during film formation was adjusted to 0.4 Pa. The deposition power was 1 kW using a DC power source. The substrate temperature during film formation was room temperature.

第２のチタン膜は、チタンターゲットを用いてスパッタリング法により成膜した。成膜ガスとしてアルゴンを用い、成膜時の圧力は０．１Ｐａとなるように調整した。成膜電力は、ＤＣ電源を用いて１２ｋＷとした。成膜時の基板温度は室温とした。 The second titanium film was formed by a sputtering method using a titanium target. Argon was used as the film forming gas, and the pressure during film formation was adjusted to 0.1 Pa. The deposition power was 12 kW using a DC power source. The substrate temperature during film formation was room temperature.

次に、下地層４３と、非晶質セレン層４５とを順に形成した（図５（Ｂ）参照）。 Next, the base layer 43 and the amorphous selenium layer 45 were formed in this order (see FIG. 5B).

試料Ｂ１乃至試料Ｂ５は、下地層４３として銀の膜を２ｎｍ形成し、その後、非晶質セレン層４５を５００ｎｍ形成した。下地層４３と非晶質セレン層４５は、真空中で連続して成膜した。 In Samples B1 to B5, a silver film having a thickness of 2 nm was formed as the base layer 43, and then an amorphous selenium layer 45 was formed to a thickness of 500 nm. The underlayer 43 and the amorphous selenium layer 45 were continuously formed in a vacuum.

下地層４３及び非晶質セレン層４５の形成は、実施例１の記載を参照できるため、詳細を省略する。 The details of the formation of the base layer 43 and the amorphous selenium layer 45 are omitted because the description in Example 1 can be referred to.

次に、加熱処理を行い、光電変換層１３を形成した（図５（Ｃ）参照）。 Next, heat treatment was performed to form the photoelectric conversion layer 13 (see FIG. 5C).

試料Ｂ１の加熱処理は、開始温度を室温とした。室温から７０℃に昇温し、７０℃で３分処理し、その後に２００℃に昇温し、２００℃で１分処理した。 In the heat treatment of the sample B1, the start temperature was set to room temperature. The temperature was raised from room temperature to 70 ° C., treated at 70 ° C. for 3 minutes, then heated to 200 ° C. and treated at 200 ° C. for 1 minute.

試料Ｂ２の加熱処理は、開始温度を室温とした。室温から７０℃に昇温し、７０℃で３分処理し、その後に９０℃に昇温し、９０℃で２分処理し、その後に２００℃に昇温し、２００℃で１分処理した。 The heat treatment of sample B2 was started at room temperature. The temperature was raised from room temperature to 70 ° C, treated at 70 ° C for 3 minutes, then heated to 90 ° C, treated at 90 ° C for 2 minutes, then heated to 200 ° C and treated at 200 ° C for 1 minute. .

試料Ｂ３の加熱処理は、開始温度を室温とした。室温から７０℃に昇温し、７０℃で３分処理し、その後に１１０℃に昇温し、１１０℃で１分処理し、その後に２００℃に昇温し、２００℃で１分処理した。 The heat treatment of sample B3 was started at room temperature. The temperature was raised from room temperature to 70 ° C., treated at 70 ° C. for 3 minutes, then heated to 110 ° C., treated at 110 ° C. for 1 minute, then heated to 200 ° C. and treated at 200 ° C. for 1 minute. .

試料Ｂ４の加熱処理は、開始温度を室温とした。室温から７０℃に昇温し、７０℃で３分処理し、その後に１２０℃に昇温し、１２０℃で１分処理し、その後に２００℃に昇温し、２００℃で１分処理した。 The heat treatment of Sample B4 was started at room temperature. The temperature was raised from room temperature to 70 ° C., treated at 70 ° C. for 3 minutes, then heated to 120 ° C., treated at 120 ° C. for 1 minute, then heated to 200 ° C. and treated at 200 ° C. for 1 minute. .

試料Ｂ５の加熱処理は、開始温度を室温とした。室温から７０℃に昇温し、７０℃で３分処理し、その後に１５０℃に昇温し、１５０℃で１分処理し、その後に２００℃に昇温し、２００℃で１分処理した。 In the heat treatment of Sample B5, the start temperature was set to room temperature. The temperature was raised from room temperature to 70 ° C., treated at 70 ° C. for 3 minutes, then heated to 150 ° C., treated at 150 ° C. for 1 minute, then heated to 200 ° C. and treated at 200 ° C. for 1 minute. .

試料Ｂ１乃至試料Ｂ５とも加熱処理にはアズワン社製ホットプレート（装置型番：ＥＣ−１２００Ｎ）を用い、ドラフトチャンバ内にて大気雰囲気で行った。 Samples B1 to B5 were subjected to heat treatment in an air atmosphere in a draft chamber using a hot plate (apparatus model number: EC-1200N) manufactured by ASONE.

次に、第１の正孔注入阻止層１７ａと、第２の正孔注入阻止層１７ｂとを順にスパッタリング装置を用いて形成した（図５（Ｄ）参照）。第１の正孔注入阻止層１７ａとして、厚さ５ｎｍの第１のスズ含有酸化ガリウム膜、第２の正孔注入阻止層１７ｂとして、厚さ１０ｎｍの第２のスズ含有酸化ガリウム膜を形成した。 Next, the first hole injection blocking layer 17a and the second hole injection blocking layer 17b were sequentially formed using a sputtering apparatus (see FIG. 5D). A first tin-containing gallium oxide film having a thickness of 5 nm was formed as the first hole injection blocking layer 17a, and a second tin-containing gallium oxide film having a thickness of 10 nm was formed as the second hole injection blocking layer 17b. .

第１のスズ含有酸化ガリウム膜の形成は、スパッタリング法を用い、スパッタリングターゲットとしてスズ含有酸化ガリウム（Ｇａ２Ｏ３：ＳｎＯ２＝９５：５［ｍｏｌ比］）を用いた。成膜ガスとして流量４５ｓｃｃｍのアルゴンと、流量５ｓｃｃｍの酸素（酸素流量比１０％）を用い、成膜時の圧力は０．４Ｐａとなるように調整した。成膜電力は、ＲＦ電源を用いて４００Ｗとした。成膜時の基板温度は室温とした。 The first tin-containing gallium oxide film was formed using a sputtering method, and tin-containing gallium oxide (Ga 2 O 3 : SnO 2 = 95: 5 [mol ratio]) was used as a sputtering target. Argon having a flow rate of 45 sccm and oxygen having a flow rate of 5 sccm (oxygen flow ratio: 10%) were used as the film forming gas, and the pressure during film formation was adjusted to 0.4 Pa. The deposition power was 400 W using an RF power source. The substrate temperature during film formation was room temperature.

第２のスズ含有酸化ガリウム膜の形成は、スパッタリング法を用い、スパッタリングターゲットとしてスズ含有酸化ガリウム（Ｇａ２Ｏ３：ＳｎＯ２＝９５：５［ｍｏｌ比］）を用いた。成膜ガスとして流量２５ｓｃｃｍのアルゴンと、流量２５ｓｃｃｍの酸素（酸素流量比５０％）を用い、成膜時の圧力は０．４Ｐａとなるように調整した。成膜電力は、ＲＦ電源を用いて４００Ｗとした。成膜時の基板温度は室温とした。 The second tin-containing gallium oxide film was formed using a sputtering method, and tin-containing gallium oxide (Ga 2 O 3 : SnO 2 = 95: 5 [mol ratio]) was used as a sputtering target. Argon having a flow rate of 25 sccm and oxygen having a flow rate of 25 sccm (oxygen flow ratio 50%) were used as the film forming gas, and the pressure during film formation was adjusted to 0.4 Pa. The deposition power was 400 W using an RF power source. The substrate temperature during film formation was room temperature.

第１のスズ含有酸化ガリウム膜及び第２のスズ含有酸化ガリウム膜は、真空中で連続して成膜した。 The first tin-containing gallium oxide film and the second tin-containing gallium oxide film were continuously formed in a vacuum.

次に、第２の電極１５を形成した。第２の電極１５として、厚さ１１０ｎｍのＩＴＳＯ膜を、スパッタリング装置を用いて形成した（図５（Ｅ）参照）。 Next, the second electrode 15 was formed. As the second electrode 15, an ITSO film with a thickness of 110 nm was formed using a sputtering apparatus (see FIG. 5E).

ＩＴＳＯ膜の形成は、スパッタリング法を用い、スパッタリングターゲットとして重量比でＩｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝８５：１０：５のターゲットを用いた。成膜ガスとして流量５０ｓｃｃｍのアルゴンと、流量２ｓｃｃｍの酸素を用い、成膜時の圧力は０．３２Ｐａとなるように調整した。成膜電力は、ＤＣ電源を用いて２００Ｗとした。成膜時の基板温度は室温とした。 The ITSO film was formed using a sputtering method, and a sputtering target having a weight ratio of In 2 O 3 : SnO 2 : SiO 2 = 85: 10: 5 was used. Argon having a flow rate of 50 sccm and oxygen having a flow rate of 2 sccm were used as the film forming gas, and the pressure during film formation was adjusted to 0.32 Pa. The deposition power was 200 W using a DC power source. The substrate temperature during film formation was room temperature.

以上の工程により、試料Ｂ１乃至試料Ｂ５を作製した。 Through the above process, Samples B1 to B5 were manufactured.

＜電流−電圧特性＞
次に、試料Ｂ１乃至試料Ｂ５の電流−電圧特性を測定した。試料Ｂ１の電流−電圧特性を図２７（Ａ）、試料Ｂ２を図２７（Ｂ）、試料Ｂ３を図２８（Ａ）、試料Ｂ４を図２８（Ｂ）、試料Ｂ５を図２９に示す。図２７（Ａ）、図２７（Ｂ）、図２８（Ａ）、図２８（Ｂ）及び図２９において、横軸は対向電極間の電圧（Ｖｏｌｔａｇｅ）［Ｖ］を示し、縦軸は電流値（Ｃｕｒｒｅｎｔ）［Ａ］を示す。 <Current-voltage characteristics>
Next, current-voltage characteristics of Samples B1 to B5 were measured. FIG. 27A shows the current-voltage characteristics of sample B1, FIG. 27B shows sample B2, FIG. 28A shows sample B3, FIG. 28B shows sample B4, and FIG. 29 shows sample B5. In FIG. 27A, FIG. 27B, FIG. 28A, FIG. 28B, and FIG. 29, the horizontal axis indicates the voltage (Voltage) [V] between the counter electrodes, and the vertical axis indicates the current value. (Current) [A] is indicated.

図２７（Ａ）、図２７（Ｂ）、図２８（Ａ）、図２８（Ｂ）及び図２９において、暗電流（Ｉｄａｒｋ）を実線で示している。波長４５０ｎｍ、放射照度２０μＷ／ｃｍ２の光電流（Ｉｐｈｏｔｏ）を破線で示している。なお、いずれの試料も受光面のサイズは、２ｍｍ×２ｍｍである。 In FIGS. 27A, 27B, 28A, 28B, and 29, the dark current (I dark ) is indicated by a solid line. A photocurrent (I photo ) having a wavelength of 450 nm and an irradiance of 20 μW / cm 2 is indicated by a broken line. In any sample, the size of the light receiving surface is 2 mm × 2 mm.

図２７（Ａ）、図２７（Ｂ）、図２８（Ａ）、図２８（Ｂ）及び図２９に示すように、試料Ｂ１及び試料Ｂ５は、暗電流が高い傾向となった。実施例１で示したように、試料Ｂ２乃至試料Ｂ４と比較して、試料Ｂ１及び試料Ｂ５は光電変換層表面の凹凸が大きいと推測される。したがって、試料Ｂ１及び試料Ｂ５は光電変換層と正孔注入阻止層との界面特性が悪化し、暗電流が高くなったと考えられる。また、試料Ｂ１、試料Ｂ２、試料Ｂ４及び試料Ｂ５と比較して、試料Ｂ３は光電流が高い傾向となった。 As shown in FIGS. 27A, 27B, 28A, 28B, and 29, Sample B1 and Sample B5 tended to have a high dark current. As shown in Example 1, it is estimated that the unevenness of the surface of the photoelectric conversion layer is larger in Sample B1 and Sample B5 than in Sample B2 to Sample B4. Therefore, it is considered that in Sample B1 and Sample B5, the interface characteristics between the photoelectric conversion layer and the hole injection blocking layer deteriorated and the dark current increased. In addition, compared to Sample B1, Sample B2, Sample B4, and Sample B5, Sample B3 tended to have a higher photocurrent.

試料Ｂ１乃至試料Ｂ５の電流増幅率の波長依存性を図３０に示す。図３０において、横軸は照射光の波長λ［ｎｍ］を示し、縦軸は電流増幅率（Ｉｐｈｏｔｏ／Ｉｄａｒｋ）を示す。電流増幅率の算出に用いた光電流は、照射光の放射照度が２０μＷ／ｃｍ２、電極間の印加電圧（逆バイアス：ＶＲ）が−１５Ｖの値を用いた。暗電流は、電極間の印加電圧（逆バイアス：ＶＲ）が−１５Ｖの値を用いた。 FIG. 30 shows the wavelength dependence of the current amplification factors of Samples B1 to B5. In FIG. 30, the horizontal axis indicates the wavelength λ [nm] of the irradiation light, and the vertical axis indicates the current amplification factor (I photo / I dark ). The photocurrent used for the calculation of the current amplification factor was a value where the irradiance of the irradiated light was 20 μW / cm 2 and the applied voltage (reverse bias: V R ) between the electrodes was −15V. The dark current used was a value where the applied voltage between electrodes (reverse bias: V R ) was −15V.

図３０に示すように、試料Ｂ３は電流増幅率が高い傾向となった。実施例１に示したように、試料Ｂ３に用いた加熱処理の条件は、光電変換層１３が有する結晶セレンの結晶粒径（長径）が小さく、光電変換層１３表面の凹凸が小さい条件である。光電変換層１３表面の凹凸が小さいことにより光電変換層と正孔注入阻止層との界面特性が良好となり、電流増幅率の高い光電変換素子を得られたと考えられる。 As shown in FIG. 30, sample B3 tended to have a high current amplification factor. As shown in Example 1, the heat treatment conditions used for the sample B3 are conditions in which the crystal grain size (major axis) of the crystalline selenium included in the photoelectric conversion layer 13 is small and the unevenness on the surface of the photoelectric conversion layer 13 is small. . It is considered that the surface characteristics of the photoelectric conversion layer 13 are small, the interface characteristics between the photoelectric conversion layer and the hole injection blocking layer are improved, and a photoelectric conversion element having a high current amplification factor is obtained.

＜ＴＥＭ観察＞
次に、試料Ｂ３を集束イオンビーム（ＦＩＢ：Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）により薄片化し、試料Ｂ３の断面をＳＴＥＭで観察した。ＦＩＢ加工には、ＳＩＩナノテクノロジー社製ＦＩＢ−ＳＥＭダブルビーム装置ＸＶｉｓｉｏｎ２１０ＤＢを用い、加速電圧は３０ｋＶ、照射イオンとしてガリウム（Ｇａ）を用いた。ＳＴＥＭ観察には、日立ハイテクノロジーズ社製走査透過電子顕微鏡ＨＤ−２７００を用い、加速電圧は２００ｋＶとした。 <TEM observation>
Next, the sample B3 was sliced with a focused ion beam (FIB), and the cross section of the sample B3 was observed with a STEM. For the FIB processing, an FIB-SEM double beam apparatus XVision210DB manufactured by SII Nano Technology was used, the acceleration voltage was 30 kV, and gallium (Ga) was used as irradiation ions. For STEM observation, a scanning transmission electron microscope HD-2700 manufactured by Hitachi High-Technologies Corporation was used, and the acceleration voltage was 200 kV.

試料Ｂ３の断面のＳＴＥＭ像を図３１（Ａ）及び図３１（Ｂ）に示す。図３１（Ａ）は倍率１０万倍の透過電子像（ＴＥ像：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｉｍａｇｅ）である。図３１（Ｂ）は図３１（Ａ）と同じ箇所の倍率１０万倍のＺコントラスト像（ＺＣ像：Ｚ Ｃｏｎｔｒａｓｔ Ｉｍａｇｅ）である。Ｚコントラスト像では、原子番号が大きい物質ほど明るく見える。図３１（Ａ）及び図３１（Ｂ）に示すように、セレン層内のＳＴＥＭ像の濃度（輝度）が略均一となっており、試料Ｂ３のセレン層内の膜質が略均一であることを確認できた。また、セレン層表面の凹凸は小さく、第２の電極であるＩＴＳＯ膜が被覆性高く形成されていることを確認できた。 A STEM image of a cross section of Sample B3 is shown in FIGS. 31 (A) and 31 (B). FIG. 31A is a transmission electron image (TE image: Transmission Electron Image) with a magnification of 100,000 times. FIG. 31B is a Z contrast image (ZC image: Z Contrast Image) at a magnification of 100,000 times at the same location as FIG. In a Z-contrast image, a substance with a larger atomic number looks brighter. As shown in FIGS. 31A and 31B, the density (luminance) of the STEM image in the selenium layer is substantially uniform, and the film quality in the selenium layer of sample B3 is substantially uniform. It could be confirmed. Moreover, the unevenness | corrugation on the surface of a selenium layer was small, and it has confirmed that the ITSO film | membrane which is a 2nd electrode was formed with high covering property.

図３１（Ａ）に示す断面ＳＴＥＭ像を用いて、セレン層の膜厚を測長した。測長した箇所を図３２に示す、ｐｏｉｎｔ Ａ及びｐｏｉｎｔ Ｂの２か所である。ｐｏｉｎｔ Ａは図３２に示す断面ＳＴＥＭ像内で最もセレン層の膜厚が薄い箇所、ｐｏｉｎｔ Ｂは膜厚が最も厚い箇所とした。なお、図３１（Ａ）と図３２は同じＳＴＥＭ像である。測長の結果、ｐｏｉｎｔ Ａは５９２ｎｍ、ｐｏｉｎｔ Ｂは６６１ｎｍであった。したがって、セレン層表面の凹凸の高低差（最も高い箇所と最も低い箇所の差）は約７０ｎｍであることが分かった。 The film thickness of the selenium layer was measured using a cross-sectional STEM image shown in FIG. The measured points are two points, point A and point B, shown in FIG. Point A is a portion where the selenium layer is thinnest in the cross-sectional STEM image shown in FIG. 32, and point B is a portion where the film thickness is thickest. FIG. 31A and FIG. 32 are the same STEM image. As a result of the measurement, the point A was 592 nm, and the point B was 661 nm. Therefore, it was found that the level difference of the unevenness on the surface of the selenium layer (difference between the highest point and the lowest point) was about 70 nm.

また、図３１（Ａ）においては、結晶粒径（長径）が０．３μｍ程度の結晶粒が多数観察された。 In FIG. 31A, a large number of crystal grains having a crystal grain size (major axis) of about 0.3 μm were observed.

図３３（Ａ）、図３３（Ｂ）、図３４（Ａ）及び図３４（Ｂ）は倍率３００万倍の透過電子像（ＴＥ像）である。図３３（Ａ）はセレン層の第２の電極付近の断面ＳＴＥＭ像である。図３３（Ｂ）はセレン層の厚さ方向の中央付近の断面ＳＴＥＭ像である。図３４（Ａ）はｐｏｉｎｔ Ｂより第１の電極側の位置の断面ＳＴＥＭ像である。図３４（Ｂ）はセレン層の第１の電極付近の断面ＳＴＥＭ像である。結晶格子像を確認できることから、試料Ｂ３が結晶セレンを有することを確認できた。 33A, 33B, 34A, and 34B are transmission electron images (TE images) with a magnification of 3 million times. FIG. 33A is a cross-sectional STEM image in the vicinity of the second electrode of the selenium layer. FIG. 33B is a cross-sectional STEM image near the center of the selenium layer in the thickness direction. FIG. 34A is a cross-sectional STEM image of the position on the first electrode side from point B. FIG. FIG. 34B is a cross-sectional STEM image near the first electrode of the selenium layer. Since the crystal lattice image can be confirmed, it was confirmed that the sample B3 has crystalline selenium.

本実施例では、光電変換素子を作製し、電流−電圧特性を評価した。 In this example, photoelectric conversion elements were produced and current-voltage characteristics were evaluated.

本実施例で示す試料は、試料Ｃ１、試料Ｃ２及び試料Ｂ３である。本実施例で示す試料Ｂ３は実施例２で示した試料Ｂ３と同じである。試料Ｃ１、試料Ｃ２及び試料Ｂ３は光電変換層及び正孔注入阻止層の構成がそれぞれ異なっている。 Samples shown in this example are sample C1, sample C2, and sample B3. Sample B3 shown in this example is the same as sample B3 shown in Example 2. Samples C1, C2, and B3 have different configurations of the photoelectric conversion layer and the hole injection blocking layer.

試料Ｃ１は、光電変換層１３として結晶セレンを用いた。正孔注入阻止層１７としてインジウム−ガリウム酸化物を用いた。 Sample C1 used crystalline selenium as the photoelectric conversion layer 13. Indium-gallium oxide was used as the hole injection blocking layer 17.

試料Ｃ２は、光電変換層１３として膜厚６０ｎｍの結晶セレンと、結晶セレン上の膜厚４４０ｎｍの非晶質セレンとの積層構造を用いた。正孔注入阻止層１７としてインジウム−ガリウム酸化物を用いた。 In Sample C2, a stacked structure of crystalline selenium having a thickness of 60 nm and amorphous selenium having a thickness of 440 nm on the crystalline selenium was used as the photoelectric conversion layer 13. Indium-gallium oxide was used as the hole injection blocking layer 17.

実施例２に示したように、試料Ｂ３は、光電変換層１３として結晶セレンを用いた。正孔注入阻止層１７としてスズ含有酸化ガリウムを用いた。 As shown in Example 2, the sample B3 used crystalline selenium as the photoelectric conversion layer 13. Tin-containing gallium oxide was used as the hole injection blocking layer 17.

＜試料Ｃ１の作製方法＞
試料Ｃ１の構成、作製方法について、図５（Ａ）乃至図５（Ｅ）に示す光電変換素子１０Ｂに付記した符号を用いて説明する。 <Method for Producing Sample C1>
A structure and a manufacturing method of the sample C1 will be described using reference numerals appended to the photoelectric conversion element 10B illustrated in FIGS.

まず、層４１上に、第１の電極１１を形成した（図５（Ａ）参照）。層４１として旭硝子社製ガラス基板ＡＮ１００を用いた。第１の電極１１として、厚さ５０ｎｍの第１のチタン膜と、厚さ２００ｎｍのアルミニウム膜と、厚さ５０ｎｍの第２のチタン膜とを順にスパッタリング装置を用いて形成した。第１の電極１１については、実施例２の記載を参照できるため、詳細を省略する。 First, the first electrode 11 was formed over the layer 41 (see FIG. 5A). As layer 41, a glass substrate AN100 manufactured by Asahi Glass Co., Ltd. was used. As the first electrode 11, a first titanium film with a thickness of 50 nm, an aluminum film with a thickness of 200 nm, and a second titanium film with a thickness of 50 nm were formed in this order using a sputtering apparatus. Since the description of Example 2 can be referred to for the first electrode 11, details are omitted.

次に、下地層４３と、非晶質セレン層４５とを順に形成した（図５（Ｂ）参照）。下地層４３として銀の膜を２ｎｍ形成し、その後、非晶質セレン層４５を５００ｎｍ形成した。下地層４３及び非晶質セレン層４５については、実施例１の記載を参照できるため、詳細を省略する。 Next, the base layer 43 and the amorphous selenium layer 45 were formed in this order (see FIG. 5B). A silver film having a thickness of 2 nm was formed as the underlayer 43, and then an amorphous selenium layer 45 was formed to a thickness of 500 nm. Details of the underlayer 43 and the amorphous selenium layer 45 are omitted because the description in Example 1 can be referred to.

次に、加熱処理を行い、光電変換層１３を形成した（図５（Ｃ）参照）。試料Ｃ１の加熱処理は、開始温度を室温とした。室温から７０℃に昇温し、７０℃で３分処理し、その後に１１０℃に昇温し、１１０℃で１分処理し、その後に２００℃に昇温し、２００℃で１分処理した。加熱処理にはアズワン社製ホットプレート（装置型番：ＥＣ−１２００Ｎ）を用い、ドラフトチャンバ内にて大気雰囲気で行った。 Next, heat treatment was performed to form the photoelectric conversion layer 13 (see FIG. 5C). The heat treatment of sample C1 was started at room temperature. The temperature was raised from room temperature to 70 ° C., treated at 70 ° C. for 3 minutes, then heated to 110 ° C., treated at 110 ° C. for 1 minute, then heated to 200 ° C. and treated at 200 ° C. for 1 minute. . For the heat treatment, a hot plate (apparatus model number: EC-1200N) manufactured by AS ONE was used, and the heat treatment was performed in an air atmosphere in a draft chamber.

次に、正孔注入阻止層１７を、スパッタリング装置を用いて形成した（図５（Ｄ）参照）。試料Ｃ１は、正孔注入阻止層１７として、厚さ１０ｎｍのインジウム−ガリウム酸化物膜を形成した。 Next, the hole injection blocking layer 17 was formed using a sputtering apparatus (see FIG. 5D). In Sample C1, an indium-gallium oxide film having a thickness of 10 nm was formed as the hole injection blocking layer 17.

インジウム−ガリウム酸化物膜の形成は、スパッタリング法を用い、スパッタリングターゲットとして原子数比がＩｎ：Ｇａ＝５：９５のインジウム−ガリウム酸化物を用いた。成膜ガスとして流量４５ｓｃｃｍのアルゴンと、流量５ｓｃｃｍの酸素を用い、成膜時の圧力は０．４Ｐａとなるように調整した。成膜電力は、ＲＦ電源を用いて４００Ｗとした。成膜時の基板温度は室温とした。 The indium-gallium oxide film was formed by a sputtering method, and an indium-gallium oxide having an atomic ratio of In: Ga = 5: 95 was used as a sputtering target. Argon having a flow rate of 45 sccm and oxygen having a flow rate of 5 sccm were used as the film forming gas, and the pressure during film formation was adjusted to 0.4 Pa. The deposition power was 400 W using an RF power source. The substrate temperature during film formation was room temperature.

次に、第２の電極１５を形成した。第２の電極１５として、厚さ１１０ｎｍのＩＴＳＯ膜を、スパッタリング装置を用いて形成した（図５（Ｅ）参照）。第２の電極１５については、実施例２の記載を参照できるため、詳細を省略する。 Next, the second electrode 15 was formed. As the second electrode 15, an ITSO film with a thickness of 110 nm was formed using a sputtering apparatus (see FIG. 5E). Since the description of Example 2 can be referred to for the second electrode 15, the details are omitted.

以上の工程により、試料Ｃ１を作製した。 Sample C1 was manufactured through the above steps.

＜試料Ｃ２の作製方法＞
試料Ｃ２の構成、作製方法について説明する。試料Ｃ２は、先に示す試料Ｃ１と光電変換層１３の構成が異なる。それ以外の工程については、試料Ｃ１と同様とした。 <Method for Producing Sample C2>
A configuration and a manufacturing method of the sample C2 will be described. The sample C2 is different in the configuration of the sample C1 and the photoelectric conversion layer 13 described above. Other steps were the same as those of the sample C1.

試料Ｃ２は、第１の非晶質セレン層を１０ｎｍ形成し、その後に銀の膜を２ｎｍ形成し、その後に第２の非晶質セレン層を５０ｎｍ形成した。銀及び非晶質セレン層については、実施例１の記載を参照できるため、詳細を省略する。 In sample C2, the first amorphous selenium layer was formed to 10 nm, the silver film was then formed to 2 nm, and then the second amorphous selenium layer was formed to 50 nm. Details of the silver and amorphous selenium layers are omitted because the description in Example 1 can be referred to.

次に、加熱処理を行い、第１の非晶質セレン層及び第２の非晶質セレン層を結晶化させた。試料Ｃ２の加熱処理は、開始温度を室温とした。室温から７０℃に昇温し、７０℃で３分処理し、その後に１１０℃に昇温し、１１０℃で１０秒処理した。加熱処理にはアズワン社製ホットプレート（装置型番：ＥＣ−１２００Ｎ）を用い、ドラフトチャンバ内にて大気雰囲気で行った。 Next, heat treatment was performed to crystallize the first amorphous selenium layer and the second amorphous selenium layer. The heat treatment of sample C2 was started at room temperature. The temperature was raised from room temperature to 70 ° C., treated at 70 ° C. for 3 minutes, then heated to 110 ° C. and treated at 110 ° C. for 10 seconds. For the heat treatment, a hot plate (apparatus model number: EC-1200N) manufactured by AS ONE was used, and the heat treatment was performed in an air atmosphere in a draft chamber.

次に、第３の非晶質セレン層を４４０ｎｍ形成した。非晶質セレン層については、実施例２の記載を参照できるため、詳細を省略する。 Next, a third amorphous selenium layer was formed at 440 nm. Since the description of Example 2 can be referred to for the amorphous selenium layer, the details are omitted.

以上の工程により、試料Ｃ２を作製した。 Sample C2 was manufactured through the above steps.

＜電流−電圧特性＞
次に、試料Ｃ１及び試料Ｃ２の電流−電圧特性を測定した。試料Ｃ１の電流−電圧特性を図３５（Ａ）、試料Ｃ２を図３５（Ｂ）に示す。図３５（Ａ）及び図３５（Ｂ）において、横軸は対向電極間の電圧（Ｖｏｌｔａｇｅ）［Ｖ］を示し、縦軸は電流値（Ｃｕｒｒｅｎｔ）［Ａ］を示す。 <Current-voltage characteristics>
Next, the current-voltage characteristics of Sample C1 and Sample C2 were measured. FIG. 35A shows the current-voltage characteristics of Sample C1, and FIG. 35B shows Sample C2. 35A and 35B, the horizontal axis indicates the voltage (Voltage) [V] between the counter electrodes, and the vertical axis indicates the current value (Current) [A].

図３５（Ａ）及び図３５（Ｂ）において、暗電流（Ｉｄａｒｋ）を実線で示している。波長４５０ｎｍ、放射照度２０μＷ／ｃｍ２の光電流（Ｉｐｈｏｔｏ）を破線で示している。なお、いずれの試料も受光面のサイズは、２ｍｍ×２ｍｍである。 In FIGS. 35A and 35B , the dark current (I dark ) is indicated by a solid line. A photocurrent (I photo ) having a wavelength of 450 nm and an irradiance of 20 μW / cm 2 is indicated by a broken line. In any sample, the size of the light receiving surface is 2 mm × 2 mm.

試料Ｂ３及び試料Ｃ１はいずれも光電変換層に結晶セレンを用いている。正孔注入阻止層にインジウム−ガリウム酸化物を用いた試料Ｃ１と比較して、スズ含有酸化ガリウムを用いた試料Ｂ３は対向電極間の電圧−１０Ｖ乃至−２０Ｖの光電流が高くなっている。試料Ｂ３は正孔注入阻止層にキャリア密度の高いスズ含有酸化ガリウムを用いたことにより、空乏層幅が大きくなり、光電流が高くなったと考えられる。 Both Sample B3 and Sample C1 use crystalline selenium for the photoelectric conversion layer. Compared to sample C1 using indium-gallium oxide for the hole injection blocking layer, sample B3 using tin-containing gallium oxide has a higher photocurrent of −10 V to −20 V between the counter electrodes. In Sample B3, it is considered that the depletion layer width was increased and the photocurrent was increased by using tin-containing gallium oxide having a high carrier density for the hole injection blocking layer.

試料Ｂ３及び試料Ｃ１と比較して、試料Ｃ２は暗電流が低い傾向となった。試料Ｂ３及び試料Ｃ１は光電変換層に結晶セレンを用いている。試料Ｃ２は光電変換層に結晶セレンと、結晶セレン上の非晶質セレンとの積層構造を用いている。試料Ｂ３及び試料Ｃ１と比較して、試料Ｃ２の光電変換層表面の凹凸が小さいことから、光電変換層と正孔注入阻止層の界面特性が良好となり、暗電流が低くなったと考えられる。 Compared with sample B3 and sample C1, sample C2 tended to have a lower dark current. Sample B3 and Sample C1 use crystalline selenium for the photoelectric conversion layer. In Sample C2, a stacked structure of crystalline selenium and amorphous selenium on crystalline selenium is used for the photoelectric conversion layer. Compared with sample B3 and sample C1, since the unevenness | corrugation of the photoelectric converting layer surface of sample C2 is small, it is thought that the interface characteristic of a photoelectric converting layer and a hole-injection blocking layer became favorable, and the dark current became low.

試料Ｃ１、試料Ｃ２及び試料Ｂ３の電流増幅率の波長依存性を図３６に示す。図３６において、横軸は照射光の波長λ［ｎｍ］を示し、縦軸は電流増幅率（Ｉｐｈｏｔｏ／Ｉｄａｒｋ）を示す。電流増幅率の算出に用いた光電流は、放射照度が２０μＷ／ｃｍ２、電極間の印加電圧（逆バイアス：ＶＲ）が−１５Ｖの値を用いた。暗電流は、電極間の印加電圧（逆バイアス：ＶＲ）が−１５Ｖの値を用いた。 FIG. 36 shows the wavelength dependence of the current amplification factors of Sample C1, Sample C2, and Sample B3. In FIG. 36, the horizontal axis indicates the wavelength λ [nm] of the irradiation light, and the vertical axis indicates the current amplification factor (I photo / I dark ). The photocurrent used for calculating the current amplification factor was a value with an irradiance of 20 μW / cm 2 and an applied voltage between electrodes (reverse bias: V R ) of −15V. The dark current used was a value where the applied voltage between electrodes (reverse bias: V R ) was −15V.

試料Ｃ１及び試料Ｃ２と比較して、試料Ｂ３は波長４００ｎｍ乃至７００ｎｍの全領域で高い電流増幅率となった。つまり、可視光の略全領域で高い電流増幅率を示すことが分かった。 Compared with the sample C1 and the sample C2, the sample B3 has a higher current amplification factor in the entire region of wavelengths from 400 nm to 700 nm. That is, it was found that a high current amplification factor was exhibited in almost the entire visible light region.

＜電流−電圧特性の測定温度依存＞
次に、試料Ｂ３及び試料Ｃ２の電流−電圧特性の測定温度依存を評価した。試料Ｂ３は、光電変換層に結晶セレンを用いた光電変換素子である。試料Ｃ２は、光電変換層に結晶セレンと、結晶セレン上の非晶質セレンとの積層構造を用いた光電変換素子である。 <Measurement temperature dependence of current-voltage characteristics>
Next, the measurement temperature dependence of the current-voltage characteristics of Sample B3 and Sample C2 was evaluated. Sample B3 is a photoelectric conversion element using crystalline selenium for the photoelectric conversion layer. Sample C2 is a photoelectric conversion element using a stacked structure of crystalline selenium and amorphous selenium on crystalline selenium for the photoelectric conversion layer.

試料Ｂ３は、まず１回目の測定として基板温度を室温（２０℃）で電流−電圧特性を測定した。次に基板温度を４０℃に昇温し、２回目の測定として４０℃で測定した。次に基板温度を６０℃に昇温し、３回目の測定として６０℃で測定した。次に基板温度を８０℃に昇温し、４回目の測定として８０℃で測定した。次に基板温度を１００℃に昇温し、５回目の測定として１００℃で測定した。次に基板温度を１２０℃に昇温し、６回目の測定として１２０℃で測定した。次に基板温度を１００℃に降温し、７回目の測定として１００℃で測定した。次に基板温度を８０℃に降温し、８回目の測定として８０℃で測定した。次に基板温度を６０℃に降温し、９回目の測定として６０℃で測定した。次に基板温度を４０℃に降温し、１０回目の測定として４０℃で測定した。次に基板温度を室温（２０℃）に降温し、１１回目の測定として室温（２０℃）で測定した。なお、いずれの測定においても、それぞれの温度で５分保持した後に電流−電圧特性を測定した。 Sample B3 was first measured for current-voltage characteristics at a substrate temperature of room temperature (20 ° C.) as the first measurement. Next, the substrate temperature was raised to 40 ° C. and measured at 40 ° C. as the second measurement. Next, the substrate temperature was raised to 60 ° C. and measured at 60 ° C. as the third measurement. Next, the substrate temperature was raised to 80 ° C. and measured at 80 ° C. as the fourth measurement. Next, the substrate temperature was raised to 100 ° C. and measured at 100 ° C. as the fifth measurement. Next, the substrate temperature was raised to 120 ° C. and measured at 120 ° C. as the sixth measurement. Next, the substrate temperature was lowered to 100 ° C. and measured at 100 ° C. as the seventh measurement. Next, the substrate temperature was lowered to 80 ° C., and the measurement was performed at 80 ° C. as the eighth measurement. Next, the substrate temperature was lowered to 60 ° C., and measurement was performed at 60 ° C. as the ninth measurement. Next, the substrate temperature was lowered to 40 ° C., and measurement was performed at 40 ° C. as the 10th measurement. Next, the substrate temperature was lowered to room temperature (20 ° C.), and measurement was performed at room temperature (20 ° C.) as the eleventh measurement. In each measurement, the current-voltage characteristics were measured after holding at each temperature for 5 minutes.

試料Ｂ３の電流−電圧特性の測定温度依存を図３７（Ａ）に示す。図３７（Ａ）において、横軸は測定時の基板の温度（Ｔｅｍｐｅｒａｔｕｒｅ）［℃］を示し、縦軸は暗電流Ｉｄａｒｋ［Ａ］を示す。図３７（Ａ）において、１回目の測定乃至６回目の測定による暗電流Ｉｄａｒｋを黒塗り三角印で示し、７回目の測定乃至１１回目の測定を白抜き丸印で示している。 FIG. 37A shows the measurement temperature dependence of the current-voltage characteristics of Sample B3. In FIG. 37A, the horizontal axis represents the temperature (Temperature) [° C.] of the substrate at the time of measurement, and the vertical axis represents dark current I dark [A]. In FIG. 37A, the dark current I dark obtained from the first measurement to the sixth measurement is indicated by black triangles, and the seventh measurement to the eleventh measurement are indicated by white circles.

図３７（Ａ）に示すように、試料Ｂ３は、１回目の測定（室温（２０℃））と１１回目の測定（室温（２０℃））の暗電流は同程度であった。つまり、光電変換層に結晶セレン層を有する試料Ｂ３は、高温環境下においても電流−電圧特性の変化が小さい、熱的安定性の高い光電変換素子であることが分かった。 As shown in FIG. 37A, in the sample B3, the dark currents in the first measurement (room temperature (20 ° C.)) and the eleventh measurement (room temperature (20 ° C.)) were comparable. That is, it was found that Sample B3 having a crystalline selenium layer in the photoelectric conversion layer is a photoelectric conversion element having a small change in current-voltage characteristics even under a high temperature environment and having high thermal stability.

試料Ｃ２は、まず、１回目の測定として基板温度を室温（２０℃）で電流−電圧特性を測定した。次に基板温度を８０℃に昇温し、２回目の測定として８０℃で測定した。次に基板温度を１２０℃に昇温し、３回目の測定として１２０℃で測定した。次に基板温度を８０℃に降温し、４回目の測定として８０℃で測定した。次に基板温度を室温（２０℃）に降温し、５回目の測定として室温（２０℃）で測定した。なお、いずれの測定においても、それぞれの温度で５分保持した後に電流−電圧特性を測定した。 Sample C2 was first measured for current-voltage characteristics at a substrate temperature of room temperature (20 ° C.) as the first measurement. Next, the substrate temperature was raised to 80 ° C. and measured at 80 ° C. as the second measurement. Next, the substrate temperature was raised to 120 ° C. and measured at 120 ° C. as the third measurement. Next, the substrate temperature was lowered to 80 ° C. and measured at 80 ° C. as the fourth measurement. Next, the substrate temperature was lowered to room temperature (20 ° C.), and measurement was performed at room temperature (20 ° C.) as the fifth measurement. In each measurement, the current-voltage characteristics were measured after holding at each temperature for 5 minutes.

試料Ｃ２の電流−電圧特性の測定温度依存を図３７（Ｂ）に示す。図３７（Ｂ）において、横軸は測定時の基板の温度（Ｔｅｍｐｅｒａｔｕｒｅ）［℃］を示し、縦軸は暗電流［Ａ］を示す。図３７（Ｂ）において、１回目の測定乃至３回目の測定による暗電流を黒塗り三角印で示し、４回目の測定及び５回目の測定を白抜き丸印で示している。 FIG. 37B shows the measurement temperature dependence of the current-voltage characteristics of Sample C2. In FIG. 37B, the horizontal axis represents the temperature (Temperature) [° C.] of the substrate at the time of measurement, and the vertical axis represents dark current [A]. In FIG. 37B, dark currents from the first measurement to the third measurement are indicated by black triangles, and the fourth measurement and the fifth measurement are indicated by white circles.

図３７（Ｂ）に示すように、試料Ｃ２は、１回目の測定（室温（２０℃））での暗電流の値と比較して、５回目の測定（室温（２０℃））は暗電流の値が約１桁高くなった。試料Ｃ２は、光電変換層に非晶質セレン層を有することから、高温（例えば１２０℃）での測定時に非晶質セレン層の一部又は全てが結晶化し、５回目の測定（室温（２０℃））で暗電流が高くなったと考えられる。つまり、光電変換層に非晶質セレン層を有する試料Ｃ２は、高温環境下において電流−電圧特性が変化し、試料Ｂ３と比較して熱的安定性が低い光電変換素子であることが分かった。 As shown in FIG. 37 (B), the sample C2 has a dark current value at the fifth measurement (room temperature (20 ° C.)) as compared with the dark current value at the first measurement (room temperature (20 ° C.)). The value of is about an order of magnitude higher. Since sample C2 has an amorphous selenium layer in the photoelectric conversion layer, a part or all of the amorphous selenium layer crystallizes during measurement at a high temperature (for example, 120 ° C.), and the fifth measurement (room temperature (20 The dark current is thought to have increased at That is, it was found that Sample C2 having an amorphous selenium layer in the photoelectric conversion layer is a photoelectric conversion element whose current-voltage characteristics change in a high temperature environment and has lower thermal stability than Sample B3. .

本実施例では、結晶セレン及び非晶質セレンについて、フェルミ準位（Ｅｆ）と価電子帯（Ｅｖ）のエネルギー差を評価した。 In this example, the energy difference between the Fermi level (Ef) and the valence band (Ev) was evaluated for crystalline selenium and amorphous selenium.

本実施例で示す試料は、試料Ｄ１及び試料Ｄ２である。試料Ｄ１は、ガラス基板上に膜厚５００ｎｍの結晶セレン層を形成した。試料Ｄ２は、ガラス基板上に膜厚５００ｎｍの非晶質セレン層を形成した。 Samples shown in this example are sample D1 and sample D2. In Sample D1, a crystalline selenium layer having a thickness of 500 nm was formed on a glass substrate. In sample D2, an amorphous selenium layer having a thickness of 500 nm was formed on a glass substrate.

＜試料Ｄ１の作製方法＞
試料Ｄ１は、基板上に下地層として膜厚２ｎｍの銀の膜を形成し、その後、膜厚５００ｎｍの非晶質セレン層を形成した。下地層と非晶質セレン層は、真空中で連続して成膜した。 <Method for Producing Sample D1>
In Sample D1, a 2 nm-thick silver film was formed as a base layer on a substrate, and then an amorphous selenium layer having a thickness of 500 nm was formed. The underlayer and the amorphous selenium layer were continuously formed in a vacuum.

基板として旭硝子社製ガラス基板ＡＮ１００を用いた。下地層及び非晶質セレン層については、実施例１の記載を参照できるため、詳細を省略する。 A glass substrate AN100 manufactured by Asahi Glass Co., Ltd. was used as the substrate. Since the description of Example 1 can be referred to for the underlayer and the amorphous selenium layer, details thereof are omitted.

次に、加熱処理を行い、結晶セレン層を形成した。加熱処理は、室温から７０℃に昇温し、７０℃で３分処理し、その後に１１０℃に昇温し、１１０℃で１分処理し、その後に２００℃に昇温し、２００℃で１分処理した。加熱処理にはアズワン社製ホットプレート（装置型番：ＥＣ−１２００Ｎ）を用い、ドラフトチャンバ内にて大気雰囲気で行った。 Next, heat treatment was performed to form a crystalline selenium layer. Heat treatment is performed by raising the temperature from room temperature to 70 ° C., treating at 70 ° C. for 3 minutes, then raising the temperature to 110 ° C., treating at 110 ° C. for 1 minute, and then raising the temperature to 200 ° C. Treated for 1 minute. For the heat treatment, a hot plate (apparatus model number: EC-1200N) manufactured by AS ONE was used, and the heat treatment was performed in an air atmosphere in a draft chamber.

以上の工程により、試料Ｄ１を作製した。 Sample D1 was manufactured through the above steps.

＜試料Ｄ２の作製方法＞
試料Ｄ２は、基板上に膜厚５００ｎｍの非晶質セレン層を形成した。 <Method for Producing Sample D2>
In sample D2, an amorphous selenium layer having a thickness of 500 nm was formed on a substrate.

基板として旭硝子社製ガラス基板ＡＮ１００を用いた。非晶質セレン層については、実施例１の記載を参照できるため、詳細を省略する。 A glass substrate AN100 manufactured by Asahi Glass Co., Ltd. was used as the substrate. Since the description of Example 1 can be referred to for the amorphous selenium layer, the details are omitted.

以上の工程により、試料Ｄ２を作製した。 Sample D2 was fabricated through the above steps.

＜Ｘ線光電子分光法＞
次に、試料Ｄ１及び試料Ｄ２のＸ線光電子分光（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）測定を行った。 <X-ray photoelectron spectroscopy>
Next, the X-ray photoelectron spectroscopy (XPS) measurement of the sample D1 and the sample D2 was performed.

ＸＰＳ測定は、ＰＨＩ社製のＱｕａｎｔｅｒａ ＳＸＭを用いた。Ｘ線源には単色化したＡｌ Ｋα線（１４８６．６ｅＶ）を用いた。検出領域は１００μｍφとした。取出角は４５°とした。検出深さは約４ｎｍから５ｎｍ程度と考えられる。 For XPS measurement, Quantera SXM manufactured by PHI was used. A monochromatic Al Kα ray (1486.6 eV) was used as the X-ray source. The detection area was 100 μmφ. The take-off angle was 45 °. The detection depth is considered to be about 4 nm to 5 nm.

試料Ｄ１のフェルミ準位付近のＸＰＳスペクトルを図３８（Ａ）、試料Ｄ２を図３８（Ｂ）に示す。図３８（Ａ）及び図３８（Ｂ）において、横軸は結合エネルギー（Ｂｉｎｄｉｎｇ Ｅｎｅｒｇｙ）［ｅＶ］を示し、縦軸は光電子の強度（Ｉｎｔｅｎｓｉｔｙ）［ａｒｂ．ｕ．（任意単位）］を示す。また、図３８（Ａ）及び図３８（Ｂ）において、測定値を実線、０．４ｅＶ乃至０．９ｅＶの範囲で最小二乗法による線形近似を行った近似線を一点鎖線で示す。 FIG. 38A shows an XPS spectrum near the Fermi level of the sample D1, and FIG. 38B shows the sample D2. 38A and 38B, the horizontal axis represents binding energy [eV], and the vertical axis represents photoelectron intensity (intensity) [arb. u. (Arbitrary unit)]. 38A and 38B, the measured value is indicated by a solid line, and the approximate line obtained by performing linear approximation by the least square method in the range of 0.4 eV to 0.9 eV is indicated by a one-dot chain line.

図３８（Ａ）に示すように、近似線の外挿から結晶セレンである試料Ｄ１のフェルミ準位と価電子帯のエネルギー差（Ｅｆ−Ｅｖ）は、約０．１ｅＶと見積もられた。図３８（Ｂ）に示すように、近似線の外挿から非晶質セレンである試料Ｄ２のフェルミ準位と価電子帯のエネルギー差（Ｅｆ−Ｅｖ）は、約０．２ｅＶと見積もられた。 As shown in FIG. 38A, the energy difference (Ef−Ev) between the Fermi level and the valence band of the sample D1, which is crystalline selenium, was estimated to be about 0.1 eV from the extrapolation of the approximate line. As shown in FIG. 38B, the energy difference (Ef−Ev) between the Fermi level and the valence band of sample D2, which is amorphous selenium, is estimated to be about 0.2 eV from the extrapolation of the approximate line. It was.

非晶質セレンと比較して、結晶セレンはフェルミ準位と価電子帯のエネルギー差（Ｅｆ−Ｅｖ）が小さいことから、キャリア密度が高いと推測される。 Compared to amorphous selenium, crystalline selenium has a smaller energy difference (Ef-Ev) between the Fermi level and the valence band, and thus is assumed to have a higher carrier density.

前述したように、結晶セレンはキャリア密度が高いことから、光電変換層に結晶セレンを用いる場合は、正孔注入阻止層としてキャリア密度を高めたｎ型半導体（例えばスズ含有酸化ガリウム）を用いることで、光電流を高くできる。 As described above, since crystalline selenium has a high carrier density, when using crystalline selenium for the photoelectric conversion layer, an n-type semiconductor (for example, tin-containing gallium oxide) with an increased carrier density should be used as the hole injection blocking layer. Thus, the photocurrent can be increased.

本実施例では、スズ含有酸化ガリウム及びインジウム−ガリウム酸化物の組成等を評価した。 In this example, the composition and the like of tin-containing gallium oxide and indium-gallium oxide were evaluated.

本実施例で示す試料は、試料Ｅ１乃至試料Ｅ４である。試料Ｅ１は、シリコンウェハ上に膜厚３０ｎｍのスズ含有酸化ガリウムの膜を形成した。試料Ｅ２及び試料Ｅ３は、ガラス基板上に膜厚１００ｎｍのスズ含有酸化ガリウムの膜を形成した。試料Ｅ４は、ガラス基板上に膜厚１００ｎｍのインジウム−ガリウム酸化物（ＩＧＯ：ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｏｘｉｄｅ）の膜を形成した。なお、試料Ｅ１及び試料Ｅ２のスズ含有酸化ガリウムの成膜条件は同じである。試料Ｅ２及び試料Ｅ３のスズ含有酸化ガリウムの成膜条件は異なる。 Samples shown in this embodiment are Sample E1 to Sample E4. In sample E1, a 30-nm-thick tin-containing gallium oxide film was formed on a silicon wafer. In samples E2 and E3, a 100-nm-thick tin-containing gallium oxide film was formed on a glass substrate. In the sample E4, an indium gallium oxide (IGO) film having a thickness of 100 nm was formed over a glass substrate. In addition, the film-forming conditions of the tin-containing gallium oxide of the sample E1 and the sample E2 are the same. The film forming conditions of the tin-containing gallium oxide of the sample E2 and the sample E3 are different.

＜試料Ｅ１乃至試料Ｅ４の作製方法＞
試料Ｅ１は、シリコンウェハとしてｐ型、面方位（１００）のものを用いた。試料Ｅ２乃至試料Ｅ４は、ガラス基板として旭硝子社製ガラス基板ＡＮ１００を用いた。 <Method for Manufacturing Sample E1 to Sample E4>
Sample E1 was a p-type silicon wafer having a plane orientation (100). Samples E2 to E4 used a glass substrate AN100 manufactured by Asahi Glass Co., Ltd. as a glass substrate.

試料Ｅ１及び試料Ｅ２は、それぞれスズ含有酸化ガリウムターゲットを用い、成膜ガスは流量４５ｓｃｃｍのアルゴンガスと流量５ｓｃｃｍの酸素ガス（酸素流量比１０％）を用いた。成膜時の基板温度は室温とした。成膜時の圧力は０．４Ｐａとなるように調整した。成膜電力はＲＦ電源を用いて４００Ｗとした。スズ含有酸化ガリウムターゲットは、ｍｏｌ比でＧａ２Ｏ３：ＳｎＯ２＝９５：５のターゲットを用いた。 Sample E1 and sample E2 each used a tin-containing gallium oxide target, and the film formation gas was an argon gas having a flow rate of 45 sccm and an oxygen gas having a flow rate of 5 sccm (oxygen flow ratio 10%). The substrate temperature during film formation was room temperature. The pressure during film formation was adjusted to 0.4 Pa. The deposition power was 400 W using an RF power source. As the tin-containing gallium oxide target, a target of Ga 2 O 3 : SnO 2 = 95: 5 in terms of mol ratio was used.

試料Ｅ３はスズ含有酸化ガリウムターゲットを用い、成膜ガスは流量２５ｓｃｃｍのアルゴンガスと流量２５ｓｃｃｍの酸素ガス（酸素流量比５０％）を用いた。成膜時の基板温度は室温とした。成膜時の圧力は０．４Ｐａとなるように調整した。成膜電力はＲＦ電源を用いて４００Ｗとした。スズ含有酸化ガリウムターゲットは、ｍｏｌ比でＧａ２Ｏ３：ＳｎＯ２＝９５：５のターゲットを用いた。 Sample E3 used a tin-containing gallium oxide target, and the deposition gas used was an argon gas having a flow rate of 25 sccm and an oxygen gas having a flow rate of 25 sccm (oxygen flow ratio: 50%). The substrate temperature during film formation was room temperature. The pressure during film formation was adjusted to 0.4 Pa. The deposition power was 400 W using an RF power source. As the tin-containing gallium oxide target, a target of Ga 2 O 3 : SnO 2 = 95: 5 in terms of mol ratio was used.

試料Ｅ４はインジウム−ガリウム酸化物ターゲットを用い、成膜ガスは流量４５ｓｃｃｍのアルゴンガスと、流量５ｓｃｃｍの酸素ガスとを用いた。成膜時の基板温度は室温とした。成膜時の圧力は０．４Ｐａとなるように調整した。成膜電力はＲＦ電源を用いて４００Ｗとした。インジウム−ガリウム酸化物ターゲットは、原子数比でＩｎ：Ｇａ＝５：９５のターゲットを用いた。 For the sample E4, an indium-gallium oxide target was used, and as a film forming gas, an argon gas having a flow rate of 45 sccm and an oxygen gas having a flow rate of 5 sccm were used. The substrate temperature during film formation was room temperature. The pressure during film formation was adjusted to 0.4 Pa. The deposition power was 400 W using an RF power source. As the indium-gallium oxide target, an In: Ga = 5: 95 target in terms of atomic ratio was used.

以上の工程により、試料Ｅ１乃至試料Ｅ４を作製した。 Through the above process, Samples E1 to E4 were manufactured.

＜Ｘ線光電子分光法＞
次に、試料Ｅ１のＸ線光電子分光（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）測定を行った。 <X-ray photoelectron spectroscopy>
Next, the X-ray photoelectron spectroscopy (XPS) measurement of the sample E1 was performed.

ＸＰＳ測定は、ＰＨＩ社製のＱｕａｎｔｅｒａ ＳＸＭを用いた。Ｘ線源には単色化したＡｌ Ｋα線（１４８６．６ｅＶ）を用いた。検出領域は１００μｍφとした。取出角は４５°とした。検出深さは約４ｎｍから５ｎｍ程度と考えられる。 For XPS measurement, Quantera SXM manufactured by PHI was used. A monochromatic Al Kα ray (1486.6 eV) was used as the X-ray source. The detection area was 100 μmφ. The take-off angle was 45 °. The detection depth is considered to be about 4 nm to 5 nm.

まず、０ｅＶ乃至１３５０ｅＶの広いエネルギー範囲でＸＰＳ測定（以下、ワイドスキャンと記す）を行った。ワイドスキャンで得られたスペクトルを図３９に示す。図３９において、横軸は結合エネルギー（Ｂｉｎｄｉｎｇ Ｅｎｅｒｇｙ）［ｅＶ］を示し、縦軸は光電子の強度（Ｉｎｔｅｎｓｉｔｙ）［ａｒｂ．ｕ．（任意単位）］を示す。図３９に示すように、試料Ｅ１はＧａ、Ｏ、Ｓｎ、Ｃに起因するピークが観察された。 First, XPS measurement (hereinafter referred to as wide scan) was performed in a wide energy range of 0 eV to 1350 eV. A spectrum obtained by the wide scan is shown in FIG. In FIG. 39, the horizontal axis represents binding energy (eV), and the vertical axis represents photoelectron intensity (arb. u. (Arbitrary unit)]. As shown in FIG. 39, in the sample E1, peaks due to Ga, O, Sn, and C were observed.

次に、Ｇａ、Ｏ、Ｓｎ、Ｃのそれぞれの元素についてピークが得られるエネルギー範囲で、ＸＰＳ測定（以下、ナロースキャンと記す）を行った。ナロースキャンで得られたＧａ３ｄのスペクトルを図４０（Ａ）に、Ｏ１ｓを図４０（Ｂ）に、Ｓｎ３ｄ５／２を図４０（Ｃ）に、Ｃ１ｓを図４０（Ｄ）に示す。図４０（Ａ）乃至図４０（Ｄ）は、横軸に結合エネルギー（Ｂｉｎｄｉｎｇ Ｅｎｅｒｇｙ）［ｅＶ］を示し、縦軸に光電子の強度（Ｉｎｔｅｎｓｉｔｙ）［ａｒｂ．ｕ．（任意単位）］を示す。 Next, XPS measurement (hereinafter referred to as narrow scan) was performed in an energy range in which a peak was obtained for each element of Ga, O, Sn, and C. FIG. 40A shows the spectrum of Ga3d obtained by narrow scanning, FIG. 40B shows O1s, FIG. 40C shows Sn3d 5/2, and FIG. 40D shows C1s. In FIGS. 40A to 40D, the horizontal axis represents binding energy [eV], and the vertical axis represents photoelectron intensity (intensity) [arb. u. (Arbitrary unit)].

図４０（Ａ）乃至図４０（Ｃ）に示すように、試料Ｅ１においてスズ含有酸化ガリウムのＧａ及びＳｎは酸化状態にあることが分かった。 As shown in FIGS. 40A to 40C, it was found that in the sample E1, tin and gallium oxide Ga and Sn are in an oxidized state.

ＸＰＳスペクトルから得られた各元素の定量値を表２に示す。なお、定量精度は±１ａｔｏｍｉｃ％程度、検出下限は１ａｔｏｍｉｃ％程度とされるが、検出下限は元素で差がある。表２に示すようにＳｎ濃度は０．５ａｔｏｍｉｃ％と１ａｔｏｍｉｃ％未満であるものの、図４０（Ｃ）に示すように微小ながら酸化スズに起因するピークが明確に確認されたことから、有意な値であると考えられる。 Table 2 shows quantitative values of each element obtained from the XPS spectrum. The quantitative accuracy is about ± 1 atomic% and the detection lower limit is about 1 atomic%, but the detection lower limit varies depending on the element. As shown in Table 2, although the Sn concentration is 0.5 atomic% and less than 1 atomic%, a peak due to tin oxide was clearly confirmed as shown in FIG. It is thought that.

Ｃは主にＣ−Ｃ、Ｃ−Ｈ等の状態で存在しており、試料表面の有機物汚染に由来していると考えられる。表２に示した各元素の定量値から、Ｃを除外した定量値を表３に示す。表３に示すように、試料Ｅ１の組成は、Ｇａが３９．４ａｔｏｍｉｃ％、Ｏが５９．９ａｔｏｍｉｃ％、Ｓｎが０．６ａｔｏｍｉｃ％であることが分かった。また、ガリウムの原子濃度に対するスズの原子濃度の比（Ｓｎ／Ｇａ）は、０．０１６であった。なお、表３において、各元素の値を小数第２位で四捨五入しているため、合計が１００．０％になっていない。 C exists mainly in the state of C—C, C—H, etc., and is considered to be derived from organic contamination on the sample surface. Table 3 shows quantitative values excluding C from the quantitative values of each element shown in Table 2. As shown in Table 3, the composition of sample E1 was found to be 39.4 atomic% for Ga, 59.9 atomic% for O, and 0.6 atomic% for Sn. The ratio of the atomic concentration of tin to the atomic concentration of gallium (Sn / Ga) was 0.016. In Table 3, since the value of each element is rounded off to the second decimal place, the total is not 100.0%.

なお、試料Ｅ１においてスズ含有酸化ガリウムの形成に用いたスパッタリングターゲット組成は、ｍｏｌ比でＧａ２Ｏ３：ＳｎＯ２＝９５：５であり、原子数比に換算するとＧａ：Ｏ：Ｓｎは３８．８：６０．２：１．０となる。スパッタリングターゲットと比較して、スパッタリングで形成したスズ含有酸化ガリウム膜はＳｎの含有量が少なくなることが分かった。 Note that the sputtering target composition used for forming the tin-containing gallium oxide in the sample E1 is Ga 2 O 3 : SnO 2 = 95: 5 in terms of mol ratio, and when converted to the atomic ratio, Ga: O: Sn is 38. 8: 60.2: 1.0. It was found that the tin-containing gallium oxide film formed by sputtering has a lower Sn content than the sputtering target.

＜紫外光電子分光法＞
次に、試料Ｅ１の紫外光電子分光法（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）測定を行った。 <Ultraviolet photoelectron spectroscopy>
Next, an ultraviolet photoelectron spectroscopy (UPS) measurement of the sample E1 was performed.

ＵＰＳ測定は、ＰＨＩ社製のＶｅｒｓａＰｒｏｂｅを用いた。紫外線源にはＨｅ Ｉ線（２１．２２ｅＶ）を用いた。検出領域は８ｍｍ角以下とした。取出角は９０°とした。バイアス電圧は−１０Ｖとした。なお、測定前に、アルゴンイオンスパッタリングにより試料表面をクリーニングした。 For UPS measurement, VersaProbe manufactured by PHI was used. He I line (21.22 eV) was used as the ultraviolet ray source. The detection area was 8 mm square or less. The extraction angle was 90 °. The bias voltage was −10V. Note that the sample surface was cleaned by argon ion sputtering before measurement.

ＵＰＳスペクトルを図４１に示す。図４１において、横軸は結合エネルギー（Ｂｉｎｄｉｎｇ Ｅｎｅｒｇｙ）［ｅＶ］を示し、縦軸は光電子の強度（Ｉｎｔｅｎｓｉｔｙ）［ａｒｂ．ｕ．（任意単位）］を示す。 The UPS spectrum is shown in FIG. In FIG. 41, the horizontal axis represents binding energy (eV), and the vertical axis represents photoelectron intensity (intensity) [arb. u. (Arbitrary unit)].

図４１に示すように、フェルミ準位から放出された電子の運動エネルギー（ＥＦｅｒｍｉ）は約−５．０ｅＶ、ゼロ運動エネルギー（Ｅｃｕｔｏｆｆ）は約７．６ｅＶと算出された。これにより、試料Ｅ１のイオン化ポテンシャルは約８．６ｅＶと見積もられた。なお、ＥＦｅｒｍｉはスペクトルの裾を含めずに算出した。具体的には、価電子帯の頂点近傍のスペクトルを直線で外挿し、バックグラウンドと該直線の交点からＥＦｅｒｍｉを算出した。 As shown in FIG. 41, the kinetic energy (E Fermi ) of electrons emitted from the Fermi level was calculated to be about −5.0 eV, and the zero kinetic energy (E cutoff ) was calculated to be about 7.6 eV. Thereby, the ionization potential of the sample E1 was estimated to be about 8.6 eV. E Fermi was calculated without including the tail of the spectrum. Specifically, the spectrum near the top of the valence band was extrapolated with a straight line, and E Fermi was calculated from the intersection of the background and the straight line.

＜バンドギャップ＞
次に、試料Ｅ２乃至試料Ｅ４の透過率及び反射率測定を行い、バンドギャップ（Ｅｇ）を算出した。試料Ｅ２の透過率及び反射率を図４２（Ａ）、試料Ｅ３を図４２（Ｂ）、試料Ｅ４を図４２（Ｃ）に示す。図４２（Ａ）、図４２（Ｂ）及び図４２（Ｃ）において、横軸は光の波長（Ｗａｖｅｌｅｎｇｔｈ）［ｎｍ］を示し、縦軸は透過率（Ｔｒａｎｓｍｉｔｔａｎｃｅ）［％］及び反射率（Ｒｅｆｌｅｃｔａｎｃｅ）［％］を示す。また、透過率を実線、反射率を破線で示す。 <Band gap>
Next, the transmittance and reflectance of samples E2 to E4 were measured, and the band gap (Eg) was calculated. 42A shows the transmittance and reflectance of the sample E2, FIG. 42B shows the sample E3, and FIG. 42C shows the sample E4. 42A, 42B, and 42C, the horizontal axis indicates the wavelength (Wavelength) [nm] of light, and the vertical axis indicates transmittance (Transmittance) [%] and reflectance (Reflectance). ) [%]. Further, the transmittance is indicated by a solid line and the reflectance is indicated by a broken line.

試料Ｅ２乃至試料Ｅ４のいずれも、波長３００ｎｍ乃至１２００ｎｍにおいて高い透過率を示した。 Samples E2 to E4 all showed high transmittance at wavelengths of 300 nm to 1200 nm.

透過率、反射率から算出した試料Ｅ２のＴａｕｃプロットを図４３（Ａ）、試料Ｅ３を図４３（Ｂ）、試料Ｅ４を図４３（Ｃ）に示す。図４３（Ａ）、図４３（Ｂ）及び図４３（Ｃ）において、横軸はエネルギーｈν（Ｅｎｅｒｇｙ）［ｅＶ］を示し、縦軸は（αｈν）２を示す。ここで、αは吸収係数、ｈはプランク定数、νは振動数を示す。Ｔａｕｃプロットは間接遷移型を想定している。 43A shows a Tauc plot of the sample E2 calculated from the transmittance and the reflectance, FIG. 43B shows the sample E3, and FIG. 43C shows the sample E4. In FIGS. 43A, 43B, and 43C, the horizontal axis indicates energy hν (Energy) [eV], and the vertical axis indicates (αhν) 2 . Here, α represents an absorption coefficient, h represents a Planck constant, and ν represents a frequency. The Tauc plot assumes an indirect transition type.

図４３（Ａ）、図４３（Ｂ）及び図４３（Ｃ）において、透過率及び反射率から算出した（αｈν）２を実線、４．８ｅＶ乃至５．１ｅＶの範囲で最小二乗法による線形近似を行った近似線を破線で示す。図４３（Ａ）、図４３（Ｂ）及び図４３（Ｃ）に示すように、近似線の外挿から試料Ｅ２乃至試料Ｅ４のいずれもバンドギャップ（Ｅｇ）は約４．６ｅＶと見積もられた。 43 (A), 43 (B), and 43 (C), (αhν) 2 calculated from the transmittance and reflectance is a linear approximation within the range of 4.8 eV to 5.1 eV by the least square method. The approximate line which performed is shown with a broken line. As shown in FIGS. 43 (A), 43 (B), and 43 (C), the band gap (Eg) of each of the samples E2 to E4 is estimated to be about 4.6 eV from the extrapolation of the approximate line. It was.

本実施例では、光電変換素子を作製し、電流−電圧特性を評価した。 In this example, photoelectric conversion elements were produced and current-voltage characteristics were evaluated.

本実施例で示す試料は、試料Ｆ１乃至試料Ｆ４、試料Ｂ３である。本実施例で示す試料Ｂ３は実施例２で示した試料Ｂ３と同じである。試料Ｆ１乃至試料Ｆ４、試料Ｂ３はいずれも光電変換層に結晶セレンを用い、正孔注入阻止層１７の構成がそれぞれ異なっている。 Samples shown in this embodiment are Sample F1 to Sample F4 and Sample B3. Sample B3 shown in this example is the same as sample B3 shown in Example 2. Samples F1 to F4 and Sample B3 all use crystalline selenium for the photoelectric conversion layer, and the configuration of the hole injection blocking layer 17 is different.

試料Ｆ１は、正孔注入阻止層１７として酸素流量比１０％で形成した膜厚１５ｎｍのＳｎ−ＧａＯｘを用いた。 For the sample F1, Sn-GaOx having a film thickness of 15 nm formed at an oxygen flow rate ratio of 10% as the hole injection blocking layer 17 was used.

試料Ｆ２は、正孔注入阻止層１７として酸素流量比５０％で形成した膜厚１５ｎｍのＳｎ−ＧａＯｘを用いた。 For the sample F2, Sn-GaOx having a film thickness of 15 nm formed at an oxygen flow rate ratio of 50% as the hole injection blocking layer 17 was used.

試料Ｆ３は、正孔注入阻止層１７として、第１の正孔注入阻止層１７ａと、第１の正孔注入阻止層１７ａ上の第２の正孔注入阻止層１７ｂとの積層構造とした。第１の正孔注入阻止層１７ａとして、酸素流量比１０％で形成した膜厚５ｎｍのスズ含有酸化ガリウムを、第２の正孔注入阻止層１７ｂとして、酸素流量比５０％で形成した膜厚５ｎｍのスズ含有酸化ガリウムを用いた。 Sample F3 has a stacked structure of a first hole injection blocking layer 17a and a second hole injection blocking layer 17b on the first hole injection blocking layer 17a as the hole injection blocking layer 17. 5 nm-thick tin-containing gallium oxide formed as the first hole injection blocking layer 17a with an oxygen flow ratio of 10%, and the film thickness formed as the second hole injection blocking layer 17b with an oxygen flow ratio of 50%. 5 nm tin-containing gallium oxide was used.

試料Ｆ４は、正孔注入阻止層１７として、第１の正孔注入阻止層１７ａと、第１の正孔注入阻止層１７ａ上の第２の正孔注入阻止層１７ｂとの積層構造とした。第１の正孔注入阻止層１７ａとして、酸素流量比１０％で形成した膜厚１０ｎｍのスズ含有酸化ガリウムを、第２の正孔注入阻止層１７ｂとして、酸素流量比５０％で形成した膜厚２０ｎｍのスズ含有酸化ガリウムを用いた。 Sample F4 has a stacked structure of a first hole injection blocking layer 17a and a second hole injection blocking layer 17b on the first hole injection blocking layer 17a as the hole injection blocking layer 17. 10 nm-thick tin-containing gallium oxide formed as the first hole injection blocking layer 17a with an oxygen flow rate ratio of 10%, and the film thickness formed as the second hole injection blocking layer 17b with an oxygen flow rate ratio of 50%. A 20 nm tin-containing gallium oxide was used.

なお、試料Ｂ３は、正孔注入阻止層１７として、第１の正孔注入阻止層１７ａと、第１の正孔注入阻止層１７ａ上の第２の正孔注入阻止層１７ｂとの積層構造とした。第１の正孔注入阻止層１７ａとして、酸素流量比１０％で形成した膜厚５ｎｍのスズ含有酸化ガリウムを、第２の正孔注入阻止層１７ｂとして、酸素流量比５０％で形成した膜厚１０ｎｍのスズ含有酸化ガリウムを用いた。 Sample B3 has a laminated structure of a first hole injection blocking layer 17a and a second hole injection blocking layer 17b on the first hole injection blocking layer 17a as the hole injection blocking layer 17. did. 5 nm-thick tin-containing gallium oxide formed as the first hole injection blocking layer 17a with an oxygen flow ratio of 10%, and the film thickness formed as the second hole injection blocking layer 17b with an oxygen flow ratio of 50%. A 10 nm tin-containing gallium oxide was used.

＜試料Ｆ１乃至試料Ｆ４の作製方法＞
試料Ｆ１乃至試料Ｆ４の構成、作製方法について説明する。試料Ｆ１乃至試料Ｆ４は、先に示す試料Ｂ３と正孔注入阻止層１７の構成が異なる。それ以外の工程については、試料Ｂ３と同様とした。 <Method for Manufacturing Sample F1 to Sample F4>
The structures and manufacturing methods of Samples F1 to F4 are described. Samples F1 to F4 are different from Sample B3 in the configuration of the hole injection blocking layer 17 described above. The other steps were the same as those of Sample B3.

試料Ｆ１は、正孔注入阻止層１７としてスズ含有酸化ガリウム膜を用いた。スズ含有酸化ガリウム膜の形成は、スパッタリング法を用い、スパッタリングターゲットとしてスズ含有酸化ガリウム（Ｇａ２Ｏ３：ＳｎＯ２＝９５：５［ｍｏｌ比］）を用いた。成膜ガスとして流量４５ｓｃｃｍのアルゴンと、流量５ｓｃｃｍの酸素（酸素流量比１０％）を用い、成膜時の圧力は０．４Ｐａとなるように調整した。成膜電力は、ＲＦ電源を用いて４００Ｗとした。成膜時の基板温度は室温とした。 In the sample F1, a tin-containing gallium oxide film was used as the hole injection blocking layer 17. The tin-containing gallium oxide film was formed using a sputtering method, and tin-containing gallium oxide (Ga 2 O 3 : SnO 2 = 95: 5 [mol ratio]) was used as a sputtering target. Argon having a flow rate of 45 sccm and oxygen having a flow rate of 5 sccm (oxygen flow ratio: 10%) were used as the film forming gas, and the pressure during film formation was adjusted to 0.4 Pa. The deposition power was 400 W using an RF power source. The substrate temperature during film formation was room temperature.

試料Ｆ２は、正孔注入阻止層１７としてスズ含有酸化ガリウム膜を用いた。スズ含有酸化ガリウム膜の形成は、スパッタリング法を用い、スパッタリングターゲットとしてスズ含有酸化ガリウム（Ｇａ２Ｏ３：ＳｎＯ２＝９５：５［ｍｏｌ比］）を用いた。成膜ガスとして流量２５ｓｃｃｍのアルゴンと、流量２５ｓｃｃｍの酸素（酸素流量比５０％）を用い、成膜時の圧力は０．４Ｐａとなるように調整した。成膜電力は、ＲＦ電源を用いて４００Ｗとした。成膜時の基板温度は室温とした。 In the sample F2, a tin-containing gallium oxide film was used as the hole injection blocking layer 17. The tin-containing gallium oxide film was formed using a sputtering method, and tin-containing gallium oxide (Ga 2 O 3 : SnO 2 = 95: 5 [mol ratio]) was used as a sputtering target. Argon having a flow rate of 25 sccm and oxygen having a flow rate of 25 sccm (oxygen flow ratio 50%) were used as the film forming gas, and the pressure during film formation was adjusted to 0.4 Pa. The deposition power was 400 W using an RF power source. The substrate temperature during film formation was room temperature.

試料Ｆ３及び試料Ｆ４は、それぞれ第１の正孔注入阻止層１７ａと、第２の正孔注入阻止層１７ｂとを順にスパッタリング装置を用いて形成した。 In Sample F3 and Sample F4, the first hole injection blocking layer 17a and the second hole injection blocking layer 17b were sequentially formed using a sputtering apparatus.

第１のスズ含有酸化ガリウム膜の形成は、スパッタリング法を用い、スパッタリングターゲットとしてスズ含有酸化ガリウム（Ｇａ２Ｏ３：ＳｎＯ２＝９５：５［ｍｏｌ比］）を用いた。成膜ガスとして流量４５ｓｃｃｍのアルゴンと、流量５ｓｃｃｍの酸素（酸素流量比１０％）を用い、成膜時の圧力は０．４Ｐａとなるように調整した。成膜電力は、ＲＦ電源を用いて４００Ｗとした。成膜時の基板温度は室温とした。 The first tin-containing gallium oxide film was formed using a sputtering method, and tin-containing gallium oxide (Ga 2 O 3 : SnO 2 = 95: 5 [mol ratio]) was used as a sputtering target. Argon having a flow rate of 45 sccm and oxygen having a flow rate of 5 sccm (oxygen flow ratio: 10%) were used as the film forming gas, and the pressure during film formation was adjusted to 0.4 Pa. The deposition power was 400 W using an RF power source. The substrate temperature during film formation was room temperature.

第２のスズ含有酸化ガリウム膜の形成は、スパッタリング法を用い、スパッタリングターゲットとしてスズ含有酸化ガリウム（Ｇａ２Ｏ３：ＳｎＯ２＝９５：５［ｍｏｌ比］）を用いた。成膜ガスとして流量２５ｓｃｃｍのアルゴンと、流量２５ｓｃｃｍの酸素（酸素流量比５０％）を用い、成膜時の圧力は０．４Ｐａとなるように調整した。成膜電力は、ＲＦ電源を用いて４００Ｗとした。成膜時の基板温度は室温とした。 The second tin-containing gallium oxide film was formed using a sputtering method, and tin-containing gallium oxide (Ga 2 O 3 : SnO 2 = 95: 5 [mol ratio]) was used as a sputtering target. Argon having a flow rate of 25 sccm and oxygen having a flow rate of 25 sccm (oxygen flow ratio 50%) were used as the film forming gas, and the pressure during film formation was adjusted to 0.4 Pa. The deposition power was 400 W using an RF power source. The substrate temperature during film formation was room temperature.

以上の工程により、試料Ｆ１乃至試料Ｆ４を作製した。 Through the above process, Samples F1 to F4 were manufactured.

＜電流−電圧特性＞
次に、試料Ｆ１乃至試料Ｆ４の電流−電圧特性を測定した。試料Ｆ１の電流−電圧特性を図４４（Ａ）、試料Ｆ２を図４４（Ｂ）、試料Ｆ３を図４５（Ａ）、試料Ｆ４を図４５（Ｂ）に示す。図４４（Ａ）、図４４（Ｂ）、図４５（Ａ）及び図４５（Ｂ）において、横軸は対向電極間の電圧（Ｖｏｌｔａｇｅ）［Ｖ］を示し、縦軸は電流値（Ｃｕｒｒｅｎｔ）［Ａ］を示す。 <Current-voltage characteristics>
Next, current-voltage characteristics of Samples F1 to F4 were measured. FIG. 44A shows the current-voltage characteristics of the sample F1, FIG. 44B shows the sample F2, FIG. 45A shows the sample F3, and FIG. 45B shows the sample F4. 44 (A), 44 (B), 45 (A), and 45 (B), the horizontal axis indicates the voltage (Voltage) [V] between the counter electrodes, and the vertical axis indicates the current value (Current). [A] is shown.

図４４（Ａ）、図４４（Ｂ）、図４５（Ａ）及び図４５（Ｂ）において、暗電流（Ｉｄａｒｋ）を実線で示している。波長４５０ｎｍ、放射照度２０μＷ／ｃｍ２の光電流（Ｉｐｈｏｔｏ）を破線で示している。なお、いずれの試料も受光面のサイズは、２ｍｍ×２ｍｍである。 In FIG. 44A, FIG. 44B, FIG. 45A, and FIG. 45B , the dark current (I dark ) is indicated by a solid line. A photocurrent (I photo ) having a wavelength of 450 nm and an irradiance of 20 μW / cm 2 is indicated by a broken line. In any sample, the size of the light receiving surface is 2 mm × 2 mm.

図４４（Ａ）、図４４（Ｂ）、図４５（Ａ）及び図４５（Ｂ）に示すように、正孔注入阻止層の膜厚が薄いと暗電流が高くなり、正孔注入阻止層の膜厚が厚いと光電流が低くなる傾向となった。正孔注入阻止層の総膜厚としては、１５ｎｍ程度が好ましいことが分かった。 As shown in FIGS. 44 (A), 44 (B), 45 (A), and 45 (B), when the hole injection blocking layer is thin, the dark current increases and the hole injection blocking layer is increased. When the film thickness was thick, the photocurrent tended to decrease. It has been found that the total thickness of the hole injection blocking layer is preferably about 15 nm.

試料Ｂ３及び試料Ｆ２と比較して、試料Ｆ１は暗電流が高い傾向となった。試料Ｆ１の正孔注入阻止層は酸素流量比１０％で形成されたスズ含有酸化ガリウムであることから、正孔注入阻止層中の酸素欠損が多く、暗電流が増加したと考えられる。また、試料Ｂ３及び試料Ｆ１と比較して、試料Ｆ２は光電流が低い傾向となった。試料Ｆ２の正孔注入阻止層は酸素流量比５０％で形成されたスズ含有酸化ガリウムであることから、正孔注入阻止層形成時に光電変換層の表面近傍が酸化されるなどし、光電流が低くなったと考えられる。一方、試料Ｂ３の正孔注入阻止層は、酸素流量比１０％で形成されたスズ含有酸化ガリウムと、酸素流量比５０％で形成されたスズ含有酸化ガリウムとの積層構造としていることから、低い暗電流と、高い光電流が両立していることを確認できた。 Compared with sample B3 and sample F2, sample F1 tended to have a higher dark current. Since the hole injection blocking layer of sample F1 is tin-containing gallium oxide formed at an oxygen flow rate ratio of 10%, it is considered that there are many oxygen vacancies in the hole injection blocking layer and the dark current increased. Further, the sample F2 tended to have a lower photocurrent than the sample B3 and the sample F1. Since the hole injection blocking layer of sample F2 is tin-containing gallium oxide formed at an oxygen flow rate ratio of 50%, the vicinity of the surface of the photoelectric conversion layer is oxidized when the hole injection blocking layer is formed, and the photocurrent is reduced. Probably lower. On the other hand, the hole injection blocking layer of Sample B3 has a laminated structure of tin-containing gallium oxide formed at an oxygen flow rate ratio of 10% and tin-containing gallium oxide formed at an oxygen flow rate ratio of 50%. It was confirmed that the dark current and the high photocurrent were compatible.

試料Ｆ１乃至試料Ｆ４、試料Ｂ３の電流増幅率の波長依存性を図４６に示す。図４６において、横軸は照射光の波長λ［ｎｍ］を示し、縦軸は電流増幅率（Ｉｐｈｏｔｏ／Ｉｄａｒｋ）を示す。電流増幅率の算出に用いた光電流は、放射照度が２０μＷ／ｃｍ２、電極間の印加電圧（逆バイアス：ＶＲ）が−１５Ｖの値を用いた。暗電流は、電極間の印加電圧（逆バイアス：ＶＲ）が−１５Ｖの値を用いた。 FIG. 46 shows the wavelength dependence of the current amplification factors of Samples F1 to F4 and Sample B3. In FIG. 46, the horizontal axis indicates the wavelength λ [nm] of the irradiation light, and the vertical axis indicates the current amplification factor (I photo / I dark ). The photocurrent used for calculating the current amplification factor was a value with an irradiance of 20 μW / cm 2 and an applied voltage between electrodes (reverse bias: V R ) of −15V. The dark current used was a value where the applied voltage between electrodes (reverse bias: V R ) was −15V.

試料Ｆ１乃至試料Ｆ４と比較して、試料Ｂ３は波長４００ｎｍ乃至７００ｎｍの全領域で高い電流増幅率となった。つまり、可視光の略全領域で高い電流増幅率を示すことが分かった。 Compared with the samples F1 to F4, the sample B3 had a higher current amplification factor in the entire wavelength range of 400 nm to 700 nm. That is, it was found that a high current amplification factor was exhibited in almost the entire visible light region.

本実施例では、光電変換素子を作製し、電流−電圧特性を評価した。 In this example, photoelectric conversion elements were produced and current-voltage characteristics were evaluated.

本実施例で示す試料は、試料Ｇ１乃至試料Ｇ３、試料Ｂ３である。本実施例で示す試料Ｂ３は実施例２で示した試料Ｂ３と同じである。試料Ｇ１乃至試料Ｇ３は、先に示す試料Ｂ３と光電変換層の膜厚が異なる。それ以外の工程については、試料Ｂ３と同様とした。 Samples shown in this embodiment are Sample G1 to Sample G3 and Sample B3. Sample B3 shown in this example is the same as sample B3 shown in Example 2. Samples G1 to G3 are different from Sample B3 described above in the thickness of the photoelectric conversion layer. The other steps were the same as those of Sample B3.

試料Ｇ１は、光電変換層１３として膜厚３００ｎｍの結晶セレン層を用いた。試料Ｇ２は、光電変換層１３として膜厚７５０ｎｍの結晶セレン層を用いた。試料Ｇ３は、光電変換層１３として膜厚１０００ｎｍの結晶セレン層を用いた。なお、試料Ｂ３は、光電変換層１３として膜厚５００ｎｍの結晶セレン層を用いた。 In Sample G1, a 300 nm thick crystalline selenium layer was used as the photoelectric conversion layer 13. In Sample G2, a crystalline selenium layer having a thickness of 750 nm was used as the photoelectric conversion layer 13. In Sample G3, a crystalline selenium layer having a thickness of 1000 nm was used as the photoelectric conversion layer 13. In Sample B3, a 500 nm thick crystalline selenium layer was used as the photoelectric conversion layer 13.

＜試料Ｇ１乃至試料Ｇ３の作製方法＞
試料Ｇ１は、下地層４３として銀の膜を２ｎｍ形成し、その後、非晶質セレン層４５を３００ｎｍ形成した。下地層４３と非晶質セレン層４５は、真空中で連続して成膜した。下地層４３及び非晶質セレン層４５の形成は、実施例１の記載を参照できるため、詳細を省略する。 <Method for Manufacturing Sample G1 to Sample G3>
In sample G1, a silver film having a thickness of 2 nm was formed as the base layer 43, and then an amorphous selenium layer 45 was formed to have a thickness of 300 nm. The underlayer 43 and the amorphous selenium layer 45 were continuously formed in a vacuum. The details of the formation of the base layer 43 and the amorphous selenium layer 45 are omitted because the description in Example 1 can be referred to.

試料Ｇ２は、下地層４３として銀の膜を２ｎｍ形成し、その後、非晶質セレン層４５を７５０ｎｍ形成した。下地層４３と非晶質セレン層４５は、真空中で連続して成膜した。下地層４３及び非晶質セレン層４５の形成は、実施例１の記載を参照できるため、詳細を省略する。 In sample G2, a silver film having a thickness of 2 nm was formed as the base layer 43, and then an amorphous selenium layer 45 was formed to have a thickness of 750 nm. The underlayer 43 and the amorphous selenium layer 45 were continuously formed in a vacuum. The details of the formation of the base layer 43 and the amorphous selenium layer 45 are omitted because the description in Example 1 can be referred to.

試料Ｇ３は、下地層４３として銀の膜を２ｎｍ形成し、その後、非晶質セレン層４５を１０００ｎｍ形成した。下地層４３と非晶質セレン層４５は、真空中で連続して成膜した。下地層４３及び非晶質セレン層４５の形成は、実施例１の記載を参照できるため、詳細を省略する。 In Sample G3, a silver film having a thickness of 2 nm was formed as the base layer 43, and then an amorphous selenium layer 45 was formed to have a thickness of 1000 nm. The underlayer 43 and the amorphous selenium layer 45 were continuously formed in a vacuum. The details of the formation of the base layer 43 and the amorphous selenium layer 45 are omitted because the description in Example 1 can be referred to.

以上の工程により、試料Ｇ１乃至試料Ｇ３を作製した。 Through the above steps, Samples G1 to G3 were manufactured.

＜電流−電界強度特性＞
次に、試料Ｇ１乃至試料Ｇ３および試料Ｂ３の電流−電圧特性を測定した。試料Ｇ１の電流−電界強度特性を図４７（Ａ）、試料Ｇ２を図４７（Ｂ）、試料Ｇ３を図４８（Ａ）、試料Ｂ３を図４８（Ｂ）に示す。図４７（Ａ）、図４７（Ｂ）、図４８（Ａ）及び図４８（Ｂ）において、横軸は電界強度［ＭＶ／ｃｍ］を示し、縦軸は電流値（Ｃｕｒｒｅｎｔ）［Ａ］を示す。なお、試料Ｇ１乃至試料Ｇ３、試料Ｂ３は、それぞれ光電変換層の膜厚が異なるため、図４７（Ａ）、図４７（Ｂ）、図４８（Ａ）及び図４８（Ｂ）は対向電極間の電圧を光電変換層膜厚で除した値（電界強度）を示している。 <Current-field strength characteristics>
Next, the current-voltage characteristics of Samples G1 to G3 and Sample B3 were measured. FIG. 47A shows the current-electric field strength characteristics of the sample G1, FIG. 47B shows the sample G2, FIG. 48A shows the sample G3, and FIG. 48B shows the sample B3. In FIG. 47A, FIG. 47B, FIG. 48A, and FIG. 48B, the horizontal axis indicates the electric field strength [MV / cm], and the vertical axis indicates the current value (Current) [A]. Show. Note that Sample G1 to Sample G3 and Sample B3 each have a different thickness of the photoelectric conversion layer, and thus FIGS. 47A, 47B, 48A, and 48B show the distance between the counter electrodes. Is a value (electric field intensity) obtained by dividing the voltage by the film thickness of the photoelectric conversion layer.

図４７（Ａ）、図４７（Ｂ）、図４８（Ａ）及び図４８（Ｂ）において、暗電流（Ｉｄａｒｋ）を実線で示している。波長４５０ｎｍ、放射照度２０μＷ／ｃｍ２の光電流（Ｉｐｈｏｔｏ）を破線で示している。なお、いずれの試料も受光面のサイズは、２ｍｍ×２ｍｍである。 In FIGS. 47A, 47B, 48A, and 48B, the dark current (I dark ) is indicated by a solid line. A photocurrent (I photo ) having a wavelength of 450 nm and an irradiance of 20 μW / cm 2 is indicated by a broken line. In any sample, the size of the light receiving surface is 2 mm × 2 mm.

図４７（Ａ）、図４７（Ｂ）、図４８（Ａ）及び図４８（Ｂ）に示すように、光電変換層の膜厚が厚いほど光電流が増加する傾向となった。 As shown in FIGS. 47A, 47B, 48A, and 48B, the photocurrent tended to increase as the thickness of the photoelectric conversion layer increased.

試料Ｇ１乃至試料Ｇ３、試料Ｂ３の電流増幅率の波長依存性を図４９に示す。図４９において、横軸は照射光の波長λ［ｎｍ］を示し、縦軸は電流増幅率（Ｉｐｈｏｔｏ／Ｉｄａｒｋ）を示す。電流増幅率の算出に用いた光電流は、放射照度が２０μＷ／ｃｍ２、電極間の印加電圧（逆バイアス：ＶＲ）が−１５Ｖの値を用いた。暗電流は、電極間の印加電圧（逆バイアス：ＶＲ）が−１５Ｖの値を用いた。 FIG. 49 shows the wavelength dependence of the current amplification factors of Samples G1 to G3 and Sample B3. In FIG. 49, the horizontal axis indicates the wavelength λ [nm] of the irradiation light, and the vertical axis indicates the current amplification factor (I photo / I dark ). The photocurrent used for calculating the current amplification factor was a value with an irradiance of 20 μW / cm 2 and an applied voltage between electrodes (reverse bias: V R ) of −15V. The dark current used was a value where the applied voltage between electrodes (reverse bias: V R ) was −15V.

図４９に示すように、光電変換層の膜厚が厚いほど電流増幅率が増加する傾向となった。 As shown in FIG. 49, the current amplification factor tended to increase as the film thickness of the photoelectric conversion layer increased.

光電変換層の厚さは、用途に従って決定すればよい。例えば、当該光電変換素子を用いた撮像装置において、より低電圧でアバランシェ増倍効果を用いた撮像動作を行いたい場合は、光電変換層の厚さを相対的に薄くすればよい。また、電圧を問わず、より高い光感度で撮像動作を行いたい場合は、光電変換層の厚さを相対的に厚くすればよい。 What is necessary is just to determine the thickness of a photoelectric converting layer according to a use. For example, in an imaging apparatus using the photoelectric conversion element, when it is desired to perform an imaging operation using an avalanche multiplication effect at a lower voltage, the thickness of the photoelectric conversion layer may be relatively reduced. In addition, when it is desired to perform an imaging operation with higher photosensitivity regardless of voltage, the thickness of the photoelectric conversion layer may be relatively increased.

１０Ａ 光電変換素子
１０Ｂ 光電変換素子
１０Ｃ 光電変換素子
１１ 第１の電極
１３ 光電変換層
１５ 第２の電極
１７ 正孔注入阻止層
１７ａ 正孔注入阻止層
１７ｂ 正孔注入阻止層
１９ 電子注入阻止層
４１ 層
４３ 下地層
４３ａ 下地層
４３ｂ 下地層
４５ 非晶質セレン層
５０ 光電変換素子
５１ トランジスタ
５２ トランジスタ
５３ トランジスタ
５４ トランジスタ
５６ 電源
６１ 層
６２ 層
６３ 層
６５ 電極
６６ 光電変換部
６６ａ 光電変換層
６６ｂ 正孔注入阻止層
６７ 電極
７１ 配線
７２ 配線
７３ 配線
７５ 配線
７６ 配線
７７ 配線
７８ 配線
７９ 配線
８０ 画素
８１ 画素アレイ
８２ 回路
８３ 回路
８４ 回路
８５ 回路
９１ バックゲート
９２ 隔壁
９３ 絶縁層
２００ シリコン基板
２０１ シリコン基板
２０２ シリコン基板
２１０ 半導体層
２２０ 絶縁層
３００ 絶縁層
３１０ 遮光層
３２０ 有機樹脂層
３３０ カラーフィルタ
３３０ａ カラーフィルタ
３３０ｂ カラーフィルタ
３３０ｃ カラーフィルタ
３４０ マイクロレンズアレイ
３５０ 光学変換層
３６０ 絶縁層
４１０ パッケージ基板
４１１ パッケージ基板
４２０ カバーガラス
４２１ レンズカバー
４３０ 接着剤
４３５ レンズ
４４０ バンプ
４４１ ランド
４５０ イメージセンサチップ
４５１ イメージセンサチップ
４６０ 電極パッド
４６１ 電極パッド
４７０ ワイヤ
４７１ ワイヤ
４９０ ＩＣチップ
９１１ 筐体
９１２ 表示部
９１９ カメラ
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９３５ ボタン
９３６ 竜頭
９３９ カメラ
９５１ 筐体
９５２ レンズ
９５３ 支持部
９６１ 筐体
９６２ シャッターボタン
９６３ マイク
９６５ レンズ
９６７ 発光部
９７１ 筐体
９７２ 筐体
９７３ 表示部
９７４ 操作キー
９７５ レンズ
９７６ 接続部
９８１ 筐体
９８２ 表示部
９８３ 操作ボタン
９８４ 外部接続ポート
９８５ スピーカ
９８６ マイク
９８７ カメラ
１００１ 非晶質セレン層
１００３ セレン化合物
１００５ 結晶粒
１００５ａ 結晶粒
１００７ 結晶セレン層
１００９ 結晶粒
１０１１ 結晶粒径
１０６１ 基板
１０６３ 下地層
１０６５ 結晶セレン層
１０６７ 非晶質セレン層 10A Photoelectric conversion element 10B Photoelectric conversion element 10C Photoelectric conversion element 11 First electrode 13 Photoelectric conversion layer 15 Second electrode 17 Hole injection blocking layer 17a Hole injection blocking layer 17b Hole injection blocking layer 19 Electron injection blocking layer 41 Layer 43 Underlayer 43a Underlayer 43b Underlayer 45 Amorphous selenium layer 50 Photoelectric conversion element 51 Transistor 52 Transistor 53 Transistor 54 Transistor 56 Power supply 61 Layer 62 Layer 63 Layer 65 Electrode 66 Photoelectric conversion part 66a Photoelectric conversion layer 66b Hole injection Blocking layer 67 Electrode 71 Wiring 72 Wiring 73 Wiring 75 Wiring 76 Wiring 77 Wiring 78 Wiring 79 Wiring 80 Pixel 81 Pixel array 82 Circuit 83 Circuit 84 Circuit 85 Circuit 91 Back gate 92 Partition wall 93 Insulating layer 200 Silicon substrate 201 Silicon substrate 202 Silicon substrate 210 Semiconductor layer 220 insulation 300 Insulating layer 310 Light-shielding layer 320 Organic resin layer 330 Color filter 330a Color filter 330b Color filter 330c Color filter 340 Micro lens array 350 Optical conversion layer 360 Insulating layer 410 Package substrate 411 Package substrate 420 Cover glass 421 Lens cover 430 Adhesive 435 Lens 440 Bump 441 Land 450 Image sensor chip 451 Image sensor chip 460 Electrode pad 461 Electrode pad 470 Wire 471 Wire 490 IC chip 911 Case 912 Display unit 919 Camera 931 Case 932 Display unit 933 Wristband 935 Button 936 Dragon head 939 Camera 951 Case Body 952 Lens 953 Supporting part 961 Case 962 Shutter button 963 Microphone 965 Lens 967 Light emission 971 Housing 972 Housing 973 Display unit 974 Operation key 975 Lens 976 Connection unit 981 Housing 982 Display unit 983 Operation button 984 External connection port 985 Speaker 986 Microphone 987 Camera 1001 Amorphous selenium layer 1003 Selenium compound 1005 Crystal grain 1005a Crystal Grain 1007 Crystal selenium layer 1009 Crystal grain 1011 Crystal grain size 1061 Substrate 1063 Underlayer 1065 Crystal selenium layer 1067 Amorphous selenium layer

Claims (8)

第１の電極と、
前記第１の電極上の光電変換層と、
前記光電変換層上の正孔注入阻止層と、
前記正孔注入阻止層上の第２の電極と、を有し、
前記光電変換層は、セレン及び元素Ｘを含み、
前記元素Ｘは、銀、ビスマス、インジウム、スズ又はテルルから選ばれる一以上であり、
前記正孔注入阻止層は、スズ、ガリウム及び酸素を含む光電変換素子。 A first electrode;
A photoelectric conversion layer on the first electrode;
A hole injection blocking layer on the photoelectric conversion layer;
A second electrode on the hole injection blocking layer,
The photoelectric conversion layer contains selenium and the element X,
The element X is one or more selected from silver, bismuth, indium, tin or tellurium,
The hole injection blocking layer is a photoelectric conversion element containing tin, gallium and oxygen. 請求項１において、
前記正孔注入阻止層は、前記ガリウムの原子数に対する前記スズの原子数の比（Ｓｎ／Ｇａ）が０．００１０以上０．０５０以下の領域を有する光電変換素子。 In claim 1,
The hole injection blocking layer is a photoelectric conversion element having a region in which a ratio of the number of tin atoms to the number of atoms of gallium (Sn / Ga) is 0.0010 or more and 0.050 or less. 請求項１又は請求項２において、
前記正孔注入阻止層の厚さは、５ｎｍ以上５０ｎｍ以下である光電変換素子。 In claim 1 or claim 2,
The photoelectric conversion element having a thickness of the hole injection blocking layer of 5 nm to 50 nm. 請求項１乃至請求項３のいずれか一において、
前記光電変換層は、結晶セレンを有し、
前記結晶セレンの結晶粒径が０．０１０μｍ以上１．１０μｍ以下である光電変換素子。 In any one of Claim 1 thru | or 3,
The photoelectric conversion layer has crystalline selenium,
The photoelectric conversion element whose crystal grain size of said crystalline selenium is 0.010 micrometer or more and 1.10 micrometers or less. 第１の電極上に、元素Ｘを有する下地層を設ける工程と、
前記下地層上に、セレンを有する層を設ける工程と、
加熱処理を行う工程と、
前記セレンを有する層上に、スズ、ガリウム及び酸素を有する正孔注入阻止層を形成する工程と、
前記正孔注入阻止層上に、第２の電極を設ける工程と、を有し、
前記元素Ｘは、銀、ビスマス、インジウム、スズ又はテルルから選ばれる一以上である光電変換素子の作製方法。 Providing a base layer having the element X on the first electrode;
Providing a layer having selenium on the underlayer;
A step of performing a heat treatment;
Forming a hole injection blocking layer containing tin, gallium and oxygen on the layer containing selenium;
Providing a second electrode on the hole injection blocking layer, and
The method for producing a photoelectric conversion element, wherein the element X is one or more selected from silver, bismuth, indium, tin, or tellurium. 第１の電極上に、セレンを有する層を設ける工程と、
前記セレンを有する層上に、元素Ｘを有する下地層を設ける工程と、
加熱処理を行う工程と、
前記セレンを有する層上に、スズ、ガリウム及び酸素を有する正孔注入阻止層を形成する工程と、
前記正孔注入阻止層上に、第２の電極を設ける工程と、を有し、
前記元素Ｘは、銀、ビスマス、インジウム、スズ又はテルルから選ばれる一以上である光電変換素子の作製方法。 Providing a layer having selenium on the first electrode;
Providing a base layer having an element X on the layer having selenium;
A step of performing a heat treatment;
Forming a hole injection blocking layer containing tin, gallium and oxygen on the layer containing selenium;
Providing a second electrode on the hole injection blocking layer, and
The method for producing a photoelectric conversion element, wherein the element X is one or more selected from silver, bismuth, indium, tin, or tellurium. 請求項５又は請求項６において、
前記加熱処理は、第１の工程乃至第３の工程に分けて処理され、
前記第１の工程は、５０℃以上９０℃以下であり、
前記第２の工程は、前記第１の工程の後に行われ、前記第１の工程の温度より高く、かつ７０℃以上１７０℃以下であり、
前記第３の工程は、前記第２の工程の後に行われ、前記第２の工程の温度より高く、かつ１１０℃以上２２０℃以下である光電変換素子の作製方法。 In claim 5 or claim 6,
The heat treatment is divided into a first process to a third process,
The first step is 50 ° C. or higher and 90 ° C. or lower,
The second step is performed after the first step, is higher than the temperature of the first step, and is 70 ° C. or higher and 170 ° C. or lower,
The third step is a method for manufacturing a photoelectric conversion element which is performed after the second step and is higher than the temperature of the second step and is 110 ° C. or higher and 220 ° C. or lower. 請求項５乃至請求項７のいずれか一において、
前記正孔注入阻止層は、第１の工程及び第２の工程に分けて、真空中で連続して成膜され、
前記第１の工程は、前記第２の工程の前に行われ、
前記第２の工程は、前記第１の工程よりも成膜ガス全体に占める酸素の割合が高い光電変換素子の作製方法。 In any one of Claims 5 thru | or 7,
The hole injection blocking layer is divided into a first step and a second step, and is continuously formed in a vacuum,
The first step is performed before the second step,
The second step is a method for manufacturing a photoelectric conversion element in which the proportion of oxygen in the entire deposition gas is higher than that in the first step.
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