JP2018152701A - 線形増幅器、及び電力変換装置 - Google Patents

Abstract

【課題】 複数の半導体パワーデバイスを直列接続して構成される線形増幅器において、電力損失を低減し、変換効率を向上させる。【解決手段】線形増幅器は、直列回路を構成する複数の半導体パワーデバイスの各素子に基準電圧を設定する構成として、ダイオードクランプ形線形増幅回路（ＤＣＬＡ）が備えるクランプダイオードに代えてフライングキャパシタを用いた構成である。フライングキャパシタを備えた線形増幅器（FCLA：Flying-Capacitor Linear Amplifier）は、直列回路を構成する複数の半導体パワーデバイスの各素子に対する基準電圧の設定をフライングキャパシタの充電電圧で行うことによって、ダイオードクランプ形線形増幅回路で発生するダイオードによる電力損失を無くし、変換効率を向上させる。【選択図】図１

Description

本発明は、入力信号を線形増幅して出力端から出力する線形増幅器、及び直流電源の電圧を入力信号に応じて交流電圧又は直流電圧に変換する電力変換装置に関する。

半導体パワーデバイスを用いて電圧、電流、周波数、直流交流等を変換するパワーエレクトロニクスの技術分野において、半導体パワーデバイスのスイッチング動作を用いた電力変換が知られている。このスイッチングを用いた電力変換は、例えば変換効率が９５％の高効率が得られる一方、出力電圧波形がパルス状になり、電磁ノイズや高調波が発生するという課題がある。

スイッチング動作による電力変換に対して、例えばＢ級アンプ等の線形動作によって任意の電圧波形を出力する線形増幅回路が知られている。線形増幅回路の増幅は線形動作によるため、出力電圧波形を任意の線形波形とすることができるが、半導体パワーデバイスの素子で発生する損失が大きく、理論効率が７８．５％に止まり、変換効率が低いという課題がある。

線形増幅回路の変換効率を向上させるものとしてダイオードクランプ形線形増幅回路（DCLA：Diode Clamped Linear Amplifier）が提案されている。このダイオードクランプ形線形増幅回路は、基本的には上記したＢ級アンプ等の線形増幅回路と同様に動作するが、半導体パワーデバイスを多直列に用いることにより、素子一つ当たりに印加される電圧を低下させることによって効率を向上させている。

ダイオードクランプ形線形増幅回路は、多直列した半導体パワーデバイスの素子の内、一部の素子のみを線形領域で使用し、他の素子については飽和領域でスイッチング動作させることによって電力損失を低減させる。この構成では、素子の直列数を増やすほど、電力損失をより低減させることができる（例えば、特許文献１、非特許文献１）。

図２１はダイオードクランプ形線形増幅回路の一構成例を示している。図２１において、ダイオードクランプ形線形増幅回路１０１は、複数の半導体パワーデバイス（Ｑ1〜Ｑ4、Ｑ5〜Ｑ8）が直列接続された直列回路１０２と、各半導体パワーデバイス（Ｑ1〜Ｑ4、Ｑ5〜Ｑ8）に接続された複数のダイオードクランプ回路１０３とを備える。

直列回路１０２には直流電源１１１によって直流電圧が印加されると共に、各半導体パワーデバイス（Ｑ1〜Ｑ4、Ｑ5〜Ｑ8）には各ダイオードクランプ回路１０３によって段階的な電圧が印加される。各半導体パワーデバイス（Ｑ1〜Ｑ4、Ｑ5〜Ｑ8）は、各ダイオードクランプ回路１０３が印加する電圧に応じて定められた各線形領域で入力信号を線形増幅し、出力電流を負荷１１２に出力する。

国際公開ＷＯ２０１２／０６６８３９

「ダイオードクランプ回路を用いた高効率線形増幅回路」 IEEJ Trans.IA,Vol.127,No.1,2007,p9-16

ダイオードクランプ形線形増幅回路は線形動作を行うため、出力電圧波形を任意の波形に形成することができる他、半導体パワーデバイスの素子の直列数を増やすことにより高効率化を図ることができる。一方、出力電流がクランプダイオードを流れることによって、このクランプダイオードで電力損失が発生する。そのため、線形動作で発生する電力損失以外のクランプダイオードで発生する電力損失によって効率向上に限界がある。

図２２はクランプダイオードで発生する電力損失を説明するための図である。図２２（ａ）はダイオードクランプ形線形増幅回路の出力電圧例を示し、図２２（ｂ）はダイオードクランプ形線形増幅回路の電圧状態を説明するための図である。なお、図２２（ｂ）では直流電源の電源電圧Ｅにおいて、正極側の印加電圧をＥ／２とし、負極側の印加電圧を−Ｅ／２としている。

図２２（ｂ）において、半導体パワーデバイスの各素子には印加電圧Ｅ／２からダイオードによる電圧降下分を差し引いた電圧が印加されるため、出力電圧に用いられる電圧は印加電圧Ｅ／２よりも低い電圧となる。そのため、ダイオードによる電圧降下分は電力損失となる。

したがって、従来提案されているダイオードクランプ形線形増幅回路（ＤＣＬＡ）は、クランプダイオードを用いて動作するため、その損失が大きく、効率向上に限界があるという課題がある。

また、各半導体パワーデバイスの素子のソース端には、クランプダイオードを介して素子毎に異なる直流電圧を印加するため複数の直流電圧が必要となる。そのため、半導体パワーデバイスの素子の直列数に応じた個数の直流電圧が求められるため、直流電源の構成が複雑となる課題がある他、任意の電圧を出力するためにとり得る動作モードが１つのみであるため、ゲート制御の拡張性が乏しいという課題がある。

本発明は、入力信号を線形増幅して出力端から出力する線形増幅器の態様、及び線形増幅器を備える、直流を交流又は直流に電力変換する電力変換装置の態様を含む。

（線形増幅器の態様）
本発明の線形増幅器は、直列回路を構成する複数の半導体パワーデバイスの各素子の基準電圧を設定する構成として、ダイオードクランプ形線形増幅回路（ＤＣＬＡ）が備えるクランプダイオードに代えてフライングキャパシタを用いた構成である。

本発明のフライングキャパシタを備えた線形増幅器（FCLA：Flying-Capacitor Linear Amplifier）は、直列回路を構成する複数の半導体パワーデバイスの各素子に対する基準電圧の設定をフライングキャパシタの充電電圧で行うことによって、ダイオードクランプ形線形増幅回路で発生するダイオードによる電力損失を無くし、変換効率を向上させる。

本発明の線形増幅器は、
（ａ）線形増幅器の出力端に対して少なくとも何れか一方の極側において、２個以上のＭＯＳＦＥＴを直列接続した直列回路と、
（ｂ）直列回路の各ＭＯＳＦＥＴのソース端の電位をそれぞれ異なる電位に保持する複数のフライングキャパシタと、
（ｃ）各ＭＯＳＦＥＴのゲート端に入力信号を入力する入力回路と
を備える。

直列回路は、線形増幅器において、直流電源と接続する電源側入力端と線形増幅器の出力端との間に接続され、直列回路を構成する直列接続された各ＭＯＳＦＥＴのソース端に対してそれぞれフライングキャパシタが接続され、各ＭＯＳＦＥＴのゲート端には入力回路が接続される。

直列回路の各ＭＯＳＦＥＴは、ＭＯＳＦＥＴのソース端には各フライングキャパシタ、及び電源からそれぞれの電圧が印加されて基準電圧が設定され、各ＭＯＳＦＥＴのゲート電位もしくはドレイン電位が定まる。各ＭＯＳＦＥＴは、フライングキャパシタや電源電圧によって定められた各ソース端子の電位に対して入力信号の電圧の高低が如何なる状態にあるかによって、そのＭＯＳＦＥＴの動作状態（動作領域）が変わり、ゲート端に印加される入力信号の電圧との関係に基づいて、線形領域、飽和領域、遮断領域において動作する。直列回路中のＭＯＳＦＥＴの飽和領域又は遮断領域での動作状態において、入力信号の電圧によってオン状態あるいはオフ状態に切り替わるＭＯＳＦＥＴによって線形増幅器の直列回路を流れる電流経路が切り替わり、電流経路内において線形領域で動作するＭＯＳＦＥＴによって線形増幅が行われる。

電流経路中のＭＯＳＦＥＴにおいて、線形動作を行うＭＯＳＦＥＴは、ＭＯＳＦＥＴのドレイン電位が電源電圧となるＭＯＳＦＥＴ、あるいはフライングキャパシタによって設定される基準電圧が、入力信号を複数領域に区分したときの各区分の上限及び下限の範囲内となるＭＯＳＦＥＴである。なお、直列回路のＭＯＳＦＥＴにおいて、一つの入力信号に対して一つのＭＯＳＦＥＴだけが線形動作を行い、他のＭＯＳＦＥＴは飽和領域あるいは遮断領域の動作を行う。

また、直列回路の複数のＭＯＳＦＥＴの内、遮断領域においてオフ状態となるＭＯＳＦＥＴのドレイン・ソース間電圧はフライングキャパシタによって分圧される。

直列回路の各ＭＯＳＦＥＴのソース端に設定される基準電圧は、直列回路において接地電圧から正方向に電圧を加える方向、あるいは負方向に電圧を減ずる方向に設定され、直列回路を構成する複数のＭＯＳＦＥＴの内、１つのＭＯＳＦＥＴのみが線形領域で動作し、他のＭＯＳＦＥＴは飽和領域又は遮断領域で動作する。線形領域で動作するＭＯＳＦＥＴは、入力信号の電圧と各ＭＯＳＦＥＴの基準電圧との関係に基づいて、入力信号の電圧の変化に応じて順次切り替わる。線形領域で動作するＭＯＳＦＥＴが順次切り替わることによって、入力信号において線形増幅される範囲が順次切り替わり、入力信号の全範囲について線形増幅が行われる。

したがって、線形増幅器の直列回路は、直列回路を構成する複数のＭＯＳＦＥＴの内、線形領域で動作するＭＯＳＦＥＴを入力信号の電圧変化に応じて順次切り替えることによって、複数に分割された入力信号の各電圧範囲で線形増幅を行う。

線形増幅を行う電圧範囲の個数は基準電圧の個数により定まり、ＭＯＳＦＥＴのソース端に接続するフライングキャパシタの個数により定まる。したがって、フライングキャパシタの個数を増加し、基準電圧の個数を増加することによって、分割して行う線形増幅の電圧範囲を小さな電圧範囲に設定することができる。

本発明の線形増幅器において、線形動作するＭＯＳＦＥＴはソースフォロワとして動作し、電圧増幅率１の電流増幅回路として動作する。

（フライングキャパシタ）
フライングキャパシタは、
（１）ＭＯＳＦＥＴのソース端の電圧をＭＯＳＦＥＴ毎に各基準電圧に電圧設定する機能
（２）ＭＯＳＦＥＴのドレイン・ソース間の電圧に設定する機能
の各機能を奏する。

（１：ソース端の電圧設定）
ソース端の電圧設定によって、直列回路が備える複数のＭＯＳＦＥＴの中から増幅動作あるいは導通状態（オン状態）となるＭＯＳＦＥＴと、非導通状態（オフ状態）となるＭＯＳＦＥＴとを分けて動作させる。入力信号の電圧範囲に対して、ソース端に設定された電圧が低い場合にはＭＯＳＦＥＴは線形増幅あるいは導通状態となり、ソース端に設定された電圧が高い場合には、ＭＯＳＦＥＴは非導通状態となる。

直列回路の各ＭＯＳＦＥＴのソース端に設定される基準電圧を、直列回路において接地電圧から正方向に電圧を加える方向、あるいは負方向に電圧を減ずる方向に設定する。この基準電圧の設定は接続される各フライングキャパシタの保持電圧、及び電源電圧で定まる。このフライングキャパシタの保持電圧は、各フライングキャパシタの設けた絶縁電源もしくは電圧バランス回路によって所定電圧に保持させることができる。

（２：ドレイン・ソース間の電圧設定）
ＭＯＳＦＥＴのドレイン・ソース間の電圧設定により、ＭＯＳＦＥＴの線形領域におけるゲート・出力電圧特性に基づいて、直流電圧を入力信号の電圧変化に応じて線形増幅する。ＭＯＳＦＥＴのゲート電位がそのＭＯＳＦＥＴのソース電位よりも高いとき、飽和領域もしくは線形領域で動作し、ゲート電位がそのＭＯＳＦＥＴのソース電位よりも低いときには遮断領域で動作する。

入力信号の電圧範囲との関係に基づいて直列回路中の複数のＭＯＳＦＥＴの中から線形領域で動作するＭＯＳＦＥＴが一つ選択され、入力信号の電圧変化に伴って選択されるＭＯＳＦＥＴが順次移行する。

（直列回路）
本発明の直列回路の第１の形態は、線形増幅器の出力端に対して、正極側に正側直列回路、及び負極側に負側直列回路を備える。

正側直列回路が備えるＭＯＳＦＥＴはｎ−ＭＯＳＦＥＴであり、負側直列回路が備えるＭＯＳＦＥＴはｐ−ＭＯＳＦＥＴである。この第１の形態において、各フライングキャパシタの電圧は直流電源の電圧以内の設定電圧であり、各フライングキャパシタは、このフライングキャパシタが印加するｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとの間の両ソース端間に接続され、ＭＯＳＦＥＴのソース端間の電圧を前記設定電圧に保持する。正側直列回路の出力は正電圧となり、負側直列回路の出力は負電圧となる。

本発明の直列回路の第３の形態は、線形増幅器の出力端に対して、正側直列回路にＭＯＳＦＥＴ直列回路、負極側にダイオードを直列接続してなるダイオード直列回路を備え、又は、正側直列回路にダイオードを直列接続してなるダイオード直列回路、負極側にＭＯＳＦＥＴ直列回路を備える。この各直列回路において、正側直列回路が備えるＭＯＳＦＥＴはｎ−ＭＯＳＦＥＴであり、負側直列回路が備えるＭＯＳＦＥＴはｐ−ＭＯＳＦＥＴである。正極側のＭＯＳＦＥＴ直列回路は正電圧を出力し、負極側のＭＯＳＦＥＴ直列回路は負電圧を出力する。

（入力回路）
直列回路の第１の形態において、入力回路の第１の形態は、複数のＭＯＳＦＥＴの各ゲート端を接続する接続回路を備え、全ゲート端に共通のゲート電圧を入力する。

また、入力回路の接続回路は、ゲート端との間に接続される過電流防止のゲート抵抗や、ゲート端とソース端との間に接続されるゲート・ソース間の過電圧防止のツェナーダイオードを備える構成とすることができる。

また、直列回路の第１の形態において、入力回路の第２の形態は、複数のＭＯＳＦＥＴの各ゲート端に個別にゲート駆動回路を接続し、各ゲート端に個別のゲート電圧を入力する。

（電力変換装置の態様）
本発明の電力変換装置の態様は、本発明の線形増幅器と直流電源とを備え、線形増幅器の出力端を電力変換装置の出力端として直流電圧を交流電圧あるいは直流電圧に電力変換して出力する。

直流電源は、線形増幅器の正側直列回路の高電圧側と接地電位との間に接続される正側直流電源、及び線形増幅器の負側直列回路の低電圧側と接地電位との間に接続される負側直流電源の２つの直流電源を備えた構成、又は、線形増幅器の負側直列回路の低電圧側を接地電位とし、この接地電位と線形増幅器の正側直列回路の高電圧側との間に接続される１つの直流電源を備えた構成である。

本発明の電力変換装置の態様は、線形増幅器の出力端と電力変換装置の出力端との間に接続されたフルブリッジインバータを備える。フルブリッジインバータは、正極側のＭＯＳＦＥＴ直列回路の出力、又は負極側のＭＯＳＦＥＴ直列回路の出力の何れか一方の出力を反転させて交流を出力する。

本願の形態によれば、直列素子数の変更に対してゲート制御の拡張性を高めることができる。

本願の形態によれば、各ＭＯＳＦＥＴに対して異なる直流電圧を印加する素子としてクランプダイオードに代えてフライングキャパシタを用いることによって、ＭＯＳＦＥＴの個数に応じた直流電圧を供給するための複雑な直流電源が不要となり、直流電源の構成に対する要求を低減し、簡易な構成の直流電源で動作させることができ、また、ＭＯＳＦＥＴの素子数の増減に対するゲート制御の拡張性を高めることができる。

本願の形態によれば、各ＭＯＳＦＥＴのゲートに個別にゲート駆動回路を設けることにより、フライングキャパシタの電圧バランスを実現することが可能となり、また、各ＭＯＳＦＥＴの電力損失を均等化することができる。

以上説明したように、本発明によれば、クランプダイオードを用いることにより生じる電力損失を低減することができる。

本発明のｎ個のＭＯＳＦＥＴを直列接続したｎ直列回路を備える線形増幅器の構成例を説明するための図である。 本発明のｎ個のＭＯＳＦＥＴを直列接続したｎ直列回路の別の構成例を説明するための図である。 本発明の線形増幅器による変換効率の向上を説明するための図である。 本発明の２直列回路の一構成例を説明するための図である。 本発明の２直列回路の線形増幅器の動作例を説明するための図である。 本発明の２直列回路の線形増幅器の動作例を説明するための信号図である。 本発明の２直列回路の線形増幅器の動作例を説明するための図である。 本発明の４直列回路の一構成例を説明するための図である。 本発明の４直列回路の線形増幅器の動作例を説明するための図である。 本発明の４直列回路の線形増幅器の動作例を説明するための信号図である。 本発明の４直列回路の線形増幅器の動作例を説明するための図である。 本発明の４直列回路の線形増幅器の動作例を説明するための図である。 本発明の３直列回路の構成例を説明するための図である。 本発明の６直列回路の一構成例を説明するための図である。 本発明の６直列回路の線形増幅器の動作例を説明するための信号図である。 本発明の６直列回路の線形増幅器の動作例を説明するための図である。 本発明の５直列回路の構成例を説明するための図である。 本発明の線形増幅器の他の構成例を説明するための図である。 本発明の線形増幅器の実施例による変換効率を説明するための図である。 直列数ｎに対する線形増幅器FCLAと線形増幅器DCLAの理論変換効率の差を示すグラフである。 ダイオードクランプ形線形増幅回路の一構成例を説明するための図である。 クランプダイオードで発生する電力損失を説明するための図である。

以下、本願発明の実施の形態について、図を参照しながら詳細に説明する。線形増幅器、及び線形増幅器を備えた電力変換装置において、図１〜図３を用いてｎ個のＭＯＳＦＥＴを直列接続したｎ直列回路を備える線形増幅器の構成例を説明し、図４〜図７を用いて２個のＭＯＳＦＥＴを直列接続した２直列回路を備える線形増幅器の構成例を説明し、図８〜図１３を用いて３個又は４個のＭＯＳＦＥＴを直列接続した３直列回路及び４直列回路を備える線形増幅器の構成例を説明し、図１４〜図１７を用いて５個又は６個のＭＯＳＦＥＴを直列接続した５直列回路及び６直列回路を備える線形増幅器の構成例を説明し、図１８を用いて正極側あるいは負極側の片側にのみＭＯＳＦＥＴの直列回路を備える構成例を説明する。また、図１９，２０を用いて本発明の線形増幅器の実施例による変換効率を説明する。

（ｎ直列回路による構成）
図１はｎ個のＭＯＳＦＥＴを直列接続したｎ直列回路を備える線形増幅器の構成例を説明するための図であり、図１（ａ）は回路構成例を示し、図１（ｂ）は出力電圧と線形動作するＭＯＳＦＥＴとの関係を示している。

図１（ａ）に示す線形増幅器１は、複数のＭＯＳＦＥＴ（Ｑ1，Ｑ2，…，Ｑk，…，Ｑn，Ｑnp，…，Ｑ2p，Ｑ1p）を直列接続した直列回路２（２Ａ、２Ｂ）と、各ＭＯＳＦＥＴのソース端の電位をそれぞれ異なる電位に保持する複数のフライングキャパシタ３（Ｃ1，Ｃ2，…，ｃn-1）と、各ＭＯＳＦＥＴのゲート端に入力信号ｖinを入力する入力回路４とを備える。接地電位を基準としたとき、ソース端の基準電圧はフライングキャパシタによる電圧と電源電圧とによって定まる。なお、図１（ａ）に示す入力回路４は、各ＭＯＳＦＥＴ（Ｑ1，Ｑ2，…，Ｑk，…，Ｑn，Ｑnp，…，Ｑ2p，Ｑ1p）に共通の入力信号ｖinを入力する構成例である。入力回路４はこの構成に限らず、各ＭＯＳＦＥＴのゲート端に個別に入力信号を入力する構成としてもよい。

直列回路２（２Ａ，２Ｂ）は、直流電源１１（１１Ａ，１１Ｂ）と線形増幅器１の出力端９outとの間に接続される。

直列回路２（２Ａ，２Ｂ）は、線形増幅器１の出力端９outに対して、正極側の正側直列回路２Ａと、負強側の負側直列回路２Ｂとを備える。正側直列回路２Ａが備えるＭＯＳＦＥＴ（Ｑ1，Ｑ2，…，Ｑk，…，Ｑn）はｎ−ＭＯＳＦＥＴであり、負側直列回路２Ｂが備えるＭＯＳＦＥＴ（Ｑnp，…，Ｑkp，Ｑ2p，Ｑ1p）はｐ−ＭＯＳＦＥＴである。正側直列回路２Ａが備えるｎ−ＭＯＳＦＥＴ（Ｑ1，Ｑ2，…，Ｑk，…，Ｑn）の個数ｎ、及び負側直列回路２Ｂが備えるｐ−ＭＯＳＦＥＴ（Ｑnp，…，Ｑkp，Ｑ2p，Ｑ1p）の個数ｎは、２個以上の任意の個数とすることができ、同一の線形増幅器１では正側直列回路２Ａと負側直列回路２Ｂが備える各ＭＯＳＦＥＴの個数ｎは同数である。

正側直列回路２Ａにおいて、ｎ−ＭＯＳＦＥＴ（Ｑ1）のドレイン端は直流電源Ｅ1の正極側に接続され、ｎ−ＭＯＳＦＥＴ（Ｑ1）のソース端は隣接するｎ−ＭＯＳＦＥＴ（Ｑ2）のドレイン端に接続される。同様に、隣接する２つのｎ−ＭＯＳＦＥＴにおいて、直流電源の正極側にあるｎ−ＭＯＳＦＥＴのソース端は出力端９out側にあるｎ−ＭＯＳＦＥＴのドレイン端に接続される。最も出力端９out側にあるｎ−ＭＯＳＦＥＴ（Ｑn）のソース端は出力端９outに接続され、出力端９outは負荷１２に接続される。

同様に、負側直列回路２Ｂにおいて、ｐ−ＭＯＳＦＥＴ（Ｑ1p）のドレイン端は直流電源Ｅ2の負極側に接続され、ｐ−ＭＯＳＦＥＴ（Ｑ1p）のソース端は隣接するp−ＭＯＳＦＥＴ（Ｑ2p）のドレイン端に接続される。同様に、隣接する２つのｐ−ＭＯＳＦＥＴにおいて、直流電源の負極側にあるｐ−ＭＯＳＦＥＴのソース端は出力端９out側にあるp−ＭＯＳＦＥＴのドレイン端に接続される。最も出力端９out側にあるｐ−ＭＯＳＦＥＴ（Ｑnp）は出力端９outに接続され、出力端９outは負荷１２に接続される。正側直列回路２Ａは正電圧を出力し、負側直列回路２Ｂは負電圧を出力する。なお、図１ではｐ−ＭＯＳＦＥＴ（Ｑkp）は図示していない。

フライングキャパシタ３（Ｃ1，Ｃ2，…，Ｃn-1）は、各フライングキャパシタ３が印加するｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとの間の両ＭＯＳＦＥＴのソース端間に接続され、各ＭＯＳＦＥＴのソース端間の電圧を設定電圧に保持する。

フライングキャパシタ３（Ｃ1）は、ｎ−ＭＯＳＦＥＴ（Ｑ1）のソース端とｐ−ＭＯＳＦＥＴ（Ｑ1p）のソース端間に接続され、フライングキャパシタ３（Ｃ2）は、ｎ−ＭＯＳＦＥＴ（Ｑ2）のソース端とｐ−ＭＯＳＦＥＴ（Ｑ2p）のソース端間に接続される。他のフライングキャパシタ３（Ｃ3〜Ｃn-1）についても、ｎ−ＭＯＳＦＥＴ（Ｑ3〜Ｑn-1）のソース端とｐ−ＭＯＳＦＥＴ（Ｑ3p〜Ｑn-1p）のソース端間に接続される。ｎ−ＭＯＳＦＥＴ（Ｑn）のソース端は出力端９outに接続され、ｐ−ＭＯＳＦＥＴ（Ｑnp）のソース端は出力端９outに接続される。

フライングキャパシタ３（Ｃ1，Ｃ2，…，Ｃn-1）は、絶縁電源もしくは電圧バランス回路による充電により、規定電圧に電圧保持される。例えば、ｎ個のＭＯＳＦＥＴを直列接続して構成される直列回路において、直流電源の電圧を電圧Ｅとしたときには、ｋ番目のフライングキャパシタ３（Ｃｋ）は（ｎ−ｋ）Ｅ／ｎとし、これによってｎ−ＭＯＳＦＥＴ（Ｑｋ）とｐ−ＭＯＳＦＥＴ（Ｑｋ）のソース端に電圧（ｎ−ｋ）Ｅ／ｎを保持させる。この例では、直流電源の電圧Ｅを基準電圧とし、この電圧を１／ｎに分割した電圧幅を各フライングキャパシタ３の保持電圧の電圧幅としているが、各フライングキャパシタ３の保持電圧の電圧幅は等しい電圧幅に限らず、任意の電圧幅とすることができる。

フライングキャパシタ３（Ｃ1，Ｃ2，…，Ｃn-1）にはそれぞれ絶縁電源５あるいは電圧バランス回路（図示していない）が接続され、この絶縁電源あるいは電圧バランス回路によって各フライングキャパシタ３（Ｃ1，Ｃ2，…，Ｃn-1）の電圧を設定電圧に保持する。電圧バランス回路は、フライングキャパシタの電圧を所定電圧に保持する付加回路であり、絶縁を要しない回路構成である。

図１に示す構成において、直流電源１１は、電圧Ｅ1の正側直流電源１１Ａと電圧Ｅ2の負側直流電源１１Ｂとを直列接続すると共に、両直流電源の接続点を接地した構成である。この構成によれば、正側直流電源１１Ａの電圧Ｅ1を正側直列回路２Ａに印加し、負側直流電源１１Ｂの電圧Ｅ2を負側直列回路２Ｂに印加する。電圧Ｅ1と電圧Ｅ2とは任意の電圧とすることができ、互いに異なる電圧あるいは同電圧とすることができる。

フライングキャパシタ３の各Ｃ1，Ｃ2，…，Ｃn-2，Ｃn-1の各電圧Ｅ11，Ｅ12，…，Ｅ1n-2，Ｅ1n-1は電源電圧Ｅ1の２倍の電圧２Ｅ1を分圧した電圧であり、これらの電圧間はＥ11＞Ｅ12＞，…Ｅ1n-2＞Ｅ1n-1の関係を有して設定される。

正側直列回路２Ａの各ｎ−ＭＯＳＦＥＴにおいて、各ｎ−ＭＯＳＦＥＴ（Ｑ）のソース端の電位はフライングキャパシタ３の電圧、及び電源電圧によって設定され、ドレイン・ソース端間電圧は、電源電圧とフライングキャパシタの電圧との電圧差、あるいは隣接するフライングキャパシタの電圧差によって設定される。また、接地電位を基準としたときには、ソース端の電位はフライングキャパシタが保持する電圧値だけでなく、直流電源の電圧値も関連して定まる。例えば、正側直列回路のＭＯＳＦＥＴのソース電位については負側直流電源の電圧値が関連し、負側直列回路のＭＯＳＦＥＴのソース電位については正側直流電源の電圧値が関連する。

図１の回路構成では、ｎ−ＭＯＳＦＥＴ（Ｑ1）のソース端における電圧はフライングキャパシタ３（Ｃ1）によって電圧Ｅ11及び負側直流電源Ｅ2に基づいて設定され、ドレイン・ソース間電圧は、正側直流電源１１Ａの電圧Ｅ1、フライングキャパシタ３（Ｃ1）の電圧Ｅ11、及び負側直流電源１１Ｂの電圧Ｅ2により（Ｅ1−（Ｅ11−Ｅ2））が印加される。ｎ−ＭＯＳＦＥＴ（Ｑ2）のソース端における基準電圧はフライングキャパシタ３（Ｃ2）によって電圧Ｅ12及び負側直流電源Ｅ2に基づいて設定され、ドレイン・ソース間電圧は、フライングキャパシタ３（Ｃ1）の電圧Ｅ11とフライングキャパシタ３（Ｃ2）の電圧Ｅ12との電圧差（Ｅ11−Ｅ12）が印加される。ｎ−ＭＯＳＦＥＴ（Ｑ3）〜ｎ−ＭＯＳＦＥＴ（Ｑn-1）のソース端の基準電圧、及びドレイン・ソース間電圧も同様に設定される。

ｎ−ＭＯＳＦＥＴ（Ｑn）のソース端は出力端子であるため、出力電圧が接地電圧"０"で負荷に電流が流れない場合には、ドレイン・ソース間電圧は、フライングキャパシタ３（Ｃn-1）の電圧Ｅ1n-1と接地電圧との電圧差Ｅ1n-1が印加される。

一方、負側直列回路２Ｂの各ｐ−ＭＯＳＦＥＴにおいても、正側直列回路２Ａの各ｎ−ＭＯＳＦＥＴと同様に、各ｐ−ＭＯＳＦＥＴ（Ｑ）のソース端の電圧はフライングキャパシタ３の電圧と正側直流電源に基づいて設定され、ドレイン・ソース端間電圧は、電源電圧とフライングキャパシタの電圧との電圧差、あるいは隣接するフライングキャパシタの電圧差によって設定される。

入力回路４は、正側直列回路２Ａの各ｎ−ＭＯＳＦＥＴ（Ｑ1，Ｑ2，…，Ｑk，…，Ｑn）の各ゲート端、及び負側直列回路２Ｂの各ｐ−ＭＯＳＦＥＴ（Ｑ1p，Ｑ2p，…，Ｑkp，…，Ｑnp）の各ゲート端を、それぞれゲート抵抗６を介して入力端９inに接続して構成される入力端９inから入力された入力信号は、各ゲート抵抗６を介して正側直列回路２Ａ及び負極側の直列回路２Ｂの各ＭＯＳＦＥＴに共通に入力される。なお、ゲート抵抗６は、ゲート端への過電流を防止する。また、各ＭＯＳＦＥＴにおいて、ゲート端とソース端との間にはゲート・ソース間の過電圧防止のツェナーダイオード７が設けられる。

正側直列回路２Ａの各ｎ−ＭＯＳＦＥＴ（Ｑ1，Ｑ2，…，Ｑk，…，Ｑn）及び負側直列回路２Ｂの各ｐ−ＭＯＳＦＥＴ（Ｑ1p，Ｑ2p，…，Ｑkp，…,Ｑnp）は、各ＭＯＳＦＥＴのソース端に設定された電圧と、入力端９inに入力された入力信号ｖinの電圧変化との関係に基づいて導通又は非導通状態で動作し、各ＭＯＳＦＥＴのドレイン・ソース間の電圧と、入力端９inに入力された入力信号ｖinの電圧変化との関係に基づいて線形領域、飽和領域、あるいは遮断領域で動作する。

このＭＯＳＦＥＴの動作において、直列回路２が備えるＭＯＳＦＥＴの内で１つのＭＯＳＦＥＴのみが線形領域で動作して入力信号ｖinを線形増幅し、残りのＭＯＳＦＥＴについては飽和領域又は遮断領域で動作するオン状態又はオフ状態となり、直流電源１１と負荷１２との間に電流経路が形成される。

例えば、入力信号ｖinの電圧がｎ−ＭＯＳＦＥＴ（Ｑ1）のソース端に設定した電圧よりも高電圧である電圧範囲にある場合には、ｎ−ＭＯＳＦＥＴ（Ｑ1）は線形領域あるいは飽和領域の電源電圧を出力する動作モードで動作し、ｎ−ＭＯＳＦＥＴ（Ｑ2，…，Ｑk，…，Ｑn）及びｐ−ＭＯＳＦＥＴ（Ｑ1p，Ｑ2p，…，Ｑkp，…,Ｑnp）は飽和領域あるいは遮断領域で動作し、ｎ−ＭＯＳＦＥＴ（Ｑ2，…，Ｑk，…，Ｑn）はオン状態となり、ｐ−ＭＯＳＦＥＴ（Ｑ1p，Ｑ2p，…，Ｑkp，…,Ｑnp）はオフ状態となる。この動作状態では、正側直流電源１１Ａから正側直列回路２Ａを介して負荷１２に至る電流経路が形成される。

この電流経路において、ｎ−ＭＯＳＦＥＴ（Ｑ1）が線形領域で動作することで入力信号ｖinを線形増幅する。図１（ｂ）の領域Ａ1は、このｎ−ＭＯＳＦＥＴ（Ｑ1）による線形増幅の状態を示している。

入力信号ｖinの電圧がｎ−ＭＯＳＦＥＴ（Ｑk）のソース端に設定した電圧よりも高電圧であり、かつ、ｎ−ＭＯＳＦＥＴ（Ｑk-1）のソース端に設定した電圧よりも低電圧もしくはｎ−ＭＯＳＦＥＴ（Ｑk）のゲート端のターンオンしきい値よりも低電圧である電圧範囲にある場合には、ｎ−ＭＯＳＦＥＴ（Ｑk）は線形領域で動作し、ｎ−ＭＯＳＦＥＴ（Ｑk+1，…，Ｑn）及びｐ−ＭＯＳＦＥＴ（Ｑ1p，Ｑ2p，…，Ｑkp，…,Ｑnp）は飽和領域あるいは遮断領域で動作し、ｎ−ＭＯＳＦＥＴ（Ｑk+1，…，Ｑn）はオン状態となり、ｐ−ＭＯＳＦＥＴ（Ｑ1p，Ｑ2p，…，Ｑnp）はオフ状態となる。この動作状態では、負側直流電源１１Ｂから負側直列回路２Ｂの一部及び正側直列回路２Ａの一部を介して負荷１２に至る電流経路が形成される。この電流経路において、ｎ−ＭＯＳＦＥＴ（Ｑk）が線形領域で動作することで入力信号ｖinを線形増幅する。図１（ｂ）の領域Ａkは、このｎ−ＭＯＳＦＥＴ（Ｑk）による線形増幅の状態を示している。

ここで、フライングキャパシタに保持させる電圧を（ｎ−ｋ）Ｅ／ｎとし、ソース端に（ｎ−ｋ）Ｅ／ｎを印加したＭＯＳＦＥＴが線形動作を行う場合には、この線形動作を行うＭＯＳＦＥＴのドレイン電位をｋＥ／ｎとする電流経路が形成される。この電流経路では、各ＭＯＳＦＥＴのドレイン・ソース間の電圧降下の最大値はＥ／ｎとなる。

また、オフ状態のＭＯＳＦＥＴは、フライングキャパシタによってドレイン・ソース間電圧が電源電圧Ｅの１／ｎに分圧されるため、耐圧が１／ｎのＭＯＳＦＥＴを用いることができる。

図２はｎ個のＭＯＳＦＥＴを直列接続したｎ直列回路の別の構成例を説明するための図である。図２に示す構成例は、図１に示した構成例の入力回路４Ａに代えて入力回路４Ｂを備える。入力回路４Ｂは、正側直列回路２Ａのｎ−ＭＯＳＦＥＴ（Ｑ1，Ｑ2，…，Ｑk，…，Ｑn）及びｐ−ＭＯＳＦＥＴ（Ｑ1p，Ｑ2p，…，Ｑkp，…,Ｑnp）の各ゲート端に対して個別のゲート駆動回路（G,D）８を備える。各ゲート駆動回路８は、接続される各ＭＯＳＦＥＴのゲート端にそれぞれ異なる入力信号ｖinを入力する。各ゲート駆動回路（G,D）８は、外部の制御コントローラ（図示していない）から送られたそれぞれ個別の制御信号によって異なる入力信号ｖinを各ＭＯＳＦＥＴに入力する。

ゲート駆動回路８を各ＭＯＳＦＥＴのゲート端に接続することによって、フライングキャパシタの電圧バランスの制御や、各ＭＯＳＦＥＴでの損失を均一化する制御が可能となる。

図３は本発明の線形増幅器による変換効率の向上を説明するための図である。図３は、従来のダイオードを用いたダイオードクランプ形線形増幅回路（ＤＣＬＡ：Diode Clamped Linear Amplifier）と本発明のフライングキャパシタを備えた線形増幅器（ＦＣＬＡ：Flying-Capacitor Linear Amplifier）との出力電圧を模式的に示している。

ＤＣＬＡの場合には、出力の電流経路中にダイオードが存在するため、このダイオードのオン電圧降下分によって電圧が降下する。これに対して、本発明のフライングキャパシタを備えた線形増幅器（ＦＣＬＡ）によればダイオードによる損失分が発生しないため、ＤＣＬＡと比較して高い変換効率が得られる。

（２直列回路による構成）
次に、一方の極性の直列回路が２つのＭＯＳＦＥＴで構成される２直列回路の構成例、及び動作例について図４〜図７を用いて説明する。図４は２直列回路の一構成例を示している。

図４に示す構成例において、線形増幅器１Ａは、２個のｎ−ＭＯＳＦＥＴ（Ｑ1，Ｑ2）が直列接続された正側直列回路２Ａ、及び２個のｐ−ＭＯＳＦＥＴ（Ｑ3，Ｑ4）が直列接続された負側直列回路２Ｂを備え、ｎ−ＭＯＳＦＥＴ（Ｑ1）のソース端とｐ−ＭＯＳＦＥＴ（Ｑ4）のソース端との間にフライングキャパシタ３（Ｃ0）が接続され、ｎ−ＭＯＳＦＥＴ（Ｑ1，Ｑ2）及びｐ−ＭＯＳＦＥＴ（Ｑ3，Ｑ4）のゲート端には入力回路４Ａが接続され、共通の入力信号ｖinが入力される。

また、ｎ−ＭＯＳＦＥＴ（Ｑ1）のドレイン端には正側直流電源１１Ａの正極が接続されて電圧Ｅ／２が印加され、ｐ−ＭＯＳＦＥＴ（Ｑ4）のドレイン端には負側直流電源１１Ｂの負極が接続されて電圧Ｅ／２が負方向に印加される。

図５（ａ），（ｂ）は、図４に示す２直列回路の線形増幅器１Ａの動作例を示し、図５（ｃ）は入力信号ｖinを示している。この動作例では、電源電圧を正極側及び負極側をそれぞれＥ／２とし、フライングキャパシタＣ0の保持電圧をＥ／２としている。また、図６（ａ）は入力信号ｖinを示し、図６（ｂ）は出力電圧ｖoutを示し、図６（ｃ），（ｄ）はｎ−ＭＯＳＦＥＴ（Ｑ1）及びｐ−ＭＯＳＦＥＴ（Ｑ4）のドレイン・ソース間電圧ＶQ1，ＶQ4を示し、図６（ｅ），（ｆ）はｎ−ＭＯＳＦＥＴ（Ｑ2）及びｐ−ＭＯＳＦＥＴ（Ｑ3）のドレイン・ソース間電圧ＶQ2，ＶQ3を示している。

図５（ａ）に示す動作例は、入力信号ｖinが図５（ｃ）及び図６（ａ）中の符号Ａの範囲にあるときの動作を示し、正側直列回路２Ａが電流経路となる状態を示している。入力信号ｖinが０＜ｖin＜Ｅ／２の範囲では、ｎ−ＭＯＳＦＥＴ（Ｑ2）はオン状態（図６（ｅ））、ｐ−ＭＯＳＦＥＴ（Ｑ3，Ｑ4）はオフ状態となり、ｎ−ＭＯＳＦＥＴ（Ｑ1）は線形領域で動作する（図６（ｃ））。これにより、直流電源から正側直列回路２Ａを介して負荷に流れる電流経路が形成され、入力信号ｖin（図６（ａ））はｎ−ＭＯＳＦＥＴ（Ｑ1）によって線形増幅される（図６（ｂ））。

一方、図５（ｂ）に示す動作例は、入力信号ｖinが図５（ｃ）及び図６（ａ）中の符号Ｂの範囲の動作であり、負側直列回路２Ｂが電流経路となる状態を示している。入力信号ｖinが−Ｅ／２＜ｖin＜０の範囲にあるときは、ｎ−ＭＯＳＦＥＴ（Ｑ1，Ｑ2）はオフ状態（図６（ｃ），（ｅ））、ｐ−ＭＯＳＦＥＴ（Ｑ3）はオン状態となり（図６（ｆ））、ｐ−ＭＯＳＦＥＴ（Ｑ4）は線形領域で動作する（図６（ｄ））。これにより、負荷から負側直列回路２Ｂを介して負極側から直流電源に流れる電流経路が形成され、入力信号ｖinはｐ−ＭＯＳＦＥＴ（Ｑ4）によって線形増幅される。

なお、上記した動作例は負荷が純抵抗である場合を示し、電流経路を流れる電流の方向は、入力信号ｖinが正電圧であるときは正側直列回路２Ａを電流経路とする正電流が流れ、入力信号ｖinが負電圧であるときは負側直列回路２Ｂを電流経路とする負電流が流れる。図５（ｄ）は負荷を純抵抗とした場合の電流状態を模式的に示している。

これに対して、負荷が純抵抗ではなく、インダクタンス成分やキャパシタンス成分を有している場合にはフライングキャパシタを経由する経路となる。図７（ｂ）は、負側直列回路２Ｂ、フライングキャパシタＣc、及び正側直列回路２Ａを経由して、負電圧入力で正電流出力となる電流経路を示している。なお、図７（ｂ）は図５に示す例とフライングキャパシタの電圧値が異なる場合を示しており、ここではフライングキャパシタを経由する電流経路の一例として挙げている。

インダクタンス成分やキャパシタンス成分を有した負荷では、電圧と電流との間に位相差により異なる電流経路で動作し、入力信号ｖinが正電圧であるときに負側直列回路２Ｂを電流経路とする負電流が流れ、入力信号ｖinが負電圧であるときに正側直列回路２Ａを電流経路とする正電流が流れる動作に限らず、入力信号ｖinが正電圧であるときに正側直列回路２Ａを電流経路とする正電流が流れ、入力信号ｖinが負電圧であるときに負側直列回路２Ｂを電流経路とする負電流が流れる動作となる場合もある。

図５（ｅ）は、負荷が誘導性であるときの電流状態を示している。誘導性負荷によって遅れ電流となるため、入力信号ｖinが正電圧となった時点から遅れて負電流から正電流に切り替わり、入力信号ｖinが負電圧となった時点から遅れて正電流から負電流に切り替わる。

図７（ａ），（ｂ）は、図４（ａ）に示す２直列回路の線形増幅器１Ａの別の動作例を示し、図７（ｃ）は入力信号ｖinを示している。この動作例では、電源電圧を正極側及び負極側をそれぞれＥ／２とし、フライングキャパシタＣ0の保持電圧をＥ／４としている。

図７（ａ）に示す動作例は、入力信号ｖinが図７（ｃ）中の符号Ｃの範囲で、かつ、正電流の動作を示し、正側直列回路２Ａが電流経路となる状態を示している。入力信号ｖinがＥ／２＜ｖin＜Ｅの範囲にあるときは、ｎ−ＭＯＳＦＥＴ（Ｑ2）はオン状態、ｐ−ＭＯＳＦＥＴ（Ｑ3，Ｑ4）はオフ状態となり、ｎ−ＭＯＳＦＥＴ（Ｑ1）は線形領域で動作する。これにより、直流電源から正側直列回路２Ａを介して負荷に流れる電流経路が形成され、入力信号ｖinはｎ−ＭＯＳＦＥＴ（Ｑ1）によって線形増幅される。

一方、図７（ｂ）に示す動作例は、入力信号ｖinが図７（ｃ）中の符号Ｄの範囲の動作で、かつ、負電流の動作を示し、負側直列回路２Ｂが電流経路となる状態を示している。入力信号ｖinが０＜ｖin＜Ｅ／２の範囲にあるときは、ｎ−ＭＯＳＦＥＴ（Ｑ1）及びｐ−ＭＯＳＦＥＴ（Ｑ3）はオフ状態、ｐ−ＭＯＳＦＥＴ（Ｑ4）はオン状態となり、ｎ−ＭＯＳＦＥＴ（Ｑ2）は線形領域で動作する。これにより、直流電源から負側直列回路２Ｂ及び正側直列回路２Ａを介して負荷に流れる電流経路が形成され、入力信号ｖinはｎ−ＭＯＳＦＥＴ（Ｑ2）によって線形増幅される。

入力信号ｖinが図７（ｃ）中の符号Ｄの範囲では、図７（ａ），（ｂ）の何れの動作モードとなるかは負荷条件によって変わる。負荷が純抵抗であるときには、正電圧の場合には図７（ａ）の動作モードとなり、負電圧の場合には図７（ｂ）の動作モードとなる。一方、負荷がインダクタンス成分やキャパシタンス成分を含むときには、電圧と電流との間に位相差により異なる電流経路で動作するため、図７（ａ），（ｂ）の両方の動作モードを取り得る。

（３直列回路，４直列回路による構成）
次に、一方の極性の直列回路が３つのＭＯＳＦＥＴあるいは４つのＭＯＳＦＥＴで構成される３直列回路、４直列回路の構成例、及び動作例について図８〜図１３を用いて説明する。図８は４直列回路の一構成例を示し、図９，図１０は４直列回路の一動作例を示し、図１１，図１２は４直列回路の別に動作例を示し、図１３は３直列回路の構成例を示している。

図８に示す構成例において、線形増幅器１Ｂは、４個のｎ−ＭＯＳＦＥＴ（Ｑ1〜Ｑ4）が直列接続された正側直列回路２Ａ、及び４個のｐ−ＭＯＳＦＥＴ（Ｑ5〜Ｑ8）が直列接続された負側直列回路２Ｂを備え、ｎ−ＭＯＳＦＥＴ（Ｑ1）のソース端とｐ−ＭＯＳＦＥＴ（Ｑ8）のソース端との間にフライングキャパシタ３（Ｃ1）が接続され、ｎ−ＭＯＳＦＥＴ（Ｑ2）のソース端とｐ−ＭＯＳＦＥＴ（Ｑ7）のソース端との間にフライングキャパシタ３（Ｃ2）が接続され、ｎ−ＭＯＳＦＥＴ（Ｑ3）のソース端とｐ−ＭＯＳＦＥＴ（Ｑ6）のソース端との間にフライングキャパシタ３（Ｃ3）が接続され、ｎ−ＭＯＳＦＥＴ（Ｑ1〜Ｑ4）及びｐ−ＭＯＳＦＥＴ（Ｑ5〜Ｑ8）のゲート端には入力回路４Ａが接続され、共通の入力信号ｖinが入力される。

なお、ｎ−ＭＯＳＦＥＴ（Ｑ1）のドレイン端には正側直流電源１１Ａの正極が接続されて電圧Ｅ／２が印加され、ｐ−ＭＯＳＦＥＴ（Ｑ8）のドレイン端には負側直流電源１１Ｂの負極が接続されて電圧Ｅ／２が負方向に印加される例を示している。

図９（ａ）〜（ｄ）は、図８に示す４直列回路の線形増幅器１Ｂの動作例を示している。この動作例は、入力信号ｖinを正極側及び負極側でそれぞれ２つの電圧範囲に分け、各電圧範囲に対応する線形領域で線形増幅させる例である。

電源電圧を正極側及び負極側をそれぞれＥ／２とし、フライングキャパシタＣ1の保持電圧を３Ｅ／４、フライングキャパシタＣ2の保持電圧を２Ｅ／４、及びフライングキャパシタＣ3の保持電圧をＥ／４としている。また、図１０（ａ）は入力信号ｖinを示し、図１０（ｂ）は出力電圧ｖoutを示し、図１０（ｃ）はｎ−ＭＯＳＦＥＴ（Ｑ1）のドレイン・ソース間電圧ＶQ1を示し、図１０（ｄ）はｎ−ＭＯＳＦＥＴ（Ｑ2）のドレイン−ソース間電圧ＶQ2を示し、図１０（ｅ）はｎ−ＭＯＳＦＥＴ（Ｑ3）のドレイン・ソース間電圧ＶQ3を示し、図１０（ｆ）はｎ−ＭＯＳＦＥＴ（Ｑ4）のドレイン・ソース間電圧ＶQ4を示している。

以下、入力信号ｖinが、Ｅ／４＜ｖin＜Ｅ／２の範囲（以下電圧範囲Ａとする）、０＜ｖin＜Ｅ／４の範囲（以下電圧範囲Ｂとする）、−Ｅ／４＜ｖin＜０範囲（以下電圧範囲Ｃとする）、及び−Ｅ／２＜ｖin＜−Ｅ／４の範囲（以下電圧範囲Ｄとする）の各電圧範囲にある場合について示す。

電圧範囲Ａ：
図９（ａ）に示す動作状態は、入力信号ＶinがＥ／４＜ｖin＜Ｅ／２の範囲であるときの動作を示し、正側直列回路２Ａが電流経路となる状態を示している。入力信号ｖinがＥ／４＜ｖin＜Ｅ／２の範囲にあるときは、ｎ−ＭＯＳＦＥＴ（Ｑ2〜Ｑ4）はオン状態（図１０（ｄ）〜図１０（ｆ））、ｐ−ＭＯＳＦＥＴ（Ｑ5〜Ｑ8）はオフ状態となり、ｎ−ＭＯＳＦＥＴ（Ｑ1）は線形領域で動作する（図１０（ｃ））。これにより、直流電源から正側直列回路２Ａを介して負荷に流れる電流経路が形成され、入力信号ｖin（図１０（ａ））はｎ−ＭＯＳＦＥＴ（Ｑ1）によって線形増幅される（図１０（ｂ））。

電圧範囲Ｂ：
図９（ｂ）に示す動作状態は、入力信号ｖinが０＜ｖin＜Ｅ／４の範囲であるときの動作を示し、正側直列回路２Ａ及び負側直列回路２Ｂが電流経路となる状態を示している。入力信号ｖinが０＜ｖin＜Ｅ／４の範囲にあるときは、ｎ−ＭＯＳＦＥＴ（Ｑ3，Ｑ4）はオン状態（図１０（ｅ），図１０（ｆ））、ｐ−ＭＯＳＦＥＴ（Ｑ8）はオン状態、ｎ−ＭＯＳＦＥＴ（Ｑ１）はオフ状態（図１０（ｃ））、ｐ−ＭＯＳＦＥＴ（Ｑ5〜Ｑ7）はオフ状態となり、ｎ−ＭＯＳＦＥＴ（Ｑ2）は線形領域で動作する（図１０（ｄ））。これにより、直流電源から負側直列回路２Ｂ及び正側直列回路２Ａを介して負荷に流れる電流経路が形成され、入力信号ｖin（図１０（ａ））はｎ−ＭＯＳＦＥＴ（Ｑ2）によって線形増幅される（図１０（ｂ））。

電圧範囲Ｃ：
図９（ｃ）に示す動作状態は、入力信号ｖinが−Ｅ／４＜ｖin＜０の範囲であるときの動作を示し、正側直列回路２Ａ及び負側直列回路２Ｂが電流経路となる状態を示している。入力信号ｖinが−Ｅ／４＜ｖin＜０の範囲にあるときの動作は、電圧範囲Ｂで示した動作を極性反転させた動作に相当する。ｐ−ＭＯＳＦＥＴ（Ｑ５，Ｑ６）はオン状態、ｎ−ＭＯＳＦＥＴ（Ｑ1）はオン状態（図１０（ｃ））、ｐ−ＭＯＳＦＥＴ（Ｑ8）はオフ状態、ｎ−ＭＯＳＦＥＴ（Ｑ2〜Ｑ4）はオフ状態（図１０（ｄ）〜（ｆ））となり、ｐ−ＭＯＳＦＥＴ（Ｑ7）は線形領域で動作する。これにより、負荷から負側直列回路２Ｂ及び正側直列回路２Ａを介して直流電源に流れる電流経路が形成され、入力信号ｖin（図１０（ａ））はｐ−ＭＯＳＦＥＴ（Ｑ7）によって線形増幅される。

電圧範囲Ｄ：
図９（ｄ）に示す動作状態は、入力信号ｖinが−Ｅ／２＜ｖin＜−Ｅ／４の範囲であるときの動作を示し、負側直列回路２Ｂが電流経路となる状態を示している。入力信号ｖinが−Ｅ／２＜ｖin＜−Ｅ／４の範囲にあるときの動作は、電圧範囲Ａで示した動作を極性反転させた動作に相当する。ｐ−ＭＯＳＦＥＴ（Ｑ5〜Ｑ7）はオン状態、ｎ−ＭＯＳＦＥＴ（Ｑ1〜Ｑ4）はオフ状態（図１０（ｃ）〜（ｆ））となり、ｐ−ＭＯＳＦＥＴ（Ｑ8）は線形領域で動作する。これにより、負荷から負側直列回路２Ｂを介して直流電源に流れる電流経路が形成され、入力信号ｖin（図１０（ａ））はｐ−ＭＯＳＦＥＴ（Ｑ8）によって線形増幅される。

図１１，図１２は、４直列回路の線形増幅器１Ｂの別の動作例を示している。図１１に示す４直列回路は、図８に示した４直列回路と同様の回路構成において、フライングキャパシタ３（Ｃ1，Ｃ2，Ｃ3）に保持させる電圧を異ならせることによって、図９で示した動作例とは異なる入力信号ｖinの電圧範囲に対応する線形領域で線形増幅を行わせる。

図９で示した動作例は、入力信号ｖinを正極側及び負極側においてそれぞれ２つの電圧範囲に分けて線形増幅を行わせる場合であるのに対して、図１１，１２に示す動作例は、入力信号ｖinを正極側及び負極側においてそれぞれ３つの電圧範囲に分けて線形増幅を行わせる場合を示している。

この動作例では、フライングキャパシタ３（Ｃ1〜Ｃ3）に保持させる電圧について、Ｃ1の保持電圧を（５Ｅ1／３）、Ｃ2の保持電圧を電圧（４Ｅ1／３），Ｃ3の保持電圧を（Ｅ1）として、入力信号ｖinの範囲を３の電圧範囲に分けて線形増幅を行わせる。

図１２（ａ）〜（ｃ）は入力信号ｖinが正電圧である区間における動作状態を示し、図１２（ｄ）は入力信号ｖin及び線形増幅を行わせる３つの電圧範囲（Ａ〜Ｃ）を示している。

以下、入力信号ｖinが、２Ｅ1／３＜ｖin＜Ｅ1の範囲（以下電圧範囲Ａとする）、Ｅ1／３＜ｖin＜２Ｅ1／３の範囲（以下電圧範囲Ｂとする）、及び０＜ｖin＜Ｅ1／３の範囲（以下電圧範囲Ｃとする）の各電圧範囲について示す。

電圧範囲Ａ：
図１２（ａ）に示す動作状態は、入力信号ｖinが２Ｅ1／３＜ｖin＜Ｅ1の範囲であるときの動作を示し、正側直列回路２Ａが電流経路となる状態を示している。入力信号ｖinが２Ｅ1／３＜ｖin＜Ｅ1の範囲にあるときは、ｎ−ＭＯＳＦＥＴ（Ｑ2〜Ｑ4）はオン状態、ｐ−ＭＯＳＦＥＴ（Ｑ5〜Ｑ8）はオフ状態となり、ｎ−ＭＯＳＦＥＴ（Ｑ1）は線形領域で動作する。これにより、直流電源から正側直列回路２Ａを介して負荷に流れる電流経路が形成され、入力信号ｖinはｎ−ＭＯＳＦＥＴ（Ｑ1）によって線形増幅される。

電圧範囲Ｂ：
図１２（ｂ）に示す動作状態は、入力信号ｖinがＥ1／３＜ｖin＜２Ｅ1／３の範囲であるときの動作を示し、正側直列回路２Ａ及び負側直列回路２Ｂが電流経路となる状態を示している。入力信号ｖinがＥ1／３＜ｖin＜２Ｅ1／３の範囲にあるときは、ｎ−ＭＯＳＦＥＴ（Ｑ3，Ｑ4）はオン状態、ｐ−ＭＯＳＦＥＴ（Ｑ8）はオン状態、ｎ−ＭＯＳＦＥＴ（Ｑ1）はオフ状態、ｐ−ＭＯＳＦＥＴ（Ｑ5〜Ｑ7）はオフ状態となり、ｎ−ＭＯＳＦＥＴ（Ｑ2）は線形領域で動作する。これにより、直流電源から負側直列回路２Ｂ及び正側直列回路２Ａを介して負荷に流れる電流経路が形成され、入力信号ｖinはｎ−ＭＯＳＦＥＴ（Ｑ2）によって線形増幅される。

電圧範囲Ｃ：
図１２（ｃ）に示す動作例は、入力信号ｖinが０＜ｖin＜Ｅ1／３の範囲であるときの動作を示し、正側直列回路２Ａ及び負側直列回路２Ｂが電流経路となる状態を示している。入力信号ｖinが０＜ｖin＜Ｅ1／３の範囲にあるときは、ｎ−ＭＯＳＦＥＴ（Ｑ4）はオン状態、ｐ−ＭＯＳＦＥＴ（Ｑ7，Ｑ8）はオン状態、ｎ−ＭＯＳＦＥＴ（Ｑ1，Ｑ2）はオフ状態、ｐ−ＭＯＳＦＥＴ（Ｑ5，Ｑ6）はオフ状態となり、ｎ−ＭＯＳＦＥＴ（Ｑ3）は線形領域で動作する。これにより、直流電源から負側直列回路２Ｂ及び正側直列回路２Ａを介して負荷に流れる電流経路が形成され、入力信号ｖinはｎ−ＭＯＳＦＥＴ（Ｑ3）によって線形増幅される。

次に、３直列回路の構成例を示す。図１３（ｂ）は３直列回路の構成例を示し、図１３（ａ）は図１３（ｂ）の３直列回路と比較するために４直列回路の構成例を示している。

図１３（ｂ）に示す３直列回路の線形増幅器１Ｃの構成例は、３個のｎ−ＭＯＳＦＥＴ（Ｑ1〜Ｑ3）が直列接続された正側直列回路２Ａ、及び３個のｐ−ＭＯＳＦＥＴ（Ｑ4〜Ｑ6）が直列接続された負側直列回路２Ｂを備え、ｎ−ＭＯＳＦＥＴ（Ｑ1）のソース端とｐ−ＭＯＳＦＥＴ（Ｑ6）のソース端との間にフライングキャパシタ３（Ｃ1）が接続され、ｎ−ＭＯＳＦＥＴ（Ｑ2）のソース端とｐ−ＭＯＳＦＥＴ（Ｑ5）のソース端との間にフライングキャパシタ３（Ｃ2）が接続され、ｎ−ＭＯＳＦＥＴ（Ｑ1〜Ｑ3）及びｐ−ＭＯＳＦＥＴ（Ｑ4〜Ｑ6）のゲート端には共通の入力信号ｖinが入力される。

直流電源の電圧をＥ1としたとき、フライングキャパシタ３の保持電圧として、例えば、フライングキャパシタ３（Ｃ1）の電圧を３Ｅ1／４、フライングキャパシタ３（Ｃ2）の電圧を２Ｅ1／４とすることによって、波高値Ｅ1の入力信号ｖinを、０＜ｖin＜Ｅ1／２の電圧範囲とＥ1／２＜ｖin＜Ｅ1の電圧範囲の２つの電圧範囲において線形増幅させることができる。

なお、図１３（ａ）に示した４直列回路の線形増幅器１Ｂの構成例において、各直列回路２Ａ，２Ｂの出力端側に接続されるｎ−ＭＯＳＦＥＴ（Ｑ4）及びｐ−ＭＯＳＦＥＴ（Ｑ5）のドレイン・ソース間に印加される電圧は最大でＥ1／４となる。これに対して、図１３（ｂ）に示す３直列回路の線形増幅器１Ｃの構成例では、各直列回路２Ａ，２Ｂの出力端側に接続されるｎ−ＭＯＳＦＥＴ（Ｑ3）及びｐ−ＭＯＳＦＥＴ（Ｑ4）のドレイン・ソース間に印加される電圧は最大で２Ｅ1／４（＝Ｅ1／２）となるため、３直列回路の線形増幅器１Ｃの構成例のＭＯＳＦＥＴは、４直列回路の線形増幅器１Ｂの構成例と比較して２倍の耐圧が必要である。

（５直列回路，６直列回路による構成）
次に、一方の極性の直列回路が５つのＭＯＳＦＥＴあるいは６つのＭＯＳＦＥＴで構成される５直列回路、６直列回路の構成例、及び動作例について図１４〜図１７を用いて説明する。図１４は６直列回路の一構成例を示し、図１５，図１６は６直列回路の一動作例を示し、図１７は５直列回路の構成例を示している。

図１４に示す構成例において、線形増幅器１Ｄは、６個のｎ−ＭＯＳＦＥＴ（Ｑ1〜Ｑ6）が直列接続された正側直列回路２Ａ、及び６個のｐ−ＭＯＳＦＥＴ（Ｑ7〜Ｑ12）が直列接続された負側直列回路２Ｂを備え、ｎ−ＭＯＳＦＥＴ（Ｑ1）のソース端とｐ−ＭＯＳＦＥＴ（Ｑ12）のソース端との間にフライングキャパシタ３（Ｃ1）が接続され、ｎ−ＭＯＳＦＥＴ（Ｑ2）のソース端とｐ−ＭＯＳＦＥＴ（Ｑ11）のソース端との間にフライングキャパシタ３（Ｃ2）が接続され、ｎ−ＭＯＳＦＥＴ（Ｑ3）のソース端とｐ−ＭＯＳＦＥＴ（Ｑ10）のソース端との間にフライングキャパシタ３（Ｃ3）が接続され、ｎ−ＭＯＳＦＥＴ（Ｑ4）のソース端とｐ−ＭＯＳＦＥＴ（Ｑ9）のソース端との間にフライングキャパシタ３（Ｃ4）が接続され、ｎ−ＭＯＳＦＥＴ（Ｑ5）のソース端とｐ−ＭＯＳＦＥＴ（Ｑ8）のソース端との間にフライングキャパシタ３（Ｃ5）が接続され、ｎ−ＭＯＳＦＥＴ（Ｑ1〜Ｑ6）及びｐ−ＭＯＳＦＥＴ（Ｑ7〜Ｑ12）のゲート端には共通の入力信号ｖinが入力される。

また、ｎ−ＭＯＳＦＥＴ（Ｑ1）のドレイン端には正側直流電源１１Ａの正極が接続されて電圧Ｅ１が印加され、ｐ−ＭＯＳＦＥＴ（Ｑ12）のドレイン端には負側直流電源１１Ｂの負極が接続されて電圧Ｅ2が負方向に印加される。

図１５（ａ）〜（ｃ）は、図１４に示す６直列回路の線形増幅器１Ｄの動作例を示している。この動作例は、入力信号ｖinを正極側及び負極側でそれぞれ３つの電圧範囲に分け、各電圧範囲に対応する線形領域で線形増幅させる例である。図１６はこの動作例での入力信号ｖin（図１６（ａ））、出力電圧ｖout（図１６（ｂ））、ｎ−ＭＯＳＦＥＴ（Ｑ1〜Ｑ6）のドレイン・ソース間電圧ＶQ1〜ＶQ6（図１６（ｃ）〜（ｆ））を示している。なお、図１５（ａ）〜（ｃ）は、入力信号Ｖinが正電圧である範囲を３つの電圧範囲に分けて行う動作例を示し、図１６は直流電源の電圧Ｅ1,Ｅ2の大きさをＥ／２とし、入力電圧の波高値をＥ／２とした場合を示している。

以下、図１４に示す線形増幅器１Ｄにおいて、直流電源の電圧を正極側及び負極側をそれぞれＥ／２とし、フライングキャパシタＣ1の保持電圧を５Ｅ／６、フライングキャパシタＣ2の保持電圧を４Ｅ／６、フライングキャパシタＣ3の保持電圧を３Ｅ／６とし、フライングキャパシタＣ4の保持電圧を２Ｅ／６とし、フライングキャパシタＣ5の保持電圧をＥ／６とし、入力信号ｖinが、Ｅ／３＜ｖin＜Ｅ／２の範囲（以下電圧範囲Ａとする）、Ｅ／６＜ｖin＜Ｅ／３の範囲（以下電圧範囲Ｂとする）、０＜ｖin＜Ｅ／６の範囲（以下電圧範囲Ｃとする）の各電圧範囲について示す。

電圧範囲Ａ：
図１５（ａ）に示す動作状態は、入力信号ｖinがＥ／３＜ｖin＜Ｅ／２の範囲であるときの動作を示し、正側直列回路２Ａが電流経路となる状態を示している。入力信号ｖinがＥ／３＜ｖin＜Ｅ／２の範囲にあるときは、ｎ−ＭＯＳＦＥＴ（Ｑ2〜Ｑ6）はオン状態（図１６（ｄ）〜図１６（ｆ））、ｐ−ＭＯＳＦＥＴ（Ｑ7〜Ｑ12）はオフ状態となり、ｎ−ＭＯＳＦＥＴ（Ｑ1）は線形領域で動作する（図１６（ｃ））。これにより、直流電源から正側直列回路２Ａを介して負荷に流れる電流経路が形成され、入力信号ｖin（図１６（ａ））はｎ−ＭＯＳＦＥＴ（Ｑ1）によって線形増幅される（図１６（ｂ））。

電圧範囲Ｂ：
図１５（ｂ）に示す動作状態は、入力信号ｖinがＥ／６＜ｖin＜Ｅ／３の範囲であるときの動作を示し、正側直列回路２Ａ及び負側直列回路２Ｂが電流経路となる状態を示している。入力信号ｖinがＥ／６ｖin＜Ｅ／３の範囲にあるときは、ｎ−ＭＯＳＦＥＴ（Ｑ3〜Ｑ6）はオン状態（図１６（ｅ），（ｆ））、ｐ−ＭＯＳＦＥＴ（Ｑ12）はオン状態、ｎ−ＭＯＳＦＥＴ（Ｑ１）はオフ状態（図１６（ｃ））、ｐ−ＭＯＳＦＥＴ（Ｑ7〜Ｑ12）はオフ状態となり、ｎ−ＭＯＳＦＥＴ（Ｑ2）は線形領域で動作する（図１６（ｄ））。これにより、直流電源から負側直列回路２Ｂ及び正側直列回路２Ａを介して負荷に流れる電流経路が形成され、入力信号ｖin（図１６（ａ））はｎ−ＭＯＳＦＥＴ（Ｑ2）によって線形増幅される（図１６（ｂ））。

電圧範囲Ｃ：
図１５（ｃ）に示す動作状態は、入力信号ｖinが０＜ｖin＜Ｅ／６の範囲であるときの動作を示し、正側直列回路２Ａ及び負側直列回路２Ｂが電流経路となる状態を示している。入力信号ｖinが０＜ｖin＜Ｅ／６の範囲にあるときは、ｎ−ＭＯＳＦＥＴ（Ｑ4〜Ｑ6）はオン状態（図１６（ｆ））、ｐ−ＭＯＳＦＥＴ（Ｑ11，Ｑ12）はオン状態、ｎ−ＭＯＳＦＥＴ（Ｑ1，Ｑ2）はオフ状態（図１６（ｃ），（ｄ））、ｐ−ＭＯＳＦＥＴ（Ｑ7〜Ｑ10）はオフ状態となり、ｎ−ＭＯＳＦＥＴ（Ｑ3）は線形領域で動作する（図１６（ｅ））。これにより、直流電源から負側直列回路２Ｂ及び正側直列回路２Ａを介して負荷に流れる電流経路が形成され、入力信号ｖin（図１６（ａ））はｎ−ＭＯＳＦＥＴ（Ｑ3）によって線形増幅される（図１６（ｂ））。

図１５，１６に示した６直列回路の動作例では、入力信号ｖinを一方の極側で３つの電圧範囲に分けて線形増幅を行っているが、電圧範囲の分割数は３に限らず、２、４、及び５の分割数によって線形増幅を行うことができる。

次に、５直列回路の構成例について図１７を用いて示す。図１７に示す５直列回路の線形増幅器１Ｅの構成例は、５個のｎ−ＭＯＳＦＥＴ（Ｑ1〜Ｑ5）が直列接続された正側直列回路２Ａ、及び５個のｐ−ＭＯＳＦＥＴ（Ｑ６〜Ｑ10）が直列接続された負側直列回路２Ｂを備え、ｎ−ＭＯＳＦＥＴ（Ｑ1）のソース端とｐ−ＭＯＳＦＥＴ（Ｑ10）のソース端との間にフライングキャパシタ３（Ｃ1）が接続され、ｎ−ＭＯＳＦＥＴ（Ｑ2）のソース端とｐ−ＭＯＳＦＥＴ（Ｑ9）のソース端との間にフライングキャパシタ３（Ｃ2）が接続され、ｎ−ＭＯＳＦＥＴ（Ｑ3）のソース端とｐ−ＭＯＳＦＥＴ（Ｑ8）のソース端との間にフライングキャパシタ３（Ｃ3）が接続され、ｎ−ＭＯＳＦＥＴ（Ｑ4）のソース端とｐ−ＭＯＳＦＥＴ（Ｑ7）のソース端との間にフライングキャパシタ３（Ｃ4）が接続され、ｎ−ＭＯＳＦＥＴ（Ｑ1〜Ｑ5）及びｐ−ＭＯＳＦＥＴ（Ｑ6〜Ｑ10）のゲート端には共通の入力信号ｖinが入力される。

直流電源の電圧をＥ1としたとき、フライングキャパシタ３の保持する電圧として、例えば、フライングキャパシタ３（Ｃ1）の電圧を７Ｅ1／４、フライングキャパシタ３（Ｃ2）の電圧を６Ｅ1／４（＝３Ｅ1／２）、フライングキャパシタ３（Ｃ3）の電圧を５Ｅ1／４、フライングキャパシタ３（Ｃ4）の電圧を４Ｅ1／４（＝Ｅ1）とすることによって、波高値Ｅ1の入力信号vinを、０＜ｖin＜Ｅ1／４の電圧範囲、Ｅ1／４＜ｖin＜Ｅ1／２の電圧範囲、Ｅ1／２＜ｖin＜３Ｅ1／４の電圧範囲、及び３Ｅ1／４＜ｖin＜Ｅ1の電圧範囲の４つの電圧範囲において線形増幅させることができる。

（線形増幅器の他の構成例）
次に、図１８を用いて線形増幅器の他の構成例を説明する。線形増幅器１Ｆは、正極側あるいは負極側の片側にのみをＭＯＳＦＥＴの直列回路とし、他方の側はダイオードの直列回路で構成される。図１８（ａ）〜（ｃ）に示す例は、正極側の直列回路をＭＯＳＦＥＴで構成し、負極側の直列回路をダイオードで構成する例を示している。図１８（ｄ）は交流を出力する電力変換装置の構成例を示している。

図１８（ａ）に示す動作状態において、ｎ−ＭＯＳＦＥＴ（Ｑ2，Ｑ3，Ｑ4）を飽和状態で動作させてオン状態とし、ｎ−ＭＯＳＦＥＴ（Ｑ1）の線形領域で動作させて入力信号ｖinを線形増幅させる。

図１８（ｂ）に示す動作状態において、ｎ−ＭＯＳＦＥＴ（Ｑ1，Ｑ3，Ｑ4）を飽和状態あるいは遮断領域で動作させ、ｎ−ＭＯＳＦＥＴ（Ｑ3，Ｑ4）をオン状態とし、ｎ−ＭＯＳＦＥＴ（Ｑ1）をオフ状態とし、ｎ−ＭＯＳＦＥＴ（Ｑ2）の線形領域で動作させて入力信号ｖinを線形増幅させる。

図１８（ｃ）に示す動作状態において、ｎ−ＭＯＳＦＥＴ（Ｑ1，Ｑ2，Ｑ4）を飽和状態あるいは遮断領域で動作させ、ｎ−ＭＯＳＦＥＴ（Ｑ4）をオン状態とし、ｎ−ＭＯＳＦＥＴ（Ｑ1，Ｑ2）をオフ状態とし、ｎ−ＭＯＳＦＥＴ（Ｑ3）の線形領域で動作させて入力信号ｖinを線形増幅させる。上記した各動作状態において、負極側のダイオードの直列回路は電流経路の一部を構成する。なお、線形増幅器１Ｆの構成においてＭＯＳＦＥＴとダイオードの関係を反転させた構成とすることで、負極側の入力信号のみを線形増幅する構成とすることができる。

線形増幅器１Ｆは正極側の入力信号のみを線形増幅する構成であり、出力電圧は正電圧のみとなり、負電圧は出力されない。線形増幅器１Ｆを用いて正電圧及び負電圧の出力電圧を出力する構成例を図１８（ｄ）に示す。

図１８（ｄ）に示す電力変換装置１０は、線形増幅器１Ｆにフルブリッジインバータ１３を接続して構成される。この電力変換装置１０によれば、線形増幅器１Ｆの出力電圧をフルブリッジインバータ１３によって半周期毎に反転させることで、正電圧及び負電圧の出力電圧を出力することができる。

（変換効率）
次に、本発明のフライングキャパシタを用いた線形増幅器（ＦＣＬＡ）と従来提案されているクランプダイオードを用いた線形増幅器（ＤＣＬＡ）との変換効率、及び本発明の線形増幅器における素子直列数と理論変換効率との関係について示す。

出力電圧ｖoutと出力電流ｉoutを以下の式（１），（２）のような正弦波としたときのｎ直列の線形増幅器FCLAの理論変換効率ηFCLA、及びｎ直列の線形増幅器DCLAの理論変換効率ηDCLAは以下の式（３），（４）で表される。なお、“ｎ”は直列数、&“ｋ”は直列回路を構成する複数のＭＯＳＦＥＴの序数である。

ｖout＝（Ｅ／２）・sinθ …（１）
ｉout＝Ｉmax・sinθ …（２）
…（３）
…（４）

ここで、θkはＭＯＳＦＥＴＱkのオフ状態と能動状態が切り替わる境の位相であり、θ＝sin^−１｛（ｎ−２ｋ）／ｎ｝で表される。また、Ｅは直流電源電圧値、Ｉmaxは電流の最大値、ＲonはＭＯＳＦＥＴのオン抵抗、ＲESRはフライングキャパシタの等価直列抵抗、ＶFはクランプダイオードの順方向電圧である。

上記式は以下の条件で導出している。
(a) 線形増幅器FCLAのフライングキャパシタＣkの電圧は（ｎ−ｋ）Ｅ／ｎに保たれ、線形増幅器DCLAの直流電源Ｅkの各電圧はＥ／ｎに保たれている。
(b) 各ＭＯＳＦＥＴのゲートしきい値は０Ｖである。
(c) 回路構成の対称性を保つため、直列数ｎは偶数である。
(d) ゲート回路の損失は十分に小さいものとして無視する。

図１９は、式（３），（４）を用いた直列数ｎに対する理論変換効率の関係を示している。図１９のTheory、FCLA，及びDCLAの理論変換効率は理論式に基づく計算値であり、Theory（＋印で示す）はＲon、ＲESR，ＶFに起因する損失を考慮しない理想条件（ideal theory）において、主回路のＭＯＳＦＥＴの線形動作でのみ発生する損失を基に算出した値である。

以下の表１は回路パラメータを示している。

ただし、上記した回路パラメータにおいてＲonについては素子に１００Ｖが印加された場合に耐圧２００Ｖ、オン抵抗０．１［Ω］の素子を使用すると仮定し、直列数がｎの場合に耐圧が１／ｎの素子を使用できることからＲonは耐圧に正比例させた０．１／ｎ［Ω］としている。表１に示すパラメータ条件では、本発明のフライングキャパシタを用いた線形増幅器FCLAの変換効率はクランプダイオードを用いた線形増幅器DCLAの変換効率を上回っている。

図２０は直列数ｎに対する線形増幅器FCLAと線形増幅器DCLAの理論変換効率の差を示すグラフである。直流電源電圧Ｅと最大電流Ｉmax以外は表１の回路パラメータを用いている。また、直流電源電圧が２００Ｖの場合は、各ＭＯＳＦＥＴの耐圧を４００Ｖと仮定して、オン抵抗を０．２／ｎ［Ω］としている。

図２０は、最大電流値が小さく、直流電源の電圧値が低いほど線形増幅器DCLAより線形増幅器FCLAの変換効率が高いことを示している。このことは、クランプダイオードの損失は電流に比例するのに対して、フライングキャパシタの損失は電流の２乗に比例することから、電流値が小さい場合には線形増幅器FCLAが変換効率において優位であることを示唆している。

一方、直流電源電圧が大きい場合は各ＭＯＳＦＥＴのオン抵抗が大きくなるため、クランプダイオードを経由することでオン状態のＭＯＳＦＥＴの通過素子数を少なくすることができる線形増幅器DCLAが有利であることが示唆される。したがって、線形増幅器FCLAは小容量の変換において線形増幅器DCLAよりも高い変換効率が得られる。

また、パワーエレクトロニクス機器は、比較的大きな電力を扱うため、変換効率の向上は電力環境に大きく貢献する。

また、比較的小容量(例えば、１００ｋＷ以下程度)のインバータは、電力ベースで市場の半分以上を占める重要なアプリケーションである需要環境を考慮すると、小容量の変換に好適な本発明の線形増幅器FCLAの利用可能性は非常に高い。

なお、本発明は前記各実施の形態に限定されるものではない。本発明の趣旨に基づいて種々変形することが可能であり、これらを本発明の範囲から排除するものではない。

本発明の線形増幅器及び電力変換装置は、例えば、太陽光発電用のパワーコンディショナ、比較的小容量のモータ駆動用インバータなどの電力を変換するパワーエレクトロニクス機器全般に対して適用することができる。

１ 線形増幅器
１Ａ〜１Ｆ 線形増幅器
２ 直列回路
２Ａ 正側直列回路
２Ｂ 負側直列回路
３ フライングキャパシタ
４，４Ａ，４Ｂ 入力回路
５ 絶縁電源
６ ゲート抵抗
７ ツェナーダイオード
８ ゲート駆動回路
９in 入力端
９out 出力端
１０ 電力変換装置
１１ 直流電源
１１Ａ 正側直流電源
１１Ｂ 負側直流電源
１２ 負荷
１３ フルブリッジインバータ
１０１ ダイオードクランプ形線形増幅回路
１０２ 直列回路
１０３ ダイオードクランプ回路
１１１ 直流電源
１１２ 負荷
Ｃ0〜Ｃ5，Ｃk フライングキャパシタ
Ｄ2〜D7 ダイオード

Claims (9)

1. 入力信号を線形増幅して出力端から出力する線形増幅器であり、
   （ａ）線形増幅器の出力端に対して少なくとも何れか一方の極側において、２個以上のＭＯＳＦＥＴを直列接続した直列回路と、
   （ｂ）前記直列回路の各ＭＯＳＦＥＴのソース端の電位をそれぞれ異なる電位に保持する複数のフライングキャパシタと、
   （ｃ）前記各ＭＯＳＦＥＴのゲート端に入力信号を入力する入力回路と、
   を備え、
   前記直列回路は、直流電源側の電源入力端と線形増幅器の出力端との間に接続され、
   各ＭＯＳＦＥＴのソース端に各フライングキャパシタが接続され、
   各ＭＯＳＦＥＴのゲート端に前記入力回路が接続され、
   各ＭＯＳＦＥＴは、各フライングキャパシタの電圧が印加されるソース端の電位と入力信号の電圧とにより定まるＭＯＳＦＥＴの線形領域において前記入力信号を線形増幅し出力端から出力する、線形増幅器。
2. 前記各フライングキャパシタの電圧を所定電圧に保持する絶縁電源又は電圧バランス回路を備え、
   前記所定電圧は、直列回路の各ＭＯＳＦＥＴのソース端に設定される基準電圧を、直列回路において接地電圧から正方向あるいは負方向に向かって電圧を加減する電圧である、請求項１に記載の線形増幅器。
3. 前記直列回路は、線形増幅器の出力端に対して、正極側に正側直列回路、及び負極側に負側直列回路を備え、
   前記正側直列回路が備えるＭＯＳＦＥＴはｎ−ＭＯＳＦＥＴであり、
   前記負側直列回路が備えるＭＯＳＦＥＴはｐ−ＭＯＳＦＥＴであり、
   前記各フライングキャパシタの電圧は、直流電源の電圧以内の設定電圧であり、
   前記各フライングキャパシタは、当該フライングキャパシタが印加するｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとの間の両ソース端間に接続され、前記ＭＯＳＦＥＴのソース端間の電圧を前記設定電圧に保持し、
   前記正側直列回路は正電圧を出力し、負側直列回路は負電圧を出力する、請求項１又は２に記載の線形増幅器。
4. 前記入力回路は、前記複数のＭＯＳＦＥＴの各ゲート端を接続する接続回路を備え、全ゲート端に共通のゲート電圧を入力する、請求項１から３の何れか一つに記載の線形増幅器。
5. 前記入力回路の接続回路は、ゲート端との間に接続される過電流防止のゲート抵抗、及び／又は、ゲート端とソース端との間に接続されるゲート・ソース間の過電圧防止のツェナーダイオードを備える、請求項４に記載の線形増幅器。
6. 前記入力回路は、前記複数のＭＯＳＦＥＴの各ゲート端に個別にゲート駆動回路を接続し、各ゲート端に個別のゲート電圧を入力する請求項１から３の何れか一つに記載の線形増幅器。
7. 前記直列回路は、線形増幅器の出力端に対して、
   正側直列回路にＭＯＳＦＥＴ直列回路、負極側にダイオードを直列接続してなるダイオード直列回路を備え、
   又は、
   正側直列回路にダイオードを直列接続してなるダイオード直列回路、負極側にＭＯＳＦＥＴ直列回路を備え、
   前記正側直列回路が備えるＭＯＳＦＥＴはｎ−ＭＯＳＦＥＴであり、
   前記負側直列回路が備えるＭＯＳＦＥＴはｐ−ＭＯＳＦＥＴであり、
   正極側のＭＯＳＦＥＴ直列回路は正電圧を出力し、負極側のＭＯＳＦＥＴ直列回路は負電圧を出力する、請求項１又は２に記載の線形増幅器。
8. 直流電源と、
   請求項１から７の何れか一つに記載の線形増幅器と、
   を備え、
   前記直流電源は、
   前記線形増幅器の正側直列回路の高電圧側と接地電位との間に接続される正側直流電源、及び前記線形増幅器の負側直列回路の低電圧側と接地電位との間に接続される負側直流電源の２つの直流電源、
   又は、
   前記線形増幅器の負側直列回路の低電圧側を接地電位とし、当該接地電位と前記線形増幅器の正側直列回路の高電圧側との間に接続される１つの直流電源
   であり、
   前記線形増幅器の出力端を電力変換装置の出力端として直流電圧を電力変換する、電力変換装置。
9. 前記線形増幅器の出力端と電力変換装置の出力端との間に接続されたフルブリッジインバータを備え、
   前記フルブリッジインバータは、前記正極側のＭＯＳＦＥＴ直列回路の出力、又は前記負極側のＭＯＳＦＥＴ直列回路の出力の何れか一方の出力を反転させて出力する、請求項８に記載の電力変換装置。