JP2018142366A - Semiconductor device, data communication system, and data writing control method - Google Patents
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Abstract
Description
本発明は半導体装置、データ通信システムおよびデータ書き込み制御方法に関する。 The present invention relates to a semiconductor device, a data communication system, and a data write control method.
半導体装置間におけるデータ通信に関する技術として、例えば、特許文献1には、マイクロコンピュータから供給されるチップセレクト信号がアクティブとなっている間にシリアルデータの入力を行い、その後、チップセレクト信号が非アクティブに変化すると入力されたデータをメモリセルに書き込むように構成されたシリアルEEPROMが記載されている。このシリアルEEPROMのデータ入力制御部は、チップセレクト信号の立上がりエッジを検出すると、シリアルデータの入力を許可し、データの入力サイクルが終了する以前に立下がりエッジを検出すると、そのエッジ検出に基づいてシリアルデータの入力を禁止する。 As a technique related to data communication between semiconductor devices, for example, in Patent Document 1, serial data is input while a chip select signal supplied from a microcomputer is active, and then the chip select signal is inactive. There is described a serial EEPROM configured to write input data to a memory cell when changed to. When the rising edge of the chip select signal is detected, the serial EEPROM data input control unit permits the input of serial data. When the falling edge is detected before the end of the data input cycle, the data input control unit is based on the detected edge. Prohibit serial data input.
半導体装置間でシリアル通信を行うデータ通信システムにおいては、一方の半導体装置(サブコンピュータ)に設けられたレジスタに記憶されたデータの他方の半導体装置(メインコンピュータ)への読み出しと、該レジスタに対するデータの書き込みとが非同期で行われるものがある。このようなデータ通信システムにおいては、該レジスタに対するデータの読み出しタイミングと書き込みタイミングとが重なるおそれがある。また、該レジスタが、複数のビットからなる多ビットデータの記憶を行うものである場合、該レジスタは、複数のフリップフロップ等の記憶回路によって構成され得る。複数の記憶回路の各々には、共通のクロック信号が与えられ、このクロック信号に同期して一斉にデータの書き込みが行われる。しかしながら、各記憶回路におけるクロック信号の入力タイミングは配線長差等に起因して僅かなずれが生じる。これにより、各記憶回路においてデータの書き込みタイミング(更新タイミング)にずれが生じる。従って、該レジスタにおいてデータの読み出しタイミングと書き込みタイミングとが重なった場合には、読み出されたデータにおいてビット間の不整合が生じるおそれがある。すなわち、読み出されたデータにおいて、データ更新後のビットとデータ更新前のビットとが混在するおそれがある。 In a data communication system that performs serial communication between semiconductor devices, data stored in a register provided in one semiconductor device (subcomputer) is read to the other semiconductor device (main computer) and data for the register is stored. There is a thing in which writing is performed asynchronously. In such a data communication system, there is a possibility that the read timing and write timing of data to the register overlap. In the case where the register stores multi-bit data including a plurality of bits, the register may be configured by a storage circuit such as a plurality of flip-flops. A common clock signal is supplied to each of the plurality of memory circuits, and data is written simultaneously in synchronization with the clock signal. However, the input timing of the clock signal in each memory circuit is slightly shifted due to a wiring length difference or the like. This causes a shift in data write timing (update timing) in each memory circuit. Therefore, when the data read timing and the write timing overlap in the register, there is a possibility that mismatch between bits occurs in the read data. That is, in the read data, there is a possibility that the bit after the data update and the bit before the data update are mixed.
このような読出しデータにおけるビット間の不整合を防止するためには、該レジスタに対するデータの読み出しが行われる場合に、該レジスタに対するデータの更新を禁止することが考えられる。このようにレジスタからデータの読出しを行う際に該レジスタにおいてデータの更新を禁止した場合には、当該半導体装置における処理の停滞を防止するために、該レジスタに対するデータの読出し完了後に速やかに該レジスタにおけるデータの更新禁止を解除することが望ましい。 In order to prevent such inconsistency between bits in the read data, it is conceivable to prohibit the update of data to the register when the data is read from the register. In this way, when data is prohibited from being updated in the register when data is read from the register, in order to prevent a stagnation of processing in the semiconductor device, the register is promptly read after completion of data reading from the register. It is desirable to release the prohibition of data update in
そこで、該レジスタに対するデータの読み出し完了をマスター側の半導体装置(メインコンピュータ)から供給されるチップセレクト信号および通信クロック信号に基づいて判定し、読み出しの完了を判定した場合にスレーブ側の半導体装置(サブコンピュータ)に設けられた該レジスタにおけるデータの更新禁止を解除する方式が考えられる。 Therefore, the completion of reading data from the register is determined based on the chip select signal and the communication clock signal supplied from the master-side semiconductor device (main computer), and the slave-side semiconductor device ( A method of canceling the prohibition of data update in the register provided in the sub-computer) can be considered.
ここでチップセレクト信号は、マスター側の半導体装置(メインコンピュータ)からスレーブ側の半導体装置(サブコンピュータ)に対して与えられる通信の開始と終了を通知する信号である。マスター側の半導体装置(メインコンピュータ)は、例えば、チップセレクト信号をハイレベルに遷移させることで、スレーブ側(サブコンピュータ)に通信の開始を通知し、チップセレクト信号をローレベルに遷移させることで、スレーブ側の半導体装置(サブコンピュータ)に通信の終了を通知する。例えば、チップセレクト信号によって通信の終了が通知された場合に、スレーブ側の半導体装置(サブコンピュータ)は、該レジスタに対するデータの読み出しが完了したものと判定して該レジスタにおけるデータの更新禁止を解除する。 Here, the chip select signal is a signal for notifying the start and end of communication given from the master-side semiconductor device (main computer) to the slave-side semiconductor device (subcomputer). The semiconductor device (main computer) on the master side notifies the start of communication to the slave side (sub computer) by, for example, changing the chip select signal to high level, and changes the chip select signal to low level. Then, the end of communication is notified to the semiconductor device (subcomputer) on the slave side. For example, when the end of communication is notified by the chip select signal, the semiconductor device (subcomputer) on the slave side determines that the reading of data to the register has been completed, and cancels the prohibition of updating the data in the register To do.
一方、通信クロック信号は、マスター側の半導体装置(メインコンピュータ)からスレーブ側の半導体装置(サブコンピュータ)に対して与えられるクロック信号であり、これらの半導体装置間での通信は、通信クロックに同期して行われる。例えば、スレーブ側の半導体装置(サブコンピュータ)は、該レジスタにおいてデータの更新が禁止された後に供給される通信クロック信号に基づいて該レジスタに対するデータの読み出しが完了したものと判定して該レジスタにおけるデータの更新禁止を解除する。 On the other hand, the communication clock signal is a clock signal given from the master-side semiconductor device (main computer) to the slave-side semiconductor device (subcomputer), and communication between these semiconductor devices is synchronized with the communication clock. Done. For example, the semiconductor device (subcomputer) on the slave side determines that the reading of data from the register has been completed based on a communication clock signal supplied after data updating is prohibited in the register. Cancel the prohibition of data update.
しかしながら、レジスタに対するデータの読み出し完了をチップセレクト信号および通信クロック信号に基づいて判定して該レジスタにおけるデータの更新禁止の解除を行う方式では、更新禁止の解除を適切に行うことができない場合がある。すなわち、マスター側の半導体装置(メインコンピュータ)は、該レジスタにおいてデータの更新が禁止された直後に通信クロック信号の供給を停止してしまう場合がある。また、マスター側の半導体装置(メインコンピュータ)は、レジスタに対するデータの読み出しが完了した後もチップセレクト信号をアクティブ状態(ハイレベル)に維持し続ける場合がある。このような場合には、スレーブ側の半導体装置(サブコンピュータ)は、レジスタに対するデータの読み出し完了を判定することができず、データの更新禁止の解除を速やかに行うことができない。 However, in the method in which the completion of reading data from the register is determined based on the chip select signal and the communication clock signal and the prohibition of updating the data in the register is canceled, the prohibition of updating may not be properly performed. . That is, the master-side semiconductor device (main computer) may stop supplying the communication clock signal immediately after the data update is prohibited in the register. Further, the master-side semiconductor device (main computer) may continue to maintain the chip select signal in the active state (high level) even after the data reading to the register is completed. In such a case, the semiconductor device (subcomputer) on the slave side cannot determine the completion of reading data from the register, and cannot quickly cancel the prohibition of data update.
本発明は上記した点に鑑みてなされたものであり、レジスタ等の記憶部におけるデータの更新を禁止した場合に、禁止解除を適切なタイミングで行うことができる半導体装置、データ通信システムおよびデータ書き込み制御方法を提供することを目的とする。 The present invention has been made in view of the above points, and in the case where updating of data in a storage unit such as a register is prohibited, a semiconductor device, a data communication system, and data writing that can be released at an appropriate timing An object is to provide a control method.
本発明に係る半導体装置は、データの書き込みと読み出しとが非同期で行われる第1の記憶部と、前記第1の記憶部からデータの読み出しを行う場合に、前記第1の記憶部に記憶されたデータの更新を禁止し、前記第1の記憶部に記憶されたデータの更新を禁止してから所定期間が経過した後に、前記記憶部に記憶されたデータの更新の禁止を解除する制御を行う制御手段と、を含む。 The semiconductor device according to the present invention is stored in the first storage unit when data is written and read asynchronously and when data is read from the first storage unit. Control to cancel the update of the data stored in the storage unit after a predetermined period has elapsed since the update of the data stored in the first storage unit is prohibited. Control means to perform.
本発明によれば、レジスタ等の記憶部におけるデータの更新を禁止した場合に、禁止解除を適切なタイミングで行うことができる半導体装置、データ通信システムおよびデータ書き込み制御方法が提供される。 According to the present invention, there is provided a semiconductor device, a data communication system, and a data write control method capable of canceling prohibition at an appropriate timing when updating of data in a storage unit such as a register is prohibited.
以下、本発明の実施形態の一例を図面を参照しつつ説明する。なお、各図面において、同一または対応する構成要素および部分には、同一の参照符号を付与している。 Hereinafter, an example of an embodiment of the present invention will be described with reference to the drawings. In the drawings, the same or corresponding components and parts are denoted by the same reference numerals.
[第1の実施形態]
図1は、本発明の実施形態に係るデータ通信システム100の構成の一例を示すブロック図である。本実施形態に係るデータ通信システム100は、メインコンピュータ10、サブコンピュータ20およびセンサ12a、12bを含む。メインコンピュータ10、サブコンピュータ20およびセンサ12a、12bは、それぞれ、独立した半導体装置として構成されており、単一の配線基板上に搭載されている。なお、サブコンピュータ20は本発明における半導体装置の一例であり、メインコンピュータ10は本発明における他の半導体装置の一例である。データ通信システム100は、本発明におけるデータ通信システムの一例である。
[First Embodiment]
FIG. 1 is a block diagram showing an example of a configuration of a data communication system 100 according to the embodiment of the present invention. The data communication system 100 according to the present embodiment includes a main computer 10, a sub computer 20, and sensors 12a and 12b. The main computer 10, the sub computer 20, and the sensors 12a and 12b are each configured as an independent semiconductor device and are mounted on a single wiring board. The subcomputer 20 is an example of a semiconductor device in the present invention, and the main computer 10 is an example of another semiconductor device in the present invention. The data communication system 100 is an example of a data communication system in the present invention.
センサ12aおよび12bは、例えば、温度センサ、湿度センサ、加速度センサ、地磁気センサ、赤外線センサ、圧力センサ、近接センサ、照度センサ等である。センサ12aと12bは互いに異種のセンサであってもよい。なお、本実施形態に係るデータ通信システム100においては、2つのセンサを備えた構成としているが、1つまたは3つ以上のセンサを含む構成としてもよい。 The sensors 12a and 12b are, for example, a temperature sensor, a humidity sensor, an acceleration sensor, a geomagnetic sensor, an infrared sensor, a pressure sensor, a proximity sensor, an illuminance sensor, and the like. The sensors 12a and 12b may be different types of sensors. In addition, although the data communication system 100 according to the present embodiment is configured to include two sensors, it may be configured to include one or three or more sensors.
本実施形態に係る通信システム100において、メインコンピュータ10は、例えば、アプリケーションプロセッサであり、サブコンピュータ20は、センサ12a、12bを制御するマイクロコントローラである。サブコンピュータ20がセンサ制御を担うことで、メインコンピュータ10がセンサ制御を行う構成と比較してメインコンピュータ10の負荷を軽減することができる。すなわち、サブコンピュータ20がセンサ12a、12bにアクセスしている間、メインコンピュータ10は、スタンバイ状態となり得る。これにより、システム全体の消費電力を抑制することが可能となる。 In the communication system 100 according to the present embodiment, the main computer 10 is, for example, an application processor, and the sub computer 20 is a microcontroller that controls the sensors 12a and 12b. Since the sub computer 20 is responsible for sensor control, the load on the main computer 10 can be reduced as compared with a configuration in which the main computer 10 performs sensor control. That is, while the sub computer 20 is accessing the sensors 12a and 12b, the main computer 10 can be in a standby state. Thereby, it becomes possible to suppress the power consumption of the whole system.
メインコンピュータ10とサブコンピュータ20はSPI(Serial Peripheral Interface)バス301およびI2C(I-squared-C)バス302によって接続されている。メインコンピュータ10とサブコンピュータ20は、SPIバス301およびI2Cバス302の一方または双方を介してデータのシリアル通信を行う。 The main computer 10 and the sub computer 20 are connected by an SPI (Serial Peripheral Interface) bus 301 and an I2C (I-squared-C) bus 302. The main computer 10 and the sub computer 20 perform serial communication of data via one or both of the SPI bus 301 and the I2C bus 302.
SPIバス301は、メインコンピュータ10の端子101〜104と、サブコンピュータ20の対応する端子201〜204との間に伝送路を形成する。サブコンピュータ20の端子201には、メインコンピュータ10から出力されるチップセレクト信号SCSが供給される。チップセレクト信号SCSは、メインコンピュータ10とサブコンピュータ20との間で行われるSPIバス301を介して行われるデータ通信の開始および終了を通知する。メインコンピュータ10は、サブコンピュータ20との間でデータ通信を開始する際にチップセレクト信号SCSをハイレベルに遷移させ、通信を終了する際にチップセレクト信号SCSをローレベルに遷移させる。また、チップセレクト信号SCSは、例えば、サブコンピュータが複数存在するシステムにおいて、メインコンピュータ10とデータ通信を行うサブコンピュータをメインコンピュータ10が選択するために使用することもできる。 The SPI bus 301 forms a transmission path between the terminals 101 to 104 of the main computer 10 and the corresponding terminals 201 to 204 of the sub computer 20. A chip select signal SCS output from the main computer 10 is supplied to the terminal 201 of the subcomputer 20. The chip select signal SCS notifies the start and end of data communication performed via the SPI bus 301 performed between the main computer 10 and the sub computer 20. The main computer 10 changes the chip select signal SCS to a high level when starting data communication with the sub computer 20, and changes the chip select signal SCS to a low level when ending communication. The chip select signal SCS can also be used by the main computer 10 to select a sub computer that performs data communication with the main computer 10 in a system in which a plurality of sub computers exist, for example.
サブコンピュータ20の端子202には、メインコンピュータ10から出力される通信クロック信号SCLKが供給される。SPIバス301を介して行われるメインコンピュータ10とサブコンピュータ20との間のデータ通信は、通信クロック信号SCLKに同期して行われる。 A communication clock signal SCLK output from the main computer 10 is supplied to the terminal 202 of the subcomputer 20. Data communication between the main computer 10 and the sub computer 20 performed via the SPI bus 301 is performed in synchronization with the communication clock signal SCLK.
サブコンピュータ20の端子203には、メインコンピュータ10から出力される入力信号SDIが供給される。入力信号SDIには、サブコンピュータ20が実行すべき処理を示すコマンドが含まれ、サブコンピュータ20が備えるレジスタからデータの読み出しを行う場合には、データの読出し開始位置を示すアドレス情報などが含まれる。 An input signal SDI output from the main computer 10 is supplied to the terminal 203 of the subcomputer 20. The input signal SDI includes a command indicating a process to be executed by the sub computer 20, and when data is read from a register provided in the sub computer 20, address information indicating a data read start position is included. .
サブコンピュータ20の端子204から出力される出力信号SDOは、SPIバス301を介してメインコンピュータ10に供給される。本実施形態に係るデータ通信システム100においては、サブコンピュータ20がセンサ12aおよび12bから取得したセンシングデータDAおよびDBが、出力信号SDOとしてメインコンピュータ10に供給され得る。 An output signal SDO output from the terminal 204 of the subcomputer 20 is supplied to the main computer 10 via the SPI bus 301. In the data communication system 100 according to this embodiment, the sensing data D A and D B of the sub-computer 20 has obtained from the sensor 12a and 12b may be supplied to the main computer 10 as an output signal SDO.
I2Cバス302は、メインコンピュータ10の端子105および106とサブコンピュータ20の対応する端子205および206との間に伝送路を形成する。サブコンピュータ20の端子205には、メインコンピュータ10から出力される通信クロック信号SCLが供給される。I2Cバス302を介して行われるメインコンピュータ10とサブコンピュータ20との間のデータ通信は、通信クロック信号SCLに同期して行われる。サブコンピュータ20の端子206は、メインコンピュータ10との間で入出力されるデータ信号SDAを入出力するための端子である。すなわち、データ信号SDAは、双方向の信号である。 The I2C bus 302 forms a transmission path between the terminals 105 and 106 of the main computer 10 and the corresponding terminals 205 and 206 of the subcomputer 20. A communication clock signal SCL output from the main computer 10 is supplied to a terminal 205 of the subcomputer 20. Data communication between the main computer 10 and the sub computer 20 performed via the I2C bus 302 is performed in synchronization with the communication clock signal SCL. A terminal 206 of the sub computer 20 is a terminal for inputting / outputting a data signal SDA input / output from / to the main computer 10. That is, the data signal SDA is a bidirectional signal.
センサ12a、12bからそれぞれ出力されるセンシングデータDA、DBは、それぞれ、端子207、208を介してサブコンピュータ20に供給される。 Sensing data D A and D B output from the sensors 12a and 12b, respectively, are supplied to the sub computer 20 via terminals 207 and 208, respectively.
図2は、サブコンピュータ20の構成を示すブロック図である。なお、図2において、I2Cバス302に接続される構成部分については図示が省略されている。 FIG. 2 is a block diagram showing a configuration of the sub computer 20. In FIG. 2, the components connected to the I2C bus 302 are not shown.
サブコンピュータ20は、インターフェース部21および機能部22を含んでいる。機能部22は、データ更新制御部30aおよび30b、入力段レジスタ31aおよび31b、クロック生成部32およびCPU(Central Processing Unit)40を含む。 The sub computer 20 includes an interface unit 21 and a function unit 22. The function unit 22 includes data update control units 30a and 30b, input stage registers 31a and 31b, a clock generation unit 32, and a CPU (Central Processing Unit) 40.
入力段レジスタ31aはセンサ12aから出力されるセンシングデータDAを記憶する記憶部であり、入力段レジスタ31bはセンサ12bから出力されるセンシングデータDBを記憶する記憶部である。入力段レジスタ31aおよび31bは、それぞれ、複数のビットからなるセンシングデータDAおよびDBの各ビットの値を保持する複数のフリップフロップを含んで構成されている。なお、本実施形態では、入力段レジスタ31aおよび31bをそれぞれ、センサ12aおよび12bに対応させているが、入力段レジスタ31aおよび31bは、センサ12aおよび12bとの間で対応関係を有していなくてもよい。また、本実施形態では、サブコンピュータ20が2つの入力段レジスタ31aおよび31bを備える場合を例示しているが、入力段レジスタの数は、1つまたは3つ以上であってもよい。入力段レジスタ31aおよび31bは、本発明における記憶部の一例である。 Input stage register 31a is a storage unit for storing the sensing data D A which is output from the sensor 12a, the input stage register 31b is a storage unit for storing the sensing data D B outputted from the sensor 12b. Input stage registers 31a and 31b are each composed, including a plurality of flip-flops to hold the value of each bit of the sensing data D A and D B composed of a plurality of bits. In this embodiment, the input stage registers 31a and 31b correspond to the sensors 12a and 12b, respectively. However, the input stage registers 31a and 31b do not have a corresponding relationship with the sensors 12a and 12b. May be. In the present embodiment, the sub computer 20 includes two input stage registers 31a and 31b. However, the number of input stage registers may be one or three or more. The input stage registers 31a and 31b are an example of a storage unit in the present invention.
入力段レジスタ31aおよび31bは、それぞれ、センサ12aおよび12bからデータ更新制御部30aおよび30bを介して供給されるセンシングデータDAおよびDBをクロック生成部32によって生成されるクロック信号CXに同期して取り込んで保持する。クロック信号CXは、メインコンピュータ10から供給される通信クロック信号SCLKとは非同期である。すなわち、入力段レジスタ31aおよび31bに対する、クロック信号CXに基づくデータの書き込みと、通信クロック信号SCLKに基づくデータの読出しは非同期で行われる。 Input stage registers 31a and 31b, respectively, synchronizes the sensing data D A and D B from the sensors 12a and 12b are supplied through the data update control unit 30a and 30b to the clock signal C X generated by the clock generator 32 Capture and hold. Clock signal C X includes a communication clock signal SCLK supplied from the main computer 10 is asynchronous. That is, the data writing based on the clock signal CX and the data reading based on the communication clock signal SCLK are performed asynchronously with respect to the input stage registers 31a and 31b.
データ更新制御部30aは、CPU40から供給される書き込みアドレス信号WAによって示される書き込みアドレスが自身に対応する入力段レジスタ31aのアドレスである場合に、センサ12aから受信したセンシングデータDAを入力段レジスタ31aに供給する。データ更新制御部30aは、後述する更新禁止信号SFおよび読出しアドレス信号RAに基づいて、入力段レジスタ31aに記憶されたデータの更新禁止および更新許可を判定する。データ更新制御部30aは、入力段レジスタ31aに記憶されたデータの更新を禁止する場合、更新禁止直前のセンシングデータDAを継続して入力段レジスタ31aに供給する。すなわち、入力段レジスタ31aは、データの更新が禁止されている期間においては、更新禁止直前から保持しているセンシングデータDAを継続して保持する。一方、データ更新制御部30aは、入力段レジスタ31aに記憶されたデータの更新を許可する場合、センサ12aから受信したセンシングデータDAを逐次更新しながら出力する。すなわち、データ更新が許可されている期間において、入力段レジスタ31aに記憶されたセンシングデータDAは逐次更新される。 Data update control unit 30a, when the write address indicated by the write address signal WA supplied from CPU40 is the address of the input stage register 31a corresponding to itself, the input stage register sensing data D A received from the sensor 12a To 31a. The data update control unit 30a determines whether to update or permit updating of data stored in the input stage register 31a based on an update prohibition signal SF and a read address signal RA, which will be described later. Data update control unit 30a, when prohibiting updates data stored in the input stage register 31a, and supplies the input stage register 31a continues sensing data D A for update prohibition immediately before. That is, the input stage register 31a is, in a period in which data updating is prohibited, continuously maintains the sensing data D A which holds the updated prohibited immediately before. On the other hand, the data update control section 30a, to allow updates stored in the input stage register 31a data sequentially updated while outputting the sensing data D A received from the sensor 12a. That is, in the period in which data updating is permitted, the sensing data D A which is stored in the input stage register 31a is sequentially updated.
データ更新制御部30aは、更新禁止信号SFがデータの更新禁止を示す信号レベル(本実施形態ではローレベル)を呈し且つ読出しアドレス信号RAによって示される読出しアドレスが自身に対応する入力段レジスタ31aのアドレスである場合、入力段レジスタ31aに記憶されたデータの更新を禁止し、それ以外の場合は入力段レジスタ31aに記憶されたデータの更新を許可する。 Data update control section 30a, the input stage register 31a of the read address update prohibition signal S F is indicated by and read address signal RA exhibited (low level in this embodiment) signal level indicating an update prohibition data corresponding to itself If the address is, the update of the data stored in the input stage register 31a is prohibited, and otherwise the update of the data stored in the input stage register 31a is permitted.
同様に、データ更新制御部30bは、CPU40から供給される書き込みアドレス信号WAによって示される書き込みアドレスが自身に対応する入力段レジスタ31bのアドレスである場合に、センサ12bから受信したセンシングデータDBを入力段レジスタ31bに供給する。データ更新制御部30bは、更新禁止信号SFおよび読出しアドレス信号RAに基づいて、入力段レジスタ31bに記憶されたデータの更新禁止および更新許可を判定する。データ更新制御部30bは、入力段レジスタ31bに記憶されたデータの更新を禁止する場合、更新禁止直前のセンシングデータDBを継続して入力段レジスタ31bに供給する。すなわち、入力段レジスタ31bは、データの更新が禁止されている期間においては、更新禁止直前から保持しているセンシングデータDBを継続して保持する。一方、データ更新制御部30bは、入力段レジスタ31bにおける記憶データの更新を許可する場合、センサ12bから受信したセンシングデータDBを逐次更新しながら出力する。すなわち、データ更新が許可されている期間において、入力段レジスタ31bに記憶されたセンシングデータDBは逐次更新される。 Similarly, the data update control unit 30b, if the write address indicated by the write address signal WA supplied from CPU40 is the address of the input stage register 31b corresponding to itself, the sensing data D B received from the sensor 12b This is supplied to the input stage register 31b. The data update control unit 30b determines whether to update or permit updating of the data stored in the input stage register 31b based on the update prohibition signal SF and the read address signal RA. Data update control unit 30b, when prohibiting updates stored in the input stage register 31b data, and supplies the input stage register 31b continuously sensing data D B of the update prohibition immediately before. That is, the input stage register 31b, in the period in which the updating of the data is prohibited, continuously maintains the sensing data D B held from update prohibition immediately before. On the other hand, the data update control unit 30b, when allowed to update the data stored in the input stage register 31b, and outputs while sequentially updating the measured data D B received from the sensor 12b. That is, in the period in which data updating is permitted, the sensing data D B stored in the input stage register 31b is sequentially updated.
データ更新制御部30bは、更新禁止信号SFがデータの更新禁止を示す信号レベル(本実施形態ではローレベル)を呈し且つ読出しアドレス信号RAによって示される読出しアドレスが自身に対応する入力段レジスタ31bのアドレスである場合、入力段レジスタ31bに記憶されたデータの更新を禁止し、それ以外の場合は入力段レジスタ31bに記憶されたデータの更新を許可する。なお、データ更新制御部30aおよび30bは、本発明におけるデータ更新制御部の一例である。 Data update control unit 30b is input stage register 31b to the read address update prohibition signal S F is indicated by and read address signal RA exhibited (low level in this embodiment) signal level indicating an update prohibition data corresponding to itself If the address is, the update of the data stored in the input stage register 31b is prohibited, and otherwise the update of the data stored in the input stage register 31b is permitted. The data update control units 30a and 30b are examples of the data update control unit in the present invention.
一方、サブコンピュータ20のインターフェース部21は、シリアル/パラレル変換部23、アドレス生成部24、判定部25、更新禁止レジスタ26、セレクタ27、出力段レジスタ28およびパラレル/シリアル変換部29を含む。 On the other hand, the interface unit 21 of the subcomputer 20 includes a serial / parallel conversion unit 23, an address generation unit 24, a determination unit 25, an update prohibition register 26, a selector 27, an output stage register 28, and a parallel / serial conversion unit 29.
セレクタ27は、アドレス生成部24によって生成された読出しアドレス信号RAに基づいて、入力段レジスタ31aおよび31bのいずれか一方を選択し、選択した入力段レジスタ31aまたは31bに記憶されたセンシングデータDAまたはDBを出力段レジスタ28に供給する。セレクタ27は、アドレス信号RAによって示される読出しアドレスが入力段レジスタ31aのアドレスである場合には入力段レジスタ31aを選択し、アドレス信号RAによって示される読出しアドレスが入力段レジスタ31bのアドレスである場合には入力段レジスタ31bを選択する。 The selector 27, based on the read address signal RA generated by the address generator 24, input stage registers 31a and selects one of the 31b, the selected input stage registers 31a or 31b to the stored sensing data D A or to the output stage register 28 and D B. The selector 27 selects the input stage register 31a when the read address indicated by the address signal RA is the address of the input stage register 31a, and the read address indicated by the address signal RA is the address of the input stage register 31b. The input stage register 31b is selected.
出力段レジスタ28は、セレクタ27から供給されるセンシングデータDAまたはDBを、通信クロック信号SCLKに同期して記憶する記憶部である。出力段レジスタ28は、入力段レジスタ31aおよび31bを構成する複数のフリップフロップの各々に対応する複数のフリップフロップを含んでいる。入力段レジスタ31aおよび31bと出力段レジスタ28との間のデータ通信はパラレル通信となっており、センシングデータDAおよびDBの各ビットの値は、通信クロック信号SCLKに同期して入力段レジスタ31aまたは31bから出力段レジスタ28に一括して転送される。 The output stage register 28 is a storage unit that stores the sensing data D A or D B supplied from the selector 27 in synchronization with the communication clock signal SCLK. The output stage register 28 includes a plurality of flip-flops corresponding to each of the plurality of flip-flops constituting the input stage registers 31a and 31b. Data communications has become a parallel communication, the value of each bit of the sensing data D A and D B are input stage register in synchronization with the communication clock signal SCLK between the input stage registers 31a and 31b and the output stage register 28 The data are transferred from 31a or 31b to the output stage register 28 at once.
パラレル/シリアル変換部29は、出力段レジスタ28からパラレルデータとして与えられるセンシングデータDAまたはDBをシリアルデータに変換する。パラレル/シリアル変換部29は、シリアルデータに変換したセンシングデータDAまたはDBを出力信号SDOとして端子204から出力してメインコンピュータ10に供給する。 The parallel / serial converter 29 converts the sensing data D A or D B given as parallel data from the output stage register 28 into serial data. The parallel / serial conversion unit 29 outputs the sensing data D A or D B converted into serial data from the terminal 204 as an output signal SDO, and supplies it to the main computer 10.
シリアル/パラレル変換部23は、端子203に入力されるメインコンピュータ10からのシリアルデータである入力信号SDIをパラレルデータに変換してアドレス生成部24に供給する。入力段レジスタ31aおよび31bからデータの読み出しを行う場合には、入力信号SDIにはデータの読出し開始位置を示すアドレス情報などが含まれる。 The serial / parallel converter 23 converts the input signal SDI, which is serial data from the main computer 10 input to the terminal 203, into parallel data and supplies the parallel data to the address generator 24. When data is read from the input stage registers 31a and 31b, the input signal SDI includes address information indicating the data read start position.
アドレス生成部24は、シリアルデータに変換された入力信号SDIに含まれるアドレス情報に基づいて読み出しアドレス信号RAを生成することによって読み出しアドレスを指定する。アドレス生成部24は、通信クロック信号SCLKに同期した所定のタイミングで読み出しアドレスを順次インクリメントする機能を有する。読み出しアドレス信号RAは、データ更新制御部30a、30b、セレクタ27および判定部25にそれぞれ供給される。 The address generation unit 24 specifies a read address by generating a read address signal RA based on address information included in the input signal SDI converted into serial data. The address generation unit 24 has a function of sequentially incrementing the read address at a predetermined timing synchronized with the communication clock signal SCLK. The read address signal RA is supplied to the data update control units 30a and 30b, the selector 27, and the determination unit 25, respectively.
判定部25は、読み出しアドレス信号RAによって示される読み出しアドレスと、書き込みアドレス信号WAによって示される書き込みアドレスとが一致するか否かを判定する。判定部25は、読み出しアドレスと書き込みアドレスとが一致すると判定した場合には、ローレベルの判定信号SDを出力し、一致しないと判定した場合にはハイレベルの判定信号SDを出力する。また、判定部25はローレベルの判定信号SDを出力した後に通信クロック信号SCLKの立ち上がりエッジを検出した場合には判定信号SDを、初期状態であるハイレベルにリセットする。 The determination unit 25 determines whether or not the read address indicated by the read address signal RA matches the write address indicated by the write address signal WA. The determination unit 25 outputs a low-level determination signal SD when it is determined that the read address and the write address match, and outputs a high-level determination signal SD when it is determined that they do not match. When the determination unit 25 detects the rising edge of the communication clock signal SCLK after outputting the low level determination signal SD , the determination unit 25 resets the determination signal SD to the initial high level.
更新禁止レジスタ26は、フリップフロップを含んで構成され、通信クロック信号SCLKに同期して判定信号SDの値を取り込んで保持し、保持している値を更新禁止信号SFとして出力する。更新禁止レジスタ26は、判定信号SDの入力を受け付ける入力端子Dと、通信クロック信号SCLKの入力を受け付けるクロック入力端子Cと、保持している値を更新禁止信号SFとして出力する出力端子Qと、更新禁止信号を初期状態であるハイレベルにリセットするためのリセット信号SRの入力を受け付けるリセット入力端子Rとを有する。更新禁止レジスタ26の出力端子Qは、データ更新制御部30aおよび30bにそれぞれ接続されるとともに、後述する遅延素子50の入力端に接続されている。 Update prohibition register 26 is configured to include a flip flop in synchronization with the communication clock signal SCLK maintains capture the value of the judgment signal S D, and outputs the the held value as the update prohibition signal S F. Update prohibition register 26, the decision signal S and the input terminal D for receiving an input of D, a clock input terminal C for receiving an input of the communication clock signal SCLK, an output terminal Q for outputting the value stored as an update prohibition signal S F When, and a reset input terminal R for accepting an input reset signal S R for resetting the update prohibition signal to the high level in the initial state. The output terminal Q of the update prohibition register 26 is connected to the data update control units 30a and 30b, and is connected to an input terminal of a delay element 50 described later.
更新禁止信号SFは、入力段レジスタ31aおよび31bに記憶されたデータの更新禁止および更新許可を制御する制御信号である。上記したように、本実施形態においては、更新禁止信号SFがローレベルを呈する場合、入力段レジスタ31aおよび31bのいずれかにおいてデータの更新が禁止される。本実施形態に係るサブコンピュータ20の構成によれば、読み出しアドレス信号RAによって示される読み出しアドレスと、書き込みアドレス信号WAによって示される書き込みアドレスとが一致する場合、つまり、同一の入力段レジスタにおいてデータの書き込みと読み出しとが略同時に行われようとしている場合に当該入力段レジスタにおいてデータの更新が禁止される。 Update prohibition signal S F is a control signal for controlling the update inhibiting and update permission data stored in the input stage registers 31a and 31b. As described above, in the present embodiment, when the update prohibiting signal S F exhibits a low level, the update data is prohibited in any of the input stage registers 31a and 31b. According to the configuration of the sub-computer 20 according to the present embodiment, when the read address indicated by the read address signal RA and the write address indicated by the write address signal WA match, that is, in the same input stage register, When writing and reading are about to be performed at the same time, updating of data in the input stage register is prohibited.
更新禁止レジスタ26は、更新禁止信号SFがローレベルを呈している場合において、リセット入力端子Rに入力されるリセット信号SRがローレベルに遷移すると、更新禁止信号SFを初期状態であるハイレベルにリセットする。更新禁止信号SFがリセットされることにより入力段レジスタ31aまたは31bにおけるデータの更新禁止が解除される。なお、更新禁止レジスタ26は、本発明における制御信号生成部の一例であり、更新禁止信号SFは、本発明における制御信号の一例である。 Update prohibition register 26, when the update prohibition signal S F is exhibited low level, the reset signal S R that is input to the reset input terminal R changes to the low level, there an update prohibition signal S F in the initial state Reset to high level. When the update prohibition signal SF is reset, the data update prohibition in the input stage register 31a or 31b is released. The update prohibition register 26 is an example of a control signal generation unit in the present invention, and the update prohibition signal SF is an example of a control signal in the present invention.
サブコンピュータ20においては、入力段レジスタ31aおよび31bに対するデータの書き込みとデータの読み出しとが非同期で行われるので、同一の入力段レジスタに対してデータの書き込みタイミングと読み出しタイミングとが重なるおそれがある。同一の入力段レジスタに対してデータの書き込みと読み出しとを略同時に行った場合には、読み出しデータにおいてビット間の不整合が生じるおそれがある。 In the sub-computer 20, since data writing and data reading to and from the input stage registers 31a and 31b are performed asynchronously, there is a possibility that the data writing timing and the reading timing overlap the same input stage register. When data writing and reading are performed at the same time on the same input stage register, there is a risk of mismatch between bits in the read data.
図3は、上記した読出しデータにおけるビット間の不整合を説明するための図である。図3には、入力段レジスタ31aまたは31bの第1〜第3ビットにそれぞれ対応する各フリップフロップにおけるデータの書き込みと読み出しとが略同時に生じた場合が例示されている。各フリップフロップに対するクロック信号CXの入力タイミングは、配線長差等に起因して互いにずれる場合があり、これによって、各フリップフロップにおいてデータの書き込みタイミングが互いにずれる場合がある。また、図3に示すように、第1ビットおよび第2ビットのデータの書き込み完了後であって第3ビットのデータの書き込み前にデータの読み出しが行われる場合がある。この場合、第1ビットおよび第2ビットにおいて更新後のデータが読み出され、第3ビットにおいては更新前のデータが読み出されることとなる。このように、同一の入力段レジスタに対してデータの書き込みと読み出しとを略同時に行った場合には、読み出しデータにおいてビット間の不整合が生じるおそれがある。 FIG. 3 is a diagram for explaining a mismatch between bits in the read data. FIG. 3 illustrates a case where data writing and reading in each flip-flop corresponding to the first to third bits of the input stage register 31a or 31b occur substantially simultaneously. The input timing of the clock signal CX to each flip-flop may be shifted from each other due to a wiring length difference or the like, and accordingly, the data write timing may be shifted from each other in each flip-flop. Further, as shown in FIG. 3, there is a case where data is read after writing of the first bit data and the second bit data and before writing of the third bit data. In this case, the updated data is read in the first bit and the second bit, and the data before update is read in the third bit. In this way, when data writing and reading are performed at the same time on the same input stage register, there is a possibility that mismatch between bits occurs in the read data.
本実施形態に係るサブコンピュータ20によれば、同一の入力段レジスタにおいてデータの書き込みと読み出しとが同時に行われようとしている場合に、当該入力段レジスタにおいてデータの更新が禁止される。従って、上記した読み出しデータにおけるビット間の不整合が生じることを防止できる。 According to the sub-computer 20 according to the present embodiment, when data writing and reading are being performed simultaneously in the same input stage register, data updating is prohibited in the input stage register. Therefore, it is possible to prevent mismatch between bits in the read data.
再び図2を参照する。サブコンピュータ20は、更新禁止レジスタ26の出力端子Qとリセット入力端子Rとの間に遅延素子50およびANDゲート52を有する。遅延素子50は、入力端が更新禁止レジスタ26の出力端子Qに接続され、出力端がANDゲート52の一方の入力端に接続されている。遅延素子50は、更新禁止レジスタ26から出力される更新禁止信号SFを所定の遅延時間だけ遅延させた信号を出力する回路である。遅延素子50は、例えば、直列に接続された複数のNOTゲートまたはバッファ回路等を含んで構成することができる。ANDゲート52の他方の入力端はチップセレクト信号SCSが入力される端子201に接続されている。ANDゲート52の出力端子は更新禁止レジスタ26のリセット入力端子Rに接続されている。ANDゲート52は、チップセレクト信号SCSと遅延素子50の出力信号との論理積を演算した結果をリセット信号SRとして出力して更新禁止レジスタ26のリセット入力端子Rに供給する。なお、遅延素子50は本発明における遅延回路の一例であり、遅延素子50およびANDゲート52は、本発明における解除信号出力部の一例である。リセット信号SRは本発明における解除信号の一例である。 Refer to FIG. 2 again. The subcomputer 20 includes a delay element 50 and an AND gate 52 between the output terminal Q and the reset input terminal R of the update prohibition register 26. The delay element 50 has an input terminal connected to the output terminal Q of the update prohibition register 26 and an output terminal connected to one input terminal of the AND gate 52. Delay element 50 is a circuit that outputs a signal to update prohibition signal S F is delayed by a predetermined delay time is output from the update disable register 26. The delay element 50 can be configured to include, for example, a plurality of NOT gates or buffer circuits connected in series. The other input terminal of the AND gate 52 is connected to a terminal 201 to which a chip select signal SCS is input. The output terminal of the AND gate 52 is connected to the reset input terminal R of the update prohibition register 26. AND gate 52 supplies the reset input terminal R of the update prohibition register 26 and outputs the result of calculating the logical product of the output signal of the chip select signal SCS and the delay element 50 as a reset signal S R. The delay element 50 is an example of a delay circuit in the present invention, and the delay element 50 and the AND gate 52 are an example of a release signal output unit in the present invention. Reset signal S R is an example of a release signal in the present invention.
このように、更新禁止レジスタ26の出力端子Qとリセット入力端子Rとの間に遅延素子50およびANDゲート52を設けることで、更新禁止信号SFがローレベルに遷移してから遅延素子50によって定まる所定期間の経過後に更新禁止信号SFを初期状態であるハイレベルにリセットすることが可能となる。すなわち、入力段レジスタ31aまたは31bにおいて、データの更新が禁止された場合に、所定時間が経過すれば、チップセレクト信号SCSや通信クロック信号SCLKの状態にかかわらず当該入力段レジスタにおいてデータの更新禁止を解除することが可能となる。これにより、入力段レジスタ31aまたは31bが長時間に亘り解放されず、処理が停滞してしまうことを防止することができる。なお、本実施形態に係るサブコンピュータ20の構成によれば、チップセレクト信号SCSがローレベルとなった場合、すなわちメインコンピュータ10から通信の終了が通知された場合にも更新禁止レジスタ26をリセットして更新禁止信号SFをローレベルに遷移させることが可能である。 Thus, by providing the delay element 50 and an AND gate 52 between the output terminal Q and reset input terminal R of the update prohibition register 26, the delay element 50 update prohibition signal S F is from the transition to the low level It is possible to reset the update prohibition signal SF to the initial high level after the elapse of a predetermined period. That is, when data update is prohibited in the input stage register 31a or 31b, if a predetermined time elapses, data update is prohibited in the input stage register regardless of the state of the chip select signal SCS or the communication clock signal SCLK. Can be released. Thereby, it is possible to prevent the input stage register 31a or 31b from being released for a long time and the processing from being stagnated. According to the configuration of the subcomputer 20 according to the present embodiment, the update prohibition register 26 is reset even when the chip select signal SCS becomes low level, that is, when the end of communication is notified from the main computer 10. it is possible to transition the update prohibition signal S F to a low level Te.
以下において、サブコンピュータ20の動作について説明する。図4は、サブコンピュータ20の動作の一例を示すタイミングチャートである。サブコンピュータ20は、メインコンピュータ10から端子201を介して供給されるチップセレクト信号SCSがハイレベルとなると、メインコンピュータ10との間で通信を開始する。 Hereinafter, the operation of the sub computer 20 will be described. FIG. 4 is a timing chart showing an example of the operation of the sub computer 20. The subcomputer 20 starts communication with the main computer 10 when the chip select signal SCS supplied from the main computer 10 via the terminal 201 becomes high level.
チップセレクト信号SCSがハイレベルとなった後、通信クロック信号SCLKおよび入力信号SDIがメインコンピュータ10からサブコンピュータ20に供給される。メインコンピュータ10とサブコンピュータ20との間の通信は、通信クロック信号SCLKに同期して行われる。 After the chip select signal SCS becomes high level, the communication clock signal SCLK and the input signal SDI are supplied from the main computer 10 to the sub computer 20. Communication between the main computer 10 and the sub computer 20 is performed in synchronization with the communication clock signal SCLK.
入力信号SDIは、端子203から入力され、シリアル/パラレル変換部23に供給される。シリアル/パラレル変換部23は、シリアルデータとして供給される入力信号SDIをパラレルデータに変換して出力する。入力信号SDIには、サブコンピュータ20が実行すべき処理を示すコマンドが含まれ、入力段レジスタ31aおよび31bからデータの読み出しを行う場合には、データの読出し開始位置を示すアドレス情報などが含まれる。ここでは、入力段レジスタ31aおよび31bに記憶されたセンシングデータDAおよびDBの読み出しを指示するコマンドとともに読み出し開始アドレスとして入力段レジスタ31aのアドレス情報が入力信号SDIに含まれているものとする。 The input signal SDI is input from the terminal 203 and supplied to the serial / parallel converter 23. The serial / parallel converter 23 converts the input signal SDI supplied as serial data into parallel data and outputs the parallel data. The input signal SDI includes a command indicating processing to be executed by the subcomputer 20, and when data is read from the input stage registers 31a and 31b, address information indicating a data reading start position is included. . Here, it is assumed that address information of the input stage register 31a is included in the input signal SDI as a read start address with the command that instructs read-out of the input stage register 31a and the sensing data stored in 31b D A and D B .
アドレス生成部24は、入力信号SDIに含まれるアドレス情報に基づいて読み出しアドレス信号RAを生成する。ここでは、入力段レジスタ31aのアドレスを示す読み出しアドレス信号RAが生成されるものとする。アドレス生成部24は、生成した読み出しアドレス信号RAを判定部25、セレクタ27およびデータ更新制御部30a、30bに供給する。 The address generator 24 generates the read address signal RA based on the address information included in the input signal SDI. Here, it is assumed that the read address signal RA indicating the address of the input stage register 31a is generated. The address generation unit 24 supplies the generated read address signal RA to the determination unit 25, the selector 27, and the data update control units 30a and 30b.
判定部25は、読み出しアドレス信号RAによって読み出しアドレスが指定されると、当該指定された読み出しアドレスと、CPU40から供給される書き込みアドレス信号WAによって示される書き込みアドレスとが一致するか否かを判定する。すなわち、判定部25は、入力段レジスタ31aまたは31bのいずれかにおいて、データの書き込みと読み出しが同時に行われようとしているか否かを判定する。判定部25は、読み出しアドレスと書き込みアドレスとが一致していると判定した場合、ローレベルの判定信号SDを出力する。一方、判定部25は、読み出しアドレスと書き込みアドレスとが一致していないと判定した場合または書き込みアドレスが指定されていない場合、ハイレベルの判定信号SDを出力する。ここでは、読み出しアドレスと書き込みアドレスの双方において、入力段レジスタ31aのアドレスが指定されており、判定部25は、ローレベルの判定信号SDを出力するものとする。 When the read address is specified by the read address signal RA, the determination unit 25 determines whether or not the specified read address matches the write address indicated by the write address signal WA supplied from the CPU 40. . That is, the determination unit 25 determines whether data is being written and read simultaneously in either the input stage register 31a or 31b. If the determination unit 25 determines that the read address and the write address match, the determination unit 25 outputs a low-level determination signal SD . On the other hand, when the determination unit 25 determines that the read address and the write address do not match or when the write address is not designated, the determination unit 25 outputs a high-level determination signal SD . Here, it is assumed that the address of the input stage register 31a is specified in both the read address and the write address, and the determination unit 25 outputs a low-level determination signal SD .
更新禁止レジスタ26は、判定信号SDがローレベルとなると、通信クロック信号SCLKに同期してローレベルの更新禁止信号SFを出力端子Qから出力する。更新禁止レジスタ26は、更新禁止信号SFをデータ更新制御部30aおよび30bに供給する。 Update prohibition register 26, the judgment signal S D is becomes a low level, in synchronism with the communication clock signal SCLK and outputs the update prohibition signal S F of the low level from the output terminal Q. Update prohibition register 26 supplies an update prohibition signal S F to the data update control unit 30a and 30b.
データ更新制御部30aは、更新禁止信号SFがローレベルを呈し且つ読み出しアドレス信号RAによって示される読み出しアドレスが自身に対応する入力段レジスタ31aのアドレスであるので、入力段レジスタ31aに記憶されたデータの更新を禁止する。入力段レジスタ31aは、データの更新が禁止されている間、更新禁止直前から保持しているセンシングデータDAを継続して保持する。一方、データ更新制御部30bは、読み出しアドレス信号RAによって示される読み出しアドレスが自身に対応する入力段レジスタ31bのアドレスではないので、入力段レジスタ31bにおけるデータの更新を許可する。 Data update control unit 30a, since the read address update prohibition signal S F is indicated by and the read address signal RA exhibited low level is the address of the input stage register 31a corresponding to itself, stored in the input stage register 31a Prohibit data update. Input stage register 31a during the updating of the data is prohibited, continuously maintains the sensing data D A which holds the updated prohibited immediately before. On the other hand, the data update control unit 30b permits the update of data in the input stage register 31b because the read address indicated by the read address signal RA is not the address of the input stage register 31b corresponding to itself.
セレクタ27は、読み出しアドレス信号RAによって示される読み出しアドレスが入力段レジスタ31aのアドレスであるので、入力段レジスタ31aを選択する。セレクタ27は、入力段レジスタ31aにおいてデータの更新が禁止されている期間内において、入力段レジスタ31aに記憶されたセンシングデータDAを出力段レジスタ28に供給する。このように、入力段レジスタ31aからデータの読み出しを行う際に、入力段レジスタ31aにおいてデータの更新を禁止することで、読み出しデータにおけるビット間の不整合が防止される。 The selector 27 selects the input stage register 31a because the read address indicated by the read address signal RA is the address of the input stage register 31a. Selector 27, within a period update of data in the input stage register 31a is disabled, supplies sensing data D A which is stored in the input stage register 31a to the output stage register 28. As described above, when data is read from the input stage register 31a, the update of data in the input stage register 31a is prohibited, thereby preventing inconsistency between bits in the read data.
判定部25は、ローレベルの判定信号SDを出力した後に通信クロック信号SCLKの立ち上がりエッジを検出すると、判定信号SDを初期状態であるハイレベルにリセットする。すなわち、更新禁止信号SFは、入力段レジスタ31aから出力段レジスタ28へのデータ転送の完了後にハイレベルに遷移する。これにより入力段レジスタ31aにおいてデータの更新禁止が解除される。 When the determination unit 25 detects the rising edge of the communication clock signal SCLK after outputting the low-level determination signal SD , the determination unit 25 resets the determination signal SD to the initial high level. That is, update prohibition signal S F transitions after completion of the data transfer from the input stage register 31a to the output stage register 28 to the high level. As a result, the prohibition of data update in the input stage register 31a is released.
出力段レジスタ28に記憶されたセンシングデータDAは、パラレル/シリアル変換部29に供給される。パラレル/シリアル変換部29は、パラレルデータとして供給されるセンシングデータDAをシリアルデータに変換する。パラレル/シリアル変換部29は、シリアルデータに変換したセンシングデータDAを出力信号SDOをとして通信クロック信号SCLKに同期して端子204から順次出力し、メインコンピュータ10に供給する。 Sensing data D A which is stored in the output stage register 28 is supplied to a parallel / serial converter 29. Parallel / serial converter 29 converts the measured data D A which is supplied as parallel data into serial data. Parallel / serial converter 29, and sequentially output from the terminal 204 in synchronism with the communication clock signal SCLK sensing data D A was converted into the serial data as an output signal SDO, and supplies to the main computer 10.
アドレス生成部24は、シリアルデータに変換されたセンシングデータDAのメインコンピュータ10への転送が完了すると、通信クロック信号SCLKに同期して読み出しアドレスの値を1つインクリメントして新たな読出しアドレス信号RAを生成する。これにより、入力段レジスタ31bのアドレスが読み出しアドレスとして指定されるものとする。 Address generator 24, the transfer to the main computer 10 of the sensing data D A which has been converted into serial data is completed, a new read address signal is incremented by one the value of the read address in synchronization with the communication clock signal SCLK Generate RA. Thereby, the address of the input stage register 31b is designated as the read address.
判定部25は、読み出しアドレスが新たに指定されると、新たに指定された読み出しアドレスと、書き込みアドレスとが一致するか否かを判定する。判定部25は、読み出しアドレスと書き込みアドレスとが一致していると判定した場合、ローレベルの判定信号SDを出力する。ここでは、読み出しアドレスと書き込みアドレスの双方において、入力段レジスタ31bのアドレスが指定されており、判定部25は、ローレベルの判定信号SDを出力するものとする。 When a read address is newly specified, the determination unit 25 determines whether or not the newly specified read address matches the write address. If the determination unit 25 determines that the read address and the write address match, the determination unit 25 outputs a low-level determination signal SD . Here, it is assumed that the address of the input stage register 31b is specified in both the read address and the write address, and the determination unit 25 outputs a low-level determination signal SD .
更新禁止レジスタ26は、判定信号SDがローレベルとなると、通信クロック信号SCLKに同期してローレベルの更新禁止信号SFを出力端子Qから出力する。更新禁止レジスタ26は、更新禁止信号SFをデータ更新制御部30aおよび30bに供給する。 Update prohibition register 26, the judgment signal S D is becomes a low level, in synchronism with the communication clock signal SCLK and outputs the update prohibition signal S F of the low level from the output terminal Q. The update prohibition register 26 supplies an update prohibition signal SF to the data update control units 30a and 30b.
データ更新制御部30bは、更新禁止信号SFがローレベルを呈し且つ読み出しアドレス信号RAによって示される読み出しアドレスが自身に対応する入力段レジスタ31bのアドレスであるので、入力段レジスタ31bに記憶されたデータの更新を禁止する。入力段レジスタ31bは、データの更新が禁止されている間、更新禁止直前から保持しているセンシングデータDBを継続して保持する。一方、データ更新制御部30aは、読み出しアドレス信号RAによって示される読み出しアドレスが自身に対応する入力段レジスタ31aのアドレスではないので、入力段レジスタ31aにおけるデータの更新を許可する。 Data update control unit 30b, since the read address update prohibition signal S F is indicated by and the read address signal RA exhibited low level is the address of the input stage register 31b corresponding to itself, stored in the input stage register 31b Prohibit data update. Input stage register 31b while the updating of the data is prohibited, continuously maintains the sensing data D B held from update prohibition immediately before. On the other hand, since the read address indicated by the read address signal RA is not the address of the input stage register 31a corresponding to itself, the data update control unit 30a permits the data update in the input stage register 31a.
セレクタ27は、読み出しアドレスRAによって示される読み出しアドレスが入力段レジスタ31bのアドレスであるので、入力段レジスタ31bを選択する。セレクタ27は、入力段レジスタ31bにおいてデータの更新が禁止されている期間内において、入力段レジスタ31bに記憶されたセンシングデータDBを出力段レジスタ28に供給する。このように、入力段レジスタ31bからデータの読み出しを行う際に、入力段レジスタ31bにおいてデータの更新を禁止することで、読み出しデータにおけるビット間の不整合が防止される。 The selector 27 selects the input stage register 31b because the read address indicated by the read address RA is the address of the input stage register 31b. Selector 27, within a period update of data in the input stage register 31b is prohibited, supplies sensing data D B stored in the input stage register 31b to the output stage register 28. As described above, when data is read from the input stage register 31b, the update of data in the input stage register 31b is prohibited, thereby preventing inconsistency between bits in the read data.
判定部25は、ローレベルの判定信号SDを出力した後に通信クロック信号SCLKの立ち上がりエッジを検出すると、判定信号SDを初期状態であるハイレベルにリセットする。すなわち、更新禁止信号SFは、入力段レジスタ31bから出力段レジスタ28へのデータ転送の完了後にハイレベルに遷移する。これにより入力段レジスタ31bにおいてデータの更新禁止が解除される。 When the determination unit 25 detects the rising edge of the communication clock signal SCLK after outputting the low-level determination signal SD , the determination unit 25 resets the determination signal SD to the initial high level. That is, update prohibition signal S F transitions after completion of the data transfer from the input stage register 31b to the output stage register 28 to the high level. As a result, the prohibition of data update in the input stage register 31b is released.
図5は、入力段レジスタ31aに記憶されたセンシングデータDAのメインコンピュータ10への送信が完了した段階で通信クロック信号SCLKの供給が停止され且つチップセレクト信号SCSがハイレベルの状態に維持された場合における、サブコンピュータ20の動作を示すタイミングチャートである。図5に示すような通信クロック信号SCLKおよびチップセレクト信号SCSの状態は、例えば、メインコンピュータ10が入力段レジスタ31aに記憶されたセンシングデータDAの読み出しのみを要求し、入力段レジスタ31bに記憶されたセンシングデータDBについては読み出しを要求しない場合に起こり得る。 5, the input stage register 31a supplies the communication clock signal SCLK at a stage where transmission to the main computer 10 of the stored sensing data D A is completed is stopped and the chip select signal SCS is maintained at the high level 6 is a timing chart showing the operation of the sub computer 20 in the case of failure. State of the communication clock signal SCLK and the chip select signal SCS, as shown in FIG. 5, for example, require only read sensing data D A main computer 10 is stored in the input stage register 31a, stored in the input stage register 31b It may occur when not requesting reading for sensing data D B which is.
本実施形態に係るサブコンピュータ20によれば、メインコンピュータ10がセンシングデータDBの読み出しを要求しない場合でも、アドレス生成部24が有するアドレス値の自動インクリメント機能により、センシングデータDAのメインコンピュータ10への送信が完了した段階で、入力段レジスタ31bのアドレスが読み出しアドレスとして指定される。新たに読み出しアドレス指定されると、判定部25における判定処理の結果に応じて、更新禁止信号SFがローレベルに遷移して入力段レジスタ31bにおいてデータの更新が禁止される。 According to the sub computer 20 according to the present embodiment, even when the main computer 10 does not require to read the sensor data D B, by the automatic increment function of the address value address generator 24 has a main computer 10 for sensing data D A At the stage when transmission to is completed, the address of the input stage register 31b is designated as a read address. When the newly read address, in response to the determination processing result of the determination unit 25, update prohibition signal S F to update the data is prohibited in the input stage register 31b transitions to a low level.
遅延素子50は、更新禁止信号SFがローレベルに遷移してから、自身の回路構成によって定まる遅延時間の経過後にローレベルに遷移する信号を出力する。ANDゲート52は、遅延素子50の出力信号とチップセレクト信号SCSとの論理積を演算することによって、遅延素子50の出力信号がローレベルに遷移するタイミングでローレベルに遷移するリセット信号SRを出力し、更新禁止レジスタ26のリセット入力端子Rに供給する。更新禁止レジスタ26は、リセット入力端子Rにローレベルのリセット信号SRが入力されると、更新禁止信号SFを初期状態であるハイレベルにリセットする。これにより入力段レジスタ31aにおいてデータの更新禁止が解除される。 Delay element 50, the update inhibit signal S F from the transition to the low level, outputs a signal transition after a delay time determined by the circuit configuration of itself in a low level. The AND gate 52 calculates the logical product of the output signal of the delay element 50 and the chip select signal SCS, thereby outputting the reset signal SR that transitions to the low level at the timing when the output signal of the delay element 50 transitions to the low level. And supplied to the reset input terminal R of the update prohibition register 26. Update prohibition register 26, a reset signal S R of the low level to the reset input terminal R is input, resets the update prohibition signal S F to a high level which is an initial state. As a result, the prohibition of data update in the input stage register 31a is released.
このように、本実施形態に係るサブコンピュータ20によれば、更新禁止信号SFはローレベルに遷移してから遅延素子50における遅延時間に応じた期間が経過することによってハイレベルに遷移する。すなわち、サブコンピュータ20は、入力段レジスタ31aおよび31bにおけるデータの更新禁止の解除を自律的に行うことが可能である。 Thus, according to the sub computer 20 according to the present embodiment, the update inhibit signal S F is changed to the high level by the period corresponding to the delay time of the delay element 50 from the transition to the low level it has elapsed. That is, the sub-computer 20 can autonomously cancel the prohibition of data update in the input stage registers 31a and 31b.
ここで、図8は、比較例に係るサブコンピュータ20Xの構成を示すブロック図である。図8において、本発明の実施形態に係るサブコンピュータ20の構成要素と同一または対応する構成要素については、同一の参照符号を付与し、重複する説明は省略する。比較例に係るサブコンピュータ20Xは、本発明の実施形態に係るサブコンピュータ20が有する遅延素子50およびANDゲート52を有しておらず、更新禁止レジスタ26のリセット入力端子Rには、チップセレクト信号SCSが直接入力される構成を有する。 Here, FIG. 8 is a block diagram showing a configuration of the sub-computer 20X according to the comparative example. In FIG. 8, the same or corresponding components as those of the sub computer 20 according to the embodiment of the present invention are given the same reference numerals, and redundant descriptions are omitted. The sub computer 20X according to the comparative example does not include the delay element 50 and the AND gate 52 included in the sub computer 20 according to the embodiment of the present invention, and the chip select signal is supplied to the reset input terminal R of the update prohibition register 26. The SCS is directly input.
図9は、入力段レジスタ31aに記憶されたセンシングデータDAのメインコンピュータ10への供給が完了した段階で通信クロック信号SCLKの供給が停止され、且つチップセレクト信号SCSがハイレベルの状態に維持された場合における、サブコンピュータ20Xの動作を示すタイミングチャートである。 9, the supply of the communication clock signal SCLK at a stage where the supply to the main computer 10 of the sensing data D A which is stored in the input stage register 31a has been completed is stopped, and maintains the chip select signal SCS is a high level state It is a timing chart which shows operation | movement of the subcomputer 20X in the case where it was carried out.
比較例に係るサブコンピュータ20Xによれば、本実施形態に係るサブコンピュータ20と同様、メインコンピュータ10がセンシングデータDBの読み出しを要求しない場合でも、アドレス生成部24が有するアドレス値の自動インクリメント機能により、センシングデータDAのメインコンピュータ10への送信が完了した段階で、入力段レジスタ31bのアドレスが読み出しアドレスとして指定される。新たに読み出しアドレスが指定されると、判定部25における判定処理の結果に応じて、更新禁止信号SFがローレベルに遷移して入力段レジスタ31bにおいてデータの更新が禁止される。 According to the sub computer 20X according to the comparative example, similarly to the sub computer 20 according to the present embodiment, even when the main computer 10 does not require to read the sensor data D B, auto-increment function of the address value address generator 24 has Accordingly, at the stage where transmission to the main computer 10 of the sensing data D a is completed, the address of the input stage register 31b is designated as a read address. If a new read address is specified, according to the determination processing result of the determination unit 25, update prohibition signal S F to update the data it is prohibited in the input stage register 31b transitions to a low level.
比較例に係るサブコンピュータ20Xによれば、図9に示すように、センシングデータDAのメインコンピュータ10への供給が完了した段階で通信クロック信号SCLKの供給が停止され、且つチップセレクト信号SCSがハイレベルの状態に維持された場合には、更新禁止レジスタ26がリセットされないので、更新禁止信号SFがローレベルを維持したままとなる。その結果、入力段レジスタ31bにおいてデータの更新が禁止された状態が継続する。これにより、サブコンピュータ20Xにおいて処理が停滞してしまうおそれがある。このように、入力段レジスタ31aおよび31bにおけるデータの更新禁止の解除を、メインコンピュータ10から供給される信号のみに基づいて行う構成とした場合には、データの更新禁止の解除を適切なタイミングで行うことができない場合がある。 According to the sub computer 20X according to the comparative example, as shown in FIG. 9, the supply of the communication clock signal SCLK at a stage where the supply to the main computer 10 of the sensing data D A is completed is stopped, and the chip select signal SCS is If it is maintained at a high level, since the update inhibiting register 26 is not reset, update prohibition signal S F is maintained at the low level. As a result, the state where the update of data is prohibited in the input stage register 31b continues. As a result, the processing may be stagnated in the sub computer 20X. As described above, when the cancellation of the data update prohibition in the input stage registers 31a and 31b is performed based only on the signal supplied from the main computer 10, the cancellation of the data update prohibition is performed at an appropriate timing. It may not be possible.
一方、本発明の実施形態に係るサブコンピュータ20によれば、更新禁止信号SFは、ローレベルに遷移してから遅延素子50によって定まる所定期間が経過することによってハイレベルに遷移するので、通信クロック信号SCLKおよびチップセレクト信号SCSの状態にかかわらずデータの更新禁止を解除することが可能となる。 On the other hand, according to the sub computer 20 according to the embodiment of the present invention, the update inhibit signal S F, since the predetermined time period determined by the delay element 50 from the transition to the low level is switched to the high-level state on the expiration, the communication Regardless of the state of the clock signal SCLK and the chip select signal SCS, it is possible to cancel the prohibition of data update.
[第2の実施形態]
図6は、本発明の第2の実施形態に係るサブコンピュータ20Aの構成を示すブロック図である。図6において、第1の実施形態に係るサブコンピュータ20の構成要素と同一または対応する構成要素については、同一の参照符号を付与し、重複する説明は省略する。サブコンピュータ20Aは、更新禁止信号SFに対して遅延時間を付与する手段としてフィルタ54を使用する。
[Second Embodiment]
FIG. 6 is a block diagram showing a configuration of a sub computer 20A according to the second embodiment of the present invention. In FIG. 6, the same or corresponding components as those of the sub computer 20 according to the first embodiment are given the same reference numerals, and redundant descriptions are omitted. Sub computer 20A uses filter 54 as a means for applying a delay time with respect update prohibition signal S F.
フィルタ54は、第1の実施形態に係るサブコンピュータ20が有する遅延素子50と同様、入力信号に対して遅延時間を付与して出力する回路である、図7は、フィルタ54の構成の一例を示す回路図である。フィルタ54は、入力端子63とグランドとの間に接続されたキャパシタ61と、入力端子63と出力端子64との間に接続された抵抗素子62と、を含む。フィルタ54の入力端子63は、セレクタ56の出力端子に接続され、フィルタ54の出力端子64はセレクタ57の入力端子に接続されている。 The filter 54 is a circuit that gives a delay time to an input signal and outputs the same as in the delay element 50 included in the sub-computer 20 according to the first embodiment. FIG. FIG. The filter 54 includes a capacitor 61 connected between the input terminal 63 and the ground, and a resistance element 62 connected between the input terminal 63 and the output terminal 64. The input terminal 63 of the filter 54 is connected to the output terminal of the selector 56, and the output terminal 64 of the filter 54 is connected to the input terminal of the selector 57.
セレクタ56の一方の入力端子は、更新禁止レジスタ26の出力端子Qに接続され、セレクタ56の他方の入力端子は、端子206に接続されている。セレクタ57の一方の出力端はANDゲート52の入力端に接続され、セレクタ57の他方の出力端は、CPU40等に接続されている。 One input terminal of the selector 56 is connected to the output terminal Q of the update prohibition register 26, and the other input terminal of the selector 56 is connected to the terminal 206. One output terminal of the selector 57 is connected to the input terminal of the AND gate 52, and the other output terminal of the selector 57 is connected to the CPU 40 and the like.
サブコンピュータ20Aからメインコンピュータ10にデータを送信するフェーズにおいては、セレクタ56は更新禁止レジスタ26から出力される更新禁止信号SFをフィルタ54に供給するように接続を切り替え、セレクタ57は、フィルタ54から供給される遅延時間が付与された更新禁止信号SFをANDゲート52に供給するように接続を切り替える。 In phase for transmitting data to the main computer 10 from the sub-computer 20A, the selector 56 switches the connection of the update prohibition signal S F which is outputted from the update disable register 26 to supply to the filter 54, the selector 57, the filter 54 switch the connection to update prohibition signal S F which delay time is assigned to be supplied to supply the aND gate 52 from.
一方、サブコンピュータ20Aがメインコンピュータ10から供給されるデータを受信するフェーズにおいては、セレクタ56は、I2Cバス302を介して供給されるデータ信号SDAをフィルタ54に供給するように接続を切り替え、セレクタ57は、フィルタ54から供給されるデータ信号SDAをCPU40に供給するように接続を切り替える。 On the other hand, in the phase in which the sub computer 20A receives the data supplied from the main computer 10, the selector 56 switches the connection so that the data signal SDA supplied via the I2C bus 302 is supplied to the filter 54. 57 switches the connection so that the data signal SDA supplied from the filter 54 is supplied to the CPU 40.
フィルタ54は、セレクタ56を介して更新禁止信号SFが入力された場合には、更新禁止信号SFに遅延時間を付与するように作用する。一方、フィルタ54は、セレクタ56を介してデータ信号SDAが入力された場合には、データ信号SDAに含まれるスパイクノイズを除去するように作用する。 Filter 54, when the update prohibition signal S F via the selector 56 is input, it acts to impart a delay time to update inhibiting signal S F. On the other hand, when the data signal SDA is input through the selector 56, the filter 54 acts to remove spike noise included in the data signal SDA.
サブコンピュータ20Aは、フィルタ54と同様の構成を有するフィルタ55を更に含む。フィルタ55は、入力端子が端子205に接続され、出力端子がCPU40等に接続されている。フィルタ55は、I2Cバス302を介してメインコンピュータ10から供給される通信クロック信号SCLに含まれるスパイクノイズを除去する役割を担う。本実施形態では、データ信号SDAが入力されるフィルタ54を、更新禁止信号SFに遅延時間を付与する遅延回路として用いる構成を例示しているが、通信クロック信号SCLが入力されるフィルタ55を、更新禁止信号SFに遅延時間を付与する遅延回路として用いる構成としてもよい。なお、フィルタ54は本発明における遅延回路の一例であり、セレクタ56は、本発明における選択部の一例である。 The sub computer 20 </ b> A further includes a filter 55 having the same configuration as the filter 54. The filter 55 has an input terminal connected to the terminal 205 and an output terminal connected to the CPU 40 and the like. The filter 55 plays a role of removing spike noise included in the communication clock signal SCL supplied from the main computer 10 via the I2C bus 302. In this embodiment, the filter 54 to the data signal SDA are inputted, is exemplified the configuration to be used as a delay circuit for imparting a delay time to update inhibiting signal S F, the filter 55 of the communication clock signal SCL is input it may be configured to be used as a delay circuit for imparting a delay time to update inhibiting signal S F. The filter 54 is an example of a delay circuit in the present invention, and the selector 56 is an example of a selection unit in the present invention.
本発明の第2の実施形態に係るサブコンピュータ20Aによれば、第1の実施形態に係るサブコンピュータ20と同様の効果を得ることができる。また、I2Cバス302を介してサブコンピュータ20に入力される信号に含まれるスパイクノイズを除去する目的で設けられたフィルタ54を用いて、更新禁止信号SFに遅延時間を付与する構成としているので、遅延回路を別途設けることを要しない。すなわち、第2の実施形態に係るサブコンピュータ20Aによれば、遅延回路の設置に伴う回路面積の増大を抑制することが可能となる。 According to the sub computer 20A according to the second embodiment of the present invention, the same effect as that of the sub computer 20 according to the first embodiment can be obtained. Further, by using a filter 54 which is provided in order to remove the spike noise contained in the signal inputted to the sub computer 20 through the I2C bus 302, since a structure which imparts a delay time to update inhibiting signal S F It is not necessary to separately provide a delay circuit. That is, according to the sub computer 20A according to the second embodiment, it is possible to suppress an increase in circuit area due to the installation of the delay circuit.
なお、上記した各実施形態においては、判定部25において読み出しアドレスと書き込みアドレスとが一致すると判定された場合に更新禁止信号SFをローレベルとする構成としているが、この態様に限定されるものではない。例えば、アドレス生成部24において読み出しアドレスが指定された場合には、当該読み出しアドレスが書き込みアドレスと一致するか否かにかかわらず、更新禁止信号SFをローレベルとしてもよい。すなわち、入力段レジスタ31aまたは31bに対してデータの読み出しが行われる場合には、同一の入力段レジスタに対してデータの書き込みが行われるか否かにかかわらず更新禁止信号SFがローレベルに遷移する。 In each of the above-described embodiments, the update prohibition signal SF is set to a low level when the determination unit 25 determines that the read address and the write address match, but the present invention is limited to this mode. is not. For example, when a read address is designated in the address generator 24, the read address regardless of whether it matches the writing address, update prohibition signal S F may be used as the low level. That is, when data is read from the input stage register 31a or 31b, the update prohibition signal SF is set to the low level regardless of whether data is written to the same input stage register. Transition.
また、上記した実施形態においては、データ更新制御部30aおよび30bは、更新禁止信号SFがデータの更新禁止を示すローレベルを呈し且つ読み出しアドレスが自身に対応する入力段レジスタのアドレスである場合に当該入力段レジスタにおけるデータの更新を禁止する場合を例示したが、この態様に限定されるものではない。例えば、データ更新制御部30aおよび30bは、更新禁止信号SFがデータの更新禁止を示すローレベルを呈する場合には、読み出しアドレスが自身に対応する入力段レジスタのアドレスであるか否かにかかわらず、自身に対応する入力段レジスタにおけるデータの更新を禁止するように構成されていてもよい。この場合、更新禁止信号SFが、データの更新禁止を示すローレベルを呈する場合には、入力段レジスタ31aおよび31bの双方においてデータの更新が禁止される。 Further, in the above embodiment, the data update control unit 30a and 30b, when the update prohibition signal S F is the address of the input stage register and the read address exhibited low level indicating an update prohibition data corresponding to itself In the above example, the update of data in the input stage register is prohibited, but the present invention is not limited to this mode. For example, the data update control unit 30a and 30b, when the update prohibition signal S F exhibits a low level indicating an update prohibition data, regardless of whether or not the address of the input stage register read address corresponding to itself Instead, the update of data in the input stage register corresponding to itself may be prohibited. In this case, update prohibition signal S F is, when exhibiting low level indicating an update prohibition data, update data is prohibited in both the input stage registers 31a and 31b.
また、上記した実施形態においては、更新禁止信号SFがローレベルを呈する場合に入力段レジスタ31aおよび31bにおけるデータの更新を禁止し、更新禁止信号SFがハイレベルを呈する場合に入力段レジスタ31aおよび31bにおけるデータの更新を許可する場合を例示したが、この態様に限定されるものではない。すなわち、更新禁止信号SFの信号レベルに対する機能の割り当てを上記とは逆にしてもよい。 Further, in the above embodiment, update prohibition signal S F is prohibits updating of data in the input stage registers 31a and 31b when exhibiting low level, the input stage register if an update prohibition signal S F exhibits a high level Although the case where the update of the data in 31a and 31b is permitted was illustrated, it is not limited to this mode. That is, the assignment of functions to the signal level of the update prohibition signal S F may be contrary to the above.
また、上記した実施形態においては、リセット信号SRがローレベルに遷移した場合に更新禁止レジスタ26をリセットする場合を例示したが、リセット信号SRがハイレベルに遷移した場合に更新禁止レジスタ26をリセットしてもよい。 Further, in the above embodiment, a case has been exemplified where the reset signal S R resets the update disable register 26 when a transition to a low level, updated prohibited when the reset signal S R is shifted to a high level register 26 May be reset.
また、上記した実施形態においては、遅延素子50またはフィルタ54の出力信号とチップセレクト信号SCSとの論理積の演算結果をリセット信号SRとする場合を例示したが、遅延素子50またはフィルタ54の出力信号をリセット信号SRとして用いてもよい。 Further, in the above embodiment, a case has been exemplified that the calculation result of the logical product of the output signal and the chip select signal SCS of the delay element 50 or the filter 54 and the reset signal S R, the delay element 50 or the filter 54 it may be used an output signal as a reset signal S R.
また、上記した実施形態においては、入力段レジスタ31aおよび31bにおけるデータの更新を禁止する場合に、データ更新制御部30aおよび30bが更新禁止直前のセンシングデータDAおよびDBを継続して入力段レジスタ31aおよび31bに供給する場合を例示したが、この態様に限定されるものではない。入力段レジスタ31aおよび31bにおけるデータの更新を禁止する場合に、センサ12a、12bの出力を停止させるように制御してもよいし、入力段レジスタ31aおよび31bに対するクロック信号CXの供給を停止させてもよい。 Further, in the above embodiment, in the case of prohibiting updating of the data in the input stage registers 31a and 31b, the data update control unit 30a and 30b is continuously sensing data D A and D B of the update prohibition previous input stage Although the case where it supplies to the registers | resistors 31a and 31b was illustrated, it is not limited to this aspect. When updating of data in the input stage registers 31a and 31b is prohibited, the output of the sensors 12a and 12b may be controlled to stop, or the supply of the clock signal C X to the input stage registers 31a and 31b may be stopped. May be.
10 メインコンピュータ
12a、12b センサ
20 サブコンピュータ
26 更新禁止レジスタ
30a、30b データ更新制御部
31a、31b 入力段レジスタ
50 遅延素子
52 ANDゲート
54 フィルタ
56 セレクタ
100 データ通信システム
DESCRIPTION OF SYMBOLS 10 Main computer 12a, 12b Sensor 20 Sub computer 26 Update prohibition register 30a, 30b Data update control part 31a, 31b Input stage register 50 Delay element 52 AND gate 54 Filter 56 Selector 100 Data communication system
Claims (5)
前記第1の記憶部からデータの読み出しを行う場合に、前記第1の記憶部に記憶されたデータの更新を禁止し、前記第1の記憶部に記憶されたデータの更新を禁止してから所定期間が経過した後に、前記記憶部に記憶されたデータの更新の禁止を解除する制御を行う制御手段と、
を含む半導体装置。 A first storage unit in which data writing and reading are performed asynchronously;
When reading data from the first storage unit, the update of data stored in the first storage unit is prohibited, and the update of data stored in the first storage unit is prohibited Control means for performing control to cancel the prohibition of update of data stored in the storage unit after a predetermined period of time;
A semiconductor device including:
請求項1に記載の半導体装置。 The semiconductor device according to claim 1, wherein the control unit includes a circuit that defines the predetermined period from prohibiting update of data stored in the first storage unit to canceling the prohibition.
請求項1または請求項2に記載の半導体装置。 The first storage unit is provided corresponding to each of a plurality of bits constituting the data, and captures and holds a value of a corresponding bit among the plurality of bits in synchronization with a first clock signal. The semiconductor device according to claim 1, further comprising: a plurality of registers.
前記制御手段は、前記第1の記憶部に記憶されたデータを前記第2の記憶部に取り込む場合に、前記第1の記憶部に記憶されたデータの更新を禁止する
請求項3に記載の半導体装置。 A second storage unit that captures the data stored in the first storage unit based on a second clock asynchronous with the first clock signal;
The said control means prohibits the update of the data memorize | stored in the said 1st memory | storage part, when taking in the data memorize | stored in the said 1st memory | storage part in the said 2nd memory | storage part. Semiconductor device.
請求項4に記載の半導体装置。
The semiconductor device according to claim 4, wherein the second storage unit includes a plurality of registers corresponding to each of the plurality of registers constituting the first storage unit.
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