JP2018128762A - Linear regulator and method of protecting the same, control circuit for dc/dc converter using the same, and on-vehicle electrical equipment - Google Patents

Linear regulator and method of protecting the same, control circuit for dc/dc converter using the same, and on-vehicle electrical equipment Download PDF

Info

Publication number
JP2018128762A
JP2018128762A JP2017020269A JP2017020269A JP2018128762A JP 2018128762 A JP2018128762 A JP 2018128762A JP 2017020269 A JP2017020269 A JP 2017020269A JP 2017020269 A JP2017020269 A JP 2017020269A JP 2018128762 A JP2018128762 A JP 2018128762A
Authority
JP
Japan
Prior art keywords
output
voltage
circuit
transistor
linear regulator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017020269A
Other languages
Japanese (ja)
Other versions
JP6847689B2 (en
Inventor
充弘 渡邉
Mitsuhiro Watanabe
充弘 渡邉
幸啓 渡邊
Yukihiro Watanabe
幸啓 渡邊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2017020269A priority Critical patent/JP6847689B2/en
Publication of JP2018128762A publication Critical patent/JP2018128762A/en
Application granted granted Critical
Publication of JP6847689B2 publication Critical patent/JP6847689B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

PROBLEM TO BE SOLVED: To provide an OVP circuit which uses no voltage comparator.SOLUTION: An output transistor 506 is provided between an input terminal 502 and an output terminal 504. An error amplifier 508 receives a feedback voltage Vcorresponding to an output voltage Vof the output terminal 504, and a reference voltage V, and has its output connected to a control terminal of the output transistor 506. An overvoltage detection circuit 520 includes a current mirror circuit 522 which has an input side connected to the output terminal 504 and becomes active when the output voltage Vexceeds a predetermined threshold V. A forcible OFF circuit 530 is connected to an output side of the current mirror circuit 522, and forces the output transistor 506 to turn off when the current mirror circuit 522 becomes active.SELECTED DRAWING: Figure 2

Description

本発明は、リニアレギュレータに関する。   The present invention relates to a linear regulator.

さまざまな電子回路、電子機器において、ある電圧値の直流電圧を、別の電圧値の直流電圧に安定化するリニアレギュレータが使用される。図1は、リニアレギュレータの回路図である。リニアレギュレータ800は、入力端子802に直流電圧VINを受け、所定の目標電圧VOUT(REF)に安定化された出力電圧VOUTを出力端子804に発生する。リニアレギュレータ800は、主として、出力トランジスタ806、エラーアンプ808、フィードバック回路810を備える。 In various electronic circuits and electronic devices, a linear regulator that stabilizes a DC voltage of one voltage value to a DC voltage of another voltage value is used. FIG. 1 is a circuit diagram of a linear regulator. The linear regulator 800 receives the DC voltage VIN at the input terminal 802, and generates an output voltage VOUT stabilized at a predetermined target voltage VOUT (REF) at the output terminal 804. The linear regulator 800 mainly includes an output transistor 806, an error amplifier 808, and a feedback circuit 810.

出力トランジスタ806は、入力端子802と出力端子804の間に設けられる。フィードバック回路810は、出力電圧VOUTを分圧し、出力電圧VOUTに応じたフィードバック電圧VFBを生成する。エラーアンプ808は、フィードバック電圧VFBと所定の基準電圧VREFの誤差を増幅し、出力トランジスタ806の制御端子(ゲート)の電圧を調節する。フィードバックによって、出力電圧VOUTは、以下の目標電圧VOUT(REF)に安定化される。
OUT(REF)=VREF×(R11+R12)/R12
The output transistor 806 is provided between the input terminal 802 and the output terminal 804. Feedback circuit 810 divides the output voltage V OUT minute, generates a feedback voltage V FB corresponding to the output voltage V OUT. The error amplifier 808 amplifies an error between the feedback voltage V FB and a predetermined reference voltage V REF and adjusts the voltage of the control terminal (gate) of the output transistor 806. By the feedback, the output voltage V OUT is stabilized to the following target voltage V OUT (REF) .
V OUT (REF) = V REF × (R 11 + R 12 ) / R 12

リニアレギュレータ等の電源回路には、過電圧保護(OVP:Over Voltage Protection)回路820が設けられる。OVP回路820は電圧コンパレータ822を含み、出力電圧VOUT(またはそれに応じた検出信号)を、しきい値VOVPと比較する。VOUT>VOVPが検出されると、出力トランジスタ806を強制的にオフすることにより、出力電圧VOUTを低下させ、出力端子804に接続される負荷回路(不図示)を保護する。 An overvoltage protection (OVP) circuit 820 is provided in a power supply circuit such as a linear regulator. The OVP circuit 820 includes a voltage comparator 822 and compares the output voltage V OUT (or a detection signal corresponding thereto) with a threshold value V OVP . When V OUT > V OVP is detected, the output transistor 806 is forcibly turned off to lower the output voltage V OUT and protect a load circuit (not shown) connected to the output terminal 804.

特開昭62−275395号公報JP-A-62-275395

図1のOVP回路820は、回路面積が大きい電圧コンパレータ822が必要であるため、ICの面積が大きくなる。また電圧コンパレータ822自体が検出遅延を有しており、さらに電圧コンパレータ822が過電圧状態を検出してから、出力トランジスタ806がターンオフするまでにも遅延が発生する。   The OVP circuit 820 of FIG. 1 requires a voltage comparator 822 with a large circuit area, and thus the area of the IC increases. In addition, the voltage comparator 822 itself has a detection delay, and a delay also occurs after the voltage comparator 822 detects an overvoltage state until the output transistor 806 is turned off.

本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、電圧コンパレータを用いないOVP回路の提供にある。   The present invention has been made in view of such a problem, and one of exemplary purposes of an embodiment thereof is to provide an OVP circuit that does not use a voltage comparator.

本発明のある態様はリニアレギュレータに関する。リニアレギュレータは、入力端子および出力端子と、入力端子と出力端子の間に設けられた出力トランジスタと、2つの入力に、出力端子の出力電圧に応じたフィードバック電圧および基準電圧を受け、その出力が出力トランジスタの制御端子と接続されるエラーアンプと、入力側が出力端子と接続され、出力電圧が所定のしきい値を超えると活性化するカレントミラー回路を含む過電圧検出回路と、カレントミラー回路の出力側と接続され、カレントミラー回路が活性化すると、出力トランジスタを強制的にオフさせる強制オフ回路と、を備える。   One embodiment of the present invention relates to a linear regulator. The linear regulator receives an input terminal and an output terminal, an output transistor provided between the input terminal and the output terminal, and a feedback voltage and a reference voltage corresponding to the output voltage of the output terminal at two inputs. An error amplifier connected to the control terminal of the output transistor, an overvoltage detection circuit including a current mirror circuit whose input side is connected to the output terminal and activated when the output voltage exceeds a predetermined threshold, and the output of the current mirror circuit And a forcible off circuit for forcibly turning off the output transistor when the current mirror circuit is activated.

カレントミラー回路は、その入力側のトランジスタの両端間電圧が、しきい値VDS(th)を超えると活性化する。リニアレギュレータの出力電圧が正常であるとき、カレントミラー回路は非活性状態である。出力電圧が上昇するとカレントミラー回路が活性化するため、過電圧状態を検出できる。この態様によると、電圧コンパレータを用いずに、過電圧保護をかけることができる。
「トランジスタを強制的にオフさせる」とは、トランジスタを完全にオフする場合のみでなく、オンの程度を弱めることも含む。
The current mirror circuit is activated when the voltage across the input side transistor exceeds the threshold value VDS (th) . When the output voltage of the linear regulator is normal, the current mirror circuit is inactive. Since the current mirror circuit is activated when the output voltage rises, an overvoltage state can be detected. According to this aspect, overvoltage protection can be applied without using a voltage comparator.
“Forcibly turning off the transistor” includes not only the case where the transistor is completely turned off, but also the reduction of the degree of on-state.

過電圧検出回路は、カレントミラー回路の入力と出力端子の間に設けられ、出力電圧より低い電圧をカレントミラー回路の入力に発生させる電圧降下回路をさらに含んでもよい。
この場合、電圧降下回路が発生する電位差をΔVとするとき、カレントミラー回路の入力側トランジスタの両端間電圧はVOUT−ΔVとなる。したがって、
OUT−ΔV>VDS(th)
となると過電圧状態と判定できる。
The overvoltage detection circuit may further include a voltage drop circuit that is provided between the input and the output terminal of the current mirror circuit and generates a voltage lower than the output voltage at the input of the current mirror circuit.
In this case, when the potential difference generated by the voltage drop circuit is ΔV, the voltage across the input side transistor of the current mirror circuit is V OUT −ΔV. Therefore,
V OUT −ΔV> V DS (th)
Then, it can be determined as an overvoltage state.

電圧降下回路は、ツェナーダイオードを含んでもよい。この場合、ツェナーダイオードのツェナー電圧Vに応じたしきい値電圧VOCPを設定できる。
OCP=VDS(th)+V
またこの構成によれば、カレントミラー回路が活性化した状態において、出力電圧を、VDS(th)+Vの近傍にクランプすることができる。
The voltage drop circuit may include a Zener diode. In this case, the threshold voltage V OCP corresponding to the Zener voltage V Z of the Zener diode can be set.
V OCP = V DS (th) + V Z
Further, according to this configuration, the output voltage can be clamped in the vicinity of V DS (th) + V Z in a state where the current mirror circuit is activated.

過電圧検出回路は、カレントミラー回路の出力と出力端子の間に設けられたインピーダンス素子をさらに含んでもよい。これにより、カレントミラー回路が生成する電流信号を、電圧信号に変換できる。またこの構成によれば、インピーダンス素子をカレントミラー回路の出力と入力端子の間に設けた場合に比べて、インピーダンス素子およびカレントミラー回路の出力側のトランジスタの耐圧を低くできる。   The overvoltage detection circuit may further include an impedance element provided between the output of the current mirror circuit and the output terminal. As a result, the current signal generated by the current mirror circuit can be converted into a voltage signal. Further, according to this configuration, the withstand voltage of the impedance element and the transistor on the output side of the current mirror circuit can be reduced as compared with the case where the impedance element is provided between the output of the current mirror circuit and the input terminal.

強制オフ回路は、カレントミラー回路の出力の電圧がローレベルとなると、出力トランジスタを強制オフしてもよい。   The forced off circuit may forcibly turn off the output transistor when the output voltage of the current mirror circuit becomes low level.

出力トランジスタはPチャンネルMOSFETまたはPNPバイポーラトランジスタであり、強制オフ回路は、出力トランジスタのゲートソース間またはベースエミッタ間に設けられた第1トランジスタを含んでもよい。これにより、第1トランジスタをオンさせることで、出力トランジスタを完全にオフし、あるいはオンの程度を弱めることができる。   The output transistor may be a P-channel MOSFET or a PNP bipolar transistor, and the forced-off circuit may include a first transistor provided between the gate source and the base emitter of the output transistor. Thus, by turning on the first transistor, the output transistor can be completely turned off or the degree of on-state can be weakened.

強制オフ回路は、その一端が接地され、カレントミラー回路の活性化状態においてその制御端子にハイレベル電圧が印加される第2トランジスタをさらに含んでもよい。第2トランジスタの他端の電圧と入力端子の入力電圧を分圧した電圧を、第2トランジスタの制御端子に供給してもよい。   The forced-off circuit may further include a second transistor having one end grounded and a high-level voltage applied to the control terminal in the activated state of the current mirror circuit. A voltage obtained by dividing the voltage at the other end of the second transistor and the input voltage at the input terminal may be supplied to the control terminal of the second transistor.

リニアレギュレータは、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を1つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。   The linear regulator may be integrated on a single semiconductor substrate. “Integrated integration” includes the case where all of the circuit components are formed on a semiconductor substrate and the case where the main components of the circuit are integrated. A resistor, a capacitor, or the like may be provided outside the semiconductor substrate. By integrating the circuit on one chip, the circuit area can be reduced and the characteristics of the circuit elements can be kept uniform.

本発明の別の態様は、DC/DCコンバータの制御回路に関する。制御回路は、上述のいずれかのリニアレギュレータを備える。
リニアレギュレータを内部電源として備える制御回路では、DC/DCコンバータを制御するために必要な回路ブロックが大面積を占めるため、内部電源の出力電圧の過電圧状態を検出するための電圧コンパレータを設けることが難しい。このような用途において、上述のリニアレギュレータは好適である。
Another aspect of the present invention relates to a control circuit for a DC / DC converter. The control circuit includes any one of the linear regulators described above.
In a control circuit having a linear regulator as an internal power supply, a circuit block necessary for controlling the DC / DC converter occupies a large area. Therefore, a voltage comparator for detecting an overvoltage state of the output voltage of the internal power supply may be provided. difficult. In such an application, the above-described linear regulator is preferable.

本発明の別の態様は、車載電装機器に関する。車載電装機器は、上述のいずれかのリニアレギュレータを備える。   Another aspect of this invention is related with a vehicle-mounted electrical equipment. The in-vehicle electrical equipment includes any of the linear regulators described above.

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。さらに、この項目(課題を解決するための手段)の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。   Note that any combination of the above-described constituent elements and the constituent elements and expressions of the present invention replaced with each other among methods, apparatuses, systems, and the like are also effective as an aspect of the present invention. Further, the description of this item (means for solving the problem) does not explain all the essential features of the present invention, and therefore a sub-combination of these described features can also be the present invention. .

本発明のある態様によれば、電圧コンパレータを用いずに過電圧保護を掛けることができる。   According to an aspect of the present invention, overvoltage protection can be applied without using a voltage comparator.

リニアレギュレータの回路図である。It is a circuit diagram of a linear regulator. 実施の形態に係るリニアレギュレータの回路図である。It is a circuit diagram of the linear regulator which concerns on embodiment. 図2のリニアレギュレータの動作波形図である。FIG. 3 is an operation waveform diagram of the linear regulator of FIG. 2. 一実施例に係るリニアレギュレータの回路図である。It is a circuit diagram of the linear regulator which concerns on one Example. 第2変形例に係るリニアレギュレータの回路図である。It is a circuit diagram of the linear regulator which concerns on a 2nd modification. 過電圧検出回路の変形例の回路図である。It is a circuit diagram of the modification of an overvoltage detection circuit. リニアレギュレータを備えるDC/DCコンバータの制御回路の回路図である。It is a circuit diagram of the control circuit of a DC / DC converter provided with a linear regulator. 図7のDC/DCコンバータを備える車載電装機器のブロック図である。It is a block diagram of a vehicle-mounted electrical equipment provided with the DC / DC converter of FIG.

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。   The present invention will be described below based on preferred embodiments with reference to the drawings. The same or equivalent components, members, and processes shown in the drawings are denoted by the same reference numerals, and repeated descriptions are omitted as appropriate. The embodiments do not limit the invention but are exemplifications, and all features and combinations thereof described in the embodiments are not necessarily essential to the invention.

本明細書において、「部材Aが、部材Bと接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合や、部材Aと部材Bが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
In this specification, “the state in which the member A is connected to the member B” means that the member A and the member B are physically directly connected, or the member A and the member B are electrically connected. The case where it is indirectly connected through other members that do not affect the state or inhibit the function is also included.
Similarly, “the state in which the member C is provided between the member A and the member B” refers to the case where the member A and the member C or the member B and the member C are directly connected, as well as an electrical condition. This includes cases where the connection is indirectly made through other members that do not affect the connection state or inhibit the function.

また、「信号A(電圧、電流)が信号B(電圧、電流)に応じている」とは、信号Aが信号Bと相関を有することを意味し、具体的には、(i)信号Aが信号Bである場合、(ii)信号Aが信号Bに比例する場合、(iii)信号Aが信号Bをレベルシフトして得られる場合、(iv)信号Aが信号Bを増幅して得られる場合、(v)信号Aが信号Bを反転して得られる場合、(vi)あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号A、Bの種類、用途に応じて定まることが当業者には理解される。   “Signal A (voltage, current) is in response to signal B (voltage, current)” means that signal A has a correlation with signal B. Specifically, (i) signal A Is signal B, (ii) signal A is proportional to signal B, (iii) signal A is obtained by level shifting signal B, and (iv) signal A is obtained by amplifying signal B. If (v) signal A is obtained by inverting signal B, it means (vi) or any combination thereof. It will be understood by those skilled in the art that the “depending” range is determined depending on the type and application of the signals A and B.

本明細書において参照する波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。   The vertical and horizontal axes of the waveform diagrams and time charts referred to in this specification are enlarged or reduced as appropriate for easy understanding, and each waveform shown is also simplified for easy understanding. Or exaggerated or emphasized.

図2は、実施の形態に係るリニアレギュレータ500の回路図である。リニアレギュレータ500は、入力端子502に入力電圧VOUTを受け、出力端子504に目標電圧VOUT(REF)に安定化された出力電圧VOUTを発生する。出力端子504には、出力電圧VOUTの平滑化用の出力キャパシタCOUTが接続される。リニアレギュレータ500のうち、出力キャパシタCOUTを除く部分は、ひとつの半導体基板に一体集積化される。 FIG. 2 is a circuit diagram of the linear regulator 500 according to the embodiment. The linear regulator 500 receives an input voltage V OUT at an input terminal 502 and generates an output voltage V OUT stabilized at a target voltage V OUT (REF) at an output terminal 504. The output terminal 504, an output capacitor C OUT for smoothing the output voltage V OUT is connected. A portion of the linear regulator 500 excluding the output capacitor C OUT is integrated on a single semiconductor substrate.

出力トランジスタ506は、入力端子502と出力端子504の間に設けられる。本実施の形態において出力トランジスタ506はPチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)であり、ソースが入力端子502に、ドレインが出力端子504に接続される。   The output transistor 506 is provided between the input terminal 502 and the output terminal 504. In this embodiment, the output transistor 506 is a P-channel MOSFET (Metal Oxide Semiconductor Field Effect Transistor), the source is connected to the input terminal 502, and the drain is connected to the output terminal 504.

エラーアンプ508は、2つの入力を有する。一方の入力(反転入力端子)には基準電圧VREFが入力され、他方の入力(非反転入力端子)には、出力端子504の出力電圧VOUTに応じたフィードバック電圧VFBが入力される。エラーアンプ508の出力は、出力トランジスタ506の制御端子(ゲート)と接続される。フィードバック回路510は抵抗R11,R12を含み、出力電圧VOUTを分圧してフィードバック電圧VFBを生成する。 Error amplifier 508 has two inputs. A reference voltage V REF is input to one input (inverting input terminal), and a feedback voltage V FB corresponding to the output voltage VOUT of the output terminal 504 is input to the other input (non-inverting input terminal). The output of the error amplifier 508 is connected to the control terminal (gate) of the output transistor 506. The feedback circuit 510 includes resistors R 11 and R 12 and divides the output voltage V OUT to generate a feedback voltage V FB .

過電圧検出回路520は、カレントミラー回路522を含む。カレントミラー回路522は、その入力IN側が出力端子504と接続される。たとえばカレントミラー回路522は、入力側トランジスタM11と出力側トランジスタM12を含む。なおカレントミラー回路522の構成は図2のそれに限定されず、その他の公知のカレントミラー回路(ワイドラー型やウィルソン型)を用いてもよい。 The overvoltage detection circuit 520 includes a current mirror circuit 522. The current mirror circuit 522 has an input IN side connected to the output terminal 504. For example the current mirror circuit 522 includes an output-side transistor M 12 and the input-side transistor M 11. Note that the configuration of the current mirror circuit 522 is not limited to that shown in FIG. 2, and other known current mirror circuits (Wideler type or Wilson type) may be used.

カレントミラー回路522は、出力電圧VOUTが所定のしきい値VOVPを超えると活性化する。カレントミラー回路522の活性化状態とは、入力IN側および出力OUT側に、非ゼロの電流I,Iが流れる状態をいう。別の実施例において、カレントミラー回路522の活性化状態とは、出力側電流Iが入力側電流Iに比例した状態であってもよい。 The current mirror circuit 522 is activated when the output voltage VOUT exceeds a predetermined threshold value VOVP . The activated state of the current mirror circuit 522 is a state in which non-zero currents I A and I B flow on the input IN side and the output OUT side. In another embodiment, the activation state of the current mirror circuit 522 may be a state in which the output-side current I B is proportional to the input-side current I A.

強制オフ回路530は、カレントミラー回路522の出力側OUTと接続され、カレントミラー回路522が活性化すると、出力トランジスタ506を強制的にオフさせる。ここでの「強制的にオフ」とは、出力トランジスタ506が完全にオフとなった状態、もしくは、オンの程度が弱まった状態を含む。   The forced off circuit 530 is connected to the output side OUT of the current mirror circuit 522, and forcibly turns off the output transistor 506 when the current mirror circuit 522 is activated. Here, “forced off” includes a state in which the output transistor 506 is completely turned off, or a state in which the degree of on is weakened.

過電圧検出回路520は電圧降下回路524をさらに備える。電圧降下回路524は、カレントミラー回路522の入力INと出力端子504の間に設けられ、出力電圧VOUTより低い電圧をカレントミラー回路522の入力INに発生させる。 The overvoltage detection circuit 520 further includes a voltage drop circuit 524. The voltage drop circuit 524 is provided between the input IN of the current mirror circuit 522 and the output terminal 504, and generates a voltage lower than the output voltage VOUT at the input IN of the current mirror circuit 522.

以上がリニアレギュレータ500の構成である。続いてその動作を説明する。図3は、図2のリニアレギュレータ500の動作波形図である。時刻tより前においてリニアレギュレータ500は正常状態であり、出力電圧VOUTは、目標電圧VOUT(REF)に安定化されている。VOUT=VOUT(REF)の正常状態では、カレントミラー回路522の入力側トランジスタM11の両端間電圧(ドレインソース間電圧VDS)は、そのしきい値電圧VDS(th)より低くなっており、したがってトランジスタM11、ひいてはカレントミラー回路522全体が非活性状態である。このとき、カレントミラー回路522の出力OUT側の電流Iもゼロであり、強制オフ回路530の出力はハイインピーダンスとなっており、出力トランジスタ506のゲート電圧Vには影響を与えない。 The above is the configuration of the linear regulator 500. Next, the operation will be described. FIG. 3 is an operation waveform diagram of the linear regulator 500 of FIG. Prior to time t 0 , the linear regulator 500 is in a normal state, and the output voltage V OUT is stabilized at the target voltage V OUT (REF) . In the normal state of V OUT = V OUT (REF) , the voltage across the input side transistor M 11 of the current mirror circuit 522 (drain-source voltage V DS ) is lower than the threshold voltage V DS (th). Therefore, the transistor M 11 and thus the entire current mirror circuit 522 are inactive. At this time, current I B of the output OUT side of the current mirror circuit 522 is also zero, the output of the forced OFF circuit 530 has a high impedance and does not affect the gate voltage V G of the output transistor 506.

時刻tに何らかの異常が発生し、フィードバック制御が無効となって、出力電圧VOUTが目標電圧VOUT(REF)よりも高い電圧に跳ね上がる。そうすると、入力側トランジスタM11のドレイン電圧VD1が出力電圧VOUTに追従して上昇し、しきい値VDS(th)を超える。その結果、カレントミラー回路522が活性化し、電流I,Iが流れる。強制オフ回路530は、非ゼロの電流Iに応答して出力トランジスタ506を強制的にオフさせる。 Some abnormality occurs at time t 0 , feedback control becomes invalid, and the output voltage VOUT jumps to a voltage higher than the target voltage VOUT (REF) . As a result, the drain voltage V D1 of the input side transistor M 11 rises following the output voltage V OUT and exceeds the threshold value V DS (th) . As a result, the current mirror circuit 522 is activated and currents I A and I B flow. Forced off circuit 530, forcibly turning off the output transistor 506 in response to the current I B of the non-zero.

たとえば電圧降下回路524の電圧降下をΔVとすると、VD1=VOUT−ΔVとなる。カレントミラー回路522が活性化する条件は、VD1>VDS(th)であるから、カレントミラー回路522は、VOUT>VDS(th)+ΔVとなると活性化する。つまり過電圧検出回路520は、
OVP=VDS(th)+ΔV
の判定しきい値を有していると言える。
For example, when the voltage drop of the voltage drop circuit 524 is ΔV, V D1 = V OUT −ΔV. Since the condition for activating the current mirror circuit 522 is V D1 > V DS (th) , the current mirror circuit 522 is activated when V OUT > V DS (th) + ΔV. That is, the overvoltage detection circuit 520
V OVP = V DS (th) + ΔV
It can be said that it has the determination threshold value.

出力トランジスタ506がオフすることにより、出力電圧VOUTが低下し、出力端子504に接続される負荷(不図示)が保護される。 When the output transistor 506 is turned off, the output voltage VOUT decreases, and a load (not shown) connected to the output terminal 504 is protected.

以上がリニアレギュレータ500の動作である。
このリニアレギュレータ500によれば、電圧コンパレータを用いずに、過電圧状態を検出し、保護をかけることができる。
The above is the operation of the linear regulator 500.
According to this linear regulator 500, an overvoltage state can be detected and protection can be applied without using a voltage comparator.

過電圧検出回路520の回路面積は、電圧コンパレータよりも小さいため、リニアレギュレータ500の小型化が可能となる。また過電圧検出回路520は電圧コンパレータよりも高速であるため、高速な過電圧保護が可能となる。   Since the circuit area of the overvoltage detection circuit 520 is smaller than that of the voltage comparator, the linear regulator 500 can be reduced in size. Further, since the overvoltage detection circuit 520 is faster than the voltage comparator, high-speed overvoltage protection is possible.

本発明は、図2のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例や変形例を説明する。   The present invention is understood as the block diagram and circuit diagram of FIG. 2 or extends to various devices and circuits derived from the above description, and is not limited to a specific configuration. In the following, more specific configuration examples and modifications will be described in order to help understand the essence and circuit operation of the invention and clarify them, not to narrow the scope of the present invention.

図4は、一実施例に係るリニアレギュレータ500の回路図である。電圧降下回路524は、ツェナーダイオードZDを含む。ツェナーダイオードZDは、定電圧素子であり、そのアノード(入力側トランジスタM11のドレイン)には、VD1=VOUT−Vを発生させる。Vはツェナー電圧である。この構成によれば、
OVP=VDS(th)+V
とすることができる。
FIG. 4 is a circuit diagram of a linear regulator 500 according to an embodiment. Voltage drop circuit 524 includes a Zener diode ZD 1. The Zener diode ZD 1 is a constant voltage element, and generates V D1 = V OUT −V Z at its anode (drain of the input side transistor M 11 ). VZ is a Zener voltage. According to this configuration,
V OVP = V DS (th) + V Z
It can be.

過電圧検出回路520は、カレントミラー回路522の出力OUTと出力端子504の間に設けられたインピーダンス素子526をさらに含む。インピーダンス素子526は、抵抗であってもよいし、適切にバイアスされたトランジスタあるいは電流源であってもよい。カレントミラー回路522の出力OUT側は、カレントミラー回路522の非活性状態においてハイインピーダンスであり、したがってカレントミラー回路522の出力OUTの電圧VD2は、インピーダンス素子526によって出力電圧VOUT(ハイレベル)にプルアップされている。過電圧状態においてカレントミラー回路522が活性化すると、OUTの電圧VD2はローレベルとなる。 Overvoltage detection circuit 520 further includes an impedance element 526 provided between output OUT of current mirror circuit 522 and output terminal 504. Impedance element 526 may be a resistor, a suitably biased transistor, or a current source. The output OUT side of the current mirror circuit 522 is high impedance when the current mirror circuit 522 is in an inactive state. Therefore, the voltage V D2 of the output OUT of the current mirror circuit 522 is output by the impedance element 526 to the output voltage V OUT (high level). Has been pulled up to. When the current mirror circuit 522 is activated in the overvoltage state, the voltage V D2 of OUT becomes low level.

強制オフ回路530は、カレントミラー回路522の出力OUTの電圧がローレベルとなると、出力トランジスタ506を強制オフする。   The forced off circuit 530 forcibly turns off the output transistor 506 when the voltage of the output OUT of the current mirror circuit 522 becomes low level.

強制オフ回路530は、第1トランジスタM21、第2トランジスタM22、抵抗R21,R22、インバータ532を含む。 The forced off circuit 530 includes a first transistor M 21 , a second transistor M 22 , resistors R 21 and R 22 , and an inverter 532.

第1トランジスタM21は、出力トランジスタ506のゲートソース間(ベースエミッタ間)に設けられる。第2トランジスタM22の一端(ソース)は接地され、カレントミラー回路522の活性化状態においてその制御端子(ゲート)にハイレベル電圧が印加される。インバータ532は、カレントミラー回路522の出力電圧VD2を反転し、第2トランジスタM22のゲートに供給する。 The first transistor M 21 is provided between the gate and source (between the base and emitter) of the output transistor 506. One end of the second transistor M 22 (source) is grounded, the high level voltage is applied to the control terminal in the active state of the current mirror circuit 522 (gate). Inverter 532 inverts the output voltage V D2 of the current mirror circuit 522 is supplied to the gate of the second transistor M 22.

抵抗R21,R22は第2トランジスタM22の他端(ドレイン)の電圧VD3と入力端子502の入力電圧VINを分圧した電圧を、出力トランジスタ506のゲートに印加する。 The resistors R 21 and R 22 apply a voltage obtained by dividing the voltage V D3 at the other end (drain) of the second transistor M 22 and the input voltage VIN at the input terminal 502 to the gate of the output transistor 506.

図4のリニアレギュレータ500の動作を説明する。
カレントミラー回路522の非活性状態において、その出力電圧VD2はハイレベルである。このとき、第2トランジスタM22のゲートはローレベルとなるため、第2トランジスタM22はハイインピーダンスである。第1トランジスタM21は、そのゲート電圧が抵抗R21によってプルアップされているため、オフとなる。
The operation of the linear regulator 500 of FIG. 4 will be described.
In the inactive state of the current mirror circuit 522, the output voltage V D2 is at a high level. At this time, the gate of the second transistor M 22 is to become a low level, the second transistor M 22 is high impedance. The first transistor M 21, since the gate voltage is pulled up by the resistor R 21, turned off.

過電圧状態においてカレントミラー回路522が活性化すると、その出力電圧VD2はローレベルとなる。このとき、第2トランジスタM22のゲートはハイレベルとなるため、第2トランジスタM22のドレイン電圧VD3はローレベル(たとえば0V)となる。第1トランジスタM21のゲートソース間には、VIN×R21/(R21+R22)が印加され、ターンオンする。これにより、出力トランジスタ506のゲートソース間電圧が小さくなり、出力トランジスタ506が強制的にオフとなる。 When the current mirror circuit 522 is activated in the overvoltage state, the output voltage V D2 becomes low level. At this time, since the gate of the second transistor M 22 is at a high level, the drain voltage V D3 of the second transistor M 22 is at a low level (e.g., 0V). V IN × R 21 / (R 21 + R 22 ) is applied between the gate and source of the first transistor M 21 to turn it on. As a result, the gate-source voltage of the output transistor 506 decreases, and the output transistor 506 is forcibly turned off.

図4のリニアレギュレータ500によれば、カレントミラー回路522が活性化した状態において、出力電圧VOUTを、VDS(th)+Vの近傍にクランプすることができる。すなわち、強制オフ回路530によって、出力トランジスタ506が強制的にオフされるまでの間、カレントミラー回路522とツェナーダイオードZDによって、出力電圧VOUTを低下させることができる。 According to the linear regulator 500 of FIG. 4, the output voltage V OUT can be clamped in the vicinity of V DS (th) + V Z while the current mirror circuit 522 is activated. That is, by forced OFF circuit 530 until the output transistor 506 is forcibly turned off, it is possible by the current mirror circuit 522 and the Zener diode ZD 1, reduces the output voltage V OUT.

図4では、インピーダンス素子526が、カレントミラー回路522の出力OUTと出力端子504の間に設けられる。その結果、インピーダンス素子526がカレントミラー回路522の出力OUTと入力端子502の間に設けられる場合に比べて、インピーダンス素子526およびカレントミラー回路522の出力側のトランジスタM22に印加される電圧を小さくできるため、それらの耐圧を低くできる。 In FIG. 4, the impedance element 526 is provided between the output OUT of the current mirror circuit 522 and the output terminal 504. As a result, as compared with the case where the impedance element 526 is provided between the output OUT and the input terminal 502 of the current mirror circuit 522, the voltage applied to the output side of the transistor M 22 of the impedance element 526 and the current mirror circuit 522 decreases Therefore, the withstand voltage can be lowered.

続いてリニアレギュレータ500の変形例を説明する。   Subsequently, a modification of the linear regulator 500 will be described.

(変形例1)
出力トランジスタ506はPNP型バイポーラトランジスタ、あるいはIGBTであってもよい。
(Modification 1)
The output transistor 506 may be a PNP bipolar transistor or an IGBT.

(変形例2)
図5は、第2変形例に係るリニアレギュレータ500の回路図である。この変形例において、出力トランジスタ506は、NチャンネルMOSFETであり、エラーアンプ508の非反転入力端子に基準電圧VREFが、その反転入力端子にフィードバック電圧VFBが入力される。強制オフ回路530は、カレントミラー回路522の活性化状態において、出力トランジスタ506のゲートソース間電圧を0Vに近づける。
(Modification 2)
FIG. 5 is a circuit diagram of a linear regulator 500 according to the second modification. In this modification, the output transistor 506 is an N-channel MOSFET, and the reference voltage V REF is input to the non-inverting input terminal of the error amplifier 508, and the feedback voltage V FB is input to the inverting input terminal. The forced off circuit 530 brings the gate-source voltage of the output transistor 506 close to 0 V in the activated state of the current mirror circuit 522.

(変形例3)
図6は、過電圧検出回路520の変形例の回路図である。図6の電圧降下回路524は、ツェナーダイオードZDに加えて、ダイオードDを含む。この場合のしきい値電圧VOVPは、
OVP=V+V+VDS(th)
となる。VはダイオードDの順方向電圧である。ダイオードDを複数個、直列に接続してもよい。またダイオードDに加えて、あるいはそれに替えて、抵抗素子などを用いてもよい。
(Modification 3)
FIG. 6 is a circuit diagram of a modified example of the overvoltage detection circuit 520. The voltage drop circuit 524 of FIG. 6 includes a diode D 1 in addition to the Zener diode ZD 1 . The threshold voltage V OVP in this case is
V OVP = V Z + V F + V DS (th)
It becomes. V F is the forward voltage of the diode D 1. The diode D 1 a plurality, may be connected in series. In addition to the diode D 1, or in place of it, it may be used such as a resistance element.

(変形例4)
これまで説明した電圧降下回路524は、出力電圧VOUTを所定電圧幅ΔV、低電位側にシフトさせるレベルシフタと把握することができるが、本発明はその限りではない。電圧降下回路524は、出力電圧VOUTを分圧した電圧、あるいは分圧後の電圧をさらに低電位側にレベルシフトした電圧を、カレントミラー回路522の入力INに発生してもよい。
(Modification 4)
The voltage drop circuit 524 described so far can be regarded as a level shifter that shifts the output voltage VOUT to the low voltage side by the predetermined voltage width ΔV, but the present invention is not limited thereto. The voltage drop circuit 524 may generate, at the input IN of the current mirror circuit 522, a voltage obtained by dividing the output voltage VOUT or a voltage obtained by level-shifting the divided voltage further to the low potential side.

(用途)
リニアレギュレータ500は、リニアレギュレータICであってもよいが、そのほかの機能ICに内部電源として集積化されてもよい。図7は、リニアレギュレータ500を備えるDC/DCコンバータ100の制御回路200の回路図である。
(Use)
The linear regulator 500 may be a linear regulator IC, but may be integrated as an internal power source in another functional IC. FIG. 7 is a circuit diagram of the control circuit 200 of the DC / DC converter 100 including the linear regulator 500.

DC/DCコンバータ100は、Buck(降圧)コンバータであり、制御回路200およびインダクタL、キャパシタCを含む。制御回路200には、スイッチングトランジスタ(ハイサイドトランジスタ)M、同期整流トランジスタ(ローサイドトランジスタ)M、抵抗R31,R32、パルス変調器202、ドライバ204および内部電源210が集積化される。 The DC / DC converter 100 is a Buck converter and includes a control circuit 200, an inductor L 1 , and a capacitor C 1 . In the control circuit 200, a switching transistor (high side transistor) M 1 , a synchronous rectification transistor (low side transistor) M 2 , resistors R 31 and R 32 , a pulse modulator 202, a driver 204, and an internal power source 210 are integrated.

パルス変調器202は、出力電圧VOUTに応じたフィードバック電圧Vが基準電圧に近づくように、デューティ比(あるいは周波数)が調節されるパルス信号S、Sを生成する。ドライバ204は、パルス信号S,Sにもとづいて、トランジスタM,Mを駆動する。内部電源210は、入力電圧VINを受け、内部電源電圧VREGを発生する。内部電源電圧VREGは、パルス変調器202やドライバ204に供給される。 The pulse modulator 202 generates pulse signals S H and S L whose duty ratio (or frequency) is adjusted so that the feedback voltage V S corresponding to the output voltage V OUT approaches the reference voltage. The driver 204 drives the transistors M 1 and M 2 based on the pulse signals S H and S L. The internal power supply 210 receives the input voltage VIN and generates an internal power supply voltage VREG . The internal power supply voltage V REG is supplied to the pulse modulator 202 and the driver 204.

制御回路200では、DC/DCコンバータ100を制御するために必要な回路ブロックが大面積を占めるため、内部電源210の出力電圧VREGの過電圧状態を検出するための電圧コンパレータを設けることが難しい。このような用途において、電圧コンパレータが不要である上述のリニアレギュレータ500は好適である。 In the control circuit 200, since circuit blocks necessary for controlling the DC / DC converter 100 occupy a large area, it is difficult to provide a voltage comparator for detecting an overvoltage state of the output voltage VREG of the internal power supply 210. In such an application, the above-described linear regulator 500 that does not require a voltage comparator is preferable.

図8は、図7のDC/DCコンバータ100を備える車載電装機器300のブロック図である。車載電装機器300は、DC/DCコンバータ100に加えて、バッテリ302、マイコン304、負荷306を備える。バッテリ302は、たとえば12V(あるいは24V)のバッテリ電圧VBATを生成する。DC/DCコンバータ100はバッテリ電圧VBATを入力電圧VINとして受け、負荷306に最適な電圧レベルを有する出力電圧VOUTを生成する。負荷306は特に限定されず、各種ECU(Electronic Control Unit)、オーディオ回路、カーナビゲーションシステムなどが例示される。マイコン304は、車載電装機器300を統合的に制御するホストプロセッサであり、制御回路200に対してEN信号を出力する。 FIG. 8 is a block diagram of an in-vehicle electrical equipment 300 including the DC / DC converter 100 of FIG. In-vehicle electrical equipment 300 includes a battery 302, a microcomputer 304, and a load 306 in addition to the DC / DC converter 100. The battery 302 generates a battery voltage V BAT of 12V (or 24V), for example. The DC / DC converter 100 receives the battery voltage V BAT as the input voltage VIN , and generates an output voltage VOUT having an optimum voltage level for the load 306. The load 306 is not particularly limited, and various ECUs (Electronic Control Units), audio circuits, car navigation systems, and the like are exemplified. The microcomputer 304 is a host processor that controls the in-vehicle electrical equipment 300 in an integrated manner, and outputs an EN signal to the control circuit 200.

車載電装機器300には、電子機器よりもさらに高い信頼性が要求される。したがって実施の形態に係るDC/DCコンバータ100は、車載電装機器300など高い信頼性が要求される用途に好適である。   The in-vehicle electrical device 300 is required to have higher reliability than the electronic device. Therefore, the DC / DC converter 100 according to the embodiment is suitable for applications that require high reliability such as the in-vehicle electrical equipment 300.

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。   Although the present invention has been described using specific terms based on the embodiments, the embodiments only illustrate the principles and applications of the present invention, and the embodiments are defined in the claims. Many variations and modifications of the arrangement are permitted without departing from the spirit of the present invention.

500…リニアレギュレータ、502…入力端子、504…出力端子、506…出力トランジスタ、508…エラーアンプ、510…フィードバック回路、520…過電圧検出回路、522…カレントミラー回路、524…電圧降下回路、526…インピーダンス素子、530…強制オフ回路、ZD…ツェナーダイオード。 500 ... Linear regulator, 502 ... Input terminal, 504 ... Output terminal, 506 ... Output transistor, 508 ... Error amplifier, 510 ... Feedback circuit, 520 ... Overvoltage detection circuit, 522 ... Current mirror circuit, 524 ... Voltage drop circuit, 526 ... Impedance elements, 530... Forced off circuit, ZD 1 ... Zener diode.

Claims (11)

リニアレギュレータであって、
入力端子および出力端子と、
前記入力端子と前記出力端子の間に設けられた出力トランジスタと、
2つの入力に前記出力端子の出力電圧に応じたフィードバック電圧および基準電圧を受け、その出力が前記出力トランジスタの制御端子と接続されるエラーアンプと、
入力側が前記出力端子と接続され、前記出力電圧が所定のしきい値を超えると活性化するカレントミラー回路を含む過電圧検出回路と、
前記カレントミラー回路の出力側と接続され、前記カレントミラー回路が活性化すると、前記出力トランジスタを強制的にオフさせる強制オフ回路と、
を備えることを特徴とするリニアレギュレータ。
A linear regulator,
Input and output terminals;
An output transistor provided between the input terminal and the output terminal;
An error amplifier which receives a feedback voltage and a reference voltage corresponding to an output voltage of the output terminal at two inputs, and whose output is connected to a control terminal of the output transistor;
An overvoltage detection circuit including a current mirror circuit connected to the output terminal on the input side and activated when the output voltage exceeds a predetermined threshold;
A forced off circuit connected to the output side of the current mirror circuit and forcibly turning off the output transistor when the current mirror circuit is activated;
A linear regulator comprising:
前記過電圧検出回路は、前記カレントミラー回路の入力と前記出力端子の間に設けられ、前記出力電圧より低い電圧を前記カレントミラー回路の入力に発生させる電圧降下回路をさらに含むことを特徴とする請求項1に記載のリニアレギュレータ。   The overvoltage detection circuit further includes a voltage drop circuit that is provided between the input of the current mirror circuit and the output terminal and generates a voltage lower than the output voltage at the input of the current mirror circuit. Item 10. The linear regulator according to Item 1. 前記電圧降下回路は、ツェナーダイオードを含むことを特徴とする請求項2に記載のリニアレギュレータ。   The linear regulator according to claim 2, wherein the voltage drop circuit includes a Zener diode. 前記過電圧検出回路は、前記カレントミラー回路の出力と前記出力端子の間に設けられたインピーダンス素子をさらに含むことを特徴とする請求項1から3のいずれかに記載のリニアレギュレータ。   4. The linear regulator according to claim 1, wherein the overvoltage detection circuit further includes an impedance element provided between an output of the current mirror circuit and the output terminal. 5. 前記強制オフ回路は、前記カレントミラー回路の出力の電圧がローレベルとなると、前記出力トランジスタを強制オフすることを特徴とする請求項4に記載のリニアレギュレータ。   5. The linear regulator according to claim 4, wherein the forced-off circuit forcibly turns off the output transistor when an output voltage of the current mirror circuit becomes a low level. 6. 前記出力トランジスタはPチャンネルMOSFETまたはPNPバイポーラトランジスタであり、
前記強制オフ回路は、前記出力トランジスタのゲートソース間またはベースエミッタ間に設けられた第1トランジスタを含むことを特徴とする請求項1から5のいずれかに記載のリニアレギュレータ。
The output transistor is a P-channel MOSFET or a PNP bipolar transistor;
6. The linear regulator according to claim 1, wherein the forced off circuit includes a first transistor provided between a gate source and a base emitter of the output transistor.
前記強制オフ回路は、その一端が接地され、前記カレントミラー回路の活性化状態においてその制御端子にハイレベル電圧が印加される第2トランジスタをさらに含み、
前記第2トランジスタの他端の電圧と前記入力端子の入力電圧を分圧した電圧を、前記第2トランジスタの制御端子に供給することを特徴とする請求項6に記載のリニアレギュレータ。
The forced off circuit further includes a second transistor having one end grounded and a high level voltage applied to a control terminal of the current mirror circuit in an activated state.
The linear regulator according to claim 6, wherein a voltage obtained by dividing the voltage at the other end of the second transistor and the input voltage at the input terminal is supplied to the control terminal of the second transistor.
ひとつの半導体基板に一体集積化されることを特徴とする請求項1から7のいずれかに記載のリニアレギュレータ。   The linear regulator according to claim 1, wherein the linear regulator is integrated on a single semiconductor substrate. 請求項1から8のいずれかに記載のリニアレギュレータを備えることを特徴とするDC/DCコンバータの制御回路。   A control circuit for a DC / DC converter, comprising the linear regulator according to claim 1. 請求項1から8のいずれかに記載のリニアレギュレータを備えることを特徴とする車載電装機器。   A vehicle-mounted electrical device comprising the linear regulator according to claim 1. リニアレギュレータにおける保護方法であって、
前記リニアレギュレータは、
入力端子および出力端子と、
前記入力端子と前記出力端子の間に設けられた出力トランジスタと、
2つの入力に前記出力端子の出力電圧に応じたフィードバック電圧および基準電圧を受け、その出力が前記出力トランジスタの制御端子と接続されるエラーアンプと、
を備え、
前記保護方法は、
前記出力電圧が所定のしきい値を超えると活性化するカレントミラー回路を設けるステップと、
前記カレントミラー回路が活性化すると、前記出力トランジスタを強制的にオフさせるステップと、
を備えることを特徴とする保護方法。
A protection method in a linear regulator,
The linear regulator is
Input and output terminals;
An output transistor provided between the input terminal and the output terminal;
An error amplifier which receives a feedback voltage and a reference voltage corresponding to an output voltage of the output terminal at two inputs, and whose output is connected to a control terminal of the output transistor;
With
The protection method is:
Providing a current mirror circuit that is activated when the output voltage exceeds a predetermined threshold;
Forcibly turning off the output transistor when the current mirror circuit is activated;
A protection method comprising:
JP2017020269A 2017-02-07 2017-02-07 Linear regulator, DC / DC converter control circuit using it, in-vehicle electrical equipment Active JP6847689B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2017020269A JP6847689B2 (en) 2017-02-07 2017-02-07 Linear regulator, DC / DC converter control circuit using it, in-vehicle electrical equipment

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017020269A JP6847689B2 (en) 2017-02-07 2017-02-07 Linear regulator, DC / DC converter control circuit using it, in-vehicle electrical equipment

Publications (2)

Publication Number Publication Date
JP2018128762A true JP2018128762A (en) 2018-08-16
JP6847689B2 JP6847689B2 (en) 2021-03-24

Family

ID=63172909

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017020269A Active JP6847689B2 (en) 2017-02-07 2017-02-07 Linear regulator, DC / DC converter control circuit using it, in-vehicle electrical equipment

Country Status (1)

Country Link
JP (1) JP6847689B2 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58101218U (en) * 1981-12-25 1983-07-09 三菱電機株式会社 DC stabilized power supply circuit
JPS6218717U (en) * 1985-07-19 1987-02-04
JP2009266053A (en) * 2008-04-28 2009-11-12 Rohm Co Ltd Current mirror circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58101218U (en) * 1981-12-25 1983-07-09 三菱電機株式会社 DC stabilized power supply circuit
JPS6218717U (en) * 1985-07-19 1987-02-04
JP2009266053A (en) * 2008-04-28 2009-11-12 Rohm Co Ltd Current mirror circuit

Also Published As

Publication number Publication date
JP6847689B2 (en) 2021-03-24

Similar Documents

Publication Publication Date Title
KR102145165B1 (en) Switching regulator and electronic apparatus
CN107885270B (en) Semiconductor integrated circuit for regulator
US8339173B2 (en) Enable pin using programmable hysteresis improvement
US9325168B2 (en) Semiconductor device
US8264807B2 (en) Start-up in-rush current protection circuit for DCDC converter
US9419431B2 (en) Short-circuit protection system for power converters
TWI647557B (en) Load switching controller and method
US10361618B2 (en) Driving circuit for high-side transistor
US20130127496A1 (en) Driving circuit with zero current shutdown and a driving method thereof
JP2021016297A (en) System and method for charging buffer capacitor
US7759920B2 (en) Switching regulator and semiconductor device having the same
US10303193B2 (en) Voltage regulator circuit, corresponding device, apparatus and method
US9160230B2 (en) DC/DC converter and electronic apparatus
JP2022146584A (en) Step-down dc/dc converter, controller for the same, and control method of the same, and electronic apparatus
US10615617B2 (en) Supply voltage selection circuitry
US9484801B2 (en) Start-up regulator for high-input-voltage power converters
JP6490176B1 (en) Power converter
JP6676454B2 (en) Switching circuit, D-class amplifier drive circuit, electronic equipment, switching power supply
JP6823485B2 (en) DC / DC converter and its control circuit, in-vehicle electrical equipment
US9472943B2 (en) Offline power converter and the method thereof
US20190027923A1 (en) Switching circuit
JP6847689B2 (en) Linear regulator, DC / DC converter control circuit using it, in-vehicle electrical equipment
JP5086843B2 (en) Power supply circuit device and electronic device
US10936000B1 (en) Multi-mode high voltage circuit
CN112889015B (en) Method and apparatus to improve the safe operating area of a switched mode power supply

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200109

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201019

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201027

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210216

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210303

R150 Certificate of patent or registration of utility model

Ref document number: 6847689

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250