JP2018106672A - 電子機器及びその動作方法 - Google Patents
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Abstract
【解決手段】電子機器200は、ハードウェアキャッシュ一貫性を支援する第1プロセッサ回路及び第2プロセッサ回路、並びに第1プロセッサ回路のクロック信号、及び第2プロセッサ回路のクロック信号いずれも制御するクロック管理回路を含む。第2プロセッサ回路は、第2プロセッサ回路が、第1プロセッサ回路からキャッシュ一貫性信号を受信したという判断に基づいて、クロック管理回路にクロックイネーブル要請を伝送することができる。クロック管理回路は、クロックイネーブル要請に応答し、第2プロセッサ回路をイネーブルにする。
【選択図】図2
Description
2.キャッシュ221の状態
3.キャッシュ一貫性トラフィックが、他のプロセッサに伝送されるか、あるいは他のプロセッサから受信されるということ
4.他のデバイスがプロセッサ220に接続するか否かということ。
110 中央処理装置(CPU)
111,121,141,221,232 キャッシュ
120 デジタル信号処理装置(DSP)
130 メモリ
140 グラフィック処理装置(GPU)
150,210,310 クロック管理部(CMU)
160,240 バス
220,340 プロセッサ
222 状態レジスタ
222−1 プロセッサ状態レジスタ
222−2 キャッシュ状態レジスタ
223 クロック管理要請判断部
224 クロック管理要請インターフェース
230 デバイス
320 クロック生成部
330 ANDゲート
510 ORゲート
610,620 キャッシュ一貫性インターフェース
Claims (24)
- クロック信号を制御するクロック管理回路と、
前記クロック管理回路と直接接続され、動作状態により、前記クロック管理回路に、前記クロック信号と関連したクロック制御要請を伝送するプロセッサ回路と、
を含む電子機器。 - 前記プロセッサ回路は、前記クロック管理回路と直接接続されたクロック管理要請インターフェースを含み、
前記プロセッサ回路は、前記プロセッサ回路の動作状態を保存し、前記プロセッサ回路の前記保存された動作状態を判断する、
ことを特徴とする請求項1に記載の電子機器。 - 前記プロセッサ回路は、前記プロセッサ回路が遊休状態であるか、または活性状態であるということを判断する、
ことを特徴とする請求項2に記載の電子機器。 - 前記プロセッサ回路は、
前記プロセッサ回路が遊休状態であるという判断に基づいて、前記クロック管理回路にクロックディセーブル要請を伝送し、
前記プロセッサ回路が活性状態であるという判断に基づいて、前記クロック管理回路にクロックイネーブル要請を伝送する、
ことを特徴とする請求項3に記載の電子機器。 - 前記クロック管理回路は、
前記クロック管理回路が、前記プロセッサ回路から前記クロックイネーブル要請を受信したことに基づいて、前記プロセッサ回路に入力されるクロックをイネーブルにし、
前記クロック管理回路が、前記プロセッサ回路から前記クロックディセーブル要請を受信したことに基づいて、前記プロセッサ回路に入力されるクロックをディセーブルにする、
ことを特徴とする請求項4に記載の電子機器。 - 前記クロック管理回路は、
前記クロック管理回路がクロックディセーブル要請を受信したとき、前記クロック管理回路において、前記クロックディセーブル要請を受信した時点と、直前クロックイネーブル時点との時間間隔が、特定臨界時間以下であるという判断に基づいて、前記プロセッサ回路に入力されるクロックをディセーブルにせず、イネーブルに維持する、
ことを特徴とする請求項5に記載の電子機器。 - 前記プロセッサ回路は、
前記プロセッサ回路のパイプライン状態を保存し、前記プロセッサ回路が作業キューにある最後の作業を完了したという判断に基づいて、前記パイプライン状態を遊休状態にアップデートするプロセッサ状態レジスタと、
前記プロセッサ回路に含まれたキャッシュの状態を保存し、前記キャッシュが、要請された作業を完了し、FIFO(first-in-first-out)エンプティ状態という判断に基づいて、前記キャッシュの前記状態を遊休状態にアップデートするキャッシュ状態レジスタと、を含む、
ことを特徴とする請求項2に記載の電子機器。 - 前記キャッシュは、キャッシュ一貫性を支援するためのキャッシュ一貫性インターフェースを含む、
ことを特徴とする請求項7に記載の電子機器。 - 前記プロセッサ回路は、
別個のデバイスが、前記プロセッサ回路に接続しているか否かということ、及びキャッシュ一貫性トラフィックが、前記プロセッサ回路と、前記別個のデバイスとの間で、前記キャッシュ一貫性インターフェースを介して伝送されるか否かということを判断し、
前記プロセッサ回路のパイプラインと、前記キャッシュとが遊休状態であり、前記キャッシュ一貫性トラフィックが、前記プロセッサ回路と、前記別個のデバイスとの間で伝送されず、前記別個のデバイスが、前記プロセッサ回路に接続していないという判断に基づいて、前記プロセッサ回路が遊休状態にあると判断し、
前記プロセッサ回路のパイプラインまたは前記キャッシュが活性状態であるか、前記キャッシュ一貫性トラフィックが、前記プロセッサ回路と、前記別個のデバイスとの間で伝送されるか、あるいは前記別個のデバイスが、前記プロセッサ回路に接続しているという判断に基づいて、前記プロセッサ回路が活性状態にあると判断する、
ことを特徴とする請求項8に記載の電子機器。 - 前記プロセッサ回路とのキャッシュ一貫性を支援するデバイスをさらに含み、
前記デバイスに含まれたキャッシュは、前記キャッシュ一貫性を支援するためのキャッシュ一貫性インターフェースを含み、
前記プロセッサ回路のキャッシュと、前記デバイスのキャッシュは、前記プロセッサ回路のキャッシュ一貫性インターフェース、及び前記デバイスのキャッシュ一貫性回路それぞれを介して直接に接続され、前記プロセッサ回路は、ハードウェアキャッシュ一貫性を支援する、
ことを特徴とする請求項8に記載の電子機器。 - 電子機器の動作方法において、
前記電子機器のプロセッサ回路の動作状態を判断する段階と、
前記プロセッサ回路の前記動作状態により、前記プロセッサ回路が、直接、クロック管理回路にクロック信号と関連したクロック制御要請を伝送する段階と、
を含む電子機器の動作方法。 - 前記プロセッサ回路の動作状態を判断する段階は、前記プロセッサ回路が遊休状態であるか、または活性状態であるということを判断する段階を含む、ことを特徴とする請求項11に記載の電子機器の動作方法。
- 前記プロセッサ回路の前記動作状態により、前記クロック制御要請を伝送する段階は、前記プロセッサ回路が、前記遊休状態または前記活性状態にあるかということに基づいて、前記クロック管理回路に、クロックイネーブル信号またはクロックディセーブル信号を選択的に伝送することを含み、
前記選択的に伝送する段階は、
前記プロセッサ回路が遊休状態にあるという判断に基づいて、前記クロック管理回路に、前記クロックディセーブル信号を伝送するか、
前記プロセッサ回路が活性状態にあるという判断に基づいて、前記クロック管理回路に、前記クロックイネーブル信号を伝送する、
ことを特徴とする請求項12に記載の電子機器の動作方法。 - 前記プロセッサ回路から、クロックイネーブル要請またはクロックディセーブル要請が受信されることに基づいて、前記プロセッサ回路に入力されるクロック信号を選択的にイネーブルにする段階をさらに含み、
前記選択的にイネーブルにする段階は、
前記クロック管理回路を利用して、前記プロセッサ回路から、前記クロックイネーブル要請を受信することに基づいて、前記プロセッサ回路に入力される前記クロック信号をイネーブルにする段階と、
前記クロック管理回路を利用して、前記プロセッサ回路から、前記クロックディセーブル要請を受信することに基づいて、前記プロセッサ回路に入力される前記クロック信号をディセーブルにする段階と、を含む、
ことを特徴とする請求項11に記載の電子機器の動作方法。 - 前記クロック管理回路を利用して、前記プロセッサ回路から、前記クロックディセーブル要請を受信するとき、前記クロックディセーブル要請が受信された時点と、直前クロックイネーブル時点との時間間隔が特定臨界時間以下であるという判断に基づいて、前記プロセッサ回路に入力されるクロックをディセーブルにせず、イネーブルに維持する、ことを特徴とする請求項14に記載の電子機器の動作方法。
- 前記プロセッサ回路の動作状態を判断する段階は、
前記プロセッサ回路のパイプライン及びキャッシュが遊休状態であるということを判断する段階と、
キャッシュ一貫性トラフィックが、前記プロセッサ回路を介して、伝送されているか否かということを判断する段階と、
別個のデバイスが、前記プロセッサ回路に接続しているか否かということを判断する段階と、を含む、
ことを特徴とする請求項11に記載の電子機器の動作方法。 - 前記プロセッサ回路の動作状態を判断する段階は、
前記プロセッサ回路の前記パイプライン及び前記キャッシュが遊休状態であり、前記キャッシュ一貫性トラフィックが、前記プロセッサ回路と、前記別個のデバイスとの間で伝送されておらず、前記別個のデバイスが、前記プロセッサ回路に接続していないという判断に基づいて、クロックディセーブル要請を伝送し、
前記プロセッサ回路の前記パイプラインまたは前記キャッシュが活性状態であるか、前記キャッシュ一貫性トラフィックが、前記プロセッサ回路と、前記別個のデバイスとの間で伝送されているか、あるいは前記別個のデバイスが、前記プロセッサ回路に接続しているという判断に基づいて、クロックイネーブル要請を伝送する
段階をさらに含む、ことを特徴とする請求項16に記載の電子機器の動作方法。 - 前記プロセッサ回路が作業キューの最後作業を完了したという判断に基づいて、前記プロセッサ回路のパイプライン状態を遊休状態にアップデートする段階と、
前記プロセッサ回路のキャッシュが要請された作業を終え、FIFO(first-in-first-out)エンプティ状態という判断に基づいて、前記キャッシュの動作状態を遊休状態にアップデートする段階と、
をさらに含むことを特徴とする請求項11に記載の電子機器の動作方法。 - ハードウェアキャッシュ一貫性を支援する第1プロセッサ回路及び第2プロセッサ回路と、
前記第1プロセッサ回路のクロック信号、及び前記第2プロセッサ回路のクロック信号をいずれも制御するクロック管理回路と、を含み、
前記第2プロセッサ回路は、前記第2プロセッサ回路が、前記第1プロセッサ回路からキャッシュ一貫性信号を受信したという判断に基づいて、前記クロック管理回路にクロックイネーブル要請を伝送し、
前記クロック管理回路は、前記クロックイネーブル要請に応答し、前記第2プロセッサ回路をイネーブルにすることを特徴とする電子機器。 - 前記第1プロセッサ回路は、
前記第1プロセッサ回路が、前記第2プロセッサ回路から、前記キャッシュ一貫性信号を受信したという判断に基づいて、前記クロック管理回路に、前記クロックイネーブル要請を伝送する、
ことを特徴とする請求項19に記載の電子機器。 - 前記第2プロセッサ回路は、
前記第2プロセッサ回路が、前記第1プロセッサ回路に、前記キャッシュ一貫性信号を伝送したという判断に基づいて、前記クロック管理回路に、前記クロックイネーブル要請を伝送する、
ことを特徴とする請求項19に記載の電子機器。 - 前記第1プロセッサ回路は、
前記第1プロセッサ回路が、前記第2プロセッサ回路に、前記キャッシュ一貫性信号を伝送したという判断に基づいて、前記クロック管理回路に、前記クロックイネーブル要請を伝送する、
ことを特徴とする請求項21に記載の電子機器。 - 前記第1プロセッサ回路と前記第2プロセッサ回路は、互いに異なるプロセッサ回路種であることを特徴とする請求項19乃至22の何れか一項に記載の電子機器。
- 前記第1プロセッサ回路または前記第2プロセッサ回路は、グラフィック処理装置であることを特徴とする請求項23に記載の電子機器。
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