JP2018092657A - 記憶装置 - Google Patents

Abstract

【課題】例えば、仕様が異なる複数のサーバ装置に組み込まれたそれぞれの場合で、より不都合が少なく使用されうる記憶装置を得る。【解決手段】実施形態の記憶装置では、インタフェース回路は、第一装置または第二装置と接続可能である。第一端子は、記憶装置と第一装置とが接続された場合には第一状態となり、記憶装置と第二装置とが接続された場合には第二状態となる。第二端子は、第一端子が第一状態となり第一装置から記憶装置に第一電圧の第一電力が供給された場合には第三状態となり、第一端子が第二状態となり第二装置から記憶装置に制御信号が入力された場合には第四状態となる。第三端子を介して記憶装置に第二電圧の第二電力が供給される。スイッチ制御回路は、第一端子および第二端子の状態に基づいて、第三端子と制御回路とが電気的に接続された接続状態と、第三端子と制御回路とが電気的に遮断された遮断状態と、の切替制御を実行する。【選択図】図７

Description

本実施形態は、記憶装置に関する。

従来、サーバ等のホスト装置に組み込まれて使用される記憶装置が知られている。

特開２０１２−２１６６７２号公報

この種の記憶装置は、仕様が異なる複数のサーバ装置に組み込まれたそれぞれの場合で、より不都合が少なく使用されうるのが好ましい。

本実施形態の記憶装置は、メモリと、制御回路と、インタフェース回路と、スイッチ制御回路と、を備える。メモリは、データを記憶する。制御回路は、メモリへのデータの書き込みおよびメモリからのデータの読み出しを制御する。インタフェース回路は、第一端子と、第二端子と、第三端子と、を有し、第一装置または第二装置と接続可能である。第一端子は、記憶装置と第一装置とが接続された場合には第一状態となり、記憶装置と第二装置とが接続された場合には第二状態となる。第二端子は、第一端子が第一状態となり第一装置から記憶装置に第一電圧の第一電力が供給された場合には第三状態となり、第一端子が第二状態となり第二装置から記憶装置に制御信号が入力された場合には第四状態となる。第三端子を介して記憶装置に第二電圧の第二電力が供給される。スイッチ制御回路は、第一端子および第二端子の状態に基づいて、第三端子と制御回路とが電気的に接続された接続状態と、第三端子と制御回路とが電気的に遮断された遮断状態と、の切替制御を実行する。

図１は、実施形態の記憶装置が含まれるサーバ装置の例示的な斜視図である。 図２は、実施形態の記憶装置の例示的な分解斜視図である。 図３は、実施形態のサーバ装置の模式的かつ例示的なブロック図である。 図４は、実施形態の記憶装置の模式的かつ例示的なブロック図である。 図５は、ＳＡＳの電源用インタフェースのピンアサインが示された表である。 図６は、ＳＡＳの電源用インタフェースのピンＰ１〜Ｐ３の、サーバ装置のインタフェースの仕様（ＳＡＳ１、ＳＡＳ２、ＳＡＳ２．１、ＳＡＳ３）毎の電気的な状態を示す表である。 図７は、実施形態の記憶装置に含まれるスイッチ制御部の模式的かつ例示的な回路図である。 図８は、実施形態の記憶装置に含まれるスイッチ制御部の各部の電位、スイッチの状態、および対応するサーバ装置のインタフェースの仕様を示す表である。 図９は、実施形態のサーバ装置と記憶装置との間での信号の伝達が示された例示的なシーケンス図である。 図１０は、第１変形例の記憶装置の模式的かつ例示的なブロック図である。 図１１は、第２変形例の記憶装置の模式的かつ例示的なブロック図である。 図１２は、第２変形例の記憶装置による処理の手順の模式的かつ例示的なフローチャートである。 図１３は、実施形態の記憶装置が組み込まれた電子機器の例示的な斜視図である。

以下、記憶装置およびサーバ装置（ホスト装置）の例示的な実施形態および変形例が開示される。以下に示される実施形態の構成や制御（技術的特徴）、ならびに当該構成や制御によってもたらされる作用および結果（効果）は、一例である。また、以下に例示される実施形態および変形例には、同様の構成要素が含まれている。以下、同様の構成要素には共通の符号が付与され、重複する説明が省略される。

＜実施形態＞
図１は、実施形態の記憶装置が含まれるサーバ装置の例示的な斜視図である。データセンター１は、例えば、複数のサーバファーム２、ルータ、スイッチングハブのような種々の装置や、装置間を接続するケーブルのような種々の部品等を備えている。なお、図１は、一つのサーバファーム２を示す。また、図１は、一つのサーバモジュール５が、前後方向の前方側に引き出された状態を示している。

サーバファーム２は、ラック３や、複数のモジュールエンクロージャ４、複数のサーバモジュール５等を有する。それぞれのモジュールエンクロージャ４に、複数のサーバモジュール５が格納されている。複数のサーバモジュール５を格納したモジュールエンクロージャ４は、ラックマウント型サーバを形成する。なお、データセンター１のサーバはこれに限らず、ブレードサーバのような他のサーバであってもよい。データセンター１、サーバファーム２、およびサーバモジュール５は、サーバ装置の一例であり、ホスト装置や、ホストシステム、サーバシステム、記憶システム等とも称されうる。

ラック３は、二つの支柱３ａを有する。支柱３ａには複数のネジ穴が設けられている。二つの支柱３ａは、互いに離間して配置されている。モジュールエンクロージャ４は、二つの支柱３ａの間に挿入可能である。

モジュールエンクロージャ４は、エンクロージャケース１１と、取付部材１２と、を有する。モジュールエンクロージャ４は、エンクロージャケース１１に格納された電源ユニットをさらに有しても良い。エンクロージャケース１１に、例えば四つのモジュールスロット１３が設けられる。

取付部材１２は、エンクロージャケース１１の前方の端部から横方向に、エンクロージャケース１１の外側に向かって延びている。取付部材１２に、支柱３ａのネジ穴に対応する孔が設けられる。取付部材１２は、例えばネジやボルトによって、ラック３の支柱３ａに固定される。これにより、モジュールエンクロージャ４がラック３に取り付けられる。

サーバモジュール５は、エンクロージャケース１１のモジュールスロット１３に挿入可能である。サーバモジュール５は、モジュールスロット１３に挿入されると、例えばモジュールエンクロージャ４の電源ユニットから電力を供給されうる。なお、サーバモジュール５は他の装置から電力を供給されても良い。

サーバモジュール５は、例えば、モジュールケース２１と、モジュール基板２２と、制御部２３と、複数のメモリ２４と、複数のファン２５と、複数の記憶装置１００とを有する。モジュールケース２１は、第１の筐体の一例であり、例えば壁とも称されうる。モジュール基板２２は、第１の基板の一例であり、例えば、配線板及び回路板とも称されうる。ファン２５は、送風部の一例であり、例えば、冷却装置とも称され得る。制御部２３は、例えばＣＰＵ（central processing unit）である。記憶装置１００は、装置や、ストレージ、デバイス、電子機器、モジュール、部品等とも称されうる。本実施形態では、記憶装置１００は、例えばＳＳＤ（solid state drive）であるが、ＨＤＤ（hard disk drive）や、ハイブリッドハードディスクドライブ（ハイブリッドＨＤＤ）のような他の装置であっても良い。また、使用形態や適用装置によっては、記憶装置１００は、筐体を有さなくてもよい。

モジュールケース２１は、例えば、上部が開放されるとともに前後方向に延びた略矩形の箱型に形成される。なお、モジュールケース２１の形状はこれに限らず、例えば、上部が閉塞された箱型に形成されても良い。モジュールケース２１には、モジュール基板２２や、制御部２３、メモリ２４、ファン２５、記憶装置１００、他の部品等が収容される。

モジュールケース２１は、フロントパネル２７を有する。フロントパネル２７は、モジュールケース２１の前方の端部に設けられた壁である。フロントパネル２７には、ＵＳＢコネクタのような種々のコネクタが設けられる。

モジュール基板２２は、例えば、プリント配線板である。なお、モジュール基板２２は、他の基板であっても良い。モジュール基板２２には、直接的に、あるいは他の部品を介して、制御部２３や、メモリ２４、ファン２５、記憶装置１００、他の部品等が実装されうる。

ファン２５は、前後方向において、制御部２３およびメモリ２４と、記憶装置１００との間に配置される。ファン２５の動作により、モジュールケース２１の内部に、前後方向の空気の流れが生じうる。ファン２５によって生じた空気流により、制御部２３や、メモリ２４、記憶装置１００、他の部品等が冷却されうる。なお、ファン２５が生じさせる空気の流れは、他の方向に流れても良い。

記憶装置１００は、例えば、フロントパネル２７に取り付けられたドライブケージにそれぞれ収容される。

図２は、実施形態の記憶装置の例示的な分解斜視図である。図２に示すように、記憶装置１００は、例えば、ケース１０１や、回路基板１０２、複数のメモリ１０３、コントローラ１０４、複数のデータバッファ１０５、複数のキャパシタ１０６、インタフェース部１０７等を備えている。

ケース１０１は、例えば、カバーや、覆部、壁等と称されうる。回路基板１０２は、例えば、基板や、配線基板等とも称されうる。メモリ１０３は、例えば、記憶部や、素子、部品等とも称されうる。コントローラ１０４は、例えば、制御部や、演算処理部、素子、部品等とも称されうる。インタフェース部１０７は、例えば、コネクタや、接続部等とも称されうる。

ケース１０１は、例えば、アッパケース１１１や、フレーム１１２、ロワケース１１３等の複数の部材（部品）を有している。ねじ等の固定具によって複数の部材が互いに結合されることで一体化され、ケース１０１が構成されている。ケース１０１は、複数の壁部１０１ａを有し、壁部１０１ａによって囲まれた空間内に、記憶装置１００の部品、すなわち、回路基板１０２、メモリ１０３、コントローラ１０４、データバッファ１０５、キャパシタ１０６等が収容されている。ケース１０１は、例えば、アルミニウム合金等の金属材料によって構成されている。

図３は、実施形態のサーバ装置の模式的かつ例示的なブロック図である。サーバ装置としてのサーバモジュール５の制御部２３は、ホスト制御部２３１や、異常検出部２３２、制御信号生成部２３３等を有している。ホスト制御部２３１は、サーバモジュール５の各部の動作や、複数の記憶装置１００へのデータの書き込み、複数の記憶装置１００からのデータの読み出し等を制御する。異常検出部２３２は、記憶装置１００に生じた異常を検出する。記憶装置１００の異常は、例えば、所定時間内にコマンドに対する応答が無かったり、記憶装置１００におけるデータの書き込みやデータの読み出しが想定されるあるいは定められた時間を超えて終了しないなどにより、検出することができる。制御信号生成部２３３は、異常検出部２３２において、記憶装置１００において、パワーオンリセットの対象となる異常が検出された場合に、パワーオンリセットを実行するための制御信号を生成する。制御信号は、例えば、power disable（パワーディスエイブル）信号である。power disable信号は、記憶装置１００に対する、記憶装置１００内の電力ラインに設けられたスイッチＳＷ１，ＳＷ２（図７参照）を遮断する要求である。

記憶装置１００のインタフェース部１０７と、サーバモジュール５のインタフェース部２３４とが互いに接続されており、インタフェース部１０７，２３４に設けられたピン同士が電気的に接続されることにより、制御部２３と記憶装置１００との間でデータの伝達が行われる。

図４は、実施形態の記憶装置の模式的かつ例示的なブロック図である。記憶装置１００は、スイッチ制御回路１２０ａや、電源回路１３０、処理部１４０等を備えている。スイッチ制御回路１２０ａは、スイッチ制御部１２０の一例である。本実施形態では、複数の素子（電子部品）が回路基板１０２に実装されることで、回路基板１０２上に設けられている。電源回路１３０は、スイッチや、ヒューズ等を有する。スイッチ制御回路１２０ａ（スイッチ制御部１２０）および電源回路１３０は、後に詳しく説明される。処理部１４０に含まれる各部には、電源回路１３０から電源が供給される。なお、図４では、メモリ１０３や、コントローラ１０４、データバッファ１０５等は、一つずつ描かれているが、これらの数は一つには限定されない。なお、処理部１４０は、便宜上の名称である。処理部１４０は、一体化された１パッケージＳＳＤであってもよい。

メモリ１０３は、不揮発性メモリであって、例えば、ＮＡＮＤ型フラッシュメモリである。メモリ１０３は、ＮＡＮＤ型フラッシュメモリには限定されず、ＲＥＲＡＭ（resistance random access memory）や、ＦＥＲＡＭ（ferroelectric random access memory）等であってもよい。また、メモリ１０３は、記憶装置１００の外部（ホスト装置、サーバ装置）から送信されるユーザデータや、記憶装置１００の内部のみで使用されるシステムデータ等を記憶する。また、メモリ１０３は、複数のメモリセル（不図示）がマトリクス状に配列されたメモリセルアレイを有する。個々のメモリセルは２値または多値記憶が可能である。また、メモリ１０３は、複数のメモリチップを有している。

データバッファ１０５は、データを一時的に保持する。データバッファ１０５は、例えば、ＤＲＡＭ（dynamic static random access memory）である。なお、データバッファ１０５は、ＤＲＡＭには限定されず、ＳＲＡＭ（static random access memory）等であってもよい。データバッファ１０５はコントローラ１０４とは独立して設けられてもよいし、コントローラ１０４のチップ内部に組み込み型メモリとして実装されてもよい。

コントローラ１０４は、記憶装置１００を制御する。コントローラ１０４の機能は、例えば、メモリ１０３またはコントローラ１０４が有するＲＯＭ（read only memory）等に記憶されるファームウエアを実行するプロセッサや、ハードウエア等によって、実現されうる。コントローラ１０４は、ホスト装置からのコマンドにしたがって、メモリ１０３からデータを読み出したり、メモリ１０３にデータを書き込んだりする。

インタフェース部１０７は、外部機器との間で電気信号や電力等を伝達する、複数のピン（端子）を有する。インタフェース部１０７は、serial attached SCSI（ＳＡＳ）に準拠して構成される。

図５は、ＳＡＳに準拠した電源用インタフェースのピンアサインの一例を示す表である。図５に示されるように、ＳＡＳの電源用インタフェースでは、合計１５個のピンＰ１〜Ｐ１５（端子）が設定されており、それらのうち、ピンＰ４〜Ｐ６にはグラウンド、ピンＰ７〜Ｐ９には５［Ｖ］の電力、ピンＰ１０〜Ｐ１２にはグラウンド、ピンＰ１３〜Ｐ１５には１２［Ｖ］の電力が、それぞれ割り当てられている。また、ピンＰ１〜Ｐ３には、ＳＡＳ１、ＳＡＳ２、およびＳＡＳ２．１では、３．３［Ｖ］の電力が割り当てられている。これに対し、ＳＡＳ３では、ピンＰ１およびピンＰ２については、ホスト装置（サーバ装置）のベンダーによる割り当て（vender specific）が認められ、ピンＰ３については、ホスト装置のベンダーによる割り当てか、あるいはホスト装置から記憶装置への電力の供給を停止する制御信号（power disable）の割り当てが認められている。なお、ホスト装置に接続される記憶装置については、ＳＡＳ１、ＳＡＳ２、およびＳＡＳ２．１では、ピンＰ１〜Ｐ３を互いに電気的に接続することが指定され、ＳＡＳ３では、ピンＰ１およびピンＰ２を互いに電気的に接続することが指定されている。

このように、ＳＡＳ規格では、ＳＡＳ１、ＳＡＳ２、およびＳＡＳ２．１のレガシーシステムと、ＳＡＳ３の新しいシステムとの間で、ピンＰ１〜Ｐ３のピンアサインが異なっている。

未だ稼働しているＳＡＳ１、ＳＡＳ２、およびＳＡＳ２．１に準拠したホスト装置もあり、ＳＡＳ３に準拠した記憶装置は、ＳＡＳ３に準拠したホスト装置のみならず、こうしたＳＡＳ１、ＳＡＳ２、およびＳＡＳ２．１に準拠したホスト装置にも組み込める（接続されうる）のが望ましい。

しかし、上述したように、規格によってピンアサインが異なる場合にあっては、一の規格に準拠した記憶装置が、他の規格のホスト装置では使い難い場合がある。具体的には、例えば、上述したＳＡＳの電源用インタフェースについては、ＳＡＳ３に準拠したピンＰ３の制御信号（power disable）を用いる記憶装置が、例えば、ＳＡＳ１等に準拠した、ピンＰ３に３．３［Ｖ］の電力が供給されるホスト装置に組み込まれた場合、記憶装置のピンＰ３の電位は、常時３．３［Ｖ］となる。この場合、記憶装置は、ピンＰ３による制御信号が常にハイレベルである場合の動作を実行する。power disable対応の記憶装置には、電力の供給および供給停止を切り替えるスイッチが設けられており、ピンＰ３による制御信号のハイレベルは、当該スイッチに対する遮断（スイッチオフ、電力供給停止）のコマンドである。よって、この場合、記憶装置は、Ｐ３の３．３［Ｖ］、すなわちpower disableのハイレベルに基づいて、スイッチが遮断された状態を維持するため、当該記憶装置には電力が供給されない。したがって、ＳＡＳ３に準拠したＰ３の制御信号（power disable）を用いる記憶装置は、そのままでは、ＳＡＳ１に準拠したサーバ装置では使えない場合がある。

本実施形態の記憶装置１００には、このような事態を回避可能なスイッチ制御部１２０が設けられている。スイッチ制御部１２０は、ピンＰ１〜Ｐ３の電気的な状態がホスト装置の規格およびホスト装置からの制御信号によって異なる点を利用し、ピンＰ１〜Ｐ３の電気的な状態に基づいてスイッチを制御する。なお、ホスト装置は、例えば、データセンター１や、サーバファーム２、サーバモジュール５等である。また、ピンＰ１〜Ｐ３および上述したピンＰ４〜Ｐ１５は、インタフェース部１０７に含まれる。

図６は、ピンＰ１〜Ｐ３の、ホスト装置のインタフェースの仕様（ＳＡＳ１、ＳＡＳ２、ＳＡＳ２．１、ＳＡＳ３）毎の電気的な状態を示す表である。図６には、以下の（１）〜（４）の四つの仕様について、ピンＰ１〜Ｐ３の電気的な状態が示されている。（１）〜（４）のタイプは、現時点で実在する典型的な仕様であることが判明している。
（１）ＳＡＳ１／２／２．１に準拠し３．３［Ｖ］が印加されているホスト装置
（２）ＳＡＳ１／２／２．１に準拠し３．３［Ｖ］が印加されていないホスト装置
（３）ＳＡＳ３に準拠しpower disable対応のホスト装置
（４）ＳＡＳ３に準拠しpower disableに対応していないホスト装置
図６中、Ｈはハイレベル、Ｌはローレベル、ＮＣは非接続状態を示す。また、非接続状態は、オープン状態や、フローティング状態等とも称されうる。また、ＳＷはスイッチ、Ｃはスイッチの接続状態、ＡＣはスイッチの常時接続状態、Ｓはスイッチの遮断状態を示す。上述したように、ＳＡＳ３でもピンＰ１，Ｐ２は互いに電気的に接続されているため、ピンＰ１，Ｐ２の電気的な状態は同じである。本実施形態のスイッチ制御部１２０は、図６に示されるピンＰ１，Ｐ２およびピンＰ３の電気的な状態（例えば、電位）の組み合わせに応じて、スイッチの図６に示されるような状態を設定することにより、（１）〜（４）のうちどのホスト装置と接続された場合にあっても、上述したような不都合な事象が生じるのを回避して所期の処理を実行するよう、構成される。本実施形態では、ピンＰ１，Ｐ２は、第一の端子の一例であり、Ｐ３は、第二の端子の一例であり、Ｐ７〜Ｐ９およびＰ１３〜Ｐ１５は、第三の端子の一例である。

図７は、スイッチ制御部１２０の模式的かつ例示的な回路図である。図７に示されるように、本実施形態では、スイッチ制御部１２０は、ＮＯＴ回路１６１（インバータ）やＡＮＤ回路１６２等の論理ゲートを含む論理回路１６０を有している。すなわち、スイッチ制御部１２０は、ピンＰ１（またはピンＰ２）およびピンＰ３の電気的な状態（例えば電位）により設定されるハイレベルとローレベルとを用いた論理演算により、スイッチＳＷ１，ＳＷ２（図６のＳＷ）の接続と遮断とを切り替える信号Ｓｓを生成する。ハイレベルおよびローレベルは、例えば、予め設定された電位の閾値に対する大小により設定されうる。ＳＡＳの場合、ハイレベルは電源の電位としての略３．３［Ｖ］、ローレベルはグラウンドの電位としての略０［Ｖ］に設定される。なお、図７に示された論理回路１６０は一例であって、スイッチ制御部１２０には、図７に示された回路と等価で異なる論理ゲートを含む論理回路を有してもよい。なお、上述したように、ピンＰ２はピンＰ１と電気的に接続されているため、本明細書では、ピンＰ１およびピンＰ２を代表してピンＰ１について説明する場合がある。

また、非接続状態（ＮＣ）の場合、ピンＰ１〜Ｐ３は、ホスト装置内では、電源の電位の導体部、およびグラウンドの電位の導体部の双方に、電気的に接続されていないため、そのままでは、ピンＰ１〜Ｐ３の電位は、電源の電位およびグラウンドの電位とは異なる電位（別電位）となる（フローティング状態）。よって、別電位を検出する構成を有することにより、フローティング状態を識別することは可能である。また、フローティング状態では、インピーダンスが大きくなるため、インピーダンスにより、フローティング状態を識別することも可能である。本実施形態の場合は、一例として、ピンＰ１とグラウンドＧＮＤとの間、およびピンＰ３とグラウンドＧＮＤとの間には、それぞれ、抵抗Ｒｐ（プルダウン抵抗）を有したプルダウン回路１５０が設けられている。これにより、スイッチ制御部１２０は、非接続状態を、ローレベルと同じに扱い、比較的容易に演算処理することができる。なお、図６の例では、非接続状態をローレベルとすることによる問題は生じない。また、抵抗Ｒｐの抵抗値は、ピンＰ１およびピンＰ３がハイレベルである場合に、当該ハイレベルを維持できる値に設定される。ピンＰ１に接続される抵抗Ｒｐおよびプルダウン回路１５０は、第一の抵抗および第一のプルダウン回路の一例であり、ピンＰ３に接続される抵抗Ｒｐおよびプルダウン回路１５０は、第二の抵抗および第二のプルダウン回路の一例である。

また、図７に示されるように、スイッチ制御部１２０では、ピンＰ１と直列に抵抗Ｒｈが設けられるとともに、ピンＰ３と直列に抵抗Ｒｈが設けられている。このような構成により、スイッチＳＷ１，ＳＷ２が遮断状態から接続状態に切り替わった際に急に電力が上昇したような場合にあっても、抵抗Ｒｈによってエネルギを消費することができる。すなわち、スイッチ制御部１２０のうち抵抗Ｒｈよりもホスト装置とは反対側の部分における電力の急な上昇を抑制できる。本実施形態では、抵抗Ｒｈは、処理部１４０とピンＰ１，Ｐ３との間であって、論理ゲート（ＮＯＴ回路１６１やＡＮＤ回路１６２等）とピンＰ１，Ｐ３との間に、設けられている。

また、ピンＰ１とグラウンドＧＮＤとの間には、コンデンサＣｆが設けられるとともに、ピンＰ３とグラウンドＧＮＤとの間には、コンデンサＣｆが設けられている。これにより、ピンＰ１またはピンＰ３からスイッチ制御部１２０に入力された電力から高周波成分を除去することができる。

論理回路１６０において、ＮＯＴ回路１６１は、ピンＰ１の電位のハイレベルとローレベルとを反転して出力する。また、ＡＮＤ回路１６２は、ＮＯＴ回路１６１の出力の電位のレベルと、ピンＰ３の電位のレベルと、の論理積を出力する。スイッチＳＷ１，ＳＷ２は、ＡＮＤ回路１６２の出力の電位がハイレベルである場合に、遮断状態となるよう構成されている。

図８には、ピンＰ１およびピンＰ２の電位のレベルに対応して論理回路１６０で出力される信号Ｓｓのレベル、ならびにスイッチの状態が示されている。図８からわかるように、
（ａ）ピンＰ１がハイレベルでありかつピンＰ３がハイレベルである場合は、論理回路１６０の出力としての信号Ｓｓはローレベルとなり、この場合、スイッチＳＷ１，ＳＷ２は接続状態となる。この場合は、図６の（１）に対応する。
（ｂ）ピンＰ１がローレベルでありかつピンＰ３がローレベルである場合は、論理回路１６０の出力としての信号Ｓｓはローレベルとなり、この場合、スイッチＳＷ１，ＳＷ２は接続状態となる。この場合は、図６の（２）、（３）のＰ３がＬの場合、（４）のＰ１がＬまたはＮＣの場合に対応する。
（ｃ）ピンＰ１がローレベルでありかつピンＰ３がハイレベルである場合は、論理回路１６０の出力としての信号Ｓｓはハイレベルとなり、この場合、スイッチＳＷ１，ＳＷ２は遮断状態となる。この場合は、図６の（３）のＰ３がＨの場合に対応する。
（ｄ）ピンＰ１がハイレベルでありかつピンＰ３がローレベルである場合は、論理回路１６０の信号Ｓｓはローレベルとなり、この場合、スイッチＳＷ１，ＳＷ２は接続状態となる。この場合は、図６の（４）のＰ１がＨの場合に対応する。
このように、本実施形態のスイッチ制御部１２０によれば、図６に示された全ての場合に対応できる。すなわち、本実施形態の記憶装置は、図６に示された典型的なＳＡＳインタフェースに準拠したホスト装置（１）〜（４）のうちどのホスト装置に接続された場合にあっても、スイッチＳＷ１，ＳＷ２が不本意に遮断されることなく、所期の処理を実行しうる。

また、本実施形態では、論理回路１６０とスイッチＳＷ１，ＳＷ２との間、すなわちＡＮＤ回路１６２とスイッチＳＷ１，ＳＷ２との間に、遅延回路１７０が設けられている。遅延回路１７０は、論理回路１６０（ＡＮＤ回路１６２）とグラウンドＧＮＤとの間に設けられたコンデンサＣｄを有している。遅延回路１７０により、スイッチ制御部１２０からスイッチＳＷ１，ＳＷ２への信号Ｓｓの伝達を遅らせることができる。また、遅延回路１７０によって、信号Ｓｓから高周波成分を除去することができる。なお、電源回路１３０において、５［Ｖ］の電力が供給されるピンＰ７〜Ｐ９とスイッチＳＷ１との間、および１２［Ｖ］の電力が供給されるピンＰ１３〜Ｐ１５とスイッチＳＷ２との間には、それぞれヒューズ１３１が設けられている。

また、図７に示すように、本実施形態では、論理回路１６０の電源は、電源回路１３０から導入されている。すなわち、スイッチ制御部１２０は、ピンＰ７〜Ｐ９あるいはピンＰ１３〜Ｐ１５を介して供給された電力により、動作可能に構成されている。ただし、上述したように、スイッチ制御部１２０は、３．３［Ｖ］で動作するのに対し、ピンＰ７〜Ｐ９は５［Ｖ］、ピンＰ１３〜Ｐ１５は１２［Ｖ］である。このため、ピンＰ７〜Ｐ９あるいはピンＰ１３〜Ｐ１５と論理回路１６０との間には、電位を５［Ｖ］または１２［Ｖ］から３．３［Ｖ］に変換する電位調整部１６３が設けられている。電位調整部１６３は、例えば、ＬＤＯ（low drop out、電圧レギュレータ）や、ＤＤＣ（DC−DC converter）として構成されうる。なお、電位調整部１６３は、５［Ｖ］および１２［Ｖ］のうちいずれか一方から３．３［Ｖ］を得ればよい。

図９には、power disable対応のホスト装置および記憶装置における処理の手順が示されている。図９に示されるように、ホスト装置は、異常を検出すると（ＳＨ１）、制御信号（power disable）を記憶装置１００に送信する（ＳＨ２）。ＳＨ２での制御信号の送信は、ピンＰ３の電位のローレベルからハイレベルへの変化に相当する。記憶装置１００は、ピンＰ３の電位の変化（電気的な状態の変化）が生じると（ＳＳ１）、データの保護処理を実行する（ＳＳ２）。ＳＳ２でのデータの保護処理は、ＰＬＰ（power loss protection）とも称される。具体的に、コントローラ１０４は、ＰＬＰとして、データの読み出しあるいは書き込みの完了、キューの破棄、論理物理アドレス変換テーブルのバックアップ等を実行する。本実施形態では、上述した遅延回路１７０（図７参照）が設けられているため、ＳＳ２におけるＰＬＰの処理がより確実に実行されうる。すなわち、ＰＬＰの処理時間が、より確実に確保されうる。次に、ＰＬＰの処理が終了した後のタイミングで、ピンＰ３の電位の変化に基づくスイッチ制御部１２０の論理回路１６０における演算によって出力された信号Ｓｓにより、スイッチＳＷ１，ＳＷ２が遮断状態となる（ＳＳ３）。一方、ホスト装置は、制御信号（power disable）の送信後の経過時間を計測し、所定時間が経過した時点で（ＳＨ３）、制御信号（power enable）を記憶装置１００に送信する（ＳＨ４）。ＳＨ４での制御信号の送信は、ピンＰ３の電位のハイレベルからローレベルへの変化に相当する。記憶装置１００では、ピンＰ３の電位のハイレベルからローレベルへの変化（電気的な状態の変化）が生じると（ＳＳ４）、当該ピンＰ３の電位の変化に基づくスイッチ制御部１２０の論理回路１６０における演算によって出力された信号Ｓｓにより、スイッチＳＷ１，ＳＷ２が接続状態となる（ＳＳ５）。これにより、記憶装置１００が再起動される。

上記本実施形態の記憶装置１００では、ピンＰ１（第一の端子）およびピンＰ３（第二の端子）の電位（電気的な状態）に応じたスイッチＳＷ１，ＳＷ２の状態が異なる。

具体的には、図８の（ａ）に示されるように、ピンＰ３の電位がハイレベルであり、かつピンＰ１の電位がハイレベルである場合には、スイッチＳＷ１，ＳＷ２は接続状態となるよう制御される。この場合は、図６に示される仕様（１）の場合であるから、スイッチＳＷ１，ＳＷ２が接続状態であるのが所期の状態である。図６の仕様（１）の装置、すなわち、ＳＡＳ１，ＳＡＳ２，ＳＡＳ２．１に準拠し、ピンＰ１〜Ｐ３に３．３［Ｖ］が印加される仕様の装置が、本実施形態での第一の装置の一例である。

また、図８の（ｃ）に示されるように、ピンＰ３の電位がハイレベルであり、かつピンＰ１の電位がローレベルである場合には、スイッチＳＷ１，ＳＷ２は遮断状態となるよう制御される。この場合は、図６に示される仕様（３）のピンＰ３の電位がハイレベルである場合であるから、スイッチＳＷ１，ＳＷ２が遮断状態であるのが所期の状態である。図６の仕様（３）の装置、すなわち、ＳＡＳ３に準拠し、power disable対応の仕様の装置が、本実施形態での第二の装置の一例である。なお、上述したように、本実施形態では、プルダウン回路１５０により、ピンＰ１およびピンＰ３の非接続状態（ＮＣ）は、それぞれ、ローレベルとして扱うことができる。

また、図８の（ｂ）および（ｄ）に示されるように、ピンＰ３の電位がローレベルである場合には、ピンＰ１の電位によらず、スイッチＳＷ１，ＳＷ２は、接続状態となるよう制御される。この場合は、図６に示される仕様（２）、仕様（４）、および仕様（３）のピンＰ３の電位がローレベルである場合であるから、スイッチＳＷ１，ＳＷ２が接続状態であるのが所期の状態である。図６の仕様（２）の装置および仕様（４）の装置、すなわち、ＳＡＳ１，ＳＡＳ２，ＳＡＳ２．１に準拠し、ピンＰ１〜Ｐ３に３．３［Ｖ］が印加されていない仕様の装置と、ＳＡＳ３に準拠し、power disable非対応の仕様の装置が、本実施形態での第三の装置の一例である。

このように、本実施形態によれば、スイッチ制御部１２０は、ピンＰ１およびピンＰ２の電気的な状態によってスイッチＳＷ１，ＳＷ２の接続状態と遮断状態とを切り替えるので、ホスト装置の仕様および制御信号に対応した所期のスイッチＳＷ１，ＳＷ２の接続状態が得られやすい。

また、本実施形態では、スイッチ制御部１２０は、論理回路１６０を有した。これにより、仕様および制御信号に応じてスイッチＳＷ１，ＳＷ２を所期の状態に制御するスイッチ制御部１２０を、比較的簡素な構成として得ることができる。

＜第１変形例＞
図１０は、第１変形例の記憶装置の模式的かつ例示的なブロック図である。図１０に示されるように、この変形例の記憶装置１００Ａでは、スイッチ制御部１２０が、スイッチ制御素子１２０ｂとして構成されている。スイッチ制御素子１２０ｂは、例えば、ＡＳＩＣ（application specific integrated circuit）や、ＦＰＧＡ（field programmable gate array）、ＰＬＤ（programmable logic device）等の、半導体素子あるいは集積回路として構成することができる。この変形例によっても、上記実施形態と同様の効果（結果）が得られる。

＜第２変形例＞
図１１は、第２変形例の記憶装置の模式的かつ例示的なブロック図である。図１１に示されるように、この変形例の記憶装置１００Ｂでは、スイッチ制御部１２０ｃ（１２０）が、コントローラ１０４に含まれている。すなわち、コントローラ１０４は、ファームウエア等のプログラム（ソフトウエア）にしたがって演算処理を実行することにより、本来の記憶制御部１０４ａの機能とともに、スイッチ制御部１２０ｃの機能を実現する。本変形例によっても、上記実施形態と同様の効果（結果）が得られる。

図１２は、第２変形例の記憶装置による処理の手順の模式的かつ例示的なフローチャートである。図１２には、power disableによる処理が例示される。まず、スイッチ制御部１２０ｃ（１２０）として機能するコントローラ１０４は、ピンＰ１，Ｐ３（端子）の電位（電気的な状態）を検出し（Ｓ１）、ピンＰ３の電位がハイレベルであるとともに（Ｓ２でＹｅｓ）、ピンＰ１，Ｐ２の電位がローレベルであるかあるいはハイレベルおよびローレベルとは異なる別レベルである場合には（Ｓ３でＹｅｓ）、ＰＬＰ等のデータの保護処理を実行し（Ｓ４）、スイッチＳＷ１，ＳＷ２を遮断状態となるよう制御する（Ｓ５）。次に、コントローラ１０４は、ピンＰ１，Ｐ３（端子）の電位（電気的な状態）を検出し（Ｓ６）、ピンＰ３の電位がローレベルであるかあるいはハイレベルおよびローレベルとは異なる別レベルである場合には（Ｓ７でＹｅｓ）、スイッチＳＷ１，ＳＷ２を接続状態となるよう制御する（Ｓ８）。このＳ８により、記憶装置１００Ｂが再起動される。なお、Ｓ２でＮｏ、Ｓ３でＮｏの場合は、図１２のフローは実行されない。また、Ｓ７でＮｏの場合は、Ｓ６に戻る。

また、上記実施形態あるいは変形例あるいはそれと等価な記憶装置１００は、サーバ装置以外にも適用されうる。図１３は、実施形態の記憶装置が組み込まれた電子機器の例示的な斜視図である。図１３に示されるように、記憶装置１００は、パーソナルコンピュータのような電子機器５０に収容されて使用されうる。電子機器５０は、筐体５１，５２、ディスプレイ５３、入力装置５４等を有する。筐体５１と筐体５２とは、ヒンジ部５６を介して回動可能に接続されている。ディスプレイ５３は、表示面５３ａが露出された状態で筐体５１に収容され、入力装置５４は、入力部５４ａが露出された状態で筐体５２に収容されている。ディスプレイ５３は、例えば、ＬＣＤや、ＯＥＬＤ等である。入力装置５４は、例えば、キーボードや、ポインティングデバイス、クリックボタン等である。また、筐体５２には、ＣＰＵ５７（central processing unit）や、コントローラ等の電子部品（不図示）が実装された回路基板５５が収容されるとともに、記憶装置１００が収容されている。回路基板５５と記憶装置１００とは、フレキシブルプリント配線板等の配線や、電子機器５０に設けられたコネクタ５８、当該コネクタ５８に接続された記憶装置１００のインタフェース部１０７等を介して、電気的に接続されている。インタフェース部５８，１０７は、電子機器５０と記憶装置１００との間で、信号を伝達する。電子機器５０は、ホスト装置の一例であり、ＣＰＵ５７は、ホスト制御部２３１（制御部２３）の一例である。なお、ホスト制御部２３１は、ＣＰＵ５７以外であってもよい。また、電子機器は、クラムシェル型のパーソナルコンピュータには限定されず、デスクトップ型のパーソナルコンピュータや、他の電子機器であってもよい。

以上、本発明の実施形態を例示したが、上記実施形態は一例であって、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、組み合わせ、変更を行うことができる。これら実施形態は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、各実施形態や各変形例の構成や形状は、部分的に入れ替えて実施することも可能である。また、各構成や形状等のスペック（構造や、種類、方向、形状、大きさ、長さ、幅、厚さ、高さ、数、配置、位置、材質等）は、適宜に変更して実施することができる。

１００，１００Ａ，１００Ｂ…記憶装置、１０３…メモリ、１０４…コントローラ、１０７…インタフェース部、１２０…スイッチ制御部、１６０…論理回路、１６１…ＮＯＴ回路、１６２…ＡＮＤ回路、１６３…電位調整部、１７０…遅延回路、Ｐ１，Ｐ２…ピン（第一の端子）、Ｐ３…ピン（第二の端子）、Ｐ７〜Ｐ９，Ｐ１３〜Ｐ１５…ピン（第三の端子）、ＳＷ１，ＳＷ２…スイッチ。

Claims (16)

1. 記憶装置であって、
   データを記憶するメモリと、
   前記メモリへのデータの書き込みおよび前記メモリからのデータの読み出しを制御する制御回路と、
   第一端子と、第二端子と、第三端子と、を有し、第一装置または第二装置と接続可能なインタフェース回路であって、
   前記第一端子は、前記記憶装置と前記第一装置とが接続された場合には第一状態となり、前記記憶装置と前記第二装置とが接続された場合には第二状態となり、
   前記第二端子は、前記第一端子が前記第一状態となり前記第一装置から前記記憶装置に第一電圧の第一電力が供給された場合には第三状態となり、前記第一端子が前記第二状態となり前記第二装置から前記記憶装置に制御信号が入力された場合には第四状態となり、
   前記第三端子を介して前記記憶装置に第二電圧の第二電力が供給される、
   インタフェース回路と、
   前記第一端子および前記第二端子の状態に基づいて、前記第三端子と前記制御回路とが電気的に接続された接続状態と、前記第三端子と前記制御回路とが電気的に遮断された遮断状態と、の切替制御を実行するスイッチ制御回路と、
   を備えた、記憶装置。
2. 前記スイッチ制御回路は、前記第一端子が前記第一状態にある場合には前記接続状態となり、前記第一端子が前記第二状態にある場合には前記制御信号に応じて前記接続状態と前記遮断状態とが切り替わるよう、前記第一端子の状態に基づいて前記切替制御を実行する請求項１に記載の記憶装置。
3. 前記記憶装置と第三装置とが接続された場合にあっては、
   前記第三装置から前記記憶装置に前記第三端子を介して第三電圧の第三電力が供給され、
   前記第三装置から前記記憶装置には前記第二端子を介して前記第一電力および前記制御信号は入力されず、かつ、
   前記スイッチ制御回路が、前記接続状態となるよう、前記切替制御を実行する、請求項１に記載の記憶装置。
4. 前記スイッチ制御回路は、前記第一端子および前記第二端子の電位のレベルに基づいて論理演算を行う論理回路を有した、請求項１に記載の記憶装置。
5. 記憶装置であって、
   データを記憶するメモリと、
   前記メモリへのデータの書き込みおよび前記メモリからのデータの読み出しを制御する第一制御回路と、
   第一端子と、第二端子と、第三端子と、を有し、第一装置または第二装置と接続可能なインタフェース回路であって、
   前記第一端子は、前記第一端子と前記第一装置とが接続された場合と、前記第一端子と前記第二装置とが接続された場合とで、異なる状態となり、
   前記記憶装置と前記第二装置とが接続された場合には、前記第二端子には前記第二装置から制御信号が入力されるとともに、前記第二装置から前記記憶装置に前記第三端子を介して電力が供給される、
   インタフェース回路と、
   前記第一端子および前記第二端子の状態に基づいて、前記第二端子と前記第一制御回路とが電気的に接続された接続状態と、前記第二端子と前記第一制御回路とが電気的に遮断された遮断状態と、の切替制御を実行する第二制御回路と、
   を備えた、記憶装置。
6. 前記第二制御回路は、前記第一端子と前記第一装置とが接続された場合には前記接続状態となり、前記第一端子が前記第二装置とが接続された場合には前記制御信号に応じて前記接続状態と前記遮断状態とが切り替わるよう、第一端子の状態に基づいて切替制御を実行する請求項５に記載の記憶装置。
7. 前記記憶装置と第三装置とが接続された場合にあっては、
   前記第三装置から前記記憶装置に前記第三端子を介して第一電力が供給され、
   前記第三装置から前記記憶装置には前記第二端子を介して第二電力および前記制御信号は入力されず、かつ、
   前記第二制御回路が、前記接続状態となるよう、切替制御を実行する、請求項５に記載の記憶装置。
8. 前記第一端子の電位がハイレベルでありかつ前記第二端子の電位がハイレベルである場合には、前記接続状態となり、前記第一端子の電位がローレベルであるかあるいはハイレベルおよびローレベルとは異なる別レベルでありかつ前記第二端子の電位がハイレベルである場合には、前記遮断状態となる、請求項１または請求項５に記載の記憶装置。
9. 前記第二端子の電位がローレベルであるかあるいはハイレベルおよびローレベルとは異なる別レベルである場合には、前記第一端子の電位によらず前記接続状態となる、請求項１または請求項５に記載の記憶装置。
10. 前記第一端子は、ＳＡＳ３規格の電源用インタフェースの、Ｐ１ピンまたはＰ２ピンであり、
    前記第二端子は、前記電源用インタフェースの、Ｐ３ピンであり、
    前記第三端子は、前記電源用インタフェースの、Ｐ７ピン、Ｐ８ピン、Ｐ９ピン、Ｐ１３ピン、Ｐ１４ピン、Ｐ１５ピンのうちいずれかである、請求項１または請求項５に記載の記憶装置。
11. 記憶装置であって、
    データを記憶するメモリと、
    前記メモリへのデータの書き込みおよび前記メモリからのデータの読み出しを制御する第一制御回路と、
    第一端子および第二端子を有し、第一装置または第二装置から第一電力を供給されうる、インタフェース回路であって、
    前記第一端子は、前記第一端子と前記第一装置とが接続された第一の場合と、前記第一端子と前記第二装置とが接続された第二の場合とで、異なる状態となり、
    前記第一の場合には前記第一装置から前記第二端子に制御信号が入力され、
    前記第二の場合には前記第二装置から前記記憶装置に第二電力が供給される、
    インタフェース回路と、
    前記第一端子および前記第二端子の状態に基づいて、前記インタフェース回路と前記第一制御回路とが電気的に接続された第一状態と、前記インタフェース回路と前記第一制御回路とが電気的に遮断された第二状態と、の切替制御を実行する第二制御回路と、
    を備えた、記憶装置。
12. 前記第二制御回路は、前記第一の場合には前記第一状態となり、前記第二の場合には前記制御信号に応じて前記第一状態と前記第二状態とが切り替わるよう、前記第一端子の状態に基づいて、切替制御を実行する請求項１１に記載の記憶装置。
13. 前記記憶装置と第三装置とが接続された場合にあっては、
    前記第三装置から前記記憶装置に第三電力が供給され、
    前記第三装置から前記記憶装置には前記第二端子を介して第二電力および前記制御信号は入力されず、かつ、
    前記第二制御回路が、前記第一状態となるよう、切替制御を実行する、請求項１１に記載の記憶装置。
14. 前記第一端子の電位がハイレベルでありかつ前記第二端子の電位がハイレベルである場合には、前記第二状態となり、前記第一端子の電位がローレベルであるかあるいはハイレベルおよびローレベルとは異なる別レベルでありかつ前記第二端子の電位がハイレベルである場合には、前記第二状態となる、請求項１１に記載の記憶装置。
15. 前記第二端子の電位がローレベルであるかあるいはハイレベルおよびローレベルとは異なる別レベルである場合には、前記第一端子の電位によらず前記第一状態となる、請求項１１に記載の記憶装置。
16. 前記第二制御回路は、前記第一端子および前記第二端子の電位のレベルに基づいて論理演算を行う論理回路を有した、請求項５または請求項１１に記載の記憶装置。