JP6301865B2 - 記憶装置およびサーバ装置 - Google Patents
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Description
図1は、実施形態の記憶装置が含まれるサーバ装置の例示的な斜視図である。データセンター1は、例えば、複数のサーバファーム2、ルータ、スイッチングハブのような種々の装置や、装置間を接続するケーブルのような種々の部品等を備えている。なお、図1は、一つのサーバファーム2を示す。また、図1は、一つのサーバモジュール5が、前後方向の前方側に引き出された状態を示している。
(1)SAS1/2/2.1に準拠し3.3[V]が印加されているホスト装置
(2)SAS1/2/2.1に準拠し3.3[V]が印加されていないホスト装置
(3)SAS3に準拠しpower disable対応のホスト装置
(4)SAS3に準拠しpower disableに対応していないホスト装置
図6中、Hはハイレベル、Lはローレベル、NCは非接続状態を示す。また、非接続状態は、オープン状態や、フローティング状態等とも称されうる。また、SWはスイッチ、Cはスイッチの接続状態、ACはスイッチの常時接続状態、Sはスイッチの遮断状態を示す。上述したように、SAS3でもピンP1,P2は互いに電気的に接続されているため、ピンP1,P2の電気的な状態は同じである。本実施形態のスイッチ制御部120は、図6に示されるピンP1,P2およびピンP3の電気的な状態(例えば、電位)の組み合わせに応じて、スイッチの図6に示されるような状態を設定することにより、(1)〜(4)のうちどのホスト装置と接続された場合にあっても、上述したような不都合な事象が生じるのを回避して所期の処理を実行するよう、構成される。本実施形態では、ピンP1,P2は、第一の端子の一例であり、P3は、第二の端子の一例であり、P7〜P9およびP13〜P15は、第三の端子の一例である。
(a)ピンP1がハイレベルでありかつピンP3がハイレベルである場合は、論理回路160の出力としての信号Ssはローレベルとなり、この場合、スイッチSW1,SW2は接続状態となる。この場合は、図6の(1)に対応する。
(b)ピンP1がローレベルでありかつピンP3がローレベルである場合は、論理回路160の出力としての信号Ssはローレベルとなり、この場合、スイッチSW1,SW2は接続状態となる。この場合は、図6の(2)、(3)のP3がLの場合、(4)のP1がLまたはNCの場合に対応する。
(c)ピンP1がローレベルでありかつピンP3がハイレベルである場合は、論理回路160の出力としての信号Ssはハイレベルとなり、この場合、スイッチSW1,SW2は遮断状態となる。この場合は、図6の(3)のP3がHの場合に対応する。
(d)ピンP1がハイレベルでありかつピンP3がローレベルである場合は、論理回路160の信号Ssはローレベルとなり、この場合、スイッチSW1,SW2は接続状態となる。この場合は、図6の(4)のP1がHの場合に対応する。
このように、本実施形態のスイッチ制御部120によれば、図6に示された全ての場合に対応できる。すなわち、本実施形態の記憶装置は、図6に示された典型的なSASインタフェースに準拠したホスト装置(1)〜(4)のうちどのホスト装置に接続された場合にあっても、スイッチSW1,SW2が不本意に遮断されることなく、所期の処理を実行しうる。
図10は、第1変形例の記憶装置の模式的かつ例示的なブロック図である。図10に示されるように、この変形例の記憶装置100Aでは、スイッチ制御部120が、スイッチ制御素子120bとして構成されている。スイッチ制御素子120bは、例えば、ASIC(application specific integrated circuit)や、FPGA(field programmable gate array)、PLD(programmable logic device)等の、半導体素子あるいは集積回路として構成することができる。この変形例によっても、上記実施形態と同様の効果(結果)が得られる。
図11は、第2変形例の記憶装置の模式的かつ例示的なブロック図である。図11に示されるように、この変形例の記憶装置100Bでは、スイッチ制御部120c(120)が、コントローラ104に含まれている。すなわち、コントローラ104は、ファームウエア等のプログラム(ソフトウエア)にしたがって演算処理を実行することにより、本来の記憶制御部104aの機能とともに、スイッチ制御部120cの機能を実現する。本変形例によっても、上記実施形態と同様の効果(結果)が得られる。
Claims (16)
- 記憶装置であって、
データを記憶するメモリと、
前記メモリへのデータの書き込みおよび前記メモリからのデータの読み出しを制御するよう構成されたコントローラと、
第一の端子と、第二の端子と、第三の端子と、を有したインタフェース部であって、
前記記憶装置と第一の装置とが接続された場合と、前記記憶装置と第二の装置とが接続された場合とで、前記第一の端子の電気的な状態が異なり、
前記記憶装置と前記第一の装置とが接続された場合には、前記第一の装置から前記第二の端子を介して前記記憶装置に電力が供給されるとともに、前記記憶装置と前記第二の装置とが接続された場合には、前記第二の装置から前記第二の端子を介して前記記憶装置に制御信号が入力され、
前記第三の端子を介して前記記憶装置に電力が供給されうる、インタフェース部と、
前記第三の端子と前記コントローラとを電気的に接続する接続状態と、前記第三の端子と前記コントローラとを電気的に遮断する遮断状態と、を切り替えるスイッチと、
前記第一の端子および前記第二の端子の電気的な状態に基づいて、前記接続状態と前記遮断状態とが切り替わるよう、前記スイッチを制御するスイッチ制御部と、
を備えた。 - 請求項1に記載の記憶装置であって、
前記スイッチ制御部は、前記第一の端子の電気的な状態に基づいて、前記記憶装置が前記第一の装置と接続された場合には前記スイッチが接続状態となり、前記記憶装置が前記第二の装置と接続された場合には前記制御信号に応じて前記スイッチの前記接続状態と前記遮断状態とが切り替わるように、前記スイッチを制御するよう構成される。 - 請求項1に記載の記憶装置であって、
前記記憶装置と第三の装置とが接続された場合には、前記第三の装置から前記第三の端子を介して前記記憶装置に電力が供給されうるとともに、前記第三の装置から前記第二の端子を介して前記記憶装置には電力および前記制御信号は入力されず、
前記スイッチ制御部は、前記第二の端子の電気的な状態に基づいて、前記記憶装置と前記第三の装置とが接続された場合には前記スイッチが前記接続状態となるように、前記スイッチを制御するよう構成される。 - 請求項1に記載の記憶装置であって、
前記制御信号の電位のハイレベルが前記スイッチの前記遮断状態に対応するとともに、前記制御信号の電位のローレベルが前記スイッチの前記接続状態に対応し、
前記第一の端子の電位がハイレベルでありかつ前記第二の端子の電位がハイレベルである場合には、前記スイッチが接続状態となるように、前記スイッチを制御し、前記第一の端子の電位がローレベルであるかあるいはハイレベルおよびローレベルとは異なる別レベルでありかつ前記第二の端子の電位がハイレベルである場合には、前記スイッチが遮断状態となるように、前記スイッチを制御するよう構成される。 - 請求項4に記載の記憶装置であって、
前記スイッチ制御部は、前記第二の端子の電位がローレベルであるかあるいはハイレベルおよびローレベルとは異なる別レベルである場合には、前記第一の端子の電位によらず前記スイッチが前記接続状態となるように、前記スイッチを制御するよう構成される。 - 請求項1に記載の記憶装置であって、
前記スイッチ制御部は、前記第一の端子および前記第二の端子の電位のレベルに基づいて論理演算を行う論理回路を有した。 - 請求項6に記載の記憶装置であって、
前記スイッチ制御部は、
前記第一の端子とグラウンド部との間に接続された第一の抵抗を有する第一のプルダウン回路と、
前記第二の端子とグラウンド部との間に接続された第二の抵抗を有する第二のプルダウン回路と、
を有した。 - 請求項6に記載の記憶装置であって、
前記論理回路は、NOT回路と、AND回路と、を含み、
前記NOT回路は、前記第一の端子の電位のハイレベルとローレベルとを反転して出力し、
前記AND回路は、前記NOT回路の出力の電位のレベルと、前記第二の端子の電位のレベルと、の論理積を出力し、
前記スイッチ制御部は、前記AND回路の出力の電位のレベルがローレベルである場合には、前記スイッチが前記接続状態となり、前記AND回路の出力の電位のレベルがハイレベルである場合には、前記スイッチが前記遮断状態となるように、前記スイッチを制御するよう構成された。 - 請求項1に記載の記憶装置であって、
前記スイッチ制御部は、前記第三の端子を介して供給された電力により動作可能に構成された。 - 請求項9に記載の記憶装置であって、
前記第三の端子と前記スイッチ制御部との間に設けられ、前記第三の端子の電位を前記スイッチ制御部の電源の電位に調整するよう構成された電位調整部を備えた。 - 請求項1に記載の記憶装置であって、
前記スイッチ制御部と前記スイッチとの間に設けられた遅延回路を備えた。 - 請求項1に記載の記憶装置であって、
前記第一の端子は、SAS3規格の電源用インタフェースの、P1ピンまたはP2ピンであり、
前記第二の端子は、前記電源用インタフェースの、P3ピンであり、
前記第三の端子は、前記電源用インタフェースの、P7ピン、P8ピン、P9ピン、P13ピン、P14ピン、P15ピンのうちいずれかである。 - 請求項12に記載の記憶装置であって、
前記第一の装置は、SAS1規格、SAS2規格、またはSAS2.1規格に準拠し、
前記第二の装置は、SAS3規格に準拠し、
前記制御信号は、power disable(パワーディスエイブル)信号である。 - 請求項3に記載の記憶装置であって、
前記第一の装置は、SAS1規格、SAS2規格、またはSAS2.1規格に準拠し、
前記第二の装置は、SAS3規格に準拠し、
前記制御信号は、power disable(パワーディスエイブル)信号であり、
前記第三の装置は、SAS3規格に準拠するとともに、power disable信号を用いた制御に非対応である。 - 請求項1に記載の記憶装置を備えた、サーバ装置。
- 記憶装置であって、
データを記憶するメモリと、
前記メモリへのデータの書き込みおよび前記メモリからのデータの読み出しを制御するよう構成されたコントローラと、
第一の端子と、第二の端子と、第三の端子と、を有したインタフェース部であって、
前記第一の端子の電気的な状態は、第一の装置と接続された場合と、第二の装置と接続された場合とで異なり、
前記第二の端子には、前記第二の装置から制御信号が入力され、
前記第三の端子を介して前記第二の装置から前記記憶装置に電力が供給されうる、インタフェース部と、
前記制御信号に基づいて前記第三の端子と前記コントローラとを電気的に接続する接続状態と、前記第三の端子と前記コントローラとを電気的に遮断する遮断状態と、を切り替えるスイッチと、
前記第一の端子および前記第二の端子の電気的な状態に基づいて、前記接続状態と前記遮断状態とが切り替わるよう、前記スイッチを制御するスイッチ制御部と、
を備える。
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