JP2018088553A - Field effect transistor and wireless communication device - Google Patents
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Abstract
Description
本開示は、高周波デバイスのスイッチ素子などに好適な電界効果トランジスタ(FET)およびその製造方法に関する。 The present disclosure relates to a field effect transistor (FET) suitable for a switch element of a high-frequency device and a manufacturing method thereof.
携帯電話などの携帯通信端末のフロントエンドには、高周波(RF)をオン・オフする高周波スイッチ(RF−SW)が用いられている。このような高周波スイッチの重要な特性は、通過する高周波の低損失化である。そのためには、オン状態のFETの抵抗(オン抵抗)またはオフ状態のFETの容量(オフ容量)を下げる、すなわちオン抵抗とオフ容量との積(Ron*Coff)を小さくすることが重要となる。 A high-frequency switch (RF-SW) for turning on and off a high frequency (RF) is used for a front end of a mobile communication terminal such as a mobile phone. An important characteristic of such a high frequency switch is a reduction in the loss of the high frequency passing therethrough. For that purpose, it is important to reduce the resistance of the on-state FET (on-resistance) or the capacitance of the off-state FET (off-capacitance), that is, to reduce the product of the on-resistance and off-capacitance (Ron * Coff). .
オフ容量には、拡散層や基板などに生じる成分(内部(intrinsic)成分)と、ゲート電極、コンタクトプラグおよびその上の配線などに生じる成分(外部(extrinsic)成分)とがある。例えば微細MOSFETの分野では、ゲート電極の周りに空隙を作ることによりゲート電極とコンタクトプラグとの間の寄生容量を減らし、外部成分を低減することが提案されている(例えば特許文献1参照。)。 The off-capacitance includes a component (intrinsic component) generated in a diffusion layer, a substrate, and the like, and a component (extrinsic component) generated in a gate electrode, a contact plug, a wiring thereon, and the like. For example, in the field of fine MOSFETs, it has been proposed to reduce the parasitic capacitance between the gate electrode and the contact plug by creating a gap around the gate electrode, thereby reducing external components (see, for example, Patent Document 1). .
しかしながら、特許文献1の構成では、ゲート電極とコンタクトプラグ上の配線との間の寄生容量、またはコンタクトプラグ上の配線どうしの間に生じる容量(配線間容量)などを十分に下げることが難しく、未だ改善の余地があった。
However, in the configuration of
本開示の目的は、オフ容量の外部成分を低減することが可能な電界効果トランジスタおよびその製造方法を提供することにある。 An object of the present disclosure is to provide a field effect transistor capable of reducing an external component of off-capacitance and a manufacturing method thereof.
本開示による電界効果トランジスタは、以下の(A)〜(E)の構成要素を備えたものである。
(A)ゲート電極
(B)ゲート電極を間にしてソース領域およびドレイン領域を有する半導体層
(C)ソース領域およびドレイン領域の上に設けられたコンタクトプラグ
(D)コンタクトプラグの上に積層された第1メタル
(E)半導体層の面内方向において第1メタルの間の領域に設けられると共に、積層方向において少なくとも第1メタルの下面よりも下方の第1領域に設けられた低誘電率領域
A field effect transistor according to the present disclosure includes the following components (A) to (E).
(A) Gate electrode (B) Semiconductor layer having a source region and a drain region with the gate electrode in between (C) Contact plug provided on the source region and the drain region (D) Stacked on the contact plug A low dielectric constant region provided in a region between the first metals in the in-plane direction of the first metal (E) semiconductor layer and provided in a first region at least below the lower surface of the first metal in the stacking direction
本開示の電界効果トランジスタでは、半導体層の面内方向において第1メタルの間の領域に、積層方向において少なくとも第1メタルの下面よりも下方の第1領域に、低誘電率領域が設けられている。よって、ゲート電極とコンタクトプラグとの間の寄生容量、またはゲート電極と第1メタルとの間の寄生容量が小さくなり、オフ容量の外部成分が低減される。 In the field effect transistor of the present disclosure, a low dielectric constant region is provided in a region between the first metals in the in-plane direction of the semiconductor layer, and in at least a first region below the lower surface of the first metal in the stacking direction. Yes. Therefore, the parasitic capacitance between the gate electrode and the contact plug or the parasitic capacitance between the gate electrode and the first metal is reduced, and the external component of the off capacitance is reduced.
本開示による電界効果トランジスタの製造方法は、以下の(A)〜(E)の工程を含むものである。
(A)半導体層の上面側にゲート電極を形成する工程
(B)半導体層に、ゲート電極を間にしてソース領域およびドレイン領域を形成する工程
(C)ソース領域およびドレイン領域の上にコンタクトプラグを設ける工程
(D)コンタクトプラグの上に第1メタルを積層する工程
(E)半導体層の面内方向において第1メタルの間の領域に、積層方向において少なくとも第1メタルの下面よりも下方の第1領域に低誘電率領域を設ける工程
The manufacturing method of the field effect transistor according to the present disclosure includes the following steps (A) to (E).
(A) Step of forming a gate electrode on the upper surface side of the semiconductor layer (B) Step of forming a source region and a drain region on the semiconductor layer with the gate electrode interposed therebetween (C) Contact plug on the source region and the drain region (D) A step of laminating the first metal on the contact plug (E) A region between the first metal in the in-plane direction of the semiconductor layer, at least below the lower surface of the first metal in the laminating direction Providing a low dielectric constant region in the first region
本開示の電界効果トランジスタ、または本開示の電界効果トランジスタの製造方法によれば、半導体層の面内方向において第1メタルの間の領域に、積層方向において少なくとも第1メタルの下面よりも下方の第1領域に低誘電率領域を設けるようにしたので、オフ容量の外部成分を低減することが可能となる。 According to the field effect transistor of the present disclosure or the method of manufacturing the field effect transistor of the present disclosure, the region between the first metals in the in-plane direction of the semiconductor layer is at least lower than the lower surface of the first metal in the stacking direction. Since the low dielectric constant region is provided in the first region, the external component of the off capacitance can be reduced.
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。 Note that the effects described here are not necessarily limited, and may be any effects described in the present disclosure.
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
1.第1の実施の形態(高周波スイッチ、電界効果トランジスタ;積層方向において、第1メタルの下面よりも下方の第1領域と、第1メタルの下面と上面との間の第2領域と、第1メタルの上面よりも上方の第3領域とに低誘電率領域を設ける例)
2.第2の実施の形態(電界効果トランジスタ;第1メタルの上に第2メタルを積層し、低誘電率領域を第2メタルの間にも延長して設ける例)
3.第3の実施の形態(電界効果トランジスタ;低誘電率領域を、第1絶縁膜および第2絶縁膜のうちゲート電極の表面を覆う部分よりも大きい幅で設ける例)
4.第4の実施の形態(電界効果トランジスタ;低誘電率領域のうち第1領域および第2領域を第5絶縁膜により埋め込み、第3領域を空隙とする例)
5.第5の実施の形態(電界効果トランジスタ;低誘電率領域を、ゲート電極に対して交差する方向に設ける例)
6.第6の実施の形態(電界効果トランジスタ;低誘電率領域を、ゲート電極のフィンガー部と、連結部の少なくとも一部とに設ける例)
7.適用例(無線通信装置)
Hereinafter, embodiments of the present disclosure will be described in detail with reference to the drawings. The description will be given in the following order.
1. First embodiment (high-frequency switch, field effect transistor; first layer below the lower surface of the first metal in the stacking direction; a second region between the lower surface and the upper surface of the first metal; Example of providing a low dielectric constant region in the third region above the upper surface of the metal)
2. Second Embodiment (Field Effect Transistor: Example in which a second metal is laminated on a first metal and a low dielectric constant region is extended between the second metals)
3. Third Embodiment (Field Effect Transistor: Example in which a low dielectric constant region is provided with a width larger than a portion of the first insulating film and the second insulating film covering the surface of the gate electrode)
4). Fourth Embodiment (Field Effect Transistor: Example in which first and second regions of low dielectric constant region are filled with fifth insulating film, and third region is a gap)
5. Fifth Embodiment (Field Effect Transistor; Example in which a low dielectric constant region is provided in a direction intersecting the gate electrode)
6). Sixth Embodiment (Field Effect Transistor; Example in which a low dielectric constant region is provided in a finger part of a gate electrode and at least a part of a connection part)
7). Application example (wireless communication equipment)
(第1の実施の形態)
図1は、本開示の第1の実施の形態に係る電界効果トランジスタを有する高周波スイッチの構成を表したものである。この高周波スイッチ1は、携帯電話などの携帯情報端末のフロントエンドに用いられるものであり、入出力のポート数により、図2に示したSPST(Single Pole Single Through;単極単投)、SPDT(Single Pole Double Through)、SP3T・・・SPNT(Nは実数)といった様々な構成で使い分けられている。図1には、SP10Tスイッチの例を表している。SP10Tスイッチは、例えば、アンテナANTに接続された一つの極と、10個の接点とを有している。高周波スイッチ1は様々な構成をとりうるが、どの構成の高周波スイッチ1も、図2に示したSPSTスイッチの基本回路構成を組み合わせたものである。
(First embodiment)
FIG. 1 illustrates a configuration of a high-frequency switch having a field effect transistor according to the first embodiment of the present disclosure. The high-
図3は、図2に示したSPSTスイッチ1Aの等価回路を表したものである。SPSTスイッチ1Aは、例えば、アンテナANTに接続された第1ポートPort1と、第2ポートPort2と、第1スイッチング素子FET1と、第2スイッチング素子FET2とを有している。第1スイッチング素子FET1は、第1ポートPort1とグランドとの間に接続されている。第2スイッチング素子FET2は、第1ポートPort1と第2ポートPort2との間に接続されている。 FIG. 3 shows an equivalent circuit of the SPST switch 1A shown in FIG. The SPST switch 1A includes, for example, a first port Port1, a second port Port2, a first switching element FET1, and a second switching element FET2 connected to the antenna ANT. The first switching element FET1 is connected between the first port Port1 and the ground. The second switching element FET2 is connected between the first port Port1 and the second port Port2.
このSPSTスイッチ1Aでは、第1スイッチング素子FET1および第2スイッチング素子FET2のゲートに抵抗を介してコントロール電圧Vc1,Vc2を印加することにより、オン・オフの制御が行われる。オン時には、図4に示したように、第1スイッチング素子FET2が導通状態となり、第1スイッチング素子FET1が非導通状態となり、る。オフ時には、図5に示したように、第1スイッチング素子FET1が導通状態となり、第2スイッチング素子FET2が非導通状態となる。 In the SPST switch 1A, on / off control is performed by applying control voltages Vc1, Vc2 to the gates of the first switching element FET1 and the second switching element FET2 via resistors. At the time of turning on, as shown in FIG. 4, the first switching element FET2 becomes conductive and the first switching element FET1 becomes nonconductive. At the time of OFF, as shown in FIG. 5, the first switching element FET1 is turned on and the second switching element FET2 is turned off.
第1スイッチング素子FET1および第2スイッチング素子FET2のオン抵抗およびオフ容量は、単位長あたりのFETでの値Ron[Ωmm]、Coff[fF/mm]、ゲート幅Wg1,Wg2[mm]を用いて、それぞれRon/Wg1、Ron/Wg2、Coff*Wg1、Coff*Wg2と表される。オン抵抗はゲート幅Wg1,Wg2に反比例し、オフ容量はゲート幅Wg1,Wg2に比例する。 The on-resistance and the off-capacitance of the first switching element FET1 and the second switching element FET2 are obtained by using values Ron [Ωmm], Coff [fF / mm], and gate widths Wg1 and Wg2 [mm] per unit length. , Ron / Wg1, Ron / Wg2, Coff * Wg1, and Coff * Wg2, respectively. The on-resistance is inversely proportional to the gate widths Wg1 and Wg2, and the off-capacitance is proportional to the gate widths Wg1 and Wg2.
オン抵抗およびオフ容量のもう一つの特徴は、オン抵抗による損失は周波数に依存しないが、オフ容量損は周波数が高くなると増大することである。損失を下げるためにゲート幅Wgを大きくしようとすると入力容量による高周波損失を生じてしまう。そのため、できるだけ大きなゲート幅Wgを使って低損失化を行うためには、単位長あたりのRon、Coffを共に下げる、すなわちRon*Coff(積)を極力小さくすることが重要となる。 Another feature of on-resistance and off-capacitance is that loss due to on-resistance is not frequency dependent, but off-capacitance loss increases with increasing frequency. If an attempt is made to increase the gate width Wg in order to reduce the loss, a high frequency loss due to the input capacitance occurs. Therefore, in order to reduce the loss using the largest possible gate width Wg, it is important to reduce both Ron and Coff per unit length, that is, to reduce Ron * Coff (product) as much as possible.
図6は、本開示の第1の実施の形態に係る電界効果トランジスタの全体構成を表す平面図である。この電界効果トランジスタ10は、図3に示したSPSTスイッチ1Aにおいて第1スイッチング素子FET1または第2スイッチング素子FET2を構成する高周波デバイス用電界効果トランジスタであり、ゲート電極20と、ソース電極30Sと、ドレイン電極30Dとを有している。
FIG. 6 is a plan view illustrating an overall configuration of the field effect transistor according to the first embodiment of the present disclosure. This
ゲート電極20は、同一方向(例えばY方向)に延長された複数のフィンガー部21と、複数のフィンガー部21を連結する連結部(ゲート引き回し配線)22とを有するマルチフィンガー構造を有している。なお、高周波スイッチ1に用いられる電界効果トランジスタ10のゲート幅Wgは、低損失化を図るためにロジックなどに使われる電界効果トランジスタに比してかなり大きく、数百umないし数mm単位である。フィンガー部21の長さ(フィンガー長)L21は、例えば数十umである。連結部22は、ゲートコンタクト(図6には図示せず、図14参照。)に接続されている。図6では、ゲート電極20に斜め線を付して表している。
The
なお、以下の説明および図面では、ゲート電極20のフィンガー部21の長手方向をY方向、連結部22の長手方向をX方向とし、その両方に直交する方向(積層方向)をZ方向とする。
In the following description and drawings, the longitudinal direction of the
ソース電極30Sは、ゲート電極20と同様に、同一方向(例えばY方向)に延長されたフィンガー部31Sと、複数のフィンガー部31Sを連結する連結部(ソース引き回し配線)32Sとを有する。連結部32Sは、ソースコンタクト(図示せず)に接続されている。
Similar to the
ドレイン電極30Dは、ゲート電極20と同様に、同一方向(例えばY方向)に延長されたフィンガー部31Dと、複数のフィンガー部31Dを連結する連結部(ドレイン引き回し配線)32Dとを有する。連結部32Dは、ドレインコンタクト(図示せず)に接続されている。
Similar to the
ソース電極30Sのフィンガー部31Sと、ドレイン電極30Dのフィンガー部31Dとは、ゲート電極20のフィンガー部21の隙間に交互に配置されている。ゲート電極20のフィンガー部21と、ソース電極30Sのフィンガー部31Sと、ドレイン電極30Dのフィンガー部31Dとは、アクティブ領域(活性領域)AAの内側に配置されている。ゲート電極20の連結部22と、ソース電極30Sの連結部32Sと、ドレイン電極30Dの連結部32Dとは、アクティブ領域AAの外側の素子分離領域AB(図6には図示せず、図14参照。)に配置されている。
The
図7は、図6のVII−VII線における断面構成を表したものであり、ゲート電極20の一つのフィンガー部21と、その両側に配置されたソース電極30Sの一つのフィンガー部31Sおよびドレイン電極30Dの一つのフィンガー部31Dとを表している。この電界効果トランジスタ10は、上述したゲート電極20と、半導体層50と、コンタクトプラグ60S,60Dと、第1メタルM1と、低誘電率領域70とを有している。
FIG. 7 shows a cross-sectional configuration taken along the line VII-VII in FIG. 6. One
ゲート電極20は、半導体層50の上に、ゲート酸化膜23を間にして設けられている。ゲート電極20は、例えば、厚みが150nmないし200nmであり、ポリシリコンにより構成されている。ゲート酸化膜23は、例えば、厚みが5nmないし10nm程度であり、酸化シリコン(SiO2)により構成されている。
The
半導体層50は、例えばシリコン(Si)により構成されている。半導体層50は、ゲート電極20を間にして、n型(n+)シリコンよりなるソース領域50Sおよびドレイン領域50Dを有している。ソース領域50Sおよびドレイン領域50Dの表面には、コンタクトプラグ60S,60Dとの接続のため、高濃度n型(n++)シリコンまたはシリサイドよりなる低抵抗領域51S,51Dが設けられている。ソース領域50Sとゲート電極20との間、およびドレイン領域50Dとゲート電極20との間には、低濃度n型(n−)シリコンよりなるエクステンション領域52S,52Dが設けられている。
The
半導体層50は、例えば、支持基板53の上に埋込み酸化膜54を間にして設けられている。すなわち、支持基板53、埋込み酸化膜54および半導体層50は、SOI(Silicon on Insulator)基板55を構成している。支持基板53は、例えば高抵抗シリコン基板により構成されている。埋込み酸化膜54は、例えばSiO2により構成されている。
For example, the
コンタクトプラグ60S,60Dは、ソース領域50Sの低抵抗領域51S,51Dに接続されている。コンタクトプラグ60S,60Dは、例えば、チタン(Ti)層、窒化チタン(TiN)層およびタングステン(W)層の積層構造(図示せず)を有している。チタン層は、コンタクトプラグ60S,60Dの下層との接触抵抗を低減する膜である。窒化チタン層は、その内側に設けられるタングステン層のシリコンへの拡散を抑えるバリアメタルである。
The contact plugs 60S and 60D are connected to the
第1メタルM1は、例えば、コンタクトプラグ60Sの上に積層されたソース電極30Sと、コンタクトプラグ60Dの上に積層されたドレイン電極30Dとを含む。第1メタルM1は、例えば、厚みが500nmないし1000nmであり、アルミニウム(Al)により構成されている。
The first metal M1 includes, for example, a
低誘電率領域70は、半導体層50のXY面内方向において第1メタルM1の間の領域、つまりソース電極30Sおよびドレイン電極30Dの間の領域(ゲート電極20のフィンガー部21の上方)に設けられている。また、低誘電率領域70は、積層方向Zにおいて少なくとも第1メタルM1の下面よりも下方の第1領域A1に設けられている。これにより、この電界効果トランジスタ10では、オフ容量の外部成分を低減することが可能となっている。
The low dielectric
すなわち、オフ容量には、図8に示したように、拡散層や基板などに生じる成分(内部(intrinsic)成分)Cinと、ゲート電極20、コンタクトプラグ60S,60Dおよびその上の第1メタルM1などに生じる成分(外部(extrinsic)成分)Cexとがある。
That is, as shown in FIG. 8, the off-capacitance includes components (internal components) Cin generated in the diffusion layer, the substrate, etc., the
内部成分Cinは、例えば、以下のものを含む。ソース領域50Sまたはドレイン領域50Dと支持基板53との間に生じる容量Cssub,Cdsub。ソース領域50Sまたはドレイン領域50Dとゲート電極20との間に生じる容量Csg,Cdg。ソース領域50Sとドレイン領域50Dとの間に生じる容量Cds。ソース領域50Sまたはドレイン領域50Dと半導体層50の下部(ボディ)との間に生じる容量Csb,Cdb。
The internal component Cin includes, for example, the following. Capacitance Cssub, Cdsub generated between the
外部成分Cexは、例えば、以下のものを含む。ゲート電極20とコンタクトプラグ60S,60Dとの間の容量あるいはゲート電極20と第1メタルM1との間の容量CgM。第1メタルM1どうしの間に生じる容量(配線間容量)CMM1。
The external component Cex includes, for example, the following. A capacitance between the
なお、図8は一般的な電界効果トランジスタにおいてオフ容量を構成要素ごとに分解して表したものである。図8において、図7に示した本実施の形態の電界効果トランジスタ10に対応する構成要素には同一の符号を付して表している。
Note that FIG. 8 shows an off-capacitance of a general field effect transistor that is decomposed for each component. In FIG. 8, components corresponding to the
オフ容量を下げるためには、特に外部成分Cexを下げることが有効である。本実施の形態は、低誘電率領域70をXY面内方向および積層方向Zにおいて上述した領域に設けることにより、外部成分Cexを低減するようにしたものである。これにより、オン抵抗とオフ容量との積(Ron*Coff)を低減し、高周波スイッチ1の低損失化を図ることが可能となる。
In order to reduce the off capacity, it is particularly effective to reduce the external component Cex. In the present embodiment, the external component Cex is reduced by providing the low dielectric
具体的には、低誘電率領域70は、図7に示したように、積層方向Zにおいて、上述した第1領域A1と、第1メタルM1の下面と上面との間の第2領域A2と、第1メタルM1の上面よりも上方の第3領域A3とに設けられていることが好ましい。これにより、ゲート電極20とコンタクトプラグ60S,60Dとの間の容量あるいはゲート電極20と第1メタルM1との間の容量CgM、または、第1メタルM1どうしの間に生じる容量(配線間容量)CMM1などが抑えられ、オフ容量の外部成分Cexが低減される。
Specifically, as shown in FIG. 7, the low dielectric
(変形例1)
あるいは、低誘電率領域70は、図9に示したように、積層方向Zにおいて、第1領域A1と、第2領域A2とに設けられていてもよい。このようにした場合にも、ゲート電極20とコンタクトプラグ60S,60Dとの間の容量あるいはゲート電極20と第1メタルM1との間の容量CgM、または、第1メタルM1どうしの間に生じる容量(配線間容量)CMM1などが抑えられ、オフ容量の外部成分Cexが低減される。
(Modification 1)
Alternatively, as shown in FIG. 9, the low dielectric
(変形例2)
更に、低誘電率領域70は、図10に示したように、積層方向Zにおいて、第1領域A1に設けられていてもよい。この場合にも、ゲート電極20とコンタクトプラグ60S,60Dとの間の容量あるいはゲート電極20と第1メタルM1との間の容量CgMなどが抑えられ、オフ容量の外部成分Cexが低減される。
(Modification 2)
Furthermore, the low dielectric
(参照例1)
図11は、参照例1に係る電界効果トランジスタ10Rの断面構成を表したものである。参照例1は、低誘電率領域70が、積層方向Zにおいて第2領域A2に設けられていることを除いては、図7に示した本実施の形態の電界効果トランジスタ10と同じ構成を有している。
(Reference Example 1)
FIG. 11 illustrates a cross-sectional configuration of a field effect transistor 10R according to Reference Example 1. Reference Example 1 has the same configuration as the
(シミュレーション結果)
図12は、図7に示した本実施の形態と、図10に示した変形例2と、図11に示した参照例1とについて、容量の外部成分Cexの、低誘電率領域70の幅W70に対する依存性を調べたシミュレーション結果を表したものである。
(simulation result)
12 shows the width of the low dielectric
図12から分かるように、容量の外部成分Cexは低誘電率領域70の幅W70が増加すると共に減っていく傾向をもつ。また、低誘電率領域70を積層方向Zにおいて第1領域A1および第2領域A2に設ける変形例2では、低誘電率領域70を積層方向Zにおいて第2領域A2のみに設ける参照例1に比べて、容量の外部成分Cexが低減されている。更に、低誘電率領域70を積層方向Zにおいて第1領域A1、第2領域A2および第3領域A3に設ける本実施の形態では、低誘電率領域70の積層方向Zの延伸長さにもよるが、変形例2と同等またはそれ以上の容量の外部成分Cex低減効果が得られることが分かる。
As can be seen from FIG. 12, the external component Cex of the capacitance tends to decrease as the width W70 of the low dielectric
更に、図1に示した電界効果トランジスタ10は、半導体層50の上に、少なくとも一層の絶縁膜80と、この少なくとも一層の絶縁膜80の上面からゲート電極20の上面に向けて設けられた開口(凹部)Pとを有している。低誘電率領域70は、この開口P内に設けられていることが好ましい。これにより、開口Pの幅WPを広くとることが可能となる。従って、ゲート電極20の近傍にウェットエッチングにより空隙を設ける場合に狭い空隙にエッチング溶液が入りづらいという問題点が解消される。これにより、SOI基板55のウェハ面内におけるエッチング均一性、電界効果トランジスタ10の特性の均一性を向上させることが可能となる。開口Pの幅WPは、開口Pがソース電極30Sとドレイン電極30Dの間に設けられているので、例えば100nm〜1000nmであることが好ましい。
Further, the
少なくとも一層の絶縁膜80は、エッチングレートの異なる複数の絶縁膜を含むことが好ましい。後述する製造工程において、複数の絶縁膜のエッチングレートの違いを利用して開口Pのエッチング停止位置を高精度に制御することが可能となる。よって、ゲート電極20の表面が削られたり、ゲート電極20の側面が削られエッチングがSi表面まで達した場合に起こるSi表面のドーズロスや、ゲート酸化膜23のサイドエッチングによるゲート長のばらつき、それに起因して引き起こされる閾値電圧のばらつきの増大を抑え、電界効果トランジスタ10を安定的に製造し、電界効果トランジスタ10の信頼性を向上させることが可能となる。
At least one insulating
具体的には、少なくとも一層の絶縁膜80は、例えば、第1絶縁膜81と、第2絶縁膜82と、第3絶縁膜83とを含むことが好ましい。第1絶縁膜81は、ゲート電極20の表面(上面および側面)と、半導体層50の上面とを覆っている。第2絶縁膜82は、第1絶縁膜81の表面を覆っている。第3絶縁膜83は、第2絶縁膜82の表面と第1メタルM1の下面との間に設けられている。第2絶縁膜82は、第1絶縁膜81および第3絶縁膜83とはエッチングレートの異なる材料により構成されていることが好ましい。例えば、第1絶縁膜81および第3絶縁膜83は、酸化シリコン(SiO2)膜により構成され、第2絶縁膜82は窒化シリコン(SiN)膜により構成されていることが好ましい。これにより、第2絶縁膜82にエッチングストッパ層としての機能をもたせることが可能となる。開口Pは、少なくとも第3絶縁膜83を貫通して第2絶縁膜82の上面に達していることが好ましい。
Specifically, at least one insulating
また、少なくとも一層の絶縁膜80は、第4絶縁膜84を更に含むことが好ましい。第4絶縁膜84は、第3絶縁膜83の上面および第1メタルM1の表面(上面および側面)を覆っている。開口Pは、第4絶縁膜84の上面から、第4絶縁膜84および第3絶縁膜83を貫通して、第2絶縁膜82の上面に達していることが好ましい。第4絶縁膜84は、例えば、酸化シリコン(SiO2)膜により構成されていることが好ましい。
In addition, at least one insulating
更に、少なくとも一層の絶縁膜80は、第4絶縁膜84の上に、第5絶縁膜85を更に含むことが好ましい。開口P内の少なくとも一部に、低誘電率領域70として、空隙AG(Air Gap)が設けられていることが好ましい。低誘電率領域70または空隙AGの構成は、第3絶縁膜83および第4絶縁膜84を構成する酸化シリコン(SiO2、誘電率3.9)膜よりも低い誘電率をもっていれば特に限定されず、例えば、空隙AG内に空気(誘電率1.0)が存在していてもよいし真空でもよい。空隙AGの上部は、第5絶縁膜85により閉塞されていることが好ましい。これにより、空隙AGが第5絶縁膜85により気密封止される。第5絶縁膜85は、開口Pの側面および底面を被覆していてもよい。第5絶縁膜85は、例えば酸化シリコン(SiO2)膜により構成されている。なお、第5絶縁膜85の上層には、必要に応じて、例えば酸化シリコン(SiO2)よりなる第6絶縁膜86が設けられていてもよい。
Furthermore, it is preferable that at least one insulating
低誘電率領域70は、例えば、第1絶縁膜81および第2絶縁膜82のうちゲート電極20の表面を覆う部分の幅W82以下の幅W70で設けられていることが好ましい。
For example, the low dielectric
図13は、図7に示した電界効果トランジスタ10および低誘電率領域70と、多層配線部90との積層方向Zの位置関係を表したものである。電界効果トランジスタ10および低誘電率領域70は、アクティブ領域AAの素子領域AA1内に設けられている。多層配線部90は、アクティブ領域AA内において素子領域AA1の外側の配線領域AA2内に設けられている。素子領域AA1と配線領域AA2とは、STI(Shallow Trench Isolation)法による素子分離層100により分離されている。
FIG. 13 shows the positional relationship in the stacking direction Z between the
多層配線部90は、例えば、第1配線層91と、第2配線層92とを有している。第1配線層91は、例えば、ソース電極30Sおよびドレイン電極30Dつまり第1メタルM1と同層である。第2配線層92は、例えば、第1メタルM1よりも上層の第2メタルM2である。第1配線層91と第2配線層92とは、例えばコンタクトプラグ93により接続されている。
The
低誘電率領域70は、多層配線部90の第1配線層91どうしの間、または第2配線層92どうしの間には設けられていない。すなわち、低誘電率領域70は、アクティブ領域AA内の素子領域AA1内の電界効果トランジスタ10内部に設けられている。
The low dielectric
図14は、図7に示した電界効果トランジスタ10および低誘電率領域70と、ゲートコンタクトGCとのXY面内方向の位置関係を表したものである。電界効果トランジスタ10および低誘電率領域70は、アクティブ領域AA内に設けられている。ゲートコンタクトGCは、アクティブ領域AAの外側の素子分離領域ABに設けられている。素子分離領域ABには、半導体層50に代えて、全面にわたりSTI法による素子分離層100が設けられている。
FIG. 14 shows the positional relationship in the XY plane direction between the
アクティブ領域AAには、ゲート電極20のフィンガー部21と、ソース電極30Sのフィンガー部31Sと、ドレイン電極30Dのフィンガー部31Dとが設けられている。ゲート電極20のフィンガー部21は、一方向(例えばY方向)に延長されている。ソース電極30Sのフィンガー部31Sおよびドレイン電極30Dのフィンガー部31Dは、ゲート電極20のフィンガー部21の両側に、ゲート電極20のフィンガー部21に対して平行に延長されている。コンタクトプラグ60S,60Dは、ソース電極30Sのフィンガー部31Sおよびドレイン電極30Dのフィンガー部31Dの下に設けられ、ゲート電極20のフィンガー部21に対して平行に延長されている。低誘電率領域70は、ゲート電極20のフィンガー部21の上に設けられ、ゲート電極20のフィンガー部21に対して平行に延長されている。換言すれば、低誘電率領域70は、XY面内方向においてゲート電極20のフィンガー部21と重なり合う位置に設けられている。
In the active area AA, the
素子分離領域ABには、ゲート電極20の連結部22と、ソース電極30Sの連結部32Sと、ドレイン電極30Dの連結部32Dとが設けられている。ゲート電極20の連結部22は、ゲートコンタクトGCに接続されている。ソース電極30Sの連結部32Sは、ソースコンタクト(図示せず)に接続されている。ドレイン電極30Dの連結部32Dは、ドレインコンタクト(図示せず)に接続されている。
In the element isolation region AB, a connecting
図15は、図14に示したゲートコンタクトGCの断面構成を表したものである。ゲートコンタクトGCは、STI法による素子分離層100の上に、ゲート電極20の連結部22と、ゲートコンタクトプラグ24と、ゲートコンタクト層25とをこの順に有している。ゲートコンタクトプラグ24は、コンタクトプラグ60S,60Dと同層に設けられている。ゲートコンタクト層25は、ソース電極30Sおよびドレイン電極30Dすなわち第1メタルM1と同層に設けられている。
FIG. 15 illustrates a cross-sectional configuration of the gate contact GC illustrated in FIG. The gate contact GC has a connecting
図16は、図14のXVIA−XVIB線における断面構成を表している。図17は、図14のXVIIB−XVIIC線における断面構成を表している。図18は、図14のXVIIIC−XVIIID線における断面構成を表している。 FIG. 16 illustrates a cross-sectional configuration taken along line XVIA-XVIB in FIG. FIG. 17 illustrates a cross-sectional configuration along the line XVIIB-XVIIC in FIG. FIG. 18 illustrates a cross-sectional configuration taken along line XVIIIC-XVIIID in FIG.
図14ないし図18に示したように、低誘電率領域70は、ゲートコンタクトGCを回避して設けられていることが好ましい。低誘電率領域70がゲートコンタクトGCの連結部22の上に設けられている場合には、連結部22の上にゲートコンタクトプラグ24を設けることが困難になるからである。
As shown in FIGS. 14 to 18, the low dielectric
また、ゲートコンタクトGCは、電界効果トランジスタ10内のゲート電極20と同様に、少なくとも一層の絶縁膜80、すなわち第1絶縁膜81ないし第6絶縁膜86により覆われていることが好ましい。ゲートコンタクトGCが少なくとも一層の絶縁膜80に覆われていることによりゲートコンタクトGCの信頼性が保たれる。
The gate contact GC is preferably covered with at least one insulating
この電界効果トランジスタ10は、例えば、次のようにして製造することができる。
The
図19ないし図31は、電界効果トランジスタ10の製造方法を工程順に表したものである。まず、図19に示したように、支持基板53の上に埋込み酸化膜54および半導体層50を有するSOI基板55を用意し、このSOI基板55の半導体層50に、例えばSTI法による素子分離層100を形成し、アクティブ領域AA内の素子領域AA1を区切る。
19 to 31 show a method for manufacturing the
次いで、例えば熱酸化法によりインプラスルー膜(図示せず)として酸化シリコン膜を形成し、アクティブ領域AAにウェルインプランテーション、チャネルインプランテーションを施したのち、インプラスルー膜を除去する。続いて、図20に示したように、熱酸化法により、例えば酸化シリコンよりなるゲート酸化膜23を例えば5nmないし10nm程度の厚みで形成する。そののち、例えばCVD(Chemical Vapor Deposition;化学気相成長)法により、ポリシリコンよりなるゲート電極材料膜(図示せず)を例えば150nmないし200nmの厚みで形成する。このゲート電極材料膜を、例えばフォトリソグラフィおよびエッチングにより加工することにより、同じく図20に示したように、半導体層50の上面側に、ゲート酸化膜23を間にして、ゲート電極20を形成する。
Next, a silicon oxide film is formed as an implantation through film (not shown) by, for example, a thermal oxidation method, and after performing well implantation and channel implantation on the active area AA, the implantation through film is removed. Subsequently, as shown in FIG. 20, a
ゲート電極20を形成したのち、図21に示したように、ゲート電極20およびオフセットスペーサ(図示せず)をマスクとして、ヒ素(As)またはリン(P)のインプランテーションIMPLにより、ゲート電極20の両側にエクステンション領域52S,52Dを形成する。更に、ゲート電極20の側面にサイドウォール(図示せず)を形成し、ヒ素(As)またはリン(P)のインプランテーションを行う。これにより、半導体層50に、ゲート電極20を間にしてソース領域50Sおよびドレイン領域50Dを形成する。そののち、サイドウォールを除去する。
After forming the
ソース領域50Sおよびドレイン領域50Dを形成したのち、図22に示したように、ゲート電極20の表面および半導体層50の上面に、例えばCVD法により、例えば酸化シリコンよりなる第1絶縁膜81を、数十nm、例えば10nmないし30nmの厚みで形成する。
After forming the
第1絶縁膜81を形成したのち、図23に示したように、第1絶縁膜81の表面に、例えばCVD法により、第1絶縁膜81とはエッチングレートが異なる材料、例えば窒化シリコンよりなる第2絶縁膜82を、数nmないし数十nm、例えば5nmないし30nmの厚みで形成する。
After the first insulating
第2絶縁膜82を形成したのち、図24に示したように、第2絶縁膜82の上に、例えばCVDにより、酸化シリコンよりなる第3絶縁膜83を、例えば500nmないし1000nmの厚みで形成する。
After forming the second insulating
第3絶縁膜83を形成したのち、図25に示したように、フォトリソグラフィおよびエッチングにより第3絶縁膜83,第2絶縁膜82および第1絶縁膜81の一部を除去し、ソース領域50Sおよびドレイン領域50DにコンタクトホールH1を形成する。コンタクトホールH1は、図14の平面図に示したように、ゲート電極20のフィンガー部21と平行に設けられる。
After forming the third insulating
コンタクトホールH1を形成したのち、図26に示したように、高濃度のヒ素(As)またはリン(P)のインプランテーションIMPLにより、低抵抗領域51S,51Dを形成する。
After the contact hole H1 is formed, as shown in FIG. 26, the
低抵抗領域51S,51Dを形成したのち、図27に示したように、コンタクトホールH1内に、チタン層、窒化チタン層およびタングステン層の積層構造をもつコンタクトプラグ60S,60Dを形成する。コンタクトプラグ60S,60Dは、ソース領域50Sおよびドレイン領域50Dの上に設けられる。また、コンタクトプラグ60S,60Dは、図14の平面図に示したように、ゲート電極20のフィンガー部21と平行に設けられる。
After forming the
コンタクトプラグ60S,60Dを形成したのち、図28に示したように、コンタクトプラグ60S,60Dの上に、第1メタルM1として、アルミニウム(Al)よりなるソース電極30Sおよびドレイン電極30Dを形成する。ソース電極30Sのフィンガー部31Sおよびドレイン電極30Dのフィンガー部31Dは、図14の平面図に示したように、ゲート電極20のフィンガー部21と平行に設けられる。
After forming the contact plugs 60S and 60D, as shown in FIG. 28, the
ソース電極30Sおよびドレイン電極30Dを形成したのち、図29に示したように、第3絶縁膜83の上面および第1メタルM1の表面に、例えばCVD法により、酸化シリコンよりなる第4絶縁膜84を形成する。
After forming the
第4絶縁膜84を形成したのち、図30に示したように、フォトリソグラフィおよびドライエッチングにより、開口Pを形成する。開口Pは、半導体層50のXY面内方向において第1メタルM1の間の領域、具体的には、ソース電極30Sおよびドレイン電極30Dの間の領域(ゲート電極20のフィンガー部21の上方)に形成する。開口Pの幅WPは、例えば100nmないし1000nmとする。このとき、第2絶縁膜82がエッチングストッパーとして機能し、開口Pのエッチングは、酸化シリコンよりなる第4絶縁膜84および第3絶縁膜83を貫通して進み、第2絶縁膜82の上面で停止する。
After forming the fourth insulating
開口Pを形成したのち、図31に示したように、第4絶縁膜84の上に、例えばCVD法により、酸化シリコンよりなる第5絶縁膜85を形成する。第5絶縁膜85は、開口Pの上部にオーバーハングしながら堆積する。よって、開口P内に第5絶縁膜85が埋まる前に、開口Pの上部が第5絶縁膜85で閉塞され、開口P内に気密封止された空隙AGが形成される。開口Pの側面および底面は、第5絶縁膜85で被覆されていてもよい。空隙AGは、第3絶縁膜84,第4絶縁膜84および第5絶縁膜85(酸化シリコン、誘電率3.9)よりも誘電率が低く、低誘電率領域70としての機能を有する。空隙AG内には、空気(誘電率1.0)が存在していてもよいし真空でもよく、特に限定されない。空隙AGすなわち低誘電率領域70は、第1メタルM1の下面よりも下方の第1領域A1と、第1メタルM1の下面と上面との間の第2領域A2と、第1メタルの上面よりも上方の第3領域A3とにわたって連続して一体に設けられる。
After the opening P is formed, as shown in FIG. 31, a fifth insulating
そののち、図7に示したように、第5絶縁膜85の上に、必要に応じて第6絶縁膜86を形成する。なお、図示しないが、第5絶縁膜85上に、第1メタルM1と同様に絶縁膜の形成および金属層の形成を順次行うことにより、第2メタルM2,第3メタルM3等を形成してもよい。以上により、図7に示した電界効果トランジスタ10が完成する。
After that, as shown in FIG. 7, a sixth insulating
この電界効果トランジスタ10では、半導体層50のXY面内方向において第1メタルM1の間の領域に、積層方向Zにおいて、第1メタルM1の下面よりも下方の第1領域A1と、第1メタルM1の下面と上面との間の第2領域A2と、第1メタルM1の上面よりも上方の第3領域A3とに、低誘電率領域70が設けられている。よって、ゲート電極20とコンタクトプラグ60S,60Dとの間の容量あるいはゲート電極20と第1メタルM1との間の容量CgM、または、第1メタルM1どうしの間に生じる容量(配線間容量)CMM1などが小さくなり、オフ容量の外部成分Cexが低減される。
In the
このように本実施の形態では、半導体層50のXY面内方向において第1メタルM1の間の領域に、積層方向Zにおいて少なくとも第1メタルM1の下面よりも下方の第1領域A1に低誘電率領域70を設けるようにしている。よって、オフ容量の外部成分Cexを低減することが可能となり、オン抵抗とオフ容量との積(RonCoff)を低減し、高周波スイッチ1の重要な特性である低損失化を促進することが可能となる。
As described above, in the present embodiment, the low dielectric constant is applied to the region between the first metals M1 in the XY in-plane direction of the
また、低誘電率領域70を、積層方向Zにおいて、上述した第1領域A1、第2領域A2および第3領域A3にわたって設けるようにしている。よって、ゲート電極20とコンタクトプラグ60S,60Dとの間の容量あるいはゲート電極20と第1メタルM1との間の容量CgM、第1メタルM1どうしの間に生じる容量(配線間容量)CMM1などを抑え、オフ容量の外部成分Cexをより低減することが可能となる。
Further, the low dielectric
更に、半導体層50の上に、エッチングレートの異なる複数の絶縁膜を含む少なくとも一層の絶縁膜80を設けるようにしている。よって、複数の絶縁膜のエッチングレートの違いを利用して開口Pのエッチング停止位置を高精度に制御することが可能となる。よって、ゲート電極20の表面が削られたり、ゲート電極20の側面が削られエッチングがSi表面まで達した場合に起こるSi表面のドーズロスや、ゲート酸化膜23のサイドエッチングによるゲート長のばらつき、それに起因して引き起こされる閾値電圧のばらつきの増大を抑え、電界効果トランジスタ10を安定的に製造し、電界効果トランジスタ10の信頼性を向上させることが可能となる。
Further, at least one insulating
加えて、少なくとも一層の絶縁膜80の上面からゲート電極20の上面に向けて開口Pを設け、この開口P内に低誘電率領域70を設けるようにしている。よって、開口Pの幅WPを広くとることが可能となる。従って、ゲート電極20の近傍にウェットエッチングにより空隙を設ける場合に狭い空隙にエッチング溶液が入りづらいという問題点が解消される。これにより、SOI基板55のウェハ面内におけるエッチング均一性、電界効果トランジスタ10の特性の均一性を向上させることが可能となる。
In addition, an opening P is provided from the upper surface of at least one insulating
(第2の実施の形態)
なお、上記第1の実施の形態では、コンタクトプラグ60S,60Dの上に、第1メタルM1のみを積層した場合について説明した。しかしながら、本開示は、図32に示した電界効果トランジスタ10Aのように、第1メタルM1の上に第2メタルM2を積層した場合にも適用可能である。また、この場合には、低誘電率領域70を第2メタルM2の間にも延長して設けることにより、第2メタルM2どうしの間の容量(配線間容量)CMM2を低減し、オフ容量の外部成分Cexを更に抑えることが可能である。
(Second Embodiment)
In the first embodiment, the case where only the first metal M1 is stacked on the contact plugs 60S and 60D has been described. However, the present disclosure can also be applied to the case where the second metal M2 is stacked on the first metal M1 as in the field effect transistor 10A illustrated in FIG. In this case, the low dielectric
第2メタルM2は、第4絶縁膜84と第5絶縁膜85との間に設けられている。第1メタルM1と第2メタルM2とはコンタクトプラグ94により接続されている。また、少なくとも一層の絶縁膜80は、第4絶縁膜84の上面および第2メタルM2の表面を覆う第7絶縁膜87を更に含んでいる。開口Pは、第7絶縁膜87の上面から、第7絶縁膜87、第4絶縁膜および第3絶縁膜83を貫通し、第2絶縁膜82の上面に達している。開口P内には、低誘電率領域70として、第1の実施の形態と同様の空隙AGが設けられている。
The second metal M <b> 2 is provided between the fourth insulating
空隙AGは、積層方向Zにおいて、第1メタルM1の下面よりも下方の第1領域A1と、第1メタルM1の下面と上面との間の第2領域A2と、第1メタルM1の上面よりも上方の第3領域A3とに設けられている。第3領域A3において、空隙AGは、第1メタルM1の間および第2メタルM2の間に設けられている。よって、本実施の形態では、上記第1の実施の形態と同様に、ゲート電極20とコンタクトプラグ60S,60Dとの間の容量あるいはゲート電極20と第1メタルM1との間の容量CgM、または、第1メタルM1どうしの間に生じる容量(配線間容量)CMM1が抑えられることに加えて、第2メタルM2どうしの間に生じる容量(配線間容量)CMM2も抑えられ、オフ容量の外部成分Cexが低減される。
In the stacking direction Z, the air gap AG includes a first region A1 below the lower surface of the first metal M1, a second region A2 between the lower surface and the upper surface of the first metal M1, and an upper surface of the first metal M1. Is also provided in the upper third region A3. In the third region A3, the gap AG is provided between the first metal M1 and between the second metal M2. Therefore, in the present embodiment, as in the first embodiment, the capacitance between the
(第3の実施の形態)
また、上記第1の実施の形態では、低誘電率領域70が、第1絶縁膜81および第2絶縁膜82のうちゲート電極20の表面を覆う部分の幅W82以下の幅W70で設けられている場合について説明した。しかしながら、ゲート電極20のフィンガー部21の幅を小さくした場合には、図33に示した電界効果トランジスタ10Bのように、低誘電率領域70は、第1絶縁膜81および第2絶縁膜82のうちゲート電極20の表面を覆う部分の幅W82よりも大きい幅W70で設けられていることも可能である。
(Third embodiment)
In the first embodiment, the low dielectric
(第4の実施の形態)
更に、上記第1の実施の形態では、低誘電率領域70として、開口P内に気密封止された空隙AGを設ける場合について説明した。しかしながら、低誘電率領域70は空隙AGに限られず、第3絶縁膜83および第4絶縁膜84(開口Pが貫通する絶縁膜)よりも低誘電率の材料により構成されていてもよい。具体的には、例えば第3絶縁膜83および第4絶縁膜84が酸化シリコン(SiO2、誘電率3.9)膜である場合には、第5絶縁膜85をSiOC(炭素が添加された酸化シリコン、誘電率2.9)により構成し、開口Pの少なくとも一部を第5絶縁膜85で埋め込むようにすることも可能である。例えば図34に示した電界効果トランジスタ10Cのように、低誘電率領域のうち第1領域A1および第2領域A2は、第3絶縁膜83および第4絶縁膜84よりも低誘電率の第5絶縁膜85により埋め込まれていてもよい。また、低誘電率領域70のうち第3領域A3には空隙AGが設けられていてもよい。
(Fourth embodiment)
Further, in the first embodiment, the case where the air gap hermetically sealed in the opening P is provided as the low dielectric
(第5の実施の形態)
加えて、上記第1の実施の形態では、低誘電率領域70が、ゲート電極20のフィンガー部21と平行に延長されている場合について説明した。しかしながら、図35ないし図37に示した電界効果トランジスタ10Dのように、低誘電率領域70は、ゲート電極20のフィンガー部21に対して交差する方向、例えばゲート電極20のフィンガー部21に対して垂直な方向(X方向)に延長されていてもよい。これにより、ゲート電極20と開口Pおよび低誘電率領域70との合わせずれの影響を小さくすることが可能となる。また、この場合、低誘電率領域70は、ゲート電極20のフィンガー部21の延長方向(Y方向)に沿って複数並べて配置されていてもよい。
(Fifth embodiment)
In addition, in the first embodiment, the case where the low dielectric
図38ないし図42は、本実施の形態に係る電界効果トランジスタ10の製造方法を工程順に表したものである。なお、第1の実施の形態と重複する工程については図19ないし図31を参照して説明する。
38 to 42 show the method of manufacturing the
まず、図38および図39に示したように、第1の実施の形態と同様にして、図19ないし図29に示した工程により、半導体層50の上面側にゲート電極20を形成し、半導体層50にソース領域50Sおよびドレイン領域50Dを形成したのち、第1絶縁膜81ないし第3絶縁膜83、コンタクトプラグ60S,60D、第1メタルM1および第4絶縁膜84を形成する。
First, as shown in FIGS. 38 and 39, the
次いで、図40ないし図42に示したように、第4絶縁膜84の上にレジスト膜R1を形成し、このレジスト膜R1をマスクとしたドライエッチングにより開口Pを形成する。
Next, as shown in FIGS. 40 to 42, a resist film R1 is formed on the fourth insulating
続いて、レジスト膜R1を除去し、図35ないし図37に示したように、第4絶縁膜84の上に第5絶縁膜85を形成し、開口Pの上部を第5絶縁膜85で閉塞させ、開口P内に気密封止された空隙AGを形成する。以上により、図35ないし図37に示した電界効果トランジスタ10Dが完成する。
Subsequently, the resist film R1 is removed, and as shown in FIGS. 35 to 37, a fifth insulating
(第6の実施の形態)
更にまた、上記第1の実施の形態では、図14に示したように、低誘電率領域70(空隙AG等)が、アクティブ領域AA内のゲート電極20のフィンガー部21の上方に設けられている場合について説明した。しかしながら、図43に示した電界効果トランジスタ10Eのように、低誘電率領域70は、フィンガー部21の上方または、連結部22の少なくとも一部の上方に設けられていることも可能である。具体的には、低誘電率領域70は、連結部22のうち、ドレイン電極30Dのフィンガー部31Dおよび連結部32Dを回避した領域の上方に設けられていることが好ましい。なお、図43では、ゲート電極20のフィンガー部21の上方の低誘電率領域70は省略している。
(Sixth embodiment)
Furthermore, in the first embodiment, as shown in FIG. 14, the low dielectric constant region 70 (gap AG) is provided above the
(適用例)
図44は、無線通信装置の一例を表したものである。この無線通信装置3は、例えば、音声、データ通信、LAN接続など多機能を有する携帯電話システムである。高周波モジュール3は、例えば、アンテナANTと、高周波スイッチ1と、高電力増幅器HPAと、高周波集積回路RFIC(Radio Frequency Integrated Circuit)と、ベースバンド部BBと、音声出力部MICと、データ出力部DTと、インタフェース部I/F(例えば、無線LAN(W−LAN;Wireless Local Area Network)、Bluetooth(登録商標)、他)とを有している。高周波スイッチ1は、第1の実施の形態において図1ないし図5を参照して説明した高周波スイッチ1により構成されている。高周波集積回路RFICとベースバンド部BBとはインタフェース部I/Fにより接続されている。
(Application example)
FIG. 44 illustrates an example of a wireless communication device. The
この無線通信装置3では、送信時、すなわち、無線通信装置3の送信系から送信信号をアンテナANTへと出力する場合には、ベースバンド部BBから出力される送信信号は、高周波集積回路RFIC、高電力増幅器HPA、および高周波スイッチ1を介してアンテナANTへと出力される。
In the
受信時、すなわち、アンテナANTで受信した信号を無線通信装置3の受信系へ入力させる場合には、受信信号は、高周波スイッチ1および高周波集積回路RFICを介してベースバンド部BBに入力される。ベースバンド部BBで処理された信号は、音声出力部MICと、データ出力部DTと、インタフェース部I/Fなどの出力部から出力される。
During reception, that is, when a signal received by the antenna ANT is input to the reception system of the
以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。 While the present disclosure has been described with reference to the embodiment, the present disclosure is not limited to the above embodiment, and various modifications can be made.
更に、例えば、上記実施の形態では、高周波スイッチ1、電界効果トランジスタ10、および無線通信措置3の構成を具体的に挙げて説明したが、これらは、図示した構成要素を全て備えるものに限定されるものではない。また、一部の構成要素を他の構成要素に置換することも可能である。
Furthermore, for example, in the above-described embodiment, the configuration of the high-
加えて、上記実施の形態では、電界効果トランジスタ10を無線通信装置3の高周波スイッチ1に適用した場合について説明したが、電界効果トランジスタ10は高周波スイッチ(RF−SW)のほか、PA(Power Amplifier)などの他の高周波デバイスにも適用可能である。
In addition, although the case where the
更にまた、上記実施の形態において説明した各層の形状、材料および厚み、または成膜方法等は限定されるものではなく、他の形状、材料および厚みとしてもよく、または他の成膜方法としてもよい。 Furthermore, the shape, material, and thickness of each layer described in the above embodiment, the film formation method, and the like are not limited. Other shapes, materials, and thicknesses may be used, or other film formation methods may be used. Good.
更にまた、例えば、上記実施の形態では、SOI基板55の支持基板53が高抵抗シリコン基板である場合について説明した。しかしながら、SOI基板55は、サファイアよりなる支持基板53を有する、いわゆるSOS(Silicon on Sapphire)基板でもよい。サファイアよりなる支持基板53は絶縁性なので、SOS基板上に形成された電界効果トランジスタ10は、GaAsなどの化合物系FETにより近い特性を示す。なお、本開示は、SOI基板またはSOS基板に限られず、バルク基板に電界効果トランジスタ10を形成する場合にも適用可能である。
Furthermore, for example, in the above embodiment, the case where the
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。 In addition, the effect described in this specification is an illustration to the last, and is not limited, Moreover, there may exist another effect.
なお、本技術は以下のような構成もとることができる。
(1)
ゲート電極と、
前記ゲート電極を間にしてソース領域およびドレイン領域を有する半導体層と、
前記ソース領域および前記ドレイン領域の上に設けられたコンタクトプラグと、
前記コンタクトプラグの上に積層された第1メタルと、
前記半導体層の面内方向において前記第1メタルの間の領域に設けられると共に、積層方向において少なくとも前記第1メタルの下面よりも下方の第1領域に設けられた低誘電率領域と
を備えた電界効果トランジスタ。
(2)
前記低誘電率領域は、積層方向において、前記第1領域と、前記第1メタルの下面と前記第1メタルの上面との間の第2領域とに設けられている
前記(1)記載の電界効果トランジスタ。
(3)
前記低誘電率領域は、積層方向において、前記第1領域および前記第2領域と、前記第1メタルの上面よりも上方の第3領域とに設けられている
前記(2)記載の電界効果トランジスタ。
(4)
前記半導体層の上に設けられた少なくとも一層の絶縁膜と、
前記少なくとも一層の絶縁膜の上面から前記ゲート電極の上面に向けて設けられた開口と
を更に備え、
前記低誘電率領域は、前記開口内に設けられている
前記(3)記載の電界効果トランジスタ。
(5)
前記少なくとも一層の絶縁膜は、エッチングレートの異なる複数の絶縁膜を含む
前記(4)記載の電界効果トランジスタ。
(6)
前記少なくとも一層の絶縁膜は、
前記ゲート電極の表面および前記半導体層の上面を覆う第1絶縁膜と、
前記第1絶縁膜の表面を覆う第2絶縁膜と、
前記第2絶縁膜の表面と前記第1メタルの下面との間に設けられた第3絶縁膜と、
を含み、
前記第2絶縁膜は、前記第1絶縁膜および前記第3絶縁膜とはエッチングレートの異なる材料により構成され、
前記開口は、少なくとも前記第3絶縁膜を貫通して前記第2絶縁膜の上面に達している
前記(4)または(5)記載の電界効果トランジスタ。
(7)
前記少なくとも一層の絶縁膜は、前記第3絶縁膜の上面および前記第1メタルの表面を覆う第4絶縁膜を更に含み、
前記開口は、前記第4絶縁膜の上面から前記第2絶縁膜の上面に達している
前記(6)記載の電界効果トランジスタ。
(8)
前記少なくとも一層の絶縁膜は、前記第4絶縁膜の上に、第5絶縁膜を更に含み、
前記開口内の少なくとも一部に、前記低誘電率領域として、空隙が設けられ、
前記空隙の上部は、前記第5絶縁膜により閉塞されている
前記(7)記載の電界効果トランジスタ。
(9)
前記第5絶縁膜は、前記開口の側面および底面を被覆している
前記(8)記載の電界効果トランジスタ。
(10)
前記低誘電率領域は、前記第1絶縁膜および前記第2絶縁膜のうち前記ゲート電極の表面を覆う部分の幅以下の幅で設けられている
前記(6)ないし(9)のいずれかに記載の電界効果トランジスタ。
(11)
前記ゲート電極は、一方向に延長されており、
前記コンタクトプラグ、前記第1メタルおよび前記低誘電率領域は、前記ゲート電極に対して平行に延長されている
前記(1)ないし(10)のいずれかに記載の電界効果トランジスタ。
(12)
前記半導体層に前記ソース領域および前記ドレイン領域が設けられた素子領域と、
多層配線部を有する配線領域と、
前記素子領域および前記配線領域を区画する素子分離層と
を更に備え、
前記低誘電率領域は、前記素子領域内に設けられている
前記(1)ないし(11)のいずれかに記載の電界効果トランジスタ。
(13)
前記素子領域および前記配線領域を含むアクティブ領域と、
前記アクティブ領域の外側に設けられ、前記素子分離層が設けられた素子分離領域と
を備え、
前記素子分離領域は、前記素子分離層上に、前記ゲート電極に接続されたゲートコンタクトを有し、
前記低誘電率領域は、前記ゲートコンタクトを回避して設けられている
前記(12)記載の電界効果トランジスタ。
(14)
前記第4絶縁膜と前記第5絶縁膜との間に、第2メタルを更に備え、
前記少なくとも一層の絶縁膜は、前記第4絶縁膜の上面および前記第2メタルの表面を覆う第7絶縁膜を更に含み、
前記開口は、前記第7絶縁膜の上面から前記第2絶縁膜の上面に達している
前記(8)記載の電界効果トランジスタ。
(15)
前記低誘電率領域は、前記第1絶縁膜および前記第2絶縁膜のうち前記ゲート電極の表面を覆う部分の幅よりも大きい幅で設けられている
前記(6)ないし(9)のいずれかに記載の電界効果トランジスタ。
(16)
前記開口の少なくとも一部に、前記低誘電率領域として、前記第3絶縁膜および前記第4絶縁膜よりも誘電率の低い材料よりなる第5絶縁膜が埋め込まれている
前記(7)記載の電界効果トランジスタ。
(17)
前記ゲート電極は、一方向に延長されており、
前記コンタクトプラグおよび前記第1メタルは、前記ゲート電極に対して平行に延長され、
前記低誘電率領域は、前記ゲート電極に対して交差する方向に延長されている
前記(1)ないし(16)のいずれかに記載の電界効果トランジスタ。
(18)
前記ゲート電極は、同一方向に延長された複数のフィンガー部と、前記複数のフィンガー部を連結する連結部とを有し、
前記低誘電率領域は、前記フィンガー部の上方または前記連結部の少なくとも一部の上方に設けられている
前記(1)ないし(17)のいずれかに記載の電界効果トランジスタ。
(19)
高周波デバイス用電界効果トランジスタである
前記(1)ないし(18)のいずれかに記載の電界効果トランジスタ。
(20)
半導体層の上面側にゲート電極を形成する工程と、
前記半導体層に、前記ゲート電極を間にしてソース領域およびドレイン領域を形成する工程と、
前記ソース領域および前記ドレイン領域の上にコンタクトプラグを設ける工程と、
前記コンタクトプラグの上に第1メタルを積層する工程と、
前記半導体層の面内方向において前記第1メタルの間の領域に、積層方向において少なくとも前記第1メタルの下面よりも下方の第1領域に低誘電率領域を設ける工程と
を含む電界効果トランジスタの製造方法。
In addition, this technique can also take the following structures.
(1)
A gate electrode;
A semiconductor layer having a source region and a drain region with the gate electrode interposed therebetween;
A contact plug provided on the source region and the drain region;
A first metal laminated on the contact plug;
A low dielectric constant region provided in a region between the first metals in the in-plane direction of the semiconductor layer, and provided in a first region at least below the lower surface of the first metal in the stacking direction. Field effect transistor.
(2)
The electric field according to (1), wherein the low dielectric constant region is provided in the first region and a second region between the lower surface of the first metal and the upper surface of the first metal in the stacking direction. Effect transistor.
(3)
The field effect transistor according to (2), wherein the low dielectric constant region is provided in the first region, the second region, and a third region above the upper surface of the first metal in the stacking direction. .
(4)
At least one insulating film provided on the semiconductor layer;
An opening provided from the upper surface of the at least one insulating film toward the upper surface of the gate electrode,
The field effect transistor according to (3), wherein the low dielectric constant region is provided in the opening.
(5)
The field effect transistor according to (4), wherein the at least one insulating film includes a plurality of insulating films having different etching rates.
(6)
The at least one insulating film comprises:
A first insulating film covering a surface of the gate electrode and an upper surface of the semiconductor layer;
A second insulating film covering a surface of the first insulating film;
A third insulating film provided between the surface of the second insulating film and the lower surface of the first metal;
Including
The second insulating film is made of a material having a different etching rate from the first insulating film and the third insulating film,
The field effect transistor according to (4) or (5), wherein the opening penetrates at least the third insulating film and reaches the upper surface of the second insulating film.
(7)
The at least one insulating film further includes a fourth insulating film that covers an upper surface of the third insulating film and a surface of the first metal;
The field effect transistor according to (6), wherein the opening reaches the upper surface of the second insulating film from the upper surface of the fourth insulating film.
(8)
The at least one insulating film further includes a fifth insulating film on the fourth insulating film,
At least a part of the opening is provided with a gap as the low dielectric constant region,
The field effect transistor according to (7), wherein an upper portion of the gap is blocked by the fifth insulating film.
(9)
The field effect transistor according to (8), wherein the fifth insulating film covers a side surface and a bottom surface of the opening.
(10)
The low dielectric constant region is provided with a width equal to or less than a width of a portion of the first insulating film and the second insulating film that covers the surface of the gate electrode. Any one of (6) to (9) The field effect transistor as described.
(11)
The gate electrode is extended in one direction;
The field effect transistor according to any one of (1) to (10), wherein the contact plug, the first metal, and the low dielectric constant region are extended in parallel to the gate electrode.
(12)
An element region in which the source region and the drain region are provided in the semiconductor layer;
A wiring region having a multilayer wiring part;
An element isolation layer that partitions the element region and the wiring region; and
The field effect transistor according to any one of (1) to (11), wherein the low dielectric constant region is provided in the element region.
(13)
An active region including the element region and the wiring region;
An element isolation region provided outside the active region and provided with the element isolation layer;
The element isolation region has a gate contact connected to the gate electrode on the element isolation layer,
The field effect transistor according to (12), wherein the low dielectric constant region is provided to avoid the gate contact.
(14)
A second metal is further provided between the fourth insulating film and the fifth insulating film,
The at least one insulating film further includes a seventh insulating film that covers an upper surface of the fourth insulating film and a surface of the second metal;
The field effect transistor according to (8), wherein the opening reaches the upper surface of the second insulating film from the upper surface of the seventh insulating film.
(15)
The low dielectric constant region is provided with a width larger than a width of a portion of the first insulating film and the second insulating film that covers a surface of the gate electrode. Any one of (6) to (9) The field effect transistor according to 1.
(16)
The fifth insulating film made of a material having a lower dielectric constant than the third insulating film and the fourth insulating film is embedded in at least a part of the opening as the low dielectric constant region. Field effect transistor.
(17)
The gate electrode is extended in one direction;
The contact plug and the first metal extend in parallel to the gate electrode,
The field effect transistor according to any one of (1) to (16), wherein the low dielectric constant region is extended in a direction intersecting the gate electrode.
(18)
The gate electrode has a plurality of finger portions extended in the same direction, and a connecting portion for connecting the plurality of finger portions,
The field effect transistor according to any one of (1) to (17), wherein the low dielectric constant region is provided above the finger part or above at least a part of the coupling part.
(19)
The field effect transistor according to any one of (1) to (18), which is a field effect transistor for a high-frequency device.
(20)
Forming a gate electrode on the upper surface side of the semiconductor layer;
Forming a source region and a drain region with the gate electrode in between in the semiconductor layer;
Providing a contact plug on the source region and the drain region;
Laminating a first metal on the contact plug;
A step of providing a low dielectric constant region in a region between the first metals in the in-plane direction of the semiconductor layer and in at least a first region below the lower surface of the first metal in the stacking direction. Production method.
1…高周波スイッチ、3…無線通信装置、10,10A〜10E…電界効果トランジスタ、20…ゲート電極、21…フィンガー部、22…連結部、23…ゲート酸化膜、24…ゲートコンタクトプラグ、25…ゲートコンタクト層、30S…ソース電極、31S…フィンガー部、32S…連結部、30D…ドレイン電極、31D…フィンガー部、32D…連結部、50…半導体層、50S…ソース領域、50D…ドレイン領域、51S,51D…低抵抗領域、52S,52D…エクステンション領域、53…支持基板、54…埋込み酸化膜、55…SOI基板、60S,60D…コンタクトプラグ、70…低誘電率領域、80…少なくとも一層の絶縁膜、81…第1絶縁膜、82…第2絶縁膜、83…第3絶縁膜、84…第4絶縁膜、85…第5絶縁膜、86…第6絶縁膜、87…第7絶縁膜、90…多層配線部、91…第1配線層、92…第2配線層、93…コンタクトプラグ、100…素子分離層、A1…第1領域、A2…第2領域、A3…第3領域、AA…アクティブ領域、AA1…素子領域、AA2…配線領域、AB…素子分離領域、AG…空隙、M1…第1メタル、M2…第2メタル、P…開口。
DESCRIPTION OF
本開示は、高周波デバイスのスイッチ素子などに好適な電界効果トランジスタ(FET)およびこの電界効果トランジスタを備えた無線通信装置に関する。
The present disclosure relates to a field effect transistor (FET) suitable for a switch element of a high-frequency device and a wireless communication apparatus including the field effect transistor .
本開示の目的は、オフ容量の外部成分を低減することが可能な電界効果トランジスタおよびこの電界効果トランジスタを備えた無線通信装置を提供することにある。
An object of the present disclosure is to provide a field effect transistor capable of reducing an external component of off-capacitance and a wireless communication device including the field effect transistor .
本開示による第1の電界効果トランジスタは、以下の(A)〜(F)の構成要素を備えたものである。
(A)ゲート電極
(B)ゲート電極を間にしてソース領域およびドレイン領域を有する半導体層
(C)ソース領域の上に設けられた第1コンタクトプラグおよびドレイン領域の上に設けられた第2コンタクトプラグを含む複数のコンタクトプラグ
(D)複数のコンタクトプラグの上にそれぞれ積層された複数の第1メタル
(E)半導体層の面内方向において少なくとも複数のコンタクトプラグの間の領域に設けられた一層以上の絶縁膜
(F)半導体層の面内方向において複数のコンタクトプラグの間に、ゲート電極の上面の少なくとも一部の上方に設けられると共に、積層方向において少なくとも複数の第1メタルの下面よりも下方の第1領域に設けられた低誘電率領域
一層以上の絶縁膜のうちの少なくとも一の絶縁膜は、複数のコンタクトプラグのうちの一のコンタクトプラグとゲート電極の側面との間の領域の少なくとも一部を占めている。
本開示による第2の電界効果トランジスタは、以下の(A)〜(G)の構成要素を備えたものである。
(A)ゲート電極
(B)ゲート電極を間にしてソース領域およびドレイン領域を有する半導体層
(C)ソース領域の上に設けられた第1コンタクトプラグおよびドレイン領域の上に設けられた第2コンタクトプラグを含む複数のコンタクトプラグ
(D)複数のコンタクトプラグの上にそれぞれ積層された複数の第1メタル
(E)半導体層の面内方向において少なくとも複数のコンタクトプラグの間の領域に設けられると共に、積層方向において複数の第1メタルの下面よりも下方に設けられた第1群の一層以上の絶縁膜
(F)半導体層の面内方向において少なくとも複数のコンタクトプラグの間の領域に設けられると共に、積層方向においてゲート電極の上面の一部よりも上方に設けられた第2群の一層以上の絶縁膜
(G)半導体層の面内方向において複数のコンタクトプラグの間に、ゲート電極の上面の少なくとも一部の上方に設けられると共に、積層方向において少なくとも複数の第1メタルの下面よりも下方の第1領域に設けられた低誘電率領域
第1群の一層以上の絶縁膜のうちの少なくとも一の絶縁膜は、複数のコンタクトプラグのうちの一のコンタクトプラグとゲート電極の側面との間の領域の少なくとも一部を占めている。
本開示による第3の電界効果トランジスタは、以下の(A)〜(F)の構成要素を備えたものである。
(A)ゲート電極
(B)ゲート電極を間にしてソース領域およびドレイン領域を有する半導体層
(C)ソース領域の上に設けられた第1コンタクトプラグおよびドレイン領域の上に設けられた第2コンタクトプラグを含む複数のコンタクトプラグ
(D)複数のコンタクトプラグの上にそれぞれ積層された複数の第1メタル
(E)半導体層の面内方向において少なくとも複数のコンタクトプラグの間の領域に設けられた一層以上の絶縁膜
(F)半導体層の面内方向において複数のコンタクトプラグの間に設けられると共に、積層方向においてゲート電極の上面の少なくとも一部の上方から少なくとも複数の第1メタルの上面まで延在する領域に設けられ、領域の下端は複数の第1メタルの下面よりも下方に位置する低誘電率領域
一層以上の絶縁膜のうちの少なくとも一の絶縁膜は、複数のコンタクトプラグのうちの一のコンタクトプラグとゲート電極の側面との間の領域の少なくとも一部を占めている。
The 1st field effect transistor by this indication is provided with the component of the following (A)-( F ).
(A) Gate electrode (B) Semiconductor layer having a source region and a drain region with the gate electrode in between (C) First contact plug provided on the source region and a second contact provided on the drain region A plurality of contact plugs including plugs (D) A plurality of first metals respectively stacked on a plurality of contact plugs
(E) One or more insulating films provided in a region between at least the plurality of contact plugs in the in-plane direction of the semiconductor layer ( F ) The upper surface of the gate electrode between the plurality of contact plugs in the in-plane direction of the semiconductor layer And a low dielectric constant region provided in a first region below the lower surfaces of at least a plurality of first metals in the stacking direction.
At least one insulating film of the one or more insulating films occupies at least a part of a region between one contact plug of the plurality of contact plugs and the side surface of the gate electrode.
A second field effect transistor according to the present disclosure includes the following components (A) to (G).
(A) Gate electrode
(B) A semiconductor layer having a source region and a drain region with a gate electrode therebetween
(C) A plurality of contact plugs including a first contact plug provided on the source region and a second contact plug provided on the drain region
(D) A plurality of first metals respectively stacked on a plurality of contact plugs.
(E) A first group of one or more insulating films provided in at least a region between the plurality of contact plugs in the in-plane direction of the semiconductor layer and provided below the lower surfaces of the plurality of first metals in the stacking direction.
(F) A second group of one or more insulating films provided in at least a region between the plurality of contact plugs in the in-plane direction of the semiconductor layer and provided above a part of the upper surface of the gate electrode in the stacking direction.
(G) a first electrode disposed between the plurality of contact plugs in the in-plane direction of the semiconductor layer and above at least a part of the upper surface of the gate electrode and below the lower surfaces of at least the plurality of first metals in the stacking direction; Low dielectric constant region provided in the region
At least one insulating film in the first group of one or more insulating films occupies at least a part of a region between one contact plug of the plurality of contact plugs and the side surface of the gate electrode.
A third field effect transistor according to the present disclosure includes the following components (A) to (F).
(A) Gate electrode
(B) A semiconductor layer having a source region and a drain region with a gate electrode therebetween
(C) A plurality of contact plugs including a first contact plug provided on the source region and a second contact plug provided on the drain region
(D) A plurality of first metals respectively stacked on a plurality of contact plugs.
(E) One or more insulating films provided in a region between at least a plurality of contact plugs in the in-plane direction of the semiconductor layer
(F) Provided between the plurality of contact plugs in the in-plane direction of the semiconductor layer and provided in a region extending from above at least a part of the upper surface of the gate electrode to at least the upper surfaces of the first metal in the stacking direction. The lower dielectric constant region is located below the lower surfaces of the plurality of first metals.
At least one insulating film of the one or more insulating films occupies at least a part of a region between one contact plug of the plurality of contact plugs and the side surface of the gate electrode.
本開示の第1の電界効果トランジスタでは、半導体層の面内方向において複数のコンタクトプラグの間に、ゲート電極の上面の少なくとも一部の上方に、積層方向において少なくとも複数の第1メタルの下面よりも下方の第1領域に、低誘電率領域が設けられている。また、一層以上の絶縁膜のうちの少なくとも一の絶縁膜は、複数のコンタクトプラグのうちの一のコンタクトプラグとゲート電極の側面との間の領域の少なくとも一部を占めている。よって、ゲート電極とコンタクトプラグとの間の寄生容量、またはゲート電極と第1メタルとの間の寄生容量が小さくなり、オフ容量の外部成分が低減される。
本開示の第2の電界効果トランジスタでは、半導体層の面内方向において複数のコンタクトプラグの間に、ゲート電極の上面の少なくとも一部の上方に、積層方向において少なくとも複数の第1メタルの下面よりも下方の第1領域に、低誘電率領域が設けられている。また、第1群の一層以上の絶縁膜のうちの少なくとも一の絶縁膜は、複数のコンタクトプラグのうちの一のコンタクトプラグとゲート電極の側面との間の領域の少なくとも一部を占めている。よって、ゲート電極とコンタクトプラグとの間の寄生容量、またはゲート電極と第1メタルとの間の寄生容量が小さくなり、オフ容量の外部成分が低減される。
本開示の第3の電界効果トランジスタでは、半導体層の面内方向において複数のコンタクトプラグの間に、積層方向においてゲート電極の上面の少なくとも一部の上方から少なくとも複数の第1メタルの上面まで延在する領域に、低誘電率領域が設けられている。低誘電率領域が設けられた領域の下端は、複数の第1メタルの下面よりも下方に位置する。また、一層以上の絶縁膜のうちの少なくとも一の絶縁膜は、複数のコンタクトプラグのうちの一のコンタクトプラグとゲート電極の側面との間の領域の少なくとも一部を占めている。よって、ゲート電極とコンタクトプラグとの間の寄生容量、またはゲート電極と第1メタルとの間の寄生容量が小さくなり、オフ容量の外部成分が低減される。
In the first field effect transistor of the present disclosure, between the plurality of contact plugs in the in-plane direction of the semiconductor layer , above at least a part of the upper surface of the gate electrode and from the lower surfaces of at least the plurality of first metals in the stacking direction. In the lower first region, a low dielectric constant region is provided. In addition, at least one of the one or more insulating films occupies at least a part of a region between one contact plug of the plurality of contact plugs and the side surface of the gate electrode. Therefore, the parasitic capacitance between the gate electrode and the contact plug or the parasitic capacitance between the gate electrode and the first metal is reduced, and the external component of the off capacitance is reduced.
In the second field effect transistor of the present disclosure, between the plurality of contact plugs in the in-plane direction of the semiconductor layer, above at least a part of the upper surface of the gate electrode and from the lower surfaces of at least the plurality of first metals in the stacking direction. In the lower first region, a low dielectric constant region is provided. In addition, at least one insulating film of the one or more insulating films of the first group occupies at least a part of a region between one contact plug of the plurality of contact plugs and the side surface of the gate electrode. . Therefore, the parasitic capacitance between the gate electrode and the contact plug or the parasitic capacitance between the gate electrode and the first metal is reduced, and the external component of the off capacitance is reduced.
In the third field effect transistor of the present disclosure, between the plurality of contact plugs in the in-plane direction of the semiconductor layer, it extends from above at least a part of the upper surface of the gate electrode in the stacking direction to the upper surfaces of at least the plurality of first metals. A low dielectric constant region is provided in the existing region. The lower end of the region where the low dielectric constant region is provided is located below the lower surfaces of the plurality of first metals. In addition, at least one of the one or more insulating films occupies at least a part of a region between one contact plug of the plurality of contact plugs and the side surface of the gate electrode. Therefore, the parasitic capacitance between the gate electrode and the contact plug or the parasitic capacitance between the gate electrode and the first metal is reduced, and the external component of the off capacitance is reduced.
本開示による高周波デバイスは、電界効果トランジスタを有する高周波スイッチと、高周波スイッチに接続された高周波集積回路とを備え、電界効果トランジスタは、以下の(A)〜(F)の構成要素を有するものである。 A high-frequency device according to the present disclosure includes a high-frequency switch having a field-effect transistor and a high-frequency integrated circuit connected to the high-frequency switch, and the field-effect transistor has the following components (A) to (F). is there.
(A)ゲート電極(A) Gate electrode
(B)ゲート電極を間にしてソース領域およびドレイン領域を有する半導体層(B) A semiconductor layer having a source region and a drain region with a gate electrode therebetween
(C)ソース領域の上に設けられた第1コンタクトプラグおよびドレイン領域の上に設けられた第2コンタクトプラグを含む複数のコンタクトプラグ(C) A plurality of contact plugs including a first contact plug provided on the source region and a second contact plug provided on the drain region
(D)複数のコンタクトプラグの上にそれぞれ積層された複数の第1メタル(D) A plurality of first metals respectively stacked on a plurality of contact plugs.
(E)半導体層の面内方向において少なくとも複数のコンタクトプラグの間の領域に設けられた一層以上の絶縁膜(E) One or more insulating films provided in a region between at least a plurality of contact plugs in the in-plane direction of the semiconductor layer
(F)半導体層の面内方向において複数のコンタクトプラグの間に、ゲート電極の上面の少なくとも一部の上方に設けられると共に、積層方向において少なくとも複数の第1メタルの下面よりも下方の第1領域に設けられた低誘電率領域(F) Between the plurality of contact plugs in the in-plane direction of the semiconductor layer, the first electrode is provided above at least a part of the upper surface of the gate electrode and at the lower side of the lower surfaces of the plurality of first metals in the stacking direction. Low dielectric constant region provided in the region
一層以上の絶縁膜のうちの少なくとも一の絶縁膜は、複数のコンタクトプラグのうちの一のコンタクトプラグとゲート電極の側面との間の領域の少なくとも一部を占めている。 At least one insulating film of the one or more insulating films occupies at least a part of a region between one contact plug of the plurality of contact plugs and the side surface of the gate electrode.
本開示の第1の電界効果トランジスタ、または本開示の無線通信装置によれば、半導体層の面内方向において複数のコンタクトプラグの間に、ゲート電極の上面の少なくとも一部の上方に、積層方向において少なくとも複数の第1メタルの下面よりも下方の第1領域に低誘電率領域を設けるようにした。また、少なくとも一の絶縁膜が、複数のコンタクトプラグのうちの一のコンタクトプラグとゲート電極の側面との間の領域の少なくとも一部を占めるようにした。よって、オフ容量の外部成分を低減することが可能となる。
本開示の第2の電界効果トランジスタによれば、半導体層の面内方向において複数のコンタクトプラグの間に、ゲート電極の上面の少なくとも一部の上方に、積層方向において少なくとも複数の第1メタルの下面よりも下方の第1領域に、低誘電率領域を設けるようにした。また、第1群の一層以上の絶縁膜のうちの少なくとも一の絶縁膜が、複数のコンタクトプラグのうちの一のコンタクトプラグとゲート電極の側面との間の領域の少なくとも一部を占めるようにした。よって、オフ容量の外部成分を低減することが可能となる。
本開示の第3の電界効果トランジスタによれば、半導体層の面内方向において複数のコンタクトプラグの間に、積層方向においてゲート電極の上面の少なくとも一部の上方から少なくとも複数の第1メタルの上面まで延在する領域に、低誘電率領域を設けるようにした。低誘電率領域が設けられた領域の下端は、複数の第1メタルの下面よりも下方に位置するようにした。また、一層以上の絶縁膜のうちの少なくとも一の絶縁膜が、複数のコンタクトプラグのうちの一のコンタクトプラグとゲート電極の側面との間の領域の少なくとも一部を占めるようにした。よって、オフ容量の外部成分を低減することが可能となる。
According to the first field effect transistor of the present disclosure or the wireless communication device of the present disclosure, the stacking direction is disposed between the plurality of contact plugs in the in-plane direction of the semiconductor layer and above at least part of the upper surface of the gate electrode. The low dielectric constant region is provided in the first region below at least the lower surfaces of the plurality of first metals . Further, at least one insulating film occupies at least a part of a region between one contact plug of the plurality of contact plugs and the side surface of the gate electrode. Therefore , it is possible to reduce the external component of the off capacitance.
According to the second field effect transistor of the present disclosure, between the plurality of contact plugs in the in-plane direction of the semiconductor layer, above at least a part of the upper surface of the gate electrode, at least the plurality of first metals in the stacking direction. A low dielectric constant region is provided in the first region below the lower surface. Further, at least one insulating film of the one or more insulating films of the first group occupies at least a part of a region between one contact plug of the plurality of contact plugs and the side surface of the gate electrode. did. Therefore, it is possible to reduce the external component of the off capacitance.
According to the third field effect transistor of the present disclosure, between the plurality of contact plugs in the in-plane direction of the semiconductor layer, the top surfaces of at least the plurality of first metals from above the at least part of the top surface of the gate electrode in the stacking direction. A low dielectric constant region is provided in the region extending up to. The lower end of the region where the low dielectric constant region was provided was positioned below the lower surfaces of the plurality of first metals. Further, at least one of the one or more insulating films occupies at least a part of a region between one contact plug of the plurality of contact plugs and the side surface of the gate electrode. Therefore, it is possible to reduce the external component of the off capacitance.
(第1の実施の形態)
図1は、本開示の第1の実施の形態に係る電界効果トランジスタを有する高周波スイッチの構成を表したものである。この高周波スイッチ1は、携帯電話などの携帯情報端末のフロントエンドに用いられるものであり、入出力のポート数により、図2に示したSPS
T(Single Pole Single Throw;単極単投)、SPDT(Single Pole Double Throw)、SP3T・・・SPNT(Nは実数)といった様々な構成で使い分けられている。図1には、SP10Tスイッチの例を表している。SP10Tスイッチは、例えば、アンテナANTに接続された一つの極と、10個の接点とを有している。高周波スイッチ1は様々な構成をとりうるが、どの構成の高周波スイッチ1も、図2に示したSPSTスイッチの基本回路構成を組み合わせたものである。
(First embodiment)
FIG. 1 illustrates a configuration of a high-frequency switch having a field effect transistor according to the first embodiment of the present disclosure. The high-
They are used in various configurations such as T (Single Pole Single Throw ), SPDT (Single Pole Double Throw ), SP3T... SPNT (N is a real number). FIG. 1 shows an example of the SP10T switch. The SP10T switch has, for example, one pole connected to the antenna ANT and ten contacts. The high-
このSPSTスイッチ1Aでは、第1スイッチング素子FET1および第2スイッチング素子FET2のゲートに抵抗を介してコントロール電圧Vc1,Vc2を印加することにより、オン・オフの制御が行われる。オン時には、図4に示したように、第2スイッチング素子FET2が導通状態となり、第1スイッチング素子FET1が非導通状態となり、る。オフ時には、図5に示したように、第1スイッチング素子FET1が導通状態となり、第2スイッチング素子FET2が非導通状態となる。
In the SPST switch 1A, on / off control is performed by applying control voltages Vc1, Vc2 to the gates of the first switching element FET1 and the second switching element FET2 via resistors. At the time of ON, as shown in FIG. 4, the second switching element FET2 becomes conductive, and the first switching element FET1 becomes nonconductive. At the time of OFF, as shown in FIG. 5, the first switching element FET1 is turned on and the second switching element FET2 is turned off.
(シミュレーション結果)
図12は、図7に示した本実施の形態と、図9に示した変形例1と、図11に示した参照例1とについて、容量の外部成分Cexの、低誘電率領域70の幅W70に対する依存性を調べたシミュレーション結果を表したものである。
(simulation result)
12 shows the width of the low dielectric
図12から分かるように、容量の外部成分Cexは低誘電率領域70の幅W70が増加すると共に減っていく傾向をもつ。また、低誘電率領域70を積層方向Zにおいて第1領域A1および第2領域A2に設ける変形例1では、低誘電率領域70を積層方向Zにおいて第2領域A2のみに設ける参照例1に比べて、容量の外部成分Cexが低減されている。更に、低誘電率領域70を積層方向Zにおいて第1領域A1、第2領域A2および第3領域A3に設ける本実施の形態では、低誘電率領域70の積層方向Zの延伸長さにもよるが、変形例1と同等またはそれ以上の容量の外部成分Cex低減効果が得られることが分かる。
As can be seen from FIG. 12, the external component Cex of the capacitance tends to decrease as the width W70 of the low dielectric
更に、図7に示した電界効果トランジスタ10は、半導体層50の上に、少なくとも一層の絶縁膜80と、この少なくとも一層の絶縁膜80の上面からゲート電極20の上面に向けて設けられた開口(凹部)Pとを有している。低誘電率領域70は、この開口P内に設けられていることが好ましい。これにより、開口Pの幅WPを広くとることが可能となる。従って、ゲート電極20の近傍にウェットエッチングにより空隙を設ける場合に狭い空隙にエッチング溶液が入りづらいという問題点が解消される。これにより、SOI基板55のウェハ面内におけるエッチング均一性、電界効果トランジスタ10の特性の均一性を向上させることが可能となる。開口Pの幅WPは、開口Pがソース電極30Sとドレイン電極30Dの間に設けられているので、例えば100nm〜1000nmであることが好ましい。
Furthermore, the
開口Pを形成したのち、図31に示したように、第4絶縁膜84の上に、例えばCVD法により、酸化シリコンよりなる第5絶縁膜85を形成する。第5絶縁膜85は、開口Pの上部にオーバーハングしながら堆積する。よって、開口P内に第5絶縁膜85が埋まる前に、開口Pの上部が第5絶縁膜85で閉塞され、開口P内に気密封止された空隙AGが形成される。開口Pの側面および底面は、第5絶縁膜85で被覆されていてもよい。空隙AGは、第3絶縁膜83,第4絶縁膜84および第5絶縁膜85(酸化シリコン、誘電率3.9)よりも誘電率が低く、低誘電率領域70としての機能を有する。空隙AG内には、空気(誘電率1.0)が存在していてもよいし真空でもよく、特に限定されない。空隙AGすなわち低誘電率領域70は、第1メタルM1の下面よりも下方の第1領域A1と、第1メタルM1の下面と上面との間の第2領域A2と、第1メタルの上面よりも上方の第3領域A3とにわたって連続して一体に設けられる。
After the opening P is formed, as shown in FIG. 31, a fifth insulating
第2メタルM2は、第4絶縁膜84と第5絶縁膜85との間に設けられている。第1メタルM1と第2メタルM2とはコンタクトプラグ94により接続されている。また、少なくとも一層の絶縁膜80は、第4絶縁膜84の上面および第2メタルM2の表面を覆う第7絶縁膜87を更に含んでいる。開口Pは、第7絶縁膜87の上面から、第7絶縁膜87、第4絶縁膜84および第3絶縁膜83を貫通し、第2絶縁膜82の上面に達している。開口P内には、低誘電率領域70として、第1の実施の形態と同様の空隙AGが設けられている。
The second metal M <b> 2 is provided between the fourth insulating
(第4の実施の形態)
更に、上記第1の実施の形態では、低誘電率領域70として、開口P内に気密封止された空隙AGを設ける場合について説明した。しかしながら、低誘電率領域70は空隙AGに限られず、第3絶縁膜83および第4絶縁膜84(開口Pが貫通する絶縁膜)よりも低誘電率の材料により構成されていてもよい。具体的には、例えば第3絶縁膜83および第4絶縁膜84が酸化シリコン(SiO2、誘電率3.9)膜である場合には、第5絶縁膜85をSiOC(炭素が添加された酸化シリコン、誘電率2.9)により構成し、開口Pの少なくとも一部を第5絶縁膜85で埋め込むようにすることも可能である。例えば図34に示した電界効果トランジスタ10Cのように、低誘電率領域70のうち第1領域A1および第2領域A2は、第3絶縁膜83および第4絶縁膜84よりも低誘電率の第5絶縁膜85により埋め込まれていてもよい。また、低誘電率領域70のうち第3領域A3には空隙AGが設けられていてもよい。
(Fourth embodiment)
Further, in the first embodiment, the case where the air gap hermetically sealed in the opening P is provided as the low dielectric
図38ないし図42は、本実施の形態に係る電界効果トランジスタ10Dの製造方法を工程順に表したものである。なお、第1の実施の形態と重複する工程については図19ないし図31を参照して説明する。
Figure 38 to Figure 42 is to the method of manufacturing the field effect transistor 10 D according to the embodiment shown in process order. In addition, the process which overlaps with 1st Embodiment is demonstrated with reference to FIG. 19 thru | or FIG.
(適用例)
図44は、無線通信装置の一例を表したものである。この無線通信装置3は、例えば、音声、データ通信、LAN接続など多機能を有する携帯電話システムである。無線通信装置3は、例えば、アンテナANTと、高周波スイッチ1と、高電力増幅器HPAと、高周波集積回路RFIC(Radio Frequency Integrated Circuit)と、ベースバンド部BBと、音声出力部MICと、データ出力部DTと、インタフェース部I/F(例えば、無線LAN(W−LAN;Wireless Local Area Network )、Bluetooth (登録商標)、他)とを有している。高周波スイッチ1は、第1の実施の形態において図1ないし図5を参照して説明した高周波スイッチ1により構成されている。高周波集積回路RFICとベースバンド部BBとはインタフェース部I/Fにより接続されている。
(Application example)
FIG. 44 illustrates an example of a wireless communication device. The
Claims (20)
前記ゲート電極を間にしてソース領域およびドレイン領域を有する半導体層と、
前記ソース領域および前記ドレイン領域の上に設けられたコンタクトプラグと、
前記コンタクトプラグの上に積層された第1メタルと、
前記半導体層の面内方向において前記第1メタルの間の領域に設けられると共に、積層方向において少なくとも前記第1メタルの下面よりも下方の第1領域に設けられた低誘電率領域と
を備えた電界効果トランジスタ。 A gate electrode;
A semiconductor layer having a source region and a drain region with the gate electrode interposed therebetween;
A contact plug provided on the source region and the drain region;
A first metal laminated on the contact plug;
A low dielectric constant region provided in a region between the first metals in the in-plane direction of the semiconductor layer, and provided in a first region at least below the lower surface of the first metal in the stacking direction. Field effect transistor.
請求項1記載の電界効果トランジスタ。 The field effect according to claim 1, wherein the low dielectric constant region is provided in the first region and a second region between a lower surface of the first metal and an upper surface of the first metal in the stacking direction. Transistor.
請求項2記載の電界効果トランジスタ。 The field effect transistor according to claim 2, wherein the low dielectric constant region is provided in the first region, the second region, and a third region above the upper surface of the first metal in the stacking direction.
前記少なくとも一層の絶縁膜の上面から前記ゲート電極の上面に向けて設けられた開口と
を更に備え、
前記低誘電率領域は、前記開口内に設けられている
請求項3記載の電界効果トランジスタ。 At least one insulating film provided on the semiconductor layer;
An opening provided from the upper surface of the at least one insulating film toward the upper surface of the gate electrode,
The field effect transistor according to claim 3, wherein the low dielectric constant region is provided in the opening.
請求項4記載の電界効果トランジスタ。 The field effect transistor according to claim 4, wherein the at least one insulating film includes a plurality of insulating films having different etching rates.
前記ゲート電極の表面および前記半導体層の上面を覆う第1絶縁膜と、
前記第1絶縁膜の表面を覆う第2絶縁膜と、
前記第2絶縁膜の表面と前記第1メタルの下面との間に設けられた第3絶縁膜と、
を含み、
前記第2絶縁膜は、前記第1絶縁膜および前記第3絶縁膜とはエッチングレートの異なる材料により構成され、
前記開口は、少なくとも前記第3絶縁膜を貫通して前記第2絶縁膜の上面に達している
請求項4記載の電界効果トランジスタ。 The at least one insulating film comprises:
A first insulating film covering a surface of the gate electrode and an upper surface of the semiconductor layer;
A second insulating film covering a surface of the first insulating film;
A third insulating film provided between the surface of the second insulating film and the lower surface of the first metal;
Including
The second insulating film is made of a material having a different etching rate from the first insulating film and the third insulating film,
The field effect transistor according to claim 4, wherein the opening penetrates at least the third insulating film and reaches the upper surface of the second insulating film.
前記開口は、前記第4絶縁膜の上面から前記第2絶縁膜の上面に達している
請求項6記載の電界効果トランジスタ。 The at least one insulating film further includes a fourth insulating film that covers an upper surface of the third insulating film and a surface of the first metal;
The field effect transistor according to claim 6, wherein the opening reaches the upper surface of the second insulating film from the upper surface of the fourth insulating film.
前記開口内の少なくとも一部に、前記低誘電率領域として、空隙が設けられ、
前記空隙の上部は、前記第5絶縁膜により閉塞されている
請求項7記載の電界効果トランジスタ。 The at least one insulating film further includes a fifth insulating film on the fourth insulating film,
At least a part of the opening is provided with a gap as the low dielectric constant region,
The field effect transistor according to claim 7, wherein an upper portion of the gap is blocked by the fifth insulating film.
請求項8記載の電界効果トランジスタ。 The field effect transistor according to claim 8, wherein the fifth insulating film covers a side surface and a bottom surface of the opening.
請求項6記載の電界効果トランジスタ。 The field effect transistor according to claim 6, wherein the low dielectric constant region is provided with a width equal to or less than a width of a portion of the first insulating film and the second insulating film that covers a surface of the gate electrode.
前記コンタクトプラグ、前記第1メタルおよび前記低誘電率領域は、前記ゲート電極に対して平行に延長されている
請求項1記載の電界効果トランジスタ。 The gate electrode is extended in one direction;
The field effect transistor according to claim 1, wherein the contact plug, the first metal, and the low dielectric constant region are extended in parallel to the gate electrode.
多層配線部を有する配線領域と、
前記素子領域および前記配線領域を区画する素子分離層と
を更に備え、
前記低誘電率領域は、前記素子領域内に設けられている
請求項1記載の電界効果トランジスタ。 An element region in which the source region and the drain region are provided in the semiconductor layer;
A wiring region having a multilayer wiring part;
An element isolation layer that partitions the element region and the wiring region; and
The field effect transistor according to claim 1, wherein the low dielectric constant region is provided in the element region.
前記アクティブ領域の外側に設けられ、前記素子分離層が設けられた素子分離領域と
を備え、
前記素子分離領域は、前記素子分離層上に、前記ゲート電極に接続されたゲートコンタクトを有し、
前記低誘電率領域は、前記ゲートコンタクトを回避して設けられている
請求項12記載の電界効果トランジスタ。 An active region including the element region and the wiring region;
An element isolation region provided outside the active region and provided with the element isolation layer;
The element isolation region has a gate contact connected to the gate electrode on the element isolation layer,
The field effect transistor according to claim 12, wherein the low dielectric constant region is provided to avoid the gate contact.
前記少なくとも一層の絶縁膜は、前記第4絶縁膜の上面および前記第2メタルの表面を覆う第7絶縁膜を更に含み、
前記開口は、前記第7絶縁膜の上面から前記第2絶縁膜の上面に達している
請求項8記載の電界効果トランジスタ。 A second metal is further provided between the fourth insulating film and the fifth insulating film,
The at least one insulating film further includes a seventh insulating film that covers an upper surface of the fourth insulating film and a surface of the second metal;
The field effect transistor according to claim 8, wherein the opening reaches the upper surface of the second insulating film from the upper surface of the seventh insulating film.
請求項6記載の電界効果トランジスタ。 The field effect transistor according to claim 6, wherein the low dielectric constant region is provided with a width larger than a width of a portion of the first insulating film and the second insulating film that covers a surface of the gate electrode.
請求項7記載の電界効果トランジスタ。 The electric field according to claim 7, wherein a fifth insulating film made of a material having a dielectric constant lower than that of the third insulating film and the fourth insulating film is embedded in at least a part of the opening as the low dielectric constant region. Effect transistor.
前記コンタクトプラグおよび前記第1メタルは、前記ゲート電極に対して平行に延長され、
前記低誘電率領域は、前記ゲート電極に対して交差する方向に延長されている
請求項1記載の電界効果トランジスタ。 The gate electrode is extended in one direction;
The contact plug and the first metal extend in parallel to the gate electrode,
The field effect transistor according to claim 1, wherein the low dielectric constant region is extended in a direction intersecting the gate electrode.
前記低誘電率領域は、前記フィンガー部の上方または前記連結部の少なくとも一部の上方に設けられている
請求項1記載の電界効果トランジスタ。 The gate electrode has a plurality of finger portions extended in the same direction, and a connecting portion for connecting the plurality of finger portions,
The field effect transistor according to claim 1, wherein the low dielectric constant region is provided above the finger part or above at least a part of the coupling part.
請求項1記載の電界効果トランジスタ。 The field effect transistor according to claim 1, which is a field effect transistor for a high frequency device.
前記半導体層に、前記ゲート電極を間にしてソース領域およびドレイン領域を形成する工程と、
前記ソース領域および前記ドレイン領域の上にコンタクトプラグを設ける工程と、
前記コンタクトプラグの上に第1メタルを積層する工程と、
前記半導体層の面内方向において前記第1メタルの間の領域に、積層方向において少なくとも前記第1メタルの下面よりも下方の第1領域に低誘電率領域を設ける工程と
を含む電界効果トランジスタの製造方法。 Forming a gate electrode on the upper surface side of the semiconductor layer;
Forming a source region and a drain region with the gate electrode in between in the semiconductor layer;
Providing a contact plug on the source region and the drain region;
Laminating a first metal on the contact plug;
A step of providing a low dielectric constant region in a region between the first metals in the in-plane direction of the semiconductor layer and in at least a first region below the lower surface of the first metal in the stacking direction. Production method.
Priority Applications (1)
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---|---|---|---|
JP2018026610A JP6516029B2 (en) | 2018-02-19 | 2018-02-19 | Field effect transistor and wireless communication device |
Applications Claiming Priority (1)
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---|---|---|---|
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---|---|---|---|
JP2014086805A Division JP6295802B2 (en) | 2014-04-18 | 2014-04-18 | FIELD EFFECT TRANSISTOR FOR HIGH FREQUENCY DEVICE, ITS MANUFACTURING METHOD, AND HIGH FREQUENCY DEVICE |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019077930A Division JP6717404B2 (en) | 2019-04-16 | 2019-04-16 | Field-effect transistor and wireless communication device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018088553A true JP2018088553A (en) | 2018-06-07 |
JP6516029B2 JP6516029B2 (en) | 2019-05-22 |
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Country Status (1)
Country | Link |
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JP (1) | JP6516029B2 (en) |
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