JP2018061121A

JP2018061121A - 電子装置

Info

Publication number: JP2018061121A
Application number: JP2016196651A
Authority: JP
Inventors: 季展細川; Toshinobu Hosokawa
Original assignee: Fujitsu Component Ltd
Current assignee: Fujitsu Component Ltd
Priority date: 2016-10-04
Filing date: 2016-10-04
Publication date: 2018-04-12

Abstract

【課題】同一の処理の実行を指示する複数のスイッチの配置場所によって、当該処理を開始させる複数のスイッチの操作方法を異ならせることができる電子装置を提供する。【解決手段】ドロワ３は、筐体の背面に形成されたリセットスイッチ９と、筐体の前面に形成されたリセットスイッチ１０と、リセットスイッチ９が押下された場合とリセットスイッチ１０が押下された場合とで同一のリセット処理を実行するコントローラ５と、リセットスイッチ１０と接続され、リセットスイッチ１０の押下が所定時間を越えた場合に、リセット処理の実行指示をコントローラ５に出力する第１遅延回路１１とを備える。【選択図】図１

Description

本発明は、電子装置に関する。

従来より、サーバラックに搭載されるドロワが知られている（例えば、特許文献１参照）。また、複数のサーバの切り替えを行うＫＶＭ（Ｋ：キーボード、Ｖ：ビデオ、Ｍ：マウス）スイッチを内蔵したドロワも知られている。

ＫＶＭスイッチを内蔵したドロワは、筐体の前面及び背面にそれぞれリセットスイッチを備えている。筐体の背面に設けられたリセットスイッチは、ペン先で押すタイプのスイッチである一方、筐体の前面に設けられたリセットスイッチは、指で押すタイプのスイッチである。また、筐体の前面には、リセットスイッチに加えて、複数のサーバを切り替えるためのサーバ切替スイッチが設けられている。

特開２０１２−９０７１号公報

上述したように、筐体の前面には、リセットスイッチ及びサーバ切替スイッチが設けられているため、ユーザが誤ってリセットスイッチを押下してしまう場合がある。このため、筐体の前面に形成されたリセットスイッチでは、誤操作によるスイッチ入力を受け難くし、筐体の背面に形成されたリセットスイッチでは、スイッチ入力を受けやすくすることが望まれている。

本発明の目的は、同一の処理の実行を指示する複数のスイッチの配置場所によって、当該処理を開始させる複数のスイッチの操作方法を異ならせることができる電子装置を提供することにある。

上記目的を達成するため、明細書に開示された電子装置は、筐体の第１面に形成された第１スイッチと、前記筐体の第２面に形成された第２スイッチと、前記第１スイッチが押下された場合と前記第２スイッチが押下された場合とで同一の処理を実行する実行手段と、前記第２スイッチと接続され、前記第２スイッチの押下が所定時間を越えた場合に、前記処理の実行指示を前記実行手段に出力する第１遅延回路とを備えていることを特徴とする。

本発明によれば、同一の処理の実行を指示する複数のスイッチの配置場所によって、当該処理を開始させる複数のスイッチの操作方法を異ならせることができる。

本実施の形態に係る電子装置を備えるシステムの概略構成図である。（Ａ）は、ドロワの筐体の前面の構成を示す図である。（Ｂ）は、ドロワの筐体の背面の構成を示す図である。第１遅延回路及びリセットスイッチの回路図である。（Ａ）は、リセットスイッチが短押しされた場合の信号線に流れる信号の波形を示す図である。（Ｂ）は、リセットスイッチが長押しされた場合の信号線に流れる信号の波形を示す図である。（Ａ）は、第２遅延回路を削除し、信号線をＯＲゲートのＢ端子に接続した場合の信号線に流れる信号の波形の拡大図である。（Ｂ）は、第２遅延回路が設けられた場合の信号線に流れる信号の波形の拡大図である。第１遅延回路の変形例の回路図である。

以下、図面を参照しながら本発明の実施の形態を説明する。

図１は、本実施の形態に係る電子装置を備えるシステムの概略構成図である。本実施の形態に係る電子装置は、例えば、サーバラックに搭載される、ＫＶＭスイッチを内蔵したドロワである。

図１のドロワ３は、複数のサーバ１の中から操作対象のサーバを切り替えるＫＶＭスイッチ４と、ドロワ３の全体の動作を制御するコントローラ５と、複数のサーバ１を接続するサーバ接続インターフェース（ＩＦ）６と、マウス、キーボード及びモニタを含むコンソール２を接続するコンソール接続ＩＦ７と、サーバ１の切替指示を入力するサーバ切替スイッチ８と、リセットスイッチ９，１０と、第１遅延回路１１とを備えている。

ＫＶＭスイッチ４は、サーバ切替スイッチ８、サーバ接続ＩＦ６、コンソール接続ＩＦ７及びコントローラ５に接続されている。ＫＶＭスイッチ４は、サーバ切替スイッチ８からの切替指示に応じて、操作対象のサーバに接続する。コントローラ５は、リセットスイッチ９又は１０の押下に応じてドロワ３のリセット処理、例えば、ＫＶＭスイッチ４を初期状態に戻す処理を行う。リセットスイッチ９はペン先で押すタイプのスイッチであり、リセットスイッチ１０は、指で押すタイプのスイッチである。

リセットスイッチ９はコントローラ５に直接接続されており、リセットスイッチ１０は第１遅延回路１１を介してコントローラ５に接続されている。リセットスイッチ９が短押しされると、リセット信号（後述するロー信号）がコントローラ５に出力される。一方、リセットスイッチ１０が長押し、つまりリセットスイッチ１０が所定時間以上押下され続けている場合、第１遅延回路１１がリセット信号をコントローラ５に出力する。リセットスイッチ１０が短押しされた場合には、第１遅延回路１１はリセット信号をコントローラ５に出力しない。

図２（Ａ）は、ドロワ３の筐体の前面の構成を示す図であり、図２（Ｂ）は、ドロワ３の筐体の背面の構成を示す図である。

図２（Ａ）に示すように、ドロワ３の筐体１７の前面には、サーバ切替スイッチ８及びリセットスイッチ１０が設けられている。ドロワ３は例えば８台のサーバ１に接続するので、サーバ切替スイッチ８は、８台のサーバ１のそれぞれを選択するための８つのスイッチを有する。

図２（Ｂ）に示すように、ドロワ３の筐体１７の背面には、電源ポート１２、サーバ接続ＩＦ６、コンソール接続ＩＦ７及びリセットスイッチ９が設けられている。サーバ接続ＩＦ６は、８台のサーバ１に接続するために８つの接続ポートを備えている。コンソール接続ＩＦ７は、モニタを接続するためのビデオポート１３と、マウス及びキーボードを接続するためのPS/2ポート１４，１５と、ＵＳＢポート１６とを備えている。

図３は、第１遅延回路１１及びリセットスイッチ９，１０の回路図である。図３中の符号Ｒは抵抗を示し、符号Ｃはコンデンサを示す。

リセットスイッチ９の一端は信号線４３，４５を介してコントローラ５に接続されている。コントローラ５は、リセットスイッチ９の非押下時にハイ信号を入力し、リセットスイッチ９の押下によりロー信号を入力する。コントローラ５はロー信号を入力すると、リセット処理を開始する。

第１遅延回路１１は、論理ＩＣ２２と、第２遅延回路２３と、ＯＲゲート２４とを備えている。論理ＩＣ２２は、例えば、再トリガ可能(retriggerable)単安定マルチバイブレータである。論理ＩＣ２２の＊Ａ端子は、信号線４１を介してリセットスイッチ１０の一端及び第２遅延回路２３内の抵抗２７の一端に接続され、リセットスイッチ１０の非押下時にハイ信号が入力し、リセットスイッチ１０の押下によりロー信号が入力する。

論理ＩＣ２２の＊Ａ端子がロー信号を入力すると、論理ＩＣ２２のＱ端子は、所定時間（例えば２秒）パルスを出力する、即ち、所定時間ハイ信号を出力し、所定時間経過後にロー信号を出力する。論理ＩＣ２２のＱ端子から出力されるパルスの幅は、論理ＩＣ２２のＣ端子及びＲ／Ｃ端子に接続されている抵抗２５の抵抗値及びコンデンサ２６の静電容量を変更することで調整することができる。

論理ＩＣ２２のＱ端子は、信号線４２を介してＯＲゲート２４のＡ端子に接続されている。ＯＲゲート２４のＹ端子は、抵抗２９及び信号線４３を介してコントローラ５に接続されている。ＯＲゲート２４のＢ端子は、信号線４４を介して第２遅延回路２３内の抵抗２７の他端及びコンデンサ２８の一端に接続されている。

第２遅延回路２３は、抵抗２７及びコンデンサ２８を含み、リセットスイッチ１０の押下により入力されるロー信号の立ち下がりを遅延させる。ＯＲゲート２４は、ロー信号がＡ端子及びＢ端子に入力すると、Ｙ端子からロー信号を出力し、Ａ端子及びＢ端子の少なくとも一方にハイ信号が入力すると、Ｙ端子からハイ信号を出力する。つまり、ＯＲゲート２４は、論理ＩＣ２２の出力と第２遅延回路２３の出力との論理和をコントローラ５に出力する。

図４（Ａ）は、リセットスイッチ１０が短押しされた場合の信号線４１〜４３に流れる信号の波形を示す図である。図４（Ｂ）は、リセットスイッチ１０が長押しされた場合の信号線４１〜４３に流れる信号の波形を示す図である。

図４（Ａ）に示すようにリセットスイッチ１０が短押し（例えば２秒未満）されると、リセットスイッチ１０が押されている間、ロー信号が信号線４１上に流れ、論理ＩＣ２２の＊Ａ端子にロー信号が入力する。尚、第２遅延回路２３によりハイ信号からロー信号への立ち下がりが緩やかになるが、信号線４４に流れる信号の波形は、信号線４１上に流れる信号の波形と概ね同様である。

論理ＩＣ２２のＱ端子は、リセットスイッチ１０が押されてから所定時間（例えば２秒）ハイ信号を出力し、所定時間経過後にはロー信号を出力する。これにより、信号線４２上には、リセットスイッチ１０が押されてから所定時間ハイ信号が流れ、所定時間経過後にはロー信号が流れる。

リセットスイッチ１０が短押しされる場合、信号線４１又は信号線４４に流れる信号と信号線４２に流れる信号とが同時にロー信号にならないので、ＯＲゲート２４のＹ端子からハイ信号が出力される。つまり、信号線４３上にはハイ信号が流れる。この場合、コントローラ５は、リセット処理の実行指示としてのロー信号が入力しないので、リセット処理を開始しない。

図４（Ｂ）に示すようにリセットスイッチ１０が２秒以上長押しされると、リセットスイッチ１０が押されている間、ロー信号が信号線４１上に流れ、論理ＩＣ２２の＊Ａ端子にロー信号が入力する。

リセットスイッチ１０が所定時間以上押し続けられた場合には、信号線４１に流れる信号と信号線４２に流れる信号とが同時にロー信号になるので、ＯＲゲート２４のＹ端子からロー信号が出力される。つまり、信号線４３上にはロー信号が流れる。この場合、コントローラ５には、リセット処理の実行指示としてのロー信号が入力するので、リセット処理を開始する。尚、リセットスイッチ１０を離すと、信号線４１上にハイ信号が流れ、信号線４３上にもハイ信号が流れる。

図３に戻り、信号線４３にリセットスイッチ９から延びる信号線４５が接続されているので、リセットスイッチ９の短押し又はリセットスイッチ１０の長押しによって、コントローラ５にはリセット処理の実行指示としてのロー信号が入力する。従って、ドロワ３は、リセット処理を開始する操作方法が異なる複数のリセットスイッチを備えることができる。

図５（Ａ）は、第２遅延回路２３を削除し、信号線４１をＯＲゲート２４のＢ端子に接続した場合の信号線４１〜４３に流れる信号の波形の拡大図である。図５（Ｂ）は、第２遅延回路２３が設けられた場合の信号線４１〜４４に流れる信号の波形の拡大図である。

ここで、第２遅延回路２３を削除し、信号線４１をＯＲゲート２４のＢ端子に接続する場合を考える。この場合、リセットスイッチ１０が押下されると、信号線４１上に流れるハイ信号がロー信号に立ち下がり、一瞬遅れて、信号線４２上に流れるロー信号がハイ信号に立ち上がる。このため、信号線４１に流れる信号と信号線４２に流れる信号とが同時にロー信号になる期間が存在するので、信号線４３上にロー信号が流れてしまう（図５（Ａ）の領域Ｐ参照）。この場合、操作者の意図に反してコントローラ５がリセット処理を開始するので、リセットスイッチ１０の押下時に信号線４３上にロー信号が流れる現象を防止する必要がある。

このため、本実施の形態では、リセットスイッチ１０とＯＲゲート２４のＢ端子との間に第２遅延回路２３を接続し、リセットスイッチ１０の押下によりＯＲゲート２４のＢ端子に入力されるロー信号の立ち下がりを遅延させている。

図５（Ｂ）に示すように、リセットスイッチ１０が押下されると、信号線４１上に流れる信号が立下り、ハイ信号からロー信号になる。一方、第２遅延回路２３により、信号線４４上に流れる信号はハイ信号からロー信号に徐々に立ち下がる。このため、信号線４４上に流れる信号がロー信号に立ち下がる前に、信号線４２上に流れるロー信号がハイ信号に立ち上がるため、信号線４４に流れる信号と信号線４２に流れる信号とが同時にロー信号になることを防ぐことができる。これにより、リセットスイッチ１０の押下時に信号線４３上にロー信号が流れる現象を防止することができる（図５（Ｂ）の領域Ｑ参照）。

図６は、第１遅延回路１１の変形例の回路図である。図６中の符号Ｒは抵抗を示し、符号Ｃはコンデンサを示す。図６の第１遅延回路１１は、図３の論理ＩＣ２２、第２遅延回路２３及びＯＲゲート２４に代えて、論理ＩＣ５０で構成されている。

論理ＩＣ５０は、入力された信号の立ち上がり又は立ち下がりの少なくとも一方を遅延することが可能な論理回路である。本実施の形態では、論理ＩＣ５０は、リセットスイッチ１０の押下により入力される信号の立ち下がりのみを遅延させ、リセットスイッチ１０の押下が所定時間を越えた場合に、リセット処理の実行指示としてのロー信号をコントローラ５に出力する。これにより、図６の第１遅延回路１１は、図３の第１遅延回路１１と同様の機能を有する。

尚、論理ＩＣ５０のＳＥＴ端子に接続される抵抗５１によって、論理ＩＣ５０内のマスター発振器（不図示）の周波数が設定され、論理ＩＣ５０のＤＩＶ端子に接続される抵抗５２及び５３によって論理ＩＣ５０内の内部クロック分周器（不図示）の分周比が設定される。論理ＩＣ５０の入力／出力間の遅延時間は、マスター発振器の周波数と、内部クロック分周器の分周比とによって決定される。

図６でも、信号線４３にリセットスイッチ９から延びる信号線４５が接続されているので、リセットスイッチ９の短押し又はリセットスイッチ１０の長押しによって、コントローラ５にはリセット処理の実行指示としてのロー信号が入力する。従って、ドロワ３は、リセット処理を開始するまでの操作方法が異なる複数のリセットスイッチを備えることができる。

以上説明したように、本実施の形態によれば、ドロワ３は、筐体の背面に形成されたリセットスイッチ９と、筐体の前面に形成されたリセットスイッチ１０と、リセットスイッチ９が押下された場合とリセットスイッチ１０が押下された場合とで同一のリセット処理を実行するコントローラ５と、リセットスイッチ１０と接続され、リセットスイッチ１０の押下が所定時間を越えた場合に、リセット処理の実行指示を出力する第１遅延回路１１とを備え、リセットスイッチ９はコントローラ５に直接接続され、リセットスイッチ１０は第１遅延回路１１を介してコントローラ５に接続されている。

よって、筐体の背面に形成されたリセットスイッチ９の短押し又は筐体の前面に形成されたリセットスイッチ１０の長押しによりリセット処理が開始されるので、同一のリセット処理の実行を指示する複数のリセットスイッチの配置場所によって、当該リセット処理を開始させる複数のリセットスイッチの操作方法を異ならせることができる。特に、筐体の前面に形成されたリセットスイッチ１０は長押しされないと、リセット処理は開始されないので、誤操作によるスイッチ入力を受け難くすることができる。

また、本実施の形態では、複数のリセットスイッチのリセット処理を開始する操作方法を異ならせるために、第１遅延回路１１のような安価な回路（ハードウエア）をリセットスイッチ１０とコントローラ５との間に追加するだけであり、コントローラ５を制御するファームウエアを変更する必要がないので、開発費用を抑えることができる。

尚、本発明は、上述した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内で種々変形して実施することが可能である。

１サーバ
２コンソール
３ドロワ
４ＫＶＭスイッチ
５コントローラ
９，１０リセットスイッチ
１１第１遅延回路
２２，５０論理ＩＣ
２３第２遅延回路
２４ＯＲゲート

Claims

筐体の第１面に形成された第１スイッチと、
前記筐体の第２面に形成された第２スイッチと、
前記第１スイッチが押下された場合と前記第２スイッチが押下された場合とで同一の処理を実行する実行手段と、
前記第２スイッチと接続され、前記第２スイッチの押下が所定時間を越えた場合に、前記処理の実行指示を前記実行手段に出力する第１遅延回路とを備えていることを特徴とする電子装置。
前記第１遅延回路は、
前記第２スイッチの押下により前記処理が実行される第１の論理信号が入力された場合、前記所定時間内は前記処理が実行されない第２の論理信号を出力し、前記所定時間経過後に、前記処理が実行される第１の論理信号を出力する第１論理回路と、
前記第２スイッチの押下により入力される信号の立ち上がり又は立ち下がりを遅延させる第２遅延回路と、
前記第１論理回路の出力と前記第２遅延回路の出力のどちらも、前記第１の論理信号になった場合に、前記実行手段に前記実行指示を出力する第２論理回路とを含むことを特徴とする請求項１に記載の電子装置。