JP2018037636A - Semiconductor package and semiconductor package manufacturing method - Google Patents
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Abstract
Description
本発明の実施形態は、半導体パッケージ、及び半導体パッケージの製造方法に関する。 Embodiments described herein relate generally to a semiconductor package and a semiconductor package manufacturing method.
ベース基板と、半導体チップと、前記ベース基板と前記半導体チップとの間に設けられ
た中間層とを備える半導体パッケージが知られている。
A semiconductor package including a base substrate, a semiconductor chip, and an intermediate layer provided between the base substrate and the semiconductor chip is known.
本発明が解決しようとする課題は、中間層を介した基板と半導体チップとの導電性を高め
ることができる半導体パッケージを提供することである。
The problem to be solved by the present invention is to provide a semiconductor package capable of enhancing the conductivity between a substrate and a semiconductor chip through an intermediate layer.
実施形態の半導体パッケージは、基板と、半導体チップと、中間層と、分子接合層とを
備える。前記基板は、第1導電部及び第1絶縁部を有する。前記半導体チップは、第2導
電部及び第2絶縁部を有する。前記中間層は、第3導電部及び第3絶縁部を有する。前記
第3導電部は、複数の導電粒子と樹脂とを含み、前記第1導電部と前記第2導電部との間
に設けられて前記第1導電部と前記第2導電部とを電気的に接続している。前記第3絶縁
部は、前記第1絶縁部と前記第2絶縁部との間に設けられている。前記分子接合層は、前
記第1導電部及び前記第2導電部の少なくとも一方と前記第3導電部との間に設けられて
いる。前記分子接合層の少なくとも一部は、前記第3導電部の前記樹脂と化学結合してい
る。前記分子接合層の少なくとも一部は、前記第1導電部に含まれる第1導電素材及び前
記第2導電部に含まれる第2導電素材の少なくとも一方と化学結合している。
The semiconductor package of the embodiment includes a substrate, a semiconductor chip, an intermediate layer, and a molecular bonding layer. The substrate has a first conductive part and a first insulating part. The semiconductor chip has a second conductive part and a second insulating part. The intermediate layer has a third conductive portion and a third insulating portion. The third conductive part includes a plurality of conductive particles and a resin, and is provided between the first conductive part and the second conductive part to electrically connect the first conductive part and the second conductive part. Connected to. The third insulating portion is provided between the first insulating portion and the second insulating portion. The molecular bonding layer is provided between at least one of the first conductive portion and the second conductive portion and the third conductive portion. At least a part of the molecular bonding layer is chemically bonded to the resin of the third conductive portion. At least a part of the molecular bonding layer is chemically bonded to at least one of the first conductive material included in the first conductive portion and the second conductive material included in the second conductive portion.
以下、実施形態の半導体パッケージ及び半導体パッケージの製造方法を、図面を参照し
て説明する。なお以下の説明では、同一または類似の機能を有する構成に同一の符号を付
す。そして、それらの重複する説明は省略する場合がある。なお、図面は模式的なもので
あり、各構成要素の数、厚み、幅、比率などは、現実のものと異なることがある。
Hereinafter, a semiconductor package and a method for manufacturing the semiconductor package of the embodiment will be described with reference to the drawings. In the following description, the same reference numerals are given to configurations having the same or similar functions. And those overlapping descriptions may be omitted. The drawings are schematic, and the number, thickness, width, ratio, and the like of each component may be different from actual ones.
(第1の実施形態)
まず、図1から図5を参照し、第1の実施形態について説明する。
(First embodiment)
First, the first embodiment will be described with reference to FIGS.
図1は、第1の実施形態の半導体パッケージ10を示す断面図である。
FIG. 1 is a cross-sectional view showing a
本実施形態の半導体パッケージ10は、例えば、車載用部品やパワー半導体として用い
られる半導体部品である。ただし、半導体パッケージ10は、車載用部品やパワー半導体
に限定されるものではなく、その他の用途に用いられる半導体部品でもよい。
The
図1に示すように、本実施形態の半導体パッケージ10は、ベース基板20と、半導体
チップ30と、分子接合層40と、中間層50とを備えている。
As shown in FIG. 1, the
ベース基板20は、「基板」の一例である。ベース基板20は、ベース基板本体21と
、第1絶縁部22と、複数の第1導電部23とを備える。ベース基板本体21は、例えば
、有機基板や無機基板で形成されている。ベース基板本体21は、熱伝導率の高い材料が
用いられてもよい。熱伝導率の高い材料が用いられることで、半導体パッケージ10の動
作時の放熱性が高められる。例えば、ベース基板本体21は、有機化合物などの絶縁体、
半導体、又は一部が絶縁された金属などの導体で形成される。例えば、ベース基板本体2
1は、配線パターンを含む。ベース基板本体21の配線パターンには、半導体チップ30
からの電気信号及び半導体チップ30への電気信号の少なくとも一方が流れる。ベース基
板本体21は、多層基板であってもよい。例えば、ベース基板本体21の一部は、金属で
形成されてもよい。ベース基板本体21の一部が金属で形成されることで、半導体パッケ
ージ10の熱伝導率をさらに高めることができる。このようなベース基板本体21の一部
の金属の材料としては、Cu、Mo、Ag、W、又はこれらの合金などが挙げられる。例
えば、このような材料としてはCu又はCuとMoとの合金を用いることが好ましい。ベ
ース基板20の一部の材料にこれらが用いられることで、熱伝導率がさらに高くなる。
The
It is formed of a conductor such as a semiconductor or a partially insulated metal. For example,
1 includes a wiring pattern. The wiring pattern of the
At least one of the electric signal from the signal and the electric signal to the
第1導電部23は、例えばベース基板本体21の表面に形成された導電パッド(即ち接
続部、電気接続部、端子)である。第1導電部23は、ベース基板本体21に形成された
回路の一部を形成している。第1導電部23は、第1導電素材23mによって形成されて
いる。例えば、第1導電部23は、第1導電素材23mによりベース基板本体21の表面
の一部に形成された金属めっきである。第1導電素材23mとしては、例えば、Au、N
i、Cu、Pt、Sn、又はPdなどが用いられる。本実施形態では、第1導電部23は
、Cuめっき(即ち第1めっき層)23Aの上に、Niめっき(即ち第2めっき層)23
B、Auめっき(即ち第3めっき層)23Cが順次積層された構造を有する(図2参照)
。例えば、Cuめっき23Aが第1導電部23のベースとなっている。第1導電部23は
、ベース基板本体21を平面視した場合に、例えば円形状に形成されている。本実施形態
では、第1導電素材23mは、例えば第1導電部23の表面層を形成するAuである。
The first
i, Cu, Pt, Sn, Pd or the like is used. In the present embodiment, the first
B, Au plating (that is, third plating layer) 23C is sequentially laminated (see FIG. 2)
. For example, the Cu plating 23 </ b> A is the base of the first
第1絶縁部22は、例えばベース基板本体21の表面に形成されたレジスト層(例えば
ソルダーレジスト)であり、ベース基板本体21上に第1絶縁素材22mによって形成さ
れている。例えば、第1絶縁部22は、ベース基板本体21の表面のうち第1導電部23
が設けられていない部位に第1絶縁素材22mが設けられることによって形成されている
。第1絶縁部22は、ベース基板20上において第1導電部23が設けられていない部位
を電気的に絶縁する。そのため、第1絶縁部22は、例えば複数の第1導電部23の間の
短絡を防ぐことができる。第1絶縁素材22mとしては、例えば、アクリル樹脂、オキセ
タン樹脂、又はエポキシ樹脂などが用いられる。本実施形態では、第1絶縁部22は、第
1導電部23が設けられた後にベース基板本体21上にエポキシ樹脂が設けられることで
形成されている。
The first insulating
It is formed by providing the first insulating
半導体チップ(例えばベアチップ)30は、半導体チップ本体31と、第2絶縁部32と
、複数の第2導電部33とを備える。半導体チップ本体31は、例えば、GaNまたはS
iCなどを材料とするHFET(Heterojunction F即ちld Effect Transistor)、または
Siを材料とするLDMOS(Lateral Double Diffuse MOS Transistor)などである。
また、半導体チップ本体31のその他の例として、光半導体素子、圧電素子、メモリ素子
、マイクロコンピュータ素子、センサ素子、又は無線通信用素子などが挙げられる。なお
本願で言う「半導体チップ(または半導体チップ本体)」とは、電気回路を含む部品であ
ればよく、特定の用途の半導体チップに限定されない。
The semiconductor chip (for example, a bare chip) 30 includes a semiconductor chip
These include HFET (Heterojunction F or ld Effect Transistor) using iC or the like, or LDMOS (Lateral Double Diffuse MOS Transistor) using Si or the like.
Other examples of the
第2導電部33は、例えば半導体チップ本体31の表面に形成された導電パッド(即ち
接続部、電気接続部、端子)である。第2導電部33は、半導体チップ本体31に形成さ
れた回路の一部を形成している。第2導電部33は、第2導電素材33mによって形成さ
れている。例えば、第2導電部33は、第2導電素材33mにより半導体チップ本体31
の表面の一部に形成された金属めっきである。第2導電素材33mとしては、例えば、A
u、Ni、又はCuなどが用いられる。本実施形態では、第2導電部33は、Cuめっき
(即ち第1めっき層)33Aの上に、Niめっき(即ち第2めっき層)33B、Auめっ
き(即ち第3めっき層)33Cが順次積層された構造を有する(図2参照)。例えば。C
uめっき33Aが第2導電部33のベースとなっている。第2導電部33は、半導体チッ
プ本体31を平面視した場合に、例えば円形状に形成されている。本実施形態では、第2
導電素材33mは、例えば第2導電部33の表面層を形成するAuである。なお、第2導
電素材33mは、第1導電素材23mと同じでもよく、異なってもよい。
The second
It is the metal plating formed in a part of surface of this. As the second
u, Ni, Cu or the like is used. In the present embodiment, the second
The u plating 33 </ b> A is the base of the second
The
第2絶縁部32は、例えば半導体チップ本体31の表面に形成されたレジスト層(例え
ばソルダーレジスト)であり、半導体チップ本体31上に第2絶縁素材32mによって形
成されている。例えば、第2絶縁部32は、半導体チップ本体31の表面のうち第2導電
部33が設けられていない部位に第2絶縁素材32mを設けることによって形成されてい
る。第2絶縁部32は、半導体チップ本体31上において第2導電部33が設けられてい
ない部位を電気的に絶縁し、例えば複数の第2導電部33の間の短絡を防ぐことができる
。第2絶縁素材32mとしては、例えば、ポリイミド樹脂などを用いることができる。本
実施形態では、第2絶縁部32は、金属めっきにより第2導電部33が設けられた後に、
半導体チップ本体31上にポリイミド樹脂が設けられることで形成されている。なお、第
2絶縁素材32mは、第1絶縁素材22mと同じでもよく、異なってもよい。
The second insulating
It is formed by providing a polyimide resin on the
中間層50は、ベース基板20と半導体チップ30との間に設けられている。例えば、
中間層50は、ベース基板20と半導体チップ30とを電気的および物理的に接続する(
例えば接合する)接続部材である。中間層50は、第3絶縁部51と、複数の第3導電部
52とを有する。
The
The
For example, a connecting member to be joined. The
第3導電部52は、中間層50のなかで、ベース基板20に設けられた第1導電部23
、及び半導体チップ30に設けられた第2導電部33に対応する位置に設けられている。
第3導電部52は、ベース基板20の第1導電部23と、半導体チップ30の第2導電部
33との間に設けられ、第1導電部23と第2導電部33との間に挟まれている。第3導
電部52は、第1導電部23と第2導電部33とを電気的に接続している。
The third
And at a position corresponding to the second
The third
第3導電部52は、複数の導電粒子52aと、樹脂52b(即ち樹脂部例えば合成樹脂
)とを含む(図2参照)。第3導電部52は、第3導電部52に含まれた複数の導電粒子
52aが相互に接して相互に導通することによって導電性を有する。言い換えると、複数
の導電粒子52aは、第1導電部23と第2導電部33とを電気的に接続している。導電
粒子52aは、導電素材を構成素材に含む粒子である。導電粒子52aは、例えば、楕円
球、直方体又は鱗片状などであり、形状は問わない。導電粒子52aに含まれる導電素材
は、適宜選択できる。例えば、導電粒子52aは、導電性が高い金属が用いられる。導電
粒子52aとしては、例えばAg、Cu、Ni又はAgなどが用いられる。なお、導電粒
子52aは、上記の複数の金属が混合された導電素材からなる粒子であってもよい。例え
ば、導電粒子52aは、上記の複数の金属のうち一種を構成素材とする粒子を、別の金属
が被覆することで金属の層を形成し、さらに別の金属が被覆して層を形成するなどによっ
て、複数の金属の層を有する粒子であってもよい。導電粒子52aの径は、目安として2
μm以上、好ましくは5μm以上、また50μm以下、好ましくは30μm以下である。
例えば、導電粒子52aは、素材によって2μm〜30μm又は5μm〜50μmの径を
有してもよい。例えば、第3導電部52の質量全体に対する導電粒子52aの含有量は、
50〜95質量%であってもよい。例えば、上記範囲において第3導電部52の導電性が
良好である。本実施形態では、第3導電部53は、導電粒子52aとしてAgの粒子が用
いられた銀ペーストによって形成されている。
The third
It is not less than μm, preferably not less than 5 μm, not more than 50 μm, preferably not more than 30 μm.
For example, the
50-95 mass% may be sufficient. For example, the conductivity of the third
第3導電部52の樹脂52bは、適宜選択できるが、例えば硬化時に収縮する樹脂が用
いられる。例えば、第3導電部52の樹脂52bには、アクリル樹脂、エポキシ樹脂、シ
リコーン樹脂、フェノール樹脂、イミド樹脂、アミド樹脂又はエラストマーなどが用いら
れる。本実施形態では、第3導電部52の樹脂52bには、エポキシ樹脂が用いられてい
る。本実施形態では、第3導電部52は、樹脂52b中に導電粒子52aであるAgの粒
子が分散した銀ペーストが硬化した硬化物である。第3導電部52は、中間層50を平面
視した場合に、例えば円形状に形成されている。
The
第3絶縁部51は、中間層50のなかで、ベース基板20に設けられた第1絶縁部22
、及び半導体チップ30に設けられた第2絶縁部32に対応する位置に設けられている。
第3絶縁部51は、ベース基板20の第1絶縁部22と、半導体チップ30の第2絶縁部
32との間に設けられ、第1絶縁部22と第2絶縁部32との間に挟まれている。第3絶
縁部51は、例えばアンカー効果により、第1絶縁部22と第2絶縁部32とに接合され
ている。
The third insulating
, And at a position corresponding to the second insulating
The third insulating
第3絶縁部51は、第3絶縁素材51mによって形成されている。例えば、第3絶縁部
51は、中間層50のなかで第3導電部52が設けられていない部位に形成されている。
第3絶縁部51は、複数の第3導電部52の間を電気的に絶縁する。第3絶縁部51は、
複数の第3導電部52によって設けられた複数の電気接続路の間の短絡を防ぐことができ
る。例えば、第3絶縁素材51mとしては、各種のNCP(Non-Conductive Paste)や、
NCF(Non-Conductive Film)などが用いられる。本実施形態では、第3絶縁部51は
、エポキシ樹脂により形成されている。なお、第3絶縁素材51mは、第1絶縁素材22
m及び第2絶縁素材32mと同じでもよく、異なってもよい。
The third insulating
The third insulating
A short circuit between the plurality of electrical connection paths provided by the plurality of third
NCF (Non-Conductive Film) or the like is used. In the present embodiment, the third insulating
m and the second insulating
上述したように、本実施形態では、ベース基板20の第1導電部23と、半導体チップ
30の第2導電部33とは、第3導電部52を介して電気的に接続されている。すなわち
、ベース基板20と半導体チップ30とが中間層50を間に挟んで重ねられることで、第
1導電部23と第2導電部33とが、第3導電部52を介して電気的に接続されている。
As described above, in the present embodiment, the first
同様に、第1絶縁部22と第2絶縁部32とは、それぞれ第3絶縁部51に接合されて
いる。すなわち、ベース基板20と半導体チップ30とが中間層50を間に挟んで重ねら
れることで、第1絶縁部22と第2絶縁部32とが、第3絶縁部51を介して接合されて
いる。
Similarly, the first insulating
第3導電部52及び第3絶縁部51は、例えば、柔軟性を有した状態で供給され、ベー
ス基板20と半導体チップ30との間で硬化される。
For example, the third
次に、分子接合層40について説明する。
Next, the
図2は、半導体パッケージ10の構成を模式的に示す断面図である。
FIG. 2 is a cross-sectional view schematically showing the configuration of the
図1および図2に示すように、本実施形態の半導体パッケージ10は、分子接合層40
を備えている。分子接合層40は、第1導電部23及び第2導電部33の少なくとも一方
と、第3導電部52との間に設けられている。また別の観点で見ると、分子接合層40は
、第1絶縁部22及び第2絶縁部32の少なくとも一方と、第3絶縁部51との間に設け
られている。なお、分子接合層40は、実際には非常に薄いが、説明の便宜上、各図中で
はある程度の厚さで示している。
As shown in FIGS. 1 and 2, the
It has. The
図1に示すように、本実施形態では、分子接合層40は、第1分子接合層41と、第2
分子接合層42とを有する。第1分子接合層41は、第1導電部23の表面および第1絶
縁部22の表面に設けられている。第2分子接合層42は、第2導電部33の表面および
第2絶縁部32の表面に設けられている。
As shown in FIG. 1, in the present embodiment, the
And a
言い換えると、第1分子接合層41は、ベース基板20と中間層50との間に設けられ
ている。第1分子接合層41は、複数の第1導電部23と複数の第3導電部52との間に
設けられた複数の第1部分41aと、第1絶縁部22と第3絶縁部51との間に設けられ
た第2部分41bとを有する。第1分子接合層41の第1部分41aは、第1導電部23
と第3導電部52との両方に化学結合し、化学結合を介して第1導電部23と第3導電部
52とを接合する。第1分子接合層41の第2部分41bは、第1絶縁部22と第3絶縁
部51との両方に化学結合し、化学結合を介して第1絶縁部22と第3絶縁部51とを接
合する。第1部分41aと第2部分41bとは、例えば互いに一体(即ちひと続き)に形
成されている。
In other words, the first
And the third
一方で、第2分子接合層42は、半導体チップ30と中間層50との間に設けられてい
る。第2分子接合層42は、複数の第2導電部33と複数の第3導電部52との間に設け
られた複数の第1部分42aと、第2絶縁部32と第3絶縁部51との間に設けられた第
2部分42bとを有する。第2分子接合層42の第1部分42aは、第2導電部33と第
3導電部52との両方に化学結合し、化学結合を介して第2導電部33と第3導電部52
とを接合する。第2分子接合層42の第2部分42bは、第2絶縁部32と第3絶縁部5
1との両方に化学結合し、化学結合を介して第2絶縁部32と第3絶縁部51とを接合す
る。第1部分42aと第2部分42bとは、例えば互いに一体(即ちひと続き)に形成さ
れている。
On the other hand, the second
And join. The
The second insulating
以下、第1分子接合層41及び第2分子接合層42を詳しく説明する。
Hereinafter, the first
本実施形態の分子接合層40は、中間層50とベース基板20とを接合するとともに、
中間層50と半導体チップ30とを接合する。分子接合層40は、分子接合剤によって形
成される分子接合体40r(図3参照)を含む。分子接合剤は、例えば樹脂及び金属と化
学結合(例えば共有結合)を形成し得る化合物である。なお本願で言う「共有結合」とは
、共有結合性を有する結合を広く意味し、配位結合及び準共有結合なども含む。また本願
で言う「分子接合体」とは、分子接合剤が化学結合(即ち化学反応)した後に接合部に残
る物質を意味する。
The
The
分子接合剤としては、例えば、トリアジン誘導体などの化合物が挙げられる。トリアジ
ン誘導体としては、以下の一般式(C1)で表される化合物が挙げられる。
Examples of the molecular bonding agent include compounds such as triazine derivatives. Examples of the triazine derivative include compounds represented by the following general formula (C1).
(C1)
(式中、Rは、炭化水素基又は異種原子もしくは官能基が介在してもよい炭化水素基を
示し、Xは、水素原子又は炭化水素基を示し、Yは、アルコキシ基を示し、
Zは、塩を形成していてもよい、チオール基、アミノ基もしくはアジド基、又は異種原子
もしくは官能基が介在してもよい炭化水素基を示し、n1は1〜3までの整数であり、n
2は1〜2までの整数である。)
上記一般式(1)において、Rは、好ましくは炭素数1〜7の炭化水素基、又はこれら
の主鎖に窒素原子が介在するものを示す。Xは、炭素数1〜3の炭化水素基を示す。Yは
、炭素数1〜3のアルコキシ基を示す。n1は、好ましくは3である。n2は、好ましく
は2である。Zは、好ましくは塩を形成していてもよい、チオール基、アミノ基もしくは
アジド基、又はアルキル基を示す。塩を形成するカチオンの元素としては、アルカリ金属
が好ましく、中でもLi、Na、K又はCsがさらに好ましい。なお、n2が2である場
合は、少なくとも1つのZは、塩を形成している、チオール基、アミノ基又はアジド基を
示すことが好ましい。
(C1)
(In the formula, R represents a hydrocarbon group or a hydrocarbon group in which a hetero atom or a functional group may intervene, X represents a hydrogen atom or a hydrocarbon group, Y represents an alkoxy group,
Z represents a thiol group, an amino group or an azide group which may form a salt, or a hydrocarbon group which may be intervened by a hetero atom or a functional group, n1 is an integer from 1 to 3, n
2 is an integer from 1 to 2. )
In the above general formula (1), R preferably represents a hydrocarbon group having 1 to 7 carbon atoms, or a group in which a nitrogen atom is interposed in these main chains. X shows a C1-C3 hydrocarbon group. Y shows a C1-C3 alkoxy group. n1 is preferably 3. n2 is preferably 2. Z preferably represents a thiol group, an amino group or an azide group, or an alkyl group, which may form a salt. As an element of the cation forming the salt, an alkali metal is preferable, and Li, Na, K, or Cs is more preferable among them. In addition, when n2 is 2, it is preferable that at least 1 Z shows the thiol group, amino group, or azide group which forms the salt.
第1分子接合層41の第1部分41aの少なくとも一部(即ち 第1分子接合層41を
形成する分子接合剤の少なくとも一部)は、第1導電部23の第1導電素材23mと化学
結合(例えば共有結合)している。同様に、第1分子接合層41の第1部分41aの少な
くとも一部(即ち 第1分子接合層41を形成する分子接合剤の少なくとも一部)は、第3
導電部52の樹脂52bと化学結合(例えば共有結合)している。また、第1分子接合層
41の第1部分41aの少なくとも一部(即ち 第1分子接合層41を形成する分子接合剤
の少なくとも一部)は、第3導電部52の導電粒子52aと化学結合(例えば共有結合)
している。これにより、第1分子接合層41の第1部分41aは、第1導電部23と第3
導電部52とを接合している。
At least a part of the
It is chemically bonded (for example, covalently bonded) to the
doing. Accordingly, the
The
図3は、分子接合層40の組成の一例を模式的に示す図である。
FIG. 3 is a diagram schematically illustrating an example of the composition of the
図3に示すように、第1分子接合層41は、例えば、複数の分子接合体40rを含む。
分子接合体40rは、上述の分子接合剤が接合対象物(first member and second member
)と化学反応することで形成された分子接合剤残基を含む。例えば、分子接合体40rは
、上述の分子接合剤が第1導電部23及び第3導電部52と化学反応することで形成され
た分子接合剤残基を含む。分子接合剤残基は、例えば、図3に示すような、トリアジンジ
チオール残基である。なお、分子接合体40rは、図3中の”S”や”Z”を含んでもよ
い。図3中の”Z”の一例は、アミノヒドロカルビルシロキシ基である。
As illustrated in FIG. 3, the first
In the
) And a molecular bonding agent residue formed by chemical reaction. For example, the
例えば、第1分子接合層41に含まれる少なくとも1つの分子接合体40rは、第1導
電部23の第1導電素材23mと第3導電部52の樹脂52bとの両方に化学結合(例え
ば共有結合)している。また、第1分子接合層41に含まれる別の少なくとも1つの分子
接合体40rは、第1導電部23の第1導電素材23mと第3導電部52の導電粒子52
aとの両方に化学結合(例えば共有結合)している。
For example, at least one
It is chemically bonded (for example, covalent bond) to both a.
図1に示すように、第1分子接合層41の第2部分41bの少なくとも一部(即ち 第
1分子接合層41を形成する分子接合剤の少なくとも一部)は、第1絶縁部22の第1絶
縁素材22mと化学結合(例えば共有結合)している。同様に、第1分子接合層41の第
2部分41bの少なくとも一部(即ち 第1分子接合層41を形成する分子接合剤の少なく
とも一部)は、第3絶縁部51の第3絶縁素材51mと化学結合(例えば共有結合)して
いる。これにより、第1分子接合層41の第2部分41bは、第1絶縁部22と第3絶縁
部51とを接合している。
As shown in FIG. 1, at least a part of the
例えば、第1分子接合層41に含まれる少なくとも1つの分子接合体40rは、第1絶
縁部22の第1絶縁素材22mと第3絶縁部51の第3絶縁素材51mとの両方に化学結
合(例えば共有結合)している。
For example, at least one
同様に、第2分子接合層42の第1部分42aの少なくとも一部(即ち 第2分子接合
層42を形成する分子接合剤の少なくとも一部)は、第2導電部33の第2導電素材33
mと化学結合(例えば共有結合)している。同様に、第2分子接合層42の第1部分42
aの少なくとも一部(即ち 第2分子接合層42を形成する分子接合剤の少なくとも一部)
は、第3導電部52の樹脂52bと化学結合(例えば共有結合)している。また、第2分
子接合層42の第1部分42aの少なくとも一部(即ち 第2分子接合層42を形成する分
子接合剤の少なくとも一部)は、第3導電部52の導電粒子52aと化学結合(例えば共
有結合)している。これにより、第2分子接合層42の第1部分42aは、第2導電部3
3と第3導電部52とを接合している。
Similarly, at least a part of the
It is chemically bonded to m (for example, covalent bond). Similarly, the
at least a part of a (that is, at least a part of the molecular bonding agent forming the second molecular bonding layer 42)
Are chemically bonded (for example, covalently bonded) to the
3 and the third
例えば、第2分子接合層42に含まれる少なくとも1つの分子接合体40rは、第2導
電部33の第2導電素材33mと第3導電部52の樹脂52bとの両方に化学結合(例え
ば共有結合)している。また、第2分子接合層42に含まれる別の少なくとも1つの分子
接合体40rは、第2導電部33の第2導電素材33mと第3導電部52の導電粒子52
aとの両方に化学結合(例えば共有結合)している。
For example, at least one
It is chemically bonded (for example, covalent bond) to both a.
第2分子接合層42の第2部分42bの少なくとも一部(即ち 第2分子接合層42を
形成する分子接合剤の少なくとも一部)は、第2絶縁部32の第2絶縁素材32mと化学
結合(例えば共有結合)している。同様に、第2分子接合層42の第2部分42bの少な
くとも一部(即ち 第2分子接合層42を形成する分子接合剤の少なくとも一部)は、第3
絶縁部51の第3絶縁素材51mと化学結合(例えば共有結合)している。これにより、
第2分子接合層42の第2部分42bは、第2絶縁部32と第3絶縁部51とを接合して
いる。
At least a part of the
It is chemically bonded (for example, covalently bonded) to the third insulating
The
例えば、第2分子接合層42に含まれる少なくとも1つの分子接合体40rは、第2絶
縁部32の第2絶縁素材32mと第3絶縁部51の第3絶縁素材51mとの両方に化学結
合(例えば共有結合)している。
For example, at least one
以上を言い換えると、分子接合剤は、第1分子接合層41が設けられている第1導電部
23、又は第2分子接合層42が設けられている第2導電部33において、第1導電部2
3又は第2導電部33に含まれる構成素材と化学結合(例えば共有結合)している。その
ため、中間層50とベース基板20及び半導体チップ30とは、強固に密着している。
In other words, the molecular bonding agent is the first conductive portion in the first
3 or the chemical composition (for example, covalent bond) with the constituent material included in the second
中間層50とベース基板20との間、又は、中間層50と半導体チップ30との間の密
着強度は、2MPa以上であることが好ましく、5MPa以上であることがより好ましく
、6MPa以上であることがさらに好ましく、10MPa以上であることがさらに好まし
い。また、この測定時の破壊モードは、接合界面ではなく、中間層50が破壊されるモー
ドとなることが好ましい。密着強度は、例えば、ダイシェアテストによって測定すること
ができる。引張試験の具体例としては、MIL−STD883G、即ちC−60749−
19、又はEIAJ ED−4703等に規定された方法が挙げられる。
The adhesion strength between the
19, or a method defined in EIAJ ED-4703 or the like.
分子接合剤は、第1導電素材23m又は第2導電素材33mと第3導電部52の樹脂5
2bとに共有結合することで、第1導電部23又は第2導電部33と第3導電部52の樹
脂52bとを接合する。前述した分子接合剤は、導電素材及び樹脂のいずれとも化学結合
(例えば共有結合)することができるので、第1導電部23又は第2導電部33と第3導
電部52の樹脂52bとを密着力高く接合することができる。また、分子接合剤が第1導
電素材23m又は第2導電素材33mと第3導電部52の樹脂52bとに化学結合(例え
ば共有結合)することで、第1導電部23又は第2導電部33と第3導電部52との距離
が近くなり、第3導電部52の導電粒子52aと、第1導電部23又は第2導電部33と
の間の電気的接続をより安定して確保しやすくなる。
The molecular bonding agent is a resin 5 of the first
The first
すなわち、分子接合層が無い場合は、半導体パッケージ10の大きさに対して樹脂52
bの占める面積が大きくなると、樹脂52bの収縮により第1導電部23又は第2導電部
33から中間層50が剥がれやすくなるおそれがある。これに対して、本実施形態では分
子接合層40が第1導電素材23m及び第2導電素材33mの少なくとも一方と化学結合
(例えば共有結合)しているので、第3導電部52と、第1導電部23及び第2導電部3
3の少なくとも一方とが剥がれにくい。そのため、密着力が低下し電気的な接続性が低下
することが抑制される。
That is, when there is no molecular bonding layer, the
When the area occupied by b increases, the
3 is hardly peeled off. Therefore, it is suppressed that the adhesive force is reduced and the electrical connectivity is reduced.
例えば、第1導電部23の表面に設けられた第1分子接合層41が、第1導電素材23
m及び第3導電部52の樹脂52bと化学結合(例えば共有結合)し、かつ、第2導電部
33の表面に設けられた第2分子接合層42が、第2導電素材33m及び第3導電部52
の樹脂52bと化学結合(例えば共有結合)していると、第1導電部23、第3導電部5
2及び第2導電部33の相互が、分子接合剤により距離が近くなっているので、導電粒子
52aと第1導電素材23m及び第2導電素材33mとが電気的にさらに良好に接続され
、ベース基板20と半導体チップ30との間の電気的な接続がさらに安定して確保される
。
For example, the first
m and the
When the
Since the distance between the second
本実施形態では、第3導電部52の導電粒子52aが、第1分子接合層41及び第2分
子接合層42の少なくとも一方と化学結合(例えば共有結合)している。導電粒子52a
と分子接合層40が化学結合(例えば共有結合)することで、密着性及び導電性がさらに
強く確保される。
In the present embodiment, the
And the
本実施形態では、第1分子接合層41における分子接合剤の1分子(例えば分子接合体
40r)が、第3導電部52の樹脂52bと第1導電素材23mとの両方に化学結合(例
えば共有結合)している。また、第2分子接合層42における分子接合剤の1分子(例え
ば分子接合体40r)が、第3導電部52の樹脂52bと第2導電素材33mとの両方に
化学結合(例えば共有結合)している。1分子の分子接合剤を介して第1導電素材23m
又は第2導電素材33mと樹脂52bとが接合されることで、密着性及び導電性がさらに
高くなる。本実施形態では、第1分子接合層41における分子接合剤の1分子(例えば分
子接合体40r)が、第3導電部52の導電粒子52aと第1導電素材23mの両方に化
学結合(例えば共有結合)している。また、第2分子接合層42における分子接合剤の1
分子(例えば分子接合体40r)が、第3導電部52の導電粒子52aと第2導電素材3
3mの両方に化学結合(例えば共有結合)している。この構成によって、ベース基板20
と半導体チップ30の電気的な接続がさらに強く確保される。
In the present embodiment, one molecule (for example,
Alternatively, the second
The molecules (for example, the
Both 3m are chemically bonded (for example, covalently bonded). With this configuration, the
The electrical connection between the
第1分子接合層41及び第2分子接合層42の各々は、1nm〜20nmの厚みを有し
ても良い。第1導電部23又は第2導電部33の面積に対する分子接合剤の被覆密度(即
ち分子接合層40の被膜密度)は、20%以上80%以下である。上記被膜密度は、30
%以上70%以下であることが好ましく、40%以上60%以下であることがより好まし
い。なお、分子接合剤の被覆密度が100面積%である場合、分子接合剤が被覆すべき対
象物の表面に対して理論上最密に充填されていると定義する。分子接合剤の被覆密度は、
X線回折法による測定結果から求めることができる。
Each of the first
% Or more and 70% or less, more preferably 40% or more and 60% or less. In addition, when the coating density of the molecular bonding agent is 100 area%, it is defined that the molecular bonding agent is theoretically closest packed to the surface of the object to be coated. The coating density of the molecular bonding agent is
It can obtain | require from the measurement result by a X ray diffraction method.
第1導電部23又は第2導電部33に対する分子接合剤の被覆密度(即ち分子接合層4
0の被膜密度)が上記下限値以上であると、第1導電部23又は第2導電部33と第3導
電部52との密着性をより高めることができる。また、第1導電部23又は第2導電部3
3に対する分子接合剤の被覆密度(即ち分子接合層40の被膜密度)が上記上限値以下で
あると、第1導電部23又は第2導電部33と第3導電部52との電気的接続を容易に確
保することができる。
The coating density of the molecular bonding agent on the first
When the coating density of 0 is equal to or higher than the lower limit, the adhesion between the first
When the coating density of the molecular bonding agent with respect to 3 (that is, the coating density of the molecular bonding layer 40) is equal to or less than the upper limit, electrical connection between the first
図4は、図1中に示された分子接合層40のF4−F4線に沿う断面図である。
4 is a cross-sectional view taken along line F4-F4 of the
図4に示すように、分子接合層40の分子接合体40rは、例えば完全に均一に分散し
ていない。第3導電部52の導電粒子52aは、複数の分子接合体40rの間の位置(即
ち分子接合体40rが存在しない領域)で、第1導電部23又は第2導電部33に接する
。これにより、第3導電部52の導電粒子52aは、第1導電部23又は第2導電部33
と電気的に接続される。
As shown in FIG. 4, the
And electrically connected.
本実施形態では、第1分子接合層41は、第1導電部23に加えて、第1絶縁部22上
まで延びている。第2分子接合層42は、第2導電部33に加えて、第2絶縁部32上ま
で延びている。すなわち、第1絶縁部22の表面には、分子接合体40rを含む第1分子
接合層41が設けられている。第2絶縁部32の表面には、分子接合体40rを含む第2
分子接合層42が設けられている。第1分子接合層41の少なくとも一部が、第1絶縁部
22に含まれる第1絶縁素材22mと化学結合(例えば共有結合)している。第2分子接
合層42の少なくとも一部が、第2絶縁部32に含まれる第2絶縁素材32mと化学結合
(例えば共有結合)している。第1分子接合層41又は第2分子接合層42の少なくとも
一部が、第3絶縁部51に含まれる第3絶縁素材51mに化学結合(例えば共有結合)し
ている。分子接合層40と、第1絶縁素材22m及び/又は第2絶縁素材32mと、第3
絶縁素材51mとに化学結合(例えば共有結合)していることにより、第1絶縁部22及
び/又は第2絶縁部32と、第3絶縁部51の密着性が高くなる。第1絶縁部22、第2
絶縁部32及び第3絶縁部51の密着性が高くなることで、第1、第2及び第3の導電部
23,33,52の相互の密着性も高くなり、導電性が高くなることにも寄与する。
In the present embodiment, the first
A
By being chemically bonded (for example, covalently bonded) to the insulating
By increasing the adhesion between the insulating
例えば、第1分子接合層41及び第2分子接合層42の少なくとも一部は単分子膜状で
ある。本実施形態では、第1分子接合層41及び第2分子接合層42の全部が単分子膜状
である。第1分子接合層41及び第2分子接合層42における単分子膜状に形成された部
分においては、1分子の分子接合剤(即ち分子接合体40r)が第1導電素材23mと樹
脂52bの両方に化学結合(例えば共有結合)している。又は、1分子の分子接合剤が第
2導電素材33mと樹脂52bの両方に化学結合(例えば共有結合)している。よって、
第1導電部23及び第2導電部33と中間層50との密着性をより高めることができる。
また、第1導電部23及び第2導電部33と中間層50との電気的接続を容易に確保する
ことができる。さらに、第1分子接合層41及び第2分子接合層42による半導体パッケ
ージ10の厚みの増加が最小限に抑えられる。
For example, at least a part of the first
The adhesion between the first
In addition, the electrical connection between the first
第1分子接合層41及び第2分子接合層42の多くの面積を占める部分が単分子膜状で
あることが好ましい。例えば、第1導電部23又は第2導電部33の表面のうち第1分子
接合層41及び第2分子接合層42に被覆された面積の30〜100%に相当する部位が
単分子膜状であることがより好ましい。単分子膜状の面積がこの条件であることで、第1
分子接合層41及び第2分子接合層42による密着と電気的接続がさらに確実に確保され
る。
The portion occupying a large area of the first
Adhesion and electrical connection by the
例えばエポキシ樹脂のような絶縁部は、例えばAuめっきのような導体部とそのままで
は接合されにくい。このため、第1導電部23や第2導電部33が大面積の導体パターン
であった場合、大面積の導体パターンと絶縁部との密着力が低下しやすくなる。しかしな
がら、本実施形態の構成によれば、分子接合層40によって、大面積の導体パターンに対
しても絶縁部を密着させることができる。なお、本願で言う「大面積の導体パターン」と
は、例えば、放熱用の導体パターン(例えば放熱パッド)、半導体チップ30のグランド
に電気的に接続されたグランドパターン(例えばグランドパッド)、又は電源パターン(
例えば電源パッド)などである。導体パターンの形状は、特に限定されず、多角形状でも
よく、円形状でもよい。導体パターンが多角形状の場合、導体パターンの1辺は、例えば
半導体チップ30の厚さよりも大きい。同様に、導体パターンが円形状の場合、導体パタ
ーンの直径は、例えば半導体チップ30の厚さよりも大きい。また別の観点では、導体パ
ターンの1辺(または直径)は、例えば半導体チップ30の1辺の半分の長さよりも長い
。
For example, an insulating part such as an epoxy resin is difficult to be joined to a conductor part such as Au plating as it is. For this reason, when the 1st
For example, a power pad). The shape of the conductor pattern is not particularly limited, and may be polygonal or circular. When the conductor pattern is polygonal, one side of the conductor pattern is larger than the thickness of the
ついで、本実施形態の半導体パッケージ10の製造方法について説明する。
Next, a method for manufacturing the
図5は、半導体パッケージ10の製造方法の流れの一例を示す断面図である。
FIG. 5 is a cross-sectional view showing an example of the flow of the manufacturing method of the
本実施形態では、まず、ベース基板本体21と、第1絶縁部22と、第1導電部23と
を備えるベース基板20が準備される(図5中の(a))。ベース基板本体21の表面に
第1絶縁部22及び第1導電部23を設ける手段は、従来知られた技術を用いることがで
きる。
In the present embodiment, first, a
ついで、第1導電部23の表面を分子接合剤で被覆することで(即ち 第1導電部23
の表面に分子接合剤を塗布することで)、第1分子接合層41が形成される(図5中の(
b))。なお本願の製造方法に関する記述における「分子接合層」とは、化学反応した(
例えば化学結合した)分子接合層に加えて、少なくとも一部が化学反応前の(例えば化学
結合していない)分子接合層を意味する場合がある。なお、少なくとも一部が化学反応前
の分子接合層は、「分子接合剤」と読み替えられてもよい。
Then, the surface of the first
The first
b)). The “molecular bonding layer” in the description of the manufacturing method of the present application is chemically reacted (
In addition to a molecular bonding layer (for example, chemically bonded), it may mean a molecular bonding layer at least partially before a chemical reaction (for example, not chemically bonded). The molecular bonding layer at least partially before the chemical reaction may be read as “molecular bonding agent”.
第1分子接合層41の形成は、例えば、上述の分子接合剤を含有する分子接合剤溶液を
ベース基板20の表面に塗布することで行われる。分子接合剤溶液を塗布する方法の例と
しては、ベース基板20を分子接合剤溶液中に浸漬させる方法、又は、ベース基板20に
分子接合剤溶液をスプレーする方法などが挙げられる。
The formation of the first
ベース基板20の表面を分子接合剤で被覆する際には、分子接合剤溶液を用いることが
好ましい。分子接合剤溶液は、上述の分子接合剤を溶媒に溶解させることにより、調製可
能である。
When coating the surface of the
溶媒としては、例えば、メタノール、エタノール、イソプロパノール、エチレングリコ
ール、プロピレングリコール、セロソルブ及びカルビトール等のアルコール類;アセトン
、メチルエチルケトン及びシクロヘキサノンなどのケトン類;ベンゼン、トルエン及びキ
シレン等の芳香族炭化水素;ヘキサン、オクタン、デカン、ドデカン及びオクタデカン等
の脂肪族炭化水素;酢酸エチル、プロピオン酸メチル及びフタル酸メチルなどのエステル
類;並びにテトラヒドロフラン、エチルブチルエーテル及びアニソールなどのエーテル類
が挙げられる。また、これらの溶媒を混合した混合溶媒を用いることもできる。
Examples of the solvent include alcohols such as methanol, ethanol, isopropanol, ethylene glycol, propylene glycol, cellosolve and carbitol; ketones such as acetone, methyl ethyl ketone and cyclohexanone; aromatic hydrocarbons such as benzene, toluene and xylene; hexane Aliphatic hydrocarbons such as ethyl, octane, decane, dodecane and octadecane; esters such as ethyl acetate, methyl propionate and methyl phthalate; and ethers such as tetrahydrofuran, ethyl butyl ether and anisole. Moreover, the mixed solvent which mixed these solvents can also be used.
分子接合剤溶液の濃度は、分子接合剤溶液の全体質量に対して分子接合剤が0.001
質量%以上1質量%以下であることが好ましく、0.01質量%以上0.1質量%以下で
あることがより好ましい。分子接合剤溶液の濃度が上記下限値以上であると、分子接合剤
の被覆密度を高めて、部材間の密着性をより高めることができる。分子接合剤溶液の濃度
が上記上限値以下であると、化学結合(例えば共有結合)しない分子接合剤が含有されに
くいため、第1導電部23又は第2導電部33と、第3導電部52との電気的接続を容易
に確保することができる。加えて、第1分子接合層41による半導体パッケージ10の厚
みの増加を抑えることができる。
The concentration of the molecular bonding agent solution is 0.001 for the molecular bonding agent with respect to the total mass of the molecular bonding agent solution.
The content is preferably from 1% by mass to 1% by mass, and more preferably from 0.01% by mass to 0.1% by mass. When the concentration of the molecular bonding agent solution is equal to or higher than the lower limit, the coating density of the molecular bonding agent can be increased and the adhesion between the members can be further increased. When the concentration of the molecular bonding agent solution is equal to or lower than the above upper limit value, it is difficult to contain a molecular bonding agent that does not chemically bond (for example, covalent bonding). Therefore, the first
調製された分子接合剤溶液を、ベース基板20における第1導電部23の表面に塗布す
る。分子接合剤溶液が塗布されたベース基板20を静置することにより、第1導電部23
の第1導電素材23mと分子接合剤との間の化学結合(例えば共有結合)が促進される。
さらに、第1分子接合層41にエネルギー(例えば熱又は光(例えば紫外線))を加える
操作が行われてもよい。エネルギーを加える操作により、分子接合剤と第1導電素材23
mとの間の化学結合(例えば共有結合)がさらに促進される。エネルギーは、例えば熱な
どを用いることができる。熱を用いる場合、150℃〜200℃程度の加熱を5分以上、
好ましくは60分以上、さらに好ましくは80分以上、また120分以上、好ましくは2
40分以下行うことができる。例えば、分子接合層の素材によって5分〜120分間、6
0分〜240分間、好ましくは80分〜240分間などから選択してよい。その後、ベー
ス基板20を洗浄し、ついで乾燥させることで、余剰の分子接合剤や溶液を除去してもよ
い。洗浄液は、例えば分子接合剤溶液に用いられた上述の溶媒と同様のものから選択でき
る。乾燥は150℃〜200℃で行うことができる。これらの操作により、第1導電部2
3の表面が分子接合剤(例えば分子接合体40r)で被覆されたベース基板20が得られ
る。
The prepared molecular bonding agent solution is applied to the surface of the first
The chemical bond (for example, covalent bond) between the first
Furthermore, an operation of applying energy (for example, heat or light (for example, ultraviolet rays)) to the first
A chemical bond (eg, a covalent bond) with m is further promoted. For example, heat can be used as the energy. When using heat, heating at about 150 ° C. to 200 ° C. for 5 minutes or more,
Preferably 60 minutes or longer, more preferably 80 minutes or longer, 120 minutes or longer, preferably 2
It can be performed for 40 minutes or less. For example, depending on the material of the molecular bonding layer, 5 minutes to 120 minutes, 6 minutes
You may select from 0 minute-240 minutes, Preferably it is 80 minutes-240 minutes. Thereafter, the
Thus, the
分子接合剤で被覆された第1導電部23の第1導電素材23mは、分子接合剤(例えば
分子接合体40r)との間で化学結合(即ち共有結合)を形成する。すなわち、第1導電
部23に含まれる第1導電素材23mと化学結合(即ち共有結合)した分子接合剤(例え
ば分子接合体40r)を含む第1分子接合層41が、第1導電部23の表面に形成される
。
The first
分子接合剤溶液は、第1導電部23の表面のみならず、第1絶縁部22の表面にも塗布
されてもよい。第1導電部23の表面と第1絶縁部22の表面の両方を分子接合剤で被覆
することにより、第1導電部23に含まれる第1導電素材23mと第1絶縁部22に含ま
れる第1絶縁素材22mとに化学結合(即ち共有結合)した分子接合剤(例えば分子接合
体40r)を含む分子接合層40を、第1導電部23の表面と第1絶縁部22の表面との
両方に形成することができる。
The molecular bonding agent solution may be applied not only to the surface of the first
第1分子接合層41の厚みは、分子接合剤溶液の濃度及び塗布量、並びに洗浄の時間及
び回数等の条件によって、調節可能である。
The thickness of the first
同様に、半導体チップ本体31と、第2絶縁部32と、第2導電部33とを備える半導
体チップ30が準備される(図5中の(c))。そして、第2導電部33の表面及び第2
絶縁部32の表面を分子接合剤で被覆することで(即ち 第2導電部33の表面及び第2
絶縁部32の表面に分子接合剤を塗布することで)、第2分子接合層42が形成される(
図5中の(d))。本実施形態では、ベース基板20に対して行った操作と同様に、上述
の分子接合剤溶液を半導体チップ30の表面に塗布することで第2分子接合層42が形成
される。上述と同様の静置、エネルギーを与える操作、洗浄、及び乾燥する操作を行って
もよい。本実施形態では、この過程で、分子接合剤が第2導電素材33m及び第2絶縁素
材32mと化学結合(例えば共有結合)する。これによって、第2導電部33及び第2絶
縁部32の表面に分子接合剤が被覆され、第2導電部33に含まれる第2導電素材33m
と第2絶縁部32に含まれる第2絶縁素材32mとに化学結合(例えば共有結合)した分
子接合剤(例えば分子接合体40r)を含む第2分子接合層42が、第2導電部33の表
面と第2絶縁部32の表面の両方に形成される。
Similarly, a
By covering the surface of the insulating
The second
(D) in FIG. In the present embodiment, the second
And a second
ついで、第3導電部52の構成素材となる樹脂52bと導電粒子52aを含むペースト
Pが、ベース基板20上の第1導電部23上に載置される(図5中の(e))。これによ
り、第1分子接合層41(即ち第1分子接合層41を形成する分子接合剤)の少なくとも
一部を、第3導電部52の樹脂52b及び導電粒子52aと接触させる。これにより、第
3導電部52の樹脂52b及び導電粒子52aと第1分子接合層41とが化学結合(例え
ば共有結合)してもよい。さらに本実施形態では、第3絶縁部51の構成素材となる第3
絶縁素材51mをベース基板20上の第1絶縁部22上に載置する。これにより、第1分
子接合層41(即ち第1分子接合層41を形成する分子接合剤)の少なくとも一部を、第
3絶縁部51の第3絶縁素材51mと接触させる。これにより、第3絶縁部51の第3絶
縁素材51mと第1分子接合層41とが化学結合(例えば共有結合)してもよい。
Next, the paste P including the
The insulating
さらに、本実施形態では、ベース基板20上に第3絶縁素材51m及びペーストPを載
置した後に、加熱した金属ステージ上にベース基板20を載置する。以後の操作を金属ス
テージ上で行うのは、後述する樹脂52bの硬化及び分子接合層40にエネルギーを与え
る操作に先だって、予熱を加えるためである。具体的には、温度を150℃〜170℃と
した金属ステージを用意し、ベース基板20をこの金属ステージ上に10秒〜240秒間
載置する。
Furthermore, in this embodiment, after placing the third insulating
ついで、ペーストP及び第3絶縁素材51mの上に半導体チップ30を設ける。すなわ
ち、ペーストP上に第2導電部33が位置し、第3絶縁部51上に第2絶縁部32が位置
するように、半導体チップ30を載置する(図5中の(f))。すなわち、第1導電部2
3と第2導電部33との間に第3導電部52を挟むことで、第3導電部52の樹脂52b
及び導電粒子52aに第2分子接合層42(即ち第2分子接合層42を形成する分子接合
剤)の少なくとも一部を接触させる。これにより、第3導電部52の樹脂52b及び導電
粒子52aと第2分子接合層42とが化学結合(例えば共有結合)してもよい。また、第
1絶縁部22と第2絶縁部32との間に第3絶縁部51を挟むことで、第3絶縁部51の
第3絶縁素材51mに第2分子接合層42(即ち第2分子接合層42を形成する分子接合
剤)の少なくとも一部を接触させる。これにより、第3絶縁部51の第3絶縁素材51m
と第2分子接合層42とが化学結合(例えば共有結合)してもよい。
Next, the
3 and the second
In addition, at least a part of the second molecular bonding layer 42 (that is, the molecular bonding agent forming the second molecular bonding layer 42) is brought into contact with the
And the second
本実施形態では、半導体パッケージ10をさらに高温に加熱しつつ、半導体チップ30
をベース基板20に向けて押圧し、半導体パッケージ10を任意の厚さにする操作が行わ
れる。例えば、押圧は、押圧部材を用いて半導体チップ30上から半導体パッケージ10
を押圧する。高温に加熱する条件としては、金属ステージ及び押圧部材を180℃〜20
0℃に温度を上昇させる。この操作により、第3絶縁素材51mが第1絶縁部22及び第
2絶縁部32に挟まれる部位で硬化し、第3絶縁部51が形成される。樹脂52bが第1
導電部23及び第2導電部33に挟まれる部位で硬化し、第3導電部52が形成される。
この第3絶縁部51及び第3導電部52によって中間層50が形成される。
In this embodiment, the
Is pressed toward the
Press. As conditions for heating to high temperature, the metal stage and the pressing member are 180 ° C. to 20 ° C.
Increase the temperature to 0 ° C. By this operation, the third insulating
It hardens | cures in the site | part pinched by the
The
この操作によって、さらに、第1分子接合層41及び第2分子接合層42に熱によるエ
ネルギーが加えられ、共に樹脂52b及び導電粒子52aと分子接合剤との化学結合(例
えば共有結合)が促進される。例えば、第3導電部52に含まれる樹脂52b及び導電粒
子52aと、第1分子接合層41に含まれる分子接合剤との化学結合(例えば共有結合)
が促進される。第3絶縁部51に含まれる第3絶縁素材51mと、第1分子接合層41に
含まれる分子接合剤との化学結合(例えば共有結合)が促進される。また、第3導電部5
2に含まれる樹脂52b及び導電粒子52aと、第2分子接合層42に含まれる分子接合
剤との化学結合(例えば共有結合)が促進される。第3絶縁部51に含まれる第3絶縁素
材51mと、第2分子接合層42に含まれる分子接合剤との化学結合(例えば共有結合)
が促進される。この結果、分子接合剤は、第1及び第2導電素材23m,33m、樹脂5
2b、及び導電粒子52aと化学結合(例えば共有結合)するとともに、第1絶縁素材2
2m、第2絶縁素材32m及び第3絶縁素材51mと化学結合(例えば共有結合)する。
By this operation, energy by heat is further applied to the first
Is promoted. The chemical bond (for example, covalent bond) between the third insulating
2 promotes chemical bonding (for example, covalent bonding) between the
Is promoted. As a result, the molecular bonding agent is composed of the first and second
2b and the
2m, the second insulating
なお、分子接合剤の化学結合(例えば共有結合)は、熱又は光などのエネルギーが加え
られることなく行われてもよい。これに代えて、分子接合剤の化学結合(例えば共有結合
)は、熱又は光などのエネルギーが加えられることで行われてもよい。
The chemical bonding (for example, covalent bonding) of the molecular bonding agent may be performed without applying energy such as heat or light. Alternatively, chemical bonding (for example, covalent bonding) of the molecular bonding agent may be performed by applying energy such as heat or light.
(第2の実施形態)
次に、図6から図9を参照し、第2の実施形態について説明する。本実施形態は、第1
導電部23及び第2導電部33に対応する位置に分子接合層40が設けられていない点で
第1の実施形態とは異なる。なお、以下に説明する以外の構成は、第1の実施形態と同様
である。
(Second Embodiment)
Next, a second embodiment will be described with reference to FIGS. This embodiment is the first
The second embodiment is different from the first embodiment in that the
図6は、第2の実施形態の半導体パッケージ10を示す断面図である。
FIG. 6 is a cross-sectional view showing the
図6に示すように、本実施形態の第1分子接合層41は、第1導電部23と第3導電部
52との間の境界の少なくとも一部に、第1分子接合層41が存在しない接合層非存在部
(即ち接合層非存在領域)61を形成している。例えば、第1分子接合層41は、第1導
電部23と第3導電部52との間の境界の全部に、接合層非存在部61を形成している。
第3導電部52の導電粒子52aは、第1分子接合層41の接合層非存在部61に設けら
れて、第1導電部23の表面に接する。これにより、第3導電部52と第1導電部23と
がさらに確実に電気的に接続される。
As shown in FIG. 6, in the first
The
同様に、本実施形態の第2分子接合層42は、第2導電部33と第3導電部52との間
の境界の少なくとも一部に、第2分子接合層42が存在しない接合層非存在部61を形成
している。例えば、第2分子接合層42は、第2導電部33と第3導電部52との間の境
界の全部に、接合層非存在部61を形成している。第3導電部52の導電粒子52aは、
第2分子接合層42の接合層非存在部61に設けられて、第2導電部33の表面に接する
。これにより、第3導電部52と第2導電部33とがさらに確実に電気的に接続される。
Similarly, the second
It is provided in the bonding layer
図7は、図6中に示された分子接合層40のF7−F7線に沿う断面図である。
FIG. 7 is a cross-sectional view taken along the line F7-F7 of the
図7に示すように、本実施形態の分子接合層40の分子接合体40rは、比較的均一に
分散している。このような分子接合層40によれば、第1の実施形態に比べて、第1絶縁
部22と第3絶縁部51との間、及び第2絶縁部32と第3絶縁部51との間の接合強度
を高めることができる。一方で、第1導電部23と第3導電部52との間、及び第2導電
部33と第3導電部52との間において分子接合体40rが比較的均一に分散していると
、第3導電部52の導電粒子52aが分子接合体40rに阻害されて第1導電部23や第
2導電部33に接しにくくなる。このため、第1導電部23と第3導電部52との間、及
び第2導電部33と第3導電部52との間の電気的接続強度が弱まる可能性がある。
As shown in FIG. 7, the
そこで、本実施形態では、分子接合層40は、第1導電部23と第3導電部52との間
の境界、および第2導電部33と第3導電部52との間の境界の少なくとも一方の少なく
とも一部に、分子接合層40が存在しない接合層非存在部61を形成している。第3導電
部52の導電粒子52aは、接合層非存在部61に設けられて第1導電部23または第2
導電部33に接している。これにより、第1導電部23と第3導電部52との間や、第2
導電部33と第3導電部52との間の電気的接続強度を高めている。なお、本実施形態の
分子接合層40は、図7に示すような分子接合体40rが比較的均一に分散しているもの
に限らず、図4に示すような分子接合体40rが不均一に分散しているものでもよい。
Therefore, in the present embodiment, the
It is in contact with the
The electrical connection strength between the
図8は、本実施形態の半導体パッケージ10の製造方法の流れの一例を示す断面図であ
る。以下では、第1の実施形態に対して異なる部分のみを説明する。
FIG. 8 is a cross-sectional view showing an example of the flow of the manufacturing method of the
本実施形態では、ベース基板20に分子接合剤が塗布される前に、ベース基板20の表
面にマスク(例えばレジスト)70が設けられる(図8中の(b1))。例えば、マスク
70は、第1導電部23を覆うように設けられる。マスク70は、例えば分子接合剤がく
っつきにくいフッ素系の材料で形成されていると好ましい場合がある。ただし、マスク7
0の材料は特に限定されない。
In the present embodiment, before the molecular bonding agent is applied to the
The material of 0 is not particularly limited.
図9は、本実施形態のマスク70を示す平面図である。
FIG. 9 is a plan view showing the
図9に示すように、マスク70は、例えば、複数のカバー71と、複数の連結部72と
を有する。複数のカバー71は、複数の第1導電部23に対応して設けられ、複数の第1
導電部23を覆う。複数の連結部72は、複数のカバー71の間に延びており、複数のカ
バー71を連結している。これにより、複数のカバー71を有したマスク70をベース基
板20に対して一体に取り付けたり、取り除いたりすることができる。
As illustrated in FIG. 9, the
The
次に、ベース基板20の複数の第1導電部23がマスク70で覆われた状態で、ベース
基板20の第1絶縁部22の表面に分子接合剤が塗布される(即ち第1絶縁部22の表面
が分子接合剤によって被膜される)(図8中の(b2))。その後、ベース基板20から
マスク70が取り除かれる(図8中の(b3))。これにより、第1絶縁部22に第1分
子接合層41を形成するとともに、第1導電部23に接合層非存在部61を形成すること
ができる。
Next, a molecular bonding agent is applied to the surface of the first insulating
同様に、半導体チップ30に分子接合剤が塗布される前に、半導体チップ30の表面に
マスク(例えばレジスト)70が設けられる(図8中の(d1))。例えば、マスク70
は、第2導電部33を覆うように設けられる。例えば、マスク70は、図9に示されたマ
スク70と同様に、複数のカバー71と、複数の連結部72とを有する。複数のカバー7
1は、複数の第2導電部33に対応して設けられ、複数の第2導電部33を覆う。
Similarly, before the molecular bonding agent is applied to the
Is provided so as to cover the second
1 is provided corresponding to the plurality of second
次に、半導体チップ30の複数の第2導電部33がマスク70で覆われた状態で、半導
体チップ30の第2絶縁部32の表面に分子接合剤が塗布される(即ち第2絶縁部32の
表面が分子接合剤によって被膜される)(図8中の(d2))。その後、半導体チップ3
0からマスク70が取り外される(図8中の(d3))。これにより、第2絶縁部32に
第2分子接合層42を形成するとともに、第2導電部33に接合層非存在部61を形成す
ることができる。
Next, a molecular bonding agent is applied to the surface of the second insulating
The
なお、その後の工程は、第1の実施形態と同様である。 The subsequent steps are the same as those in the first embodiment.
(第3の実施形態)
次に、図10から図12を参照し、第3の実施形態について説明する。本実施形態は、
第1導電部23の一部及び第2導電部33の一部に対応して接合層非存在部61が形成さ
れた点で第2の実施形態とは異なる。なお、以下に説明する以外の構成は、第2の実施形
態と同様である。
(Third embodiment)
Next, a third embodiment will be described with reference to FIGS. This embodiment
The second embodiment is different from the second embodiment in that a bonding layer
図10は、本実施形態の半導体パッケージ10を示す断面図である。
FIG. 10 is a cross-sectional view showing the
図10に示すように、本実施形態では、第1分子接合層41は、第1導電部23と第3
導電部52との間の境界の一部に、接合層非存在部61を形成している。言い換えると、
第1分子接合層41は、第1導電部23と第3導電部52との間の境界の一部に設けられ
て、第1導電部23と第3導電部52とを接合している。これにより、第1導電部23と
第3導電部52との間の電気的接続強度と物理的接続強度との両方が高められている。
As shown in FIG. 10, in this embodiment, the first
A bonding layer
The first
図11は、第1導電部23の周囲を拡大して示す断面図である。
FIG. 11 is an enlarged sectional view showing the periphery of the first
図11に示すように、第3導電部52に含まれる導電粒子52aは、接合層非存在部6
1に設けられて第1導電部23に接している。言い換えると、第3導電部52に含まれる
導電粒子52aは、第1分子接合層41が設けられていない領域で、第1導電部23に接
している。これにより、導電粒子52aと第1導電部23との電気的接続強度がより確実
に確保されている。
As shown in FIG. 11, the
1 is in contact with the first
同様に、本実施形態では、第2分子接合層42は、第2導電部33と第3導電部52と
の間の境界の一部に、接合層非存在部61を形成している。言い換えると、第2分子接合
層42は、第2導電部33と第3導電部52との間の境界の一部に設けられて、第2導電
部33と第3導電部52とを接合している。これにより、第2導電部33と第3導電部5
2との間の電気的接続強度と物理的接続強度との両方が高められている。
Similarly, in the present embodiment, the second
Both the electrical connection strength and the physical connection strength between the two are increased.
図12は、本実施形態のマスク70を示す平面図である。
FIG. 12 is a plan view showing the
図12に示すように、本実施形態のマスク70の各カバー71は、複数の開口部75を
有する。複数の開口部75は、第1導電部23(または第2導電部33)の少なくとも一
部に面する。第1導電部23および第2導電部33のなかで開口部75に対応する部位は
、開口部75を通じて分子接合剤が塗布されて分子接合層40が形成される。一方で、開
口部75が設けられていない部位は、分子接合剤が塗布されず、接合層非存在部61が形
成される。
As shown in FIG. 12, each cover 71 of the
カバー71の全体面積に対する開口部75の開口率は、第3導電部52の全体に対する
樹脂52bの割合(例えば体積割合または質量割合)よりも小さく設定される。例えば、
第3導電部52が、体積または質量において導電粒子52aが60%、樹脂52bが40
%の比率で形成されている場合、カバー71に対する開口部75の開口率は、40%より
も小さい値(例えば20%)に設定される。これにより、導電粒子52aと第1導電部2
3又は第2導電部33とをより確実に接触させることができる。
The opening ratio of the
The third
%, The opening ratio of the
3 or the 2nd
(第4の実施形態)
次に、図13及び図14を参照し、第4の実施形態について説明する。本実施形態は、
第3導電部52の縁部52eとは異なる位置に接合層非存在部61が形成された点で第3
の実施形態とは異なる。なお、以下に説明する以外の構成は、第3の実施形態と同様であ
る。
(Fourth embodiment)
Next, a fourth embodiment will be described with reference to FIGS. 13 and 14. This embodiment
The third is that the bonding layer
This is different from the embodiment. The configurations other than those described below are the same as those in the third embodiment.
図13は、本実施形態の半導体パッケージ10を示す断面図である。
FIG. 13 is a cross-sectional view showing the
図13に示すように、本実施形態では、第1分子接合層41は、第1導電部23の縁部
(例えば周縁部)23e及び第3導電部52の縁部(例えば周縁部)52eとは異なる位
置に接合層非存在部61を形成している。言い換えると、第1分子接合層41の少なくと
も一部は、第1導電部23の縁部(例えば周縁部)23e及び第3導電部52の縁部(例
えば周縁部)52eに対応した位置に設けられている。これにより、半導体パッケージ1
0の熱膨張時に力が加わりやすい第1導電部23の縁部(例えば周縁部)23e及び第3
導電部52の縁部(例えば周縁部)52eにおいて、第1分子接合層41によって第1導
電部23と第3導電部52との接合強度が高められている。これにより、半導体パッケー
ジ10の信頼性や寿命を高めることができる。なお、本願でいう「対応した位置」とは、
ベース基板20を平面視した場合(即ちベース基板20の厚さ方向から見た場合、分子接
合層41,42を平面視した場合)に重なる位置を意味する。例えば、第1分子接合層4
1の少なくとも一部は、第3導電部52の縁部(例えば周縁部)52eと第1導電部23
とを接合している。
As shown in FIG. 13, in the present embodiment, the first
The edge portion (for example, the peripheral edge portion) 23e and the third portion of the first
The bonding strength between the first
It means a position that overlaps when the
1 includes at least a part (for example, a peripheral edge) 52e of the third
And are joined.
同様に、本実施形態では、第2分子接合層42は、第2導電部33の縁部(例えば周縁
部)33e及び第3導電部52の縁部(例えば周縁部)52eとは異なる位置に接合層非
存在部61を形成している。言い換えると、第2分子接合層42の少なくとも一部は、第
2導電部33の縁部(例えば周縁部)33e及び第3導電部52の縁部(例えば周縁部)
52eに対応した位置に設けられている。これにより、半導体パッケージ10の熱膨張時
に力が加わりやすい第2導電部33の縁部(例えば周縁部)33e及び第3導電部52の
縁部(例えば周縁部)52eにおいて、第2分子接合層42によって第2導電部33と第
3導電部52との接合強度が高められている。これにより、半導体パッケージ10の信頼
性や寿命を高めることができる。例えば、第2分子接合層42の少なくとも一部は、第3
導電部52の縁部(例えば周縁部)52eと第2導電部33とを接合している。
Similarly, in the present embodiment, the second
52e is provided at a position corresponding to 52e. As a result, the second molecular bonding layer is formed at the edge portion (for example, the peripheral portion) 33e of the second
The edge part (for example, peripheral part) 52e of the
図14は、本実施形態のマスク70を示す平面図である。
FIG. 14 is a plan view showing the
図14に示すように、本実施形態のマスク70は、複数の開口部75を有する。本実施
形態では、複数の開口部75は、第1導電部23の縁部(例えば周縁部)23e及び第3
導電部52の縁部(例えば周縁部)52eに対応した位置に設けられている。例えば、少
なくとも1つの開口部75(例えば複数の開口部75)は、第1導電部23の縁部23e
及び第3導電部52の縁部52eと重なる位置に設けられている。これにより、第1導電
部23の縁部(例えば周縁部)23e及び第3導電部52の縁部(例えば周縁部)52e
に対応した位置に第1分子接合層41が形成される。
As shown in FIG. 14, the
The
And provided at a position overlapping the
The first
また別の観点で見ると、複数の開口部75は、第2導電部33の縁部(例えば周縁部)
33e及び第3導電部52の縁部(例えば周縁部)52eに対応した位置に設けられてい
る。例えば、少なくとも1つの開口部75(例えば複数の開口部75)は、第2導電部3
3の縁部33e及び第3導電部52の縁部52eと重なる位置に設けられている。これに
より、第2導電部33の縁部(例えば周縁部)33e及び第3導電部52の縁部(例えば
周縁部)52eに対応した位置に第2分子接合層42が形成される。
From another point of view, the plurality of
33e and the edge part (for example, peripheral part) 52e of the 3rd
The
本実施形態では、複数の開口部75は、マスク70を平面視した場合、第3導電部52
の中心部52cに対応する領域に比べて、第3導電部52の縁部(例えば周縁部)52e
に対応する領域に多く分布している。これにより、半導体パッケージ10の熱膨張時に力
が加わりやすい第3導電部52の縁部(例えば周縁部)52eにおいて、第3導電部52
の接合強度が高められている。これにより、半導体パッケージ10の信頼性や寿命をさら
に高めることができる。
In the present embodiment, the plurality of
Compared to the region corresponding to the
Many are distributed in the area corresponding to. As a result, the third
The bonding strength of is increased. Thereby, the reliability and lifetime of the
また別の観点で見ると、複数の開口部75は、マスク70を平面視した場合、第1導電
部23の中心部23cまたは第2導電部33の中心部33cに対応する領域に比べて、第
1導電部23の縁部(例えば周縁部)23eまたは第2導電部33の縁部(例えば周縁部
)33eに対応する領域に多く分布している。これにより、半導体パッケージ10の熱膨
張時に力が加わりやすい第1導電部23の縁部(例えば周縁部)23eまたは第2導電部
33の縁部(例えば周縁部)33eにおいて、第1導電部23または第2導電部33の接
合強度が高められている。これにより、半導体パッケージ10の信頼性や寿命をさらに高
めることができる。
From another viewpoint, when the
図15は、本実施形態の変形例の半導体パッケージ10の一部を示す断面図である。図
15に示すように、第1導電部23の中心部23cに対応する位置に接合層非存在部61
が形成されるとともに、第1導電部23の縁部(例えば周縁部)23eに対応する位置に
第1分子接合層41が設けられてもよい。同様に、第2導電部33の中心部33cに対応
する位置に接合層非存在部61が形成されるとともに、第2導電部33の縁部(例えば周
縁部)33eに対応する位置に第2分子接合層42が設けられてもよい。これにより、半
導体パッケージ10の熱膨張時に力が加わりやすい第1導電部23の縁部(例えば周縁部
)23e及び第2導電部33の縁部(例えば周縁部)33eにおいて、第1導電部23及
び第2導電部33の接合強度が高められている。これにより、半導体パッケージ10の信
頼性や寿命をさらに高めることができる。なお少なくとも本変形例において、第3導電部
52は、半田接続部(例えば半田バンプ、半田ボール)などでもよい。
FIG. 15 is a cross-sectional view showing a part of a
May be formed, and the first
(第5の実施形態)
次に、図16及び図17を参照し、第5の実施形態について説明する。本実施形態は、
半導体チップ30と放熱部材82との間に分子接合層90が追加された点などで第1の実
施形態とは異なる。なお、以下に説明する以外の構成は、第1の実施形態と同様である。
(Fifth embodiment)
Next, a fifth embodiment will be described with reference to FIGS. 16 and 17. This embodiment
This is different from the first embodiment in that a
図16は、本実施形態の半導体パッケージ10を示す断面図である。
FIG. 16 is a cross-sectional view showing the
図16に示すように、半導体パッケージ10は、例えば、ベース基板20、半導体チッ
プ30、複数の第3導電部52、アンダーフィル81、分子接合層40、放熱部材82、
熱伝導シート83、及び分子接合層90を備えている。
As shown in FIG. 16, the
A heat
本実施形態のベース基板20は、ベース基板本体21と、ベース基板本体21の表面に
設けられた第1導電部23とを有する。例えば、第1導電部23は、導電パッド(即ち接
続部、電気接続部、端子部)である。
The
本実施形態の半導体チップ30は、半導体チップ本体31と、半導体チップ本体31の
表面に設けられた第2導電部33とを有する。例えば、第2導電部33は、導電パッド(
即ち接続部、電気接続部、端子部)である。
The
That is, a connection part, an electrical connection part, and a terminal part).
第3導電部52は、ベース基板20の第1導電部23と半導体チップ30の第2導電部
33との間に設けられ、第1導電部23と第3導電部52とを電気的に接続している。例
えば、第3導電部52は、半田接続部(例えば半田バンプ、半田ボール)である。
The third
アンダーフィル81(即ち絶縁部)は、ベース基板20と半導体チップ30との間に設
けられている。アンダーフィル81の少なくとも一部は、複数の第3導電部52の間に設
けられて、複数の第3導電部52の間を電気的に絶縁している。アンダーフィル81は、
熱硬化性または熱可塑性の絶縁樹脂によって形成されている。
The underfill 81 (that is, the insulating portion) is provided between the
It is formed of a thermosetting or thermoplastic insulating resin.
本実施形態の分子接合層40は、第1分子接合層41、第2分子接合層42、および第
3分子接合層43を有する。第1分子接合層41は、第1導電部23と第3導電部52と
の間、およびベース基板本体21の表面とアンダーフィル81との間に設けられている。
第2分子接合層42は、第2導電部33と第3導電部52との間、および半導体チップ本
体31の表面とアンダーフィル81との間に設けられている。第3分子接合層43は、第
3導電部52の周面52sとアンダーフィル81との間に設けられ、第3導電部52の周
面52sとアンダーフィル81との間を接合している。第3分子接合層43は、第1分子
接合層41または第2分子接合層42と同様に、上述したような分子接合剤(例えばトリ
アジン誘導体)によって形成されている。ここで、アンダーフィル81は、半導体チップ
30の発熱によって膨張する可能性がある。そこで本実施形態では、分子接合剤40によ
ってアンダーフィル81とベース基板20との間、アンダーフィル81と半導体チップ3
0との間、およびアンダーフィル81と第3導電部52との間の強度が高められている。
The
The second
Strength between zero and between the underfill 81 and the third
放熱部材82(例えばヒートシンク、ヒートスプレッター)は、例えば放熱板である。
放熱部材82は、半導体チップ30に対して、ベース基板20とは反対側に位置し、後述
する熱伝導シート83を介して半導体チップ30に熱的に接続されている。放熱部材82
は、半導体チップ30が発する熱の少なくとも一部を、半導体パッケージ10の外部に放
散させる。放熱部材82は、例えば金属製であり、剛性を有する。
The heat radiating member 82 (for example, a heat sink or a heat spreader) is, for example, a heat radiating plate.
The
Causes at least part of the heat generated by the
熱伝導シート83(即ち熱接続シート)は、柔軟性を有した熱接続部材であり、熱伝導
性が良好な樹脂材料などで形成されている。熱伝導シート83は、半導体チップ30と放
熱部材82との間に挟まれている。熱伝導シート83は、半導体チップ30の表面の凹凸
や傾き、放熱部材82の表面の凹凸や傾きに追従して変形可能である。これにより、熱伝
導シート83は、放熱部材82を半導体チップ30に熱的に接続する。
The heat conductive sheet 83 (that is, the heat connection sheet) is a heat connection member having flexibility, and is formed of a resin material having good heat conductivity. The heat
分子接合層90は、第1分子接合層91及び第2分子接合層92を含む。第1分子接合
層91及び第2分子接合層92は、第1分子接合層41や第2分子接合層42と同様に、
上述したような分子接合剤(例えばトリアジン誘導体)によって形成されている。
The
It is formed by the molecular bonding agent (for example, triazine derivative) as described above.
第1分子接合層91は、半導体チップ30と熱伝導シート83との間に設けられている
。第1分子接合層91は、半導体チップ30と熱伝導シート83とを接合する。第1分子
接合層91の少なくとも一部(即ち 第1分子接合層91を形成する分子接合剤の少なく
とも一部)は、半導体チップ30に含まれる素材30mと化学結合(例えば共有結合)す
る。同様に、第1分子接合層91の少なくとも一部(即ち 第1分子接合層91を形成する
分子接合剤の少なくとも一部)は、熱伝導シート83に含まれる素材83mと化学結合(
例えば共有結合)している。例えば、第1分子接合層91に含まれる少なくとも1つの分
子接合体40rは、半導体チップ30の素材30mと熱伝導シート83の素材83mとの
両方に化学結合(例えば共有結合)している。これにより、半導体チップ30と熱伝導シ
ート83との間に密着性が高められ、半導体チップ30と熱伝導シート83との間の熱接
続性が向上している。素材83は、例えば樹脂素材である。
The first
(For example, covalent bond). For example, at least one molecular bonded
一方で、第2分子接合層92は、放熱部材82と熱伝導シート83との間に設けられて
いる。第2分子接合層92は、放熱部材82と熱伝導シート83とを接合する。第2分子
接合層92の少なくとも一部(即ち 第2分子接合層92を形成する分子接合剤の少なく
とも一部)は、放熱部材82に含まれる素材82mと化学結合(例えば共有結合)する。
同様に、第2分子接合層92の少なくとも一部(即ち 第2分子接合層92を形成する分子
接合剤の少なくとも一部)は、熱伝導シート83に含まれる素材83mと化学結合(例え
ば共有結合)している。例えば、第2分子接合層92に含まれる少なくとも1つの分子接
合体40rは、放熱部材82の素材82mと熱伝導シート83の素材83mとの両方に化
学結合(例えば共有結合)している。これにより、放熱部材82と熱伝導シート83との
間に密着性が高められ、放熱部材82と熱伝導シートとの間の熱接続性が向上している。
On the other hand, the second
Similarly, at least a part of the second molecular bonding layer 92 (that is, at least a part of the molecular bonding agent forming the second molecular bonding layer 92) is chemically bonded (for example, covalently bonded) to the
図17は、本実施形態の熱伝導シート83の周りを一部拡大して示す断面図である。図
17に示すように、半導体チップ30の表面は、表面粗さとして細かな窪み30aを有す
る。第1分子接合層91の少なくとも一部は、窪み30aの内側に設けられている。本実
施形態では、窪み30aの形状に応じて熱伝導シート83が変形することで、窪み30a
の内側においても、第1分子接合層91によって半導体チップ30と熱伝導シート83と
が接合されている。
FIG. 17 is a partially enlarged cross-sectional view of the periphery of the heat
Also inside, the
同様に、放熱部材82の表面は、表面粗さとして細かな窪み82aを有する。第2分子
接合層92の少なくとも一部は、窪み82aの内側に設けられている。本実施形態では、
窪み82aの形状に応じて熱伝導シート83が変形することで、窪み82aの内側におい
ても、第2分子接合層92によって放熱部材82と熱伝導シート83とが接合されている
。
Similarly, the surface of the
The heat
図18は、実施形態の電子機器100の一例を示す斜視図である。電子機器100には
、第1から第5の実施形態およびそれらの変形例に係る半導体パッケージ10が搭載され
る。電子機器100は、例えば、IOT(Internet Of Things)に対応した電子機器であり
、有線または無線によってインターネットに接続可能である。なお、電子機器100は、
上記例に限定されない。電子機器100は、車載用の電子機器でもよく、その他の用途の
種々の電子機器でもよい。
FIG. 18 is a perspective view illustrating an example of the
It is not limited to the above example. The
以上説明した少なくとも1つの実施形態によれば、基板及び半導体チップの少なくとも
一方と中間層の樹脂との密着強度を分子接合層によって向上させ、中間層を介した基板と
半導体チップとの導電性を高めることができる半導体パッケージを提供することができる
。
According to at least one embodiment described above, the adhesion strength between at least one of the substrate and the semiconductor chip and the resin of the intermediate layer is improved by the molecular bonding layer, and the conductivity between the substrate and the semiconductor chip through the intermediate layer is improved. A semiconductor package that can be increased can be provided.
以上の実施形態を説明したが、上述の実施形態は唯一の実施形態ではない。上述の実施形
態は、例として提示したものであり、発明の範囲を限定することは意図していない。これ
ら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱し
ない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変
形は、発明の範囲や要旨に含まれると同様に、請求の範囲に記載された発明とその均等の
範囲に含まれるものである。
Although the above embodiment was described, the above-mentioned embodiment is not the only embodiment. The above-described embodiments are presented as examples, and are not intended to limit the scope of the invention. These embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. These embodiments and modifications thereof are included in the scope of the present invention and the gist thereof, and are also included in the invention described in the claims and the equivalent scope thereof.
10…メ半導体パッケージ、20…ベース基板、30…半導体チップ、40…分子接合
層、50…中間層。
DESCRIPTION OF
Claims (20)
第2導電部及び第2絶縁部を有した半導体チップと、
複数の導電粒子と樹脂とを含み前記第1導電部と前記第2導電部との間に設けられて前
記第1導電部と前記第2導電部とを電気的に接続した第3導電部と、前記第1絶縁部と前
記第2絶縁部との間に設けられた第3絶縁部とを有した中間層と、
前記第1導電部及び前記第2導電部の少なくとも一方と前記第3導電部との間に設けら
れた分子接合層と、
を備え、
前記分子接合層の少なくとも一部は、前記第3導電部の前記樹脂と化学結合し、
前記分子接合層の少なくとも一部は、前記第1導電部に含まれる第1導電素材及び前記
第2導電部に含まれる第2導電素材の少なくとも一方と化学結合した、
半導体パッケージ。 A substrate having a first conductive portion and a first insulating portion;
A semiconductor chip having a second conductive portion and a second insulating portion;
A third conductive part including a plurality of conductive particles and a resin, provided between the first conductive part and the second conductive part and electrically connecting the first conductive part and the second conductive part; An intermediate layer having a third insulating portion provided between the first insulating portion and the second insulating portion;
A molecular bonding layer provided between at least one of the first conductive portion and the second conductive portion and the third conductive portion;
With
At least a part of the molecular bonding layer is chemically bonded to the resin of the third conductive portion,
At least a portion of the molecular bonding layer is chemically bonded to at least one of the first conductive material included in the first conductive portion and the second conductive material included in the second conductive portion;
Semiconductor package.
の両方に共有結合した分子接合体、及び、前記第3導電部の前記樹脂と前記第2導電部の
前記第2導電素材との両方に共有結合した分子接合体の少なくとも一方を含む
請求項1に記載の半導体パッケージ。 The molecular bonding layer includes a molecular bonded body that is covalently bonded to both the resin of the third conductive portion and the first conductive material of the first conductive portion, and the resin of the third conductive portion and the first conductive material. The semiconductor package according to claim 1, comprising at least one of molecular junctions covalently bonded to both the second conductive material of the two conductive portions.
る少なくとも1つの導電粒子と化学結合した
請求項1に記載の半導体パッケージ。 At least a part of the molecular bonding layer is chemically bonded to at least one conductive particle included in the plurality of conductive particles of the third conductive part.
The semiconductor package according to claim 1.
前記第1導電部の前記第1導電素材との両方に共有結合した分子接合体、および前記第3
導電部の前記複数の導電粒子に含まれる1つの導電粒子と前記第2導電部の前記第2導電
素材との両方に共有結合した分子接合体の少なくとも一方を含む
請求項3に記載の半導体パッケージ。 The molecular bonding layer includes a molecular bonded body that is covalently bonded to both one conductive particle included in the plurality of conductive particles of the third conductive portion and the first conductive material of the first conductive portion, and the first 3
4. The semiconductor package according to claim 3, comprising at least one of molecular junctions covalently bonded to both one conductive particle included in the plurality of conductive particles of the conductive portion and the second conductive material of the second conductive portion. .
電部との間に設けられた第1部分と、前記第1絶縁部及び前記第2絶縁部の少なくとも一
方と前記第3絶縁部との間に設けられた第2部分とを含み、
前記分子接合層の少なくとも一部は、前記第1絶縁部に含まれる第1絶縁素材及び前記
第2絶縁部に含まれる第2絶縁素材の少なくとも一方と化学結合し、
前記分子接合層の少なくとも一部は、前記第3絶縁部に含まれる第3絶縁素材と化学結
合した
請求項1に記載の半導体パッケージ。 The molecular bonding layer includes: a first portion provided between at least one of the first conductive portion and the second conductive portion and the third conductive portion; and the first insulating portion and the second insulating portion. A second portion provided between at least one and the third insulating portion,
At least a part of the molecular bonding layer is chemically bonded to at least one of the first insulating material included in the first insulating portion and the second insulating material included in the second insulating portion,
The semiconductor package according to claim 1, wherein at least a part of the molecular bonding layer is chemically bonded to a third insulating material included in the third insulating portion.
縁素材との両方に共有結合した分子接合体、及び前記第3絶縁部の前記第3絶縁素材と前
記第2絶縁部の前記第2絶縁素材との両方に共有結合した分子接合体の少なくとも一方を
含む
請求項5に記載の半導体パッケージ。 The molecular bonding layer includes a molecular bonded body that is covalently bonded to both the third insulating material of the third insulating portion and the first insulating material of the first insulating portion, and the third insulating portion. The semiconductor package according to claim 5, comprising at least one of a molecular bonded body that is covalently bonded to both the insulating material and the second insulating material of the second insulating portion.
部と前記第3導電部との両方に化学結合した第1分子接合層と、前記第2導電部と前記第
3導電部との間に設けられて前記第2導電部と前記第3導電部との両方に化学結合した第
2分子接合層とを含む
請求項1に記載の半導体パッケージ。 The molecular bonding layer is provided between the first conductive part and the third conductive part, and is chemically bonded to both the first conductive part and the third conductive part. The semiconductor according to claim 1, further comprising: a second molecular bonding layer provided between the second conductive portion and the third conductive portion and chemically bonded to both the second conductive portion and the third conductive portion. package.
請求項1に記載の半導体パッケージ。 The semiconductor package according to claim 1, wherein the molecular bonding layer includes a triazine dithiol residue.
80%以下である
請求項1に記載の半導体パッケージ。 The semiconductor package according to claim 1, wherein a covering density of the molecular bonding layer with respect to the first conductive portion or the second conductive portion is 20% or more and 80% or less.
請求項1に記載の半導体パッケージ。 The semiconductor package according to claim 1, wherein at least a part of the molecular bonding layer has a monomolecular film shape.
電部と前記第3導電部との間の境界の少なくとも一方の少なくとも一部に、前記分子接合
層が存在しない接合層非存在部を形成し、
前記第3導電部の前記複数の導電粒子に含まれる少なくとも1つの導電粒子は、前記接
合層非存在部に設けられて前記第1導電部または前記第2導電部に接している
請求項1に記載の半導体パッケージ。 The molecular bonding layer is formed on at least a part of at least one of a boundary between the first conductive part and the third conductive part and a boundary between the second conductive part and the third conductive part. Forming a bonding layer non-existing portion in which no molecular bonding layer exists,
The at least one conductive particle included in the plurality of conductive particles of the third conductive portion is provided in the bonding layer non-existing portion and is in contact with the first conductive portion or the second conductive portion. The semiconductor package described.
前記分子接合層の少なくとも一部は、前記第3導電部の縁部に対応した位置に設けられ
、前記第3導電部の縁部と前記第1導電部及び前記第2導電部の少なくとも一方とを接合
している
請求項11に記載の半導体パッケージ。 The bonding layer non-existing portion is provided at a position different from the edge of the third conductive portion,
At least a part of the molecular bonding layer is provided at a position corresponding to an edge of the third conductive part, and an edge of the third conductive part and at least one of the first conductive part and the second conductive part The semiconductor package according to claim 11.
を塗布することで分子接合層を形成し、
複数の導電粒子と樹脂とを含む第3導電部を前記第1導電部と前記第2導電部との間に
挟むことで、前記第3導電部の前記樹脂に前記分子接合層の少なくとも一部を接触させる
、
半導体パッケージの製造方法。 A molecular bonding layer is formed by applying a molecular bonding agent to at least one surface of the first conductive portion of the substrate and the second conductive portion of the semiconductor chip,
By sandwiching a third conductive part including a plurality of conductive particles and a resin between the first conductive part and the second conductive part, at least a part of the molecular bonding layer is formed on the resin of the third conductive part. Contact,
A method for manufacturing a semiconductor package.
接合層の少なくとも一部を接触させる
請求項13に記載の半導体パッケージの製造方法。 The method for manufacturing a semiconductor package according to claim 13, wherein at least a part of the molecular bonding layer is brought into contact with at least one conductive particle included in the plurality of conductive particles of the third conductive portion.
請求項13に記載の半導体パッケージの製造方法。 The method of manufacturing a semiconductor package according to claim 13, wherein the molecular bonding agent includes a triazine derivative.
(C1)
(式中、Rは、炭化水素基又は異種原子もしくは官能基が介在してもよい炭化水素基を
示し、Xは、水素原子又は炭化水素基を示し、Yは、アルコキシ基を示し、
Zは、塩を形成していてもよい、チオール基、アミノ基もしくはアジド基、又は異種原子
もしくは官能基が介在してもよい炭化水素基を示し、n1は1〜3までの整数であり、n
2は1〜2までの整数である。)
請求項15に記載の半導体パッケージの製造方法。 The triazine derivative is a compound represented by the general formula (C1).
(C1)
(In the formula, R represents a hydrocarbon group or a hydrocarbon group in which a hetero atom or a functional group may intervene, X represents a hydrogen atom or a hydrocarbon group, Y represents an alkoxy group,
Z represents a thiol group, an amino group or an azide group which may form a salt, or a hydrocarbon group which may be intervened by a hetero atom or a functional group, n1 is an integer from 1 to 3, n
2 is an integer from 1 to 2. )
The method for manufacturing a semiconductor package according to claim 15.
態で、前記基板の第1絶縁部および前記半導体チップの第2絶縁部の少なくとも一方の表
面に分子接合剤を塗布することで分子接合層を形成し、
前記マスクを取り除き、
前記第1導電部と前記第2導電部との間に配置される第3導電部と、前記第1絶縁部と
前記第2絶縁部との間に配置される第3絶縁部とを有した中間層を、前記基板と前記半導
体チップとの間に挟むことで、前記第3絶縁部に前記分子接合層の少なくとも一部を接触
させる、
半導体パッケージの製造方法。 Molecular bonding to at least one surface of the first insulating portion of the substrate and the second insulating portion of the semiconductor chip in a state where at least a part of the first conductive portion of the substrate and the second conductive portion of the semiconductor chip is covered with a mask The molecular bonding layer is formed by applying the agent,
Remove the mask,
A third conductive portion disposed between the first conductive portion and the second conductive portion; and a third insulating portion disposed between the first insulating portion and the second insulating portion. By sandwiching the intermediate layer between the substrate and the semiconductor chip, at least a part of the molecular bonding layer is brought into contact with the third insulating portion,
A method for manufacturing a semiconductor package.
に面する開口部を有し、
前記分子接合剤の少なくとも一部は、前記開口部を通じて前記第1導電部及び前記第2
導電部の少なくとも一方の表面に塗布される
請求項17に記載の半導体パッケージの製造方法。 The mask has an opening facing at least a part of at least one of the first conductive portion and the second conductive portion;
At least a part of the molecular bonding agent passes through the opening and the first conductive part and the second conductive part.
The method for manufacturing a semiconductor package according to claim 17, wherein the method is applied to at least one surface of the conductive portion.
前記分子接合剤の少なくとも一部は、前記開口部を通じて前記第3導電部の縁部に対応
した位置に塗布される
請求項17に記載の半導体パッケージの製造方法。 The opening is provided at a position corresponding to an edge of the third conductive portion;
The method of manufacturing a semiconductor package according to claim 17, wherein at least a part of the molecular bonding agent is applied to a position corresponding to an edge portion of the third conductive portion through the opening.
口部を有し、
前記分子接合剤の少なくとも一部は、前記複数の開口部を通じて前記第1導電部及び前
記第2導電部の少なくとも一方の表面に塗布され、
前記複数の開口部は、前記マスクを平面視した場合に、前記第3導電部の中心部に対応
する領域に比べて、前記第3導電部の縁部に対応する領域に多く分布している
請求項17に記載の半導体パッケージの製造方法。 The mask has a plurality of openings facing at least a part of the first conductive portion and the second conductive portion;
At least a part of the molecular bonding agent is applied to at least one surface of the first conductive part and the second conductive part through the plurality of openings,
The plurality of openings are distributed more in a region corresponding to the edge of the third conductive portion than in a region corresponding to the central portion of the third conductive portion when the mask is viewed in plan. A method for manufacturing a semiconductor package according to claim 17.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201662382045P | 2016-08-31 | 2016-08-31 | |
US62/382045 | 2016-08-31 | ||
US15/442,213 US20170294394A1 (en) | 2016-04-07 | 2017-02-24 | Semiconductor device having a molecular bonding layer for bonding elements |
US15/442213 | 2017-02-24 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2018037636A true JP2018037636A (en) | 2018-03-08 |
Family
ID=61566103
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017067308A Pending JP2018037636A (en) | 2016-08-31 | 2017-03-30 | Semiconductor package and semiconductor package manufacturing method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2018037636A (en) |
-
2017
- 2017-03-30 JP JP2017067308A patent/JP2018037636A/en active Pending
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Legal Events
Date | Code | Title | Description |
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RD07 | Notification of extinguishment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7427 Effective date: 20180831 |