JP2018036823A - Inspection method of control circuit - Google Patents
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Abstract
Description
本発明は、例えば、制御用のCPUと、NAND型のフラッシュメモリとを有する制御回路の、市場における不具合発生時の検査方法に関するものである。 The present invention relates to a method for inspecting a control circuit having, for example, a control CPU and a NAND flash memory when a problem occurs in the market.
従来の制御回路として、例えば、特許文献1に記載されたものが知られている。特許文献1の制御回路(情報処理装置)は、基板上に、データを格納する複数のメモリ部(NAND型のフラッシュメモリ)と、複数のメモリ部に対してデータの書き込み、読み出しを行う制御部(コントローラ)とを備えている。複数のメモリ部のうち、少なくとも1つは、制御部に対して着脱可能な着脱メモリ部(着脱フラッシュメモリ)となっている。 As a conventional control circuit, for example, one described in Patent Document 1 is known. A control circuit (information processing apparatus) in Patent Document 1 includes a plurality of memory units (NAND flash memory) that store data on a substrate, and a control unit that writes and reads data to and from the plurality of memory units. (Controller). At least one of the plurality of memory units is a removable memory unit (detachable flash memory) that can be attached to and detached from the control unit.
特許文献1の制御回路では、複数のメモリ部のデータの書き込み、読み出しの頻度、使用時間等が予め定めた所定の状態になると、ユーザに対して、着脱メモリ部の交換を促す情報を通知するようになっている。 In the control circuit of Patent Document 1, when data writing, reading frequency, usage time, and the like in a plurality of memory units are in a predetermined state, the user is notified of information that prompts the user to replace the removable memory unit. It is like that.
上記のような制御回路において、市場での不具合が発生した場合、不具合の要因が、まず、制御部にあるのか、メモリ部にあるのかを切り分ける必要がある。このとき、メモリ部の調査のために、半田付け作業のように熱を伴う作業にてメモリ部を基板から取り外そうとすると、メモリ内容が損傷するおそれがある。また、制御部に対して、回収されたメモリ部を良品メモリ部に交換する場合では、時間を要し効率の悪い調査作業となってしまう。 In the above control circuit, when a problem occurs in the market, it is necessary to first determine whether the cause of the problem is in the control unit or the memory unit. At this time, if an attempt is made to remove the memory unit from the substrate by an operation involving heat, such as a soldering operation, in order to investigate the memory unit, the memory contents may be damaged. Further, when the collected memory unit is replaced with a non-defective memory unit for the control unit, it takes time and is an inefficient investigation work.
本発明の目的は、上記問題に鑑み、メモリ部、および制御部を基板から取り外すことなく、両者の切り分けをして、市場不具合の要因調査を可能とする制御回路の検査方法を提供することにある。 In view of the above problems, an object of the present invention is to provide a method for inspecting a control circuit that makes it possible to investigate the cause of a market failure by separating the memory unit and the control unit from each other without removing them from the substrate. is there.
本発明は上記目的を達成するために、以下の技術的手段を採用する。 In order to achieve the above object, the present invention employs the following technical means.
本発明では、データを格納するメモリ部(110)と、
メモリ部に対して信号線(161)によって接続されて、メモリ部に対するデータの読み出し、および書き込みを行う制御部(140)と、が基板(101)上に設けられた制御回路の検査方法において、
出荷前段階において、予め基板に、メモリ部、および制御部を検査する検査装置(181、182)を接続可能とするフットパターン部(150)と、フットパターン部、および信号線の中間部(161a)を接続する接続線(171)と、を設けておき、
市場不具合に基づく制御回路の回収後に、フットパターン部に検査装置を接続する接続工程と、
信号線のメモリ部と中間部との間を接続状態に維持すると共に、制御部と中間部との間を切断状態にして、検査装置によってメモリ部の良否を検査する第1検査工程と、
信号線の制御部と中間部との間を接続状態に維持すると共に、メモリ部と中間部との間を切断状態にして、検査装置によって制御部の良否を検査する第2検査工程と、を備えることを特徴としている。
In the present invention, a memory unit (110) for storing data;
In a method for inspecting a control circuit provided on a substrate (101), a control unit (140) connected to the memory unit by a signal line (161) and reading and writing data to and from the memory unit.
In a pre-shipment stage, a foot pattern unit (150) that can connect an inspection device (181, 182) for inspecting a memory unit and a control unit to the substrate in advance, an intermediate part (161a) of the foot pattern unit, and the signal line And a connection line (171) for connecting
After collecting the control circuit based on market defects, a connection process for connecting the inspection device to the foot pattern part,
A first inspection step of maintaining a connection state between the memory unit and the intermediate unit of the signal line and disconnecting the control unit and the intermediate unit, and inspecting the quality of the memory unit by the inspection device;
A second inspection step of maintaining a connection state between the control unit and the intermediate unit of the signal line and disconnecting between the memory unit and the intermediate unit and inspecting the quality of the control unit by an inspection device; It is characterized by providing.
この発明によれば、出荷前段階において、フットパターン部(150)と、接続線(171)とを設けるようにしているので、市場不具合に基づく制御回路(100)の回収後に、フットパターン部に検査装置(181、182)を容易に接続することができる。 According to the present invention, since the foot pattern part (150) and the connection line (171) are provided in the pre-shipment stage, after the control circuit (100) based on the market defect is collected, the foot pattern part is provided. The inspection devices (181, 182) can be easily connected.
更に、第1検査工程で、信号線(161)において、メモリ部(110)と中間部(161a)との間を接続状態に維持すると共に、制御部(140)と中間部(161a)との間を切断状態にするようにしている。これにより、半田付けのような熱を伴う脱着作業を不要として、回収状態のままでメモリ部(110)と検査装置(181)とを接続状態にすることができ、検査装置(181)を用いたメモリ部(110)の良否検査(第1検査)を容易に実施することができる。 Further, in the first inspection process, the signal line (161) maintains the connection between the memory unit (110) and the intermediate unit (161a), and the control unit (140) and the intermediate unit (161a) are connected. The space is cut off. This eliminates the need for detachment work involving heat such as soldering, and allows the memory unit (110) and the inspection device (181) to be in a connected state while remaining in the recovered state, and the inspection device (181) is used. It is possible to easily carry out a pass / fail inspection (first inspection) of the memory unit (110).
同様に、第2検査工程で、信号線(161)において、制御部(140)と中間部(161a)との間を接続状態に維持すると共に、メモリ部(110)と中間部(161a)との間を切断状態にするようにしている。これにより、半田付けのような熱を伴う脱着作業を不要として、回収状態のままで制御部(140)と検査装置(182)とを接続状態にすることができ、検査装置(182)を用いた制御部(140)の良否検査(第2検査)を容易に実施することができる。 Similarly, in the second inspection process, in the signal line (161), the control unit (140) and the intermediate unit (161a) are maintained in a connected state, and the memory unit (110) and the intermediate unit (161a) are connected. It is trying to be in a disconnected state. As a result, it is possible to make the control unit (140) and the inspection device (182) in a connected state in the recovered state without requiring a desorption operation with heat such as soldering, and the inspection device (182) can be used. The control unit (140) can be easily inspected (second inspection).
尚、上記各手段の括弧内の符号は、後述する実施形態記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each said means shows a corresponding relationship with the specific means of embodiment description mentioned later.
以下に、図面を参照しながら本発明を実施するための複数の形態を説明する。各形態において先行する形態で説明した事項に対応する部分には同一の参照符号を付して重複する説明を省略する場合がある。各形態において構成の一部のみを説明している場合は、構成の他の部分については先行して説明した他の形態を適用することができる。各実施形態で具体的に組み合わせが可能であることを明示している部分同士の組み合わせばかりではなく、特に組み合わせに支障が生じなければ、明示していなくても実施形態同士を部分的に組み合せることも可能である。 A plurality of modes for carrying out the present invention will be described below with reference to the drawings. In each embodiment, parts corresponding to the matters described in the preceding embodiment may be denoted by the same reference numerals, and redundant description may be omitted. When only a part of the configuration is described in each mode, the other modes described above can be applied to the other parts of the configuration. Not only combinations of parts that clearly indicate that the combination is possible in each embodiment, but also a combination of the embodiments even if they are not clearly specified unless there is a problem with the combination. It is also possible.
(第1実施形態)
第1実施形態における制御回路100の構成、および市場不具合に基づく回収後の制御回路100の検査方法について、図1〜図5を用いて説明する。まず、制御回路100の構成について説明する。図1に示すように、制御回路100は、例えば、車両用のナビゲーション装置の作動を制御する回路となっており、NAND型のフラッシュメモリ110、NOR型のフラッシュメモリ120、DRAM130、CPU140、およびフットパターン部150等を備えている。上記各部品110、120、130、140、150は、基板101上に半田付け等によって接合されている。
(First embodiment)
A configuration of the
尚、制御回路100のCPU140は、車両用ナビゲーション装置の表示・入力装置10に、信号線164によって接続されている。表示・入力装置10は、地図画像やタッチボタン等を表示する表示装置(ディスプレイ)と、表示装置の表面に設けられたタッチ操作入力装置(タッチパネル)とを有しており、ユーザが表示装置に表示されるタッチボタンをタッチ操作することで、地図画像の表示状態の変更、目的地案内の入力等を可能とする装置となっている。
The
制御回路100において、NAND型のフラッシュメモリ110は、地図データ、および目的地案内のためのアプリケーション等が予め格納された不揮発性の記憶素子となっている。フラッシュメモリ110は、本発明のメモリ部に対応する。フラッシュメモリ110は、例えば、通常のハードディスクに比べると構造がシンプルで、小型化、低電力化が可能であると共に、高速での読み書きが可能となっている。反面、フラッシュメモリ110は、データの書き込み回数がある程度制約されると共に、半田付け作業等の熱に対して、記憶(保持)したデータが損傷(変化)しやすいという短所もある。フラッシュメモリ110は、基板101に形成された信号線161によってCPU140と接続されており、CPU140とフラッシュメモリ110との間で、相互にデータのやり取りが可能となっている。
In the
NOR型のフラッシュメモリ120は、ブート(起動)プログラム等が予め記憶された不揮発性の記憶素子であり、ナビゲーションシステムの起動の際に機能するようになっている。フラッシュメモリ120は、基板101に形成された信号線162によってCPU140と接続されており、CPU140とフラッシュメモリ120との間で、相互にデータのやり取りが可能となっている。
The NOR
DRAM(Dynamic Random Access Memory)130は、ナビゲーション装置の作動にあたり、CPU140によって各種アプリケーションが実行される記憶部となっている。DRAM130は、基板101に形成された信号線163によってCPU140と接続されており、CPU140とDRAM130との間で、相互にデータのやり取りが可能となっている。
A DRAM (Dynamic Random Access Memory) 130 is a storage unit in which various applications are executed by the
CPU(Central Processing Unit)140は、各メモリ110、120、130の各種データを用いて演算処理や情報処理等をすることで、ナビゲーション装置の作動を制御する演算処理部となっている。CPU140は、本発明の制御部に対応する。
A CPU (Central Processing Unit) 140 is an arithmetic processing unit that controls the operation of the navigation device by performing arithmetic processing, information processing, and the like using various data in the
フットパターン部150は、仮に市場で不具合が発生して、回収された制御回路100を検査する際に、制御回路100に検査装置181、182(詳細後述)を接続可能とする端子部となっている。端子部は、例えば、フラッシュメモリ110に合せて、クロック端子、コマンド端子、およびデータ用の00〜07(8ビット)の端子等(合計10端子)を有している。そして、フットパターン部150は、接続線171によって信号線161の中間部161aに接続されている。
The
フットパターン部150は、市場において、本来の制御回路100としては、製品(ナビゲーション装置)に対して寄与(機能)するものではないが、上記のように回収品検査時に使用される部位となっており、出荷前段階で、製品として、各部品110、120、130、140と共に、基板101に予め設けられている。
The
次に、市場不具合に基づく回収後の制御回路100の検査方法について、図2〜図5を用いて説明する。
Next, a method for inspecting the
市場回収品の検査にあたっては、不具合の要因が、フラッシュメモリ110にあったのか、CPU140にあったのか、あるいはその他の部品にあったのかを調査していく。市場回収品においては、経験的に、CPU140よりもフラッシュメモリ110の方が、不具合の発生頻度が高いことを把握している。ここでは、フラッシュメモリ110とCPU140との検査を切り分けて、まず、フラッシュメモリ110における不具合の有無を調べる第1検査を行い、その次に、CPU140における不具合の有無を調べる第2検査を行うようにしている。図2に示すように、検査員が行う第1検査の検査要領(第1検査工程)は、ステップS100、S120〜S170となっており、また、第2検査の検査要領(第2検査工程)は、ステップS200、S220〜S250となっている。
In inspecting the market-collected products, it is investigated whether the cause of the failure was in the
1.第1検査工程
まず、ステップS100で、検査員は、回収された制御回路100の信号線161において、図3に示すように、中間部161aよりもフラッシュメモリ110側を接続状態に維持したまま、CPU140側を切断状態にする。具体的には、検査員は、信号線161において、CPU140と中間部161aとの間において、ドリル加工によって基板101に孔あけをすることで、基板101に形成された信号線161を切断状態とする(図3中の×)。
1. First Inspection Step First, in step S100, the inspector maintains the
次に、ステップS110で、検査員は、フットパターン部150に、検査装置としてフラッシュメモリ110を検査するためのホストエミュレータ181を接続する。ホストエミュレータ181は、検査員によって予め良品確認されているCPU(良品CPU)である(図3中の符号181)。尚、ステップS110は、本発明の接続工程に対応する。
Next, in step S110, the inspector connects a
次に、ステップS120で、検査員は、フラッシュメモリ110の正常性の検査を行う。検査員は、ホストエミュレータ(良品CPU)181を作動させることで、回収されたフラッシュメモリ110が正常であるか否かを検査する。
Next, in step S120, the inspector inspects the normality of the
そして、ステップS130で良否判定(Pass or Fail)を行い、Pass判定を行うと、検査員は、ステップS140で、今回の市場不具合の要因はCPU140にあったものと判定する。
Then, when a pass / fail determination is made in step S130 and a pass determination is made, the inspector determines in step S140 that the cause of the current market failure was in the
一方、ステップS130の良否判定(Pass or Fail)で、Fail判定を行うと、検査員は、ステップS150で、更に、回収されたフラッシュメモリ110の初期化を行う。ステップS150で、初期化がOKの場合は、検査員は、ステップS160で、フラッシュメモリ110の保持データに異常があったものと判定する。また、ステップS150で、初期化がNGの場合は、検査員は、ステップS170で、フラッシュメモリ110自体の故障であったと判定する。
On the other hand, if a failure determination is made in the pass / fail determination (Pass or Fail) in step S130, the inspector further initializes the collected
上記ステップS100〜S170の内容を、図5におけるチャート(表)の上段に示している。 The contents of steps S100 to S170 are shown in the upper part of the chart (table) in FIG.
2.第2検査工程
上記ステップS160、S170の後に、ステップS200で、検査員は、回収された制御回路100の信号線161において、図4に示すように、中間部161aよりもCPU140側を接続状態に維持したまま、フラッシュメモリ110側を切断状態にする。具体的には、検査員は、信号線161において、上記の第1検査工程で、ドリル加工した信号線161の部位については、信号線相当品で補修接続すると共に、フラッシュメモリ110と中間部161aとの間において、ドリル加工によって基板101に孔あけをすることで、基板101に形成された信号線161を切断状態とする(図4中の×)。
2. Second Inspection Step After Steps S160 and S170, in Step S200, the inspector puts the
次に、ステップS210で、検査員は、フットパターン部150に、検査装置としてCPU140を検査するための良品フラッシュメモリ(良品NAND)182を接続する。良品フラッシュメモリ182は、検査員によって予め良品確認されているフラッシュメモリである(図4中の符号182)。尚、ステップS210は、本発明の接続工程に対応する。
Next, in step S210, the inspector connects a non-defective flash memory (non-defective NAND) 182 for inspecting the
次に、ステップS220で、検査員は、DRAM130を含むCPU140の正常性の検査を行う。検査員は、接続した良品フラッシュメモリ182用いて、CPU140を作動させることで、回収されたCPU140が正常であるか否かを検査する。
Next, in step S <b> 220, the inspector performs a normality inspection of the
そして、ステップS230で良否判定(Pass or Fail)を行い、Pass判定を行うと、検査員は、ステップS240で、今回の市場不具合の要因はフラッシュメモリ110にあったものと判定する(保持データ異常、あるいは故障)。 Then, in step S230, a pass / fail determination is made, and a pass determination is made. Then, in step S240, the inspector determines that the cause of the current market failure is in the flash memory 110 (abnormal holding data). Or failure).
一方、ステップS230の良否判定(Pass or Fail)で、Fail判定を行うと、検査員は、ステップS250で、今回の市場不具合の要因はCPU140にあったものと判定する。
On the other hand, when a failure determination is made in the pass / fail determination (Pass or Fail) in step S230, the inspector determines in step S250 that the cause of the current market failure is in the
上記ステップS200〜S250の内容を、図5におけるチャート(表)の下段に示している。 The contents of steps S200 to S250 are shown in the lower part of the chart (table) in FIG.
尚、上記フローチャートにおいて、ステップS130でPass判定をし、且つ、ステップS230でもPass判定をすると、回収されたフラッシュメモリ110、およびCPU140は共に不具合がないことになり、検査員は、不具合の要因は、他の部品にあると判断して、更に検査を進めていく。
In the above flow chart, if the pass determination is made in step S130 and the pass determination is also made in step S230, both the collected
以上のように、本実施形態では、出荷前段階において、フットパターン部150と、接続線171とを設けるようにしているので、市場不具合に基づく制御回路100の回収後に、フットパターン部150に検査装置としてのホストエミュレータ181、あるいは良品フラッシュメモリ182を容易に接続することができる。
As described above, in the present embodiment, since the
更に、第1検査工程で、信号線161において、フラッシュメモリ110と中間部161aとの間を接続状態に維持すると共に、CPU140と中間部161aとの間を切断状態にするようにしている。これにより、半田付けのような熱を伴う脱着作業を不要として、回収状態のままでフラッシュメモリ110とホストエミュレータ181とを接続状態にすることができ、ホストエミュレータ181を用いたフラッシュメモリ110の良否検査(第1検査)を容易に実施することができる。
Further, in the first inspection process, the
同様に、第2検査工程で、信号線161において、CPU140と中間部161aとの間を接続状態に維持すると共に、フラッシュメモリ110と中間部161aとの間を切断状態にするようにしている。これにより、半田付けのような熱を伴う脱着作業を不要として、回収状態のままでCPU140と良品フラッシュメモリ182とを接続状態にすることができ、良品フラッシュメモリ182を用いたCPU140の良否検査(第2検査)を容易に実施することができる。
Similarly, in the second inspection process, in the
また、本実施形態では、第2検査工程(ステップS200〜S250)よりも第1検査工程(ステップS100〜S170)を先に行うようにしている。 In the present embodiment, the first inspection process (steps S100 to S170) is performed earlier than the second inspection process (steps S200 to S250).
市場回収品においては、経験的に、CPU140よりもフラッシュメモリ110の方が、不具合の発生頻度が高いことから、第2検査工程よりも第1検査工程を先に行うことで、より効率的に不具合要因の特定が可能となる。
In the case of market-collected products, experience shows that
また、本実施形態では、信号線161における切断状態を、基板101に対するドリル加工によって形成するようにしている。
In the present embodiment, the cut state of the
これにより、容易に信号線161の切断状態を形成することができる。尚、ドリル加工を行った後の検査工程において、接続状態を必要とするときは、適宜、信号線相当品で、ドリル加工部を補修接続してやればよい。
Thereby, the cut state of the
また、本実施形態では、メモリ部として、NAND型のフラッシュメモリ110を用いたものに適用している。
In this embodiment, the present invention is applied to a memory unit using a
NAND型のフラッシュメモリ110は、特に、熱によるデータの損傷の影響が大きいので、市場回収品における熱を伴う着脱を必要としない本検査方法を用いて好適である。
The
(第2実施形態)
第2実施形態の制御回路100Aを図6に示す。第2実施形態は、上記第1実施形態に対して、出荷前段階において、信号線161に第1スイッチ部1611、および第2スイッチ部1612を予め設けておくようにしたものである。
(Second Embodiment)
A
第1スイッチ部1611は、信号線161において、CPU140と中間部161aとの間で信号線161の断続を切替え可能とする開閉式のスイッチとなっている。第1スイッチ部1611は、開かれることで、CPU140と中間部161aとの間を切断状態にし、閉じられることでCPU140と中間部161aとの間の接続状態を維持するようになっている。
The first switch unit 1611 is an open / close switch that allows the
また、第2スイッチ部1612は、信号線161において、フラッシュメモリ110と中間部161aとの間で信号線161の断続を切替え可能とする開閉式のスイッチとなっている。第2スイッチ部1612は、開かれることで、フラッシュメモリ110と中間部161aとの間を切断状態にし、閉じられることでフラッシュメモリ110と中間部161aとの間の接続状態を維持するようになっている。
In addition, the
制御回路100Aが出荷される際には、両スイッチ部1611、1612は、共に閉状態とされて、信号線161によってフラッシュメモリ110とCPU140とが接続された状態が維持されるようになっている。
When the
本施形態においては、市場回収品の検査をするにあたって、図2で説明したステップS100で、検査員は、第1スイッチ部1611を開状態にして、CPU140と中間部161aとの間を切断状態とすると共に、第2スイッチ部1612を閉状態にしてフラッシュメモリ110と中間部161aとの間を接続状態とする。
In this embodiment, when inspecting the market-collected product, in step S100 described in FIG. 2, the inspector opens the first switch unit 1611 and disconnects the
また、市場回収品の検査をするにあたって、図2で説明したステップS200で、検査員は、第1スイッチ部1611を閉状態にして、CPU140と中間部161aとの間を接続状態とすると共に、第2スイッチ部1612を開状態にしてフラッシュメモリ110と中間部161aとの間を切断状態とする。
Further, in inspecting the market-collected product, in step S200 described with reference to FIG. 2, the inspector closes the first switch unit 1611 and connects the
これにより、簡単、且つ確実に信号線161における接続状態、および切断状態を形成することができる。
Thereby, the connected state and the disconnected state of the
(その他の実施形態)
上記各実施形態では、フラッシュメモリ110は、1つのメモリ部から形成されるものとして説明したが、複数のメモリ部から形成されるものとしてもよい。
(Other embodiments)
In each of the above embodiments, the
また、制御回路100、100Aが適用される機器として、車両用のナビゲーション装置としたが、これに限定されることなく、種々の機器に使用される制御回路に適用可能である。
In addition, although the vehicle navigation apparatus is used as the device to which the
100、100A 制御回路
101 基板
110NAND型のフラッシュメモリ(メモリ部)
140 CPU(制御部)
161 信号線
161a 中間部
1611 第1スイッチ部
1612 第2スイッチ部
171 接続線
181 ホストエミュレータ(検査装置)
182 良品フラッシュメモリ(検査装置)
100,
140 CPU (control unit)
182 non-defective flash memory (inspection equipment)
Claims (5)
前記メモリ部に対して信号線(161)によって接続されて、前記メモリ部に対する前記データの読み出し、および書き込みを行う制御部(140)と、が基板(101)上に設けられた制御回路の検査方法において、
出荷前段階において、予め前記基板に、前記メモリ部、および前記制御部を検査する検査装置(181、182)を接続可能とするフットパターン部(150)と、前記フットパターン部、および前記信号線の中間部(161a)を接続する接続線(171)と、を設けておき、
市場不具合に基づく前記制御回路の回収後に、前記フットパターン部に前記検査装置を接続する接続工程と、
前記信号線の前記メモリ部と前記中間部との間を接続状態に維持すると共に、前記制御部と前記中間部との間を切断状態にして、前記検査装置によって前記メモリ部の良否を検査する第1検査工程と、
前記信号線の前記制御部と前記中間部との間を接続状態に維持すると共に、前記メモリ部と前記中間部との間を切断状態にして、前記検査装置によって前記制御部の良否を検査する第2検査工程と、を備える制御回路の検査方法。 A memory unit (110) for storing data;
A control unit (140) connected to the memory unit by a signal line (161) and reading and writing the data to and from the memory unit is inspected for a control circuit provided on the substrate (101) In the method
In a pre-shipment stage, a foot pattern unit (150) capable of connecting an inspection device (181, 182) for inspecting the memory unit and the control unit to the substrate in advance, the foot pattern unit, and the signal line A connecting line (171) for connecting the intermediate portion (161a) of
After collecting the control circuit based on a market defect, a connection step of connecting the inspection device to the foot pattern unit,
The memory unit and the intermediate unit of the signal line are maintained in a connected state, and the control unit and the intermediate unit are disconnected, and the inspection unit checks the quality of the memory unit. A first inspection step;
The control unit of the signal line is maintained in a connected state between the control unit and the intermediate unit, and the memory unit and the intermediate unit are disconnected, and the inspection device checks the quality of the control unit. A control circuit inspection method comprising: a second inspection step.
前記第1、第2検査工程において、前記信号線の接続状態、および切断状態を前記第1、第2スイッチ部によって形成する請求項1または請求項2に記載の制御回路の検査方法。 In a pre-shipment stage, between the first switch unit (1611) for switching the signal line between the control unit and the intermediate unit of the signal line, and between the memory unit and the intermediate unit of the signal line And a second switch section (1612) for switching the signal line intermittently in advance,
The control circuit inspection method according to claim 1, wherein in the first and second inspection steps, the connection state and the disconnection state of the signal line are formed by the first and second switch sections.
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